JP2020511790A - 半導体構造および方法 - Google Patents

Abstract

半導体デバイスおよび半導体デバイスを形成する方法を開示する。デバイス開口部を形成する方法は、基板２００の第１の領域および第２の領域上に材料層６００を形成するステップであって、第１の領域は第２の領域に隣接している、ステップと、材料層６００上にマスク層５００を形成するステップであって、マスク層５００は第１の領域および第２の領域を覆っている、ステップと、マスク層５００上にパターン化層１０１を形成するステップとを含む。パターン化層１０１は第１の領域および第２の領域を覆っており、第１の領域に対応している開口部を含む。複数の開口部は、第１の領域と第２の領域との境界に隣接する第１の開口部１１０、および境界からさらに離間している第２の開口部１２０を含む。第１の開口部１１０のサイズは、基板２００の上面に平行となる平面に沿って第２の開口部１２０のサイズよりも大きくなる。

Description

関連出願の相互参照

本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３４０３３．９号の優先権を主張し、その内容全体は参照により本明細書に組み込まれる。

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。

半導体メモリは、その動作特性に応じて揮発性メモリと不揮発性メモリとに分類することができる。揮発性メモリとは、外部電源が供給されていない場合にデータ記憶を失う可能性のあるメモリデバイスを指す。揮発性メモリとしては、たとえば静的ＲＡＭ（ＳＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、および同期ＤＲＡＭ（ＳＤＲＡＭ）が挙げられる。不揮発性メモリとしては、たとえば読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、相変化ＲＡＭ（ＰＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、および強誘電体ＲＡＭ）が挙げられる。現在フラッシュメモリは、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとを含む重要なタイプの不揮発性メモリとなっている。

統合と保存の需要が高まり続けていることを受け、３Ｄ（三次元）ＮＡＮＤメモリが登場した。３Ｄ ＮＡＮＤメモリは、平面ＮＡＮＤメモリをベースとした新しいタイプの製品である。３Ｄ ＮＡＮＤメモリの主な特徴は、平面構造から発展させた三次元構造である。この三次元構造により、チップのレイアウト面積が大幅に削減され、製造コストが低下している。

本明細書では、３Ｄメモリアーキテクチャおよびその製造方法の実施形態を開示する。

本開示の一実施形態によれば、半導体構造を形成する方法を提供する。一実施例では、本方法は基板を設けるステップを含む。この基板は、チャネルホールを形成するための延在方向に沿った第１の領域と、第１の領域の両側にある第２の領域とを備え得る。基板の上面に平行となる方向に沿って第１の領域から第２の領域を指し示す方向が第１の方向であり、第１の方向に垂直となる方向が第２の方向である。本方法は、基板上にスタック構造を形成するステップをさらに含み得る。このスタック構造は、交互に積層している複数の第１の材料層と複数の第２の材料層とを含み得る。隣り合う２つの第１の材料層間に第２の材料層を形成することができる。本方法は、スタック構造上にフォトレジスト層を形成するステップをさらに含み得る。このフォトレジスト層は、スタック構造において第１の領域に対応する上部を露出させている、複数のパターン化開口部を含み得る。これら複数のパターン化開口部を、第１の方向および第２の方向に沿ってアレイ状に配置することができる。第１の方向に沿って第２の領域に隣接するパターン化開口部を第１の開口部と呼び、その他のパターン化開口部を第２の開口部と呼ぶことができる。第１の開口部のサイズを第２の開口部のサイズよりも大きくすることができる。第１の開口部について、第１の方向に沿った寸法を第２の方向に沿った寸法よりも大きくすることができる。スタック構造をエッチングして、底部で基板を露出させるチャネルホールを形成する際のエッチングマスクとして、フォトレジスト層を使用することができる。

いくつかの実施形態では、第１の開口部について、第１の方向に沿った寸法は第２の方向に沿った寸法よりも約２ｎｍ〜約３ｎｍ大きい。

いくつかの実施形態では、第１の開口部の寸法は、第２の方向に沿って第２の開口部の寸法よりも約１ｎｍ〜約２ｎｍ大きい。

いくつかの実施形態では、基板の上面に平行となる平面に沿って、第２の開口部は円形の断面を有し、第１の開口部は楕円形の断面を有する。いくつかの実施形態では、第１の開口部の寸法は、第２の方向に沿って第２の開口部の直径よりも大きい。

いくつかの実施形態では、隣り合うパターン化開口部は、第１の方向に沿って千鳥状に配置されている。

いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って奇数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って隣り合うパターン化開口部間の距離が減少して、中間列と隣り合う２つの列との間の距離を同じとすることができる。いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って偶数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って、隣り合うパターン化開口部間の距離が減少している。

いくつかの実施形態では、隣り合う２つのパターン化開口部間の距離は、第２の領域から第１の領域を指し示す方向に沿って約２ｎｍ〜約３ｎｍである。

いくつかの実施形態では、第１の材料層は酸化シリコン層を含み、第２の材料層は窒化シリコン層を含む。

いくつかの実施形態では、基板上にスタック構造を形成した後で、かつフォトレジスト層を形成する前に、本方法はハードマスク層を形成するステップをさらに含み得る。いくつかの実施形態では、スタック構造をエッチングするステップは、フォトレジスト層をエッチングマスクとして使用してハードマスク層をエッチングすることと、エッチングされたフォトレジスト層を除去することと、エッチングされたフォトレジスト層の除去後に、ハードマスク層を使用してスタック構造をエッチングすることとを含む。

いくつかの実施形態では、ハードマスク層は炭素、窒化シリコン、酸化シリコン、および／または窒化シリコンと酸化シリコンとの複合スタックを含み得る。

本開示の実施形態によれば、半導体構造が提供される。一実施例では、本半導体構造は基板を含む。この基板は、チャネルホールを形成するための延在方向に沿った第１の領域と、第１の領域の両側にある第２の領域とを備え得る。基板の上面に平行となる方向に沿って第１の領域から第２の領域を指し示す方向が第１の方向であり、第１の方向に垂直となる方向が第２の方向である。本半導体構造はまた、基板の上方にスタック構造も備え得る。このスタック構造は、交互に積層している複数の第１の材料層と複数の第２の材料層とを含み得る。隣り合う２つの第１の材料層間に第２の材料層を形成することができる。本半導体構造は、スタック構造の上方にフォトレジスト層をさらに備え得る。このフォトレジスト層は、スタック構造において第１の領域に対応する上部を露出させている、複数のパターン化開口部を含み得る。これら複数のパターン化開口部を、第１の方向および第２の方向に沿ってアレイ状に配置することができる。第１の方向に沿って第２の領域に隣接するパターン化開口部を第１の開口部と呼び、その他のパターン化開口部を第２の開口部と呼ぶことができる。第１の開口部のサイズを第２の開口部のサイズよりも大きくすることができる。第１の開口部について、第１の方向に沿った寸法を第２の方向に沿った寸法よりも大きくすることができる。スタック構造をエッチングして、スタック構造において基板を露出させるチャネルホールを形成する際のエッチングマスクとして、フォトレジスト層を使用することができる。

開示している方法および構造を含む本開示が提供する技術的解決策は、従来技術と比較して次の利点を有する。

本技術的解決策によれば、第１の開口部の寸法を第２の開口部の寸法よりも大きくすることができ、第１の方向に沿った第１の開口部の寸法は第２の方向に沿った第２の開口部の寸法よりも大きい。一態様では、第１の開口部は第２の領域に隣接している。すなわち、第１の開口部は第１の領域の境界上に位置する。半導体製造において、スタック構造をエッチングしてチャネルホールを形成する場合、第１の開口部を形成する際にスタック構造の一部に生じるエッチング負荷効果（たとえば、被エッチング材料量に対するエッチング率の依存性）は、第２の開口部を形成する際にスタック構造の一部に生じるエッチング負荷効果とは異なっている。このため、本開示が提供する技術的解決策を用いることにより、チャネルホール（たとえば、第１の開口部に対応する）のサイズが過度に小さいために、基板を露出させることができないなどの技術的課題を回避または軽減することができる。また、半導体チャネルの電流特性を改善することができる。別の態様では、第１の開口部と第２の開口部との間の距離が過度に短いなどの技術的課題を回避または軽減することができる。半導体製造では多くの場合、スタック構造において隣り合う半導体チャネル間にワード線を形成するためのトレンチを形成し、また導体層を堆積させてトレンチを充填している。提供している技術的解決策により、第１の開口部から形成される半導体チャネルと第２の開口部から形成される半導体チャネルとの間のトレンチ内に、導体をその後充填する際の障害を回避または軽減することができる。したがって、形成される半導体構造のデバイス性能をより改善されたものとすることができる。

いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って奇数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って隣り合うパターン化開口部間の距離が減少し、中間列と隣り合う２つの列との間の距離を同じとすることができる。いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って偶数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って、隣り合うパターン化開口部間の距離が減少している。半導体製造において多くの場合、ワード線を形成するためのトレンチの充填は、たとえば第１の開口部から形成される半導体チャネルと第２の開口部から形成される半導体チャネルとの間の空間にあるトレンチに、導体を充填することにより達成される。導体は多くの場合流動性を有しているため、第２の領域から第１の領域を指し示す方向に沿って、他のトレンチをこれによって充填することができる。このため、隣り合うパターン化開口部間の距離が徐々に減少することにより、その流動性から導体でトレンチをより効果的に充填することができる。形成される半導体構造のデバイス性能をより改善されたものとすることができる。

本明細書に組み込まれ、本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
半導体構造の製造プロセスを示す図である。 半導体構造の製造プロセスを示す図である。 半導体構造の製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造の典型的な製造プロセスを示す図である。 いくつかの実施形態に係る、半導体構造を形成する典型的な製造プロセスを表すフローチャートである。 いくつかの実施形態に係る、材料層のデバイス開口部のサイズを決定する典型的な方法を表すフローチャートである。

本開示の実施形態を、添付の図面を参照しながら説明する。

特定の構成および配置について述べるが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。

なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、または特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、または特性を必ずしも含むとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、または特性を実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を当業者の知識の範囲内であろう。

通常、用語はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１または複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、もしくは特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造または特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。

本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、および「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」または「上方（ｏｖｅｒ）」が何かの「上側にある」または「上方にある」ことを意味するだけでなく、それらの間に中間の特徴または層を何ら伴わずに何かの「上側にある」または「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。

さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図に示しているある要素または特徴と他の要素（複数可）または特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。空間的な相対語は、図に示している向きに加えて、使用中または操作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度または他の方位に回転させて）、また本明細書で使用している空間的に相対的な記述語を、それに応じて同様に解釈してもよい。

本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を備え得る。あるいは、この基板をガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。

本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるかもしくは上にある構造の全体にわたって延在し得、またはその範囲が、下にあるかもしくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一または不均一な連続構造の領域とすることができる。たとえば、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面間に層を配置することができる。層は水平に、垂直に、かつ／またはテーパ面に沿って延在し得る。基板は層であり得、その中に１もしくは複数の層を備え得、ならびに／またはその上、その上側、および／もしくはその下側に１もしくは複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１または複数の導体層および接触層（その中に接点、相互接続線、および／またはビアが形成される）と、１または複数の誘電体層とを含み得る。

本明細書で使用する場合、「名目の／名目上」という用語は、製品またはプロセスの設計段階で設定されるコンポーネントもしくはプロセス操作上の特性またはパラメータにおいて、希望値を上回り、かつ／または下回る範囲の値も含めて希望値または目標値を指すものである。値に幅があるのは、製造プロセスまたは製造公差にわずかな変化が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変化する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変化する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、または±３０％）。

本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に縦向きに配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直の／垂直に」という用語は、基板の外側面に対して名目上垂直であることを意味する。

本開示において、「に対応する」という用語は、同じ領域において少なくとも重なり合った水平投影面を有する２つの対象物を指す。たとえば基板はある領域を備え得、また基板の上方にあり、かつ当該領域を覆っている層については、当該領域に対応する領域であると言及することができ、この場合、当該領域の水平投影面とその層の水平投影面とは互いに重なり合っている。その結果、その層上またはその中に形成されるパターン（たとえば、開口部）も、当該領域に対応している可能性がある。いくつかの実施形態では、その層の水平投影面は当該領域の水平投影面を覆っている。いくつかの実施形態では、基板の上面は名目上水平になる。

従来技術の問題点は次に記載するとおりである。図１〜図３は、従来の半導体構造における製造プロセスの一部を示す。図１は半導体構造の上面図１００を示し、図２は、図１に示す構造のＡ−Ａ１方向に沿った断面図２００を示す。図１および図２に示すように、半導体構造は基板２０と、基板２０の上方のスタック構造６０と、スタック構造６０の上方のハードマスク層５０と、スタック構造６０上のパターン化フォトレジスト層１０とを備える。半導体構造は、延在方向（たとえば、ｙ軸）に沿って第１の領域（Ｉ）と、第１の領域の両側にある２つの第２の領域（ＩＩ）とを備える。基板２０の上面に平行であり、第２の領域から第１の領域を指し示す方向が第１の方向（たとえば、ｙ軸に沿った）である。基板２０の上面に平行であり、第１の方向に垂直となる方向が第２の方向（たとえば、ｘ軸に沿った）である。

スタック構造６０を誘電体スタックとすることができる。たとえば、スタック構造６０は、交互に配置される複数の酸化シリコン層３０と複数の窒化シリコン層４０とを含み得る。隣り合う２つの酸化シリコン層３０間に、窒化シリコン層４０を形成している。ハードマスク層５０は、たとえば窒化シリコンなどの誘電体材料を含み、第１の領域Ｉおよび第２の領域ＩＩを覆っている。パターン化フォトレジスト層１０をハードマスク層５０上に配置しており、これは、ハードマスク層５０において第１の領域Ｉに対応する部分を露出させる複数の開口部を含む。第１の方向および第２の方向に沿って、これら複数の開口部をアレイ状に配置している。図１および図２に示すように、第１の方向に沿って第２の領域ＩＩに隣接する開口部は第１の開口部１１であり、その他の開口部は第２の開口部１２である。

第１の開口部１１の寸法はそれぞれ、第１の方向および第２の方向に沿って第２の開口部１２の寸法と同じとなる。具体的には、第１の開口部１１および第２の開口部１２の形状は、ｘ−ｙ平面に沿ってそれぞれ円形となっている。隣り合う列の開口部を第１の方向に沿って千鳥状に配置しており、隣り合う開口部間の距離（Ｓ）は同じである。図１を参照すると、Ｓ１＝Ｓ２＝Ｓ３＝Ｓ４である。次いで、パターン化フォトレジスト層１０をエッチングマスクとして使用して、ハードマスク層５０をパターン化し、これによりハードマスク層５０に開口部（たとえば、第１の開口部１１および第２の開口部１２）を形成する。ハードマスク層５０をパターン化した後、パターン化フォトレジスト層１０を除去する。

図３は、ハードマスク層５０をパターン化し、かつパターン化ハードマスク層５０’をエッチングマスクとして使用してスタック構造６０をエッチングした後の、半導体構造の断面図を示す。図３に示すように、スタック構造６０をエッチングすることにより、スタック構造６０にチャネルホール４５を形成している。チャネルホール４５−１とは第１の領域Ｉの境界にあるデバイス開口部を指し、第１の開口部１１のエッチングからこれらを形成しており、また、チャネルホール４５−２とはその他のデバイス開口部を指し、第２の開口部１２のエッチングからこれらを形成している。

図３に示すように、この製造プロセスにおいて、ハードマスク層５０をパターン化するとき、第１の領域Ｉの境界から離間しているパターン化ハードマスク層５０’のエッチング率は、第１の領域Ｉの境界に近接しているパターン化ハードマスク層５０’のエッチング率よりも高くなり、これによって第１の開口部１１から形成されるマスク開口部のアスペクト比（たとえば、開口部の幅に対する開口部の深さの比）が、第２の開口部１２から形成されるマスク開口部のアスペクト比よりも高くなっている。その結果、パターン化ハードマスク層５０’を使用してスタック構造６０をエッチングするとき、スタック構造６０において第１の開口部１１に対応する部分のエッチング負荷効果は、スタック構造６０において第２の開口部１２に対応する部分のエッチング負荷効果とは異なっている。したがって、スタック構造６０において第１の開口部１１に対応する部分のエッチング率は、スタック構造６０において第２の開口部１２に対応する部分のエッチング率よりも低くなり、これによってチャネルホール４５−１の深さおよび幅がチャネルホール４５−２の深さおよび幅よりも小さくなっている。また、チャネルホール４５−１でアンダーエッチングが発生する可能性があり、これによってチャネルホール４５−１が基板２０を露出させにくい状態となる。電流がチャネルホール４５−１にその後形成される半導体チャネルから基板２０へと流入することができず、このために、半導体構造の電気的性能が損なわれる可能性がある。

その後、隣り合う酸化シリコン層３０間にある窒化シリコン層４０を除去することにより、スタック構造６０にワード線を形成するためのトレンチを形成し、各トレンチのチャネルホール４５間にある窒化シリコンをエッチング除去する。その後、トレンチ内にタングステンを充填してワード線を形成する。具体的には、トレンチにおいてチャネルホール４５−１とチャネルホール４５−２との間の空間（たとえば、図１の領域Ｂ）にタングステンを充填することが多い。次いで、タングステンはその流動性により、第１の領域Ｉの内側部分に向かって（たとえば、第２の領域ＩＩから第１の領域Ｉを実質的に指し示す方向に沿って）送られ、トレンチの他の部分にある空間を満たしていく。隣り合う列の開口部間の距離が同じであるため、第２の領域ＩＩから第１の領域Ｉを実質的に指し示す方向に沿って、チャネルホール４５−１とチャネルホール４５−２との間の空間に金属を充填することが困難となり得る。

本開示は、半導体構造および半導体構造を形成する方法を提供する。本方法によれば、エッチング負荷効果の影響をより受けやすい領域のデバイスホール（たとえばチャネルホールを含む、半導体構造に形成されるホール）を、サイズが異なる（たとえば、より大きな）フォトレジスト開口部を使用して形成し、その結果、エッチング負荷効果によって発生するアンダーエッチングを補う。デバイスホールを形成する際のフォトレジスト開口部のサイズを、フォトレジスト開口部がエッチング負荷効果の影響を最も受けやすい領域からより遠方に位置するにつれて、徐々に変化させる（たとえば、小さくする）ことができる。一実施例として、エッチング負荷効果の影響を最も受ける領域のフォトレジスト開口部の寸法は最大となり、エッチング負荷効果の影響を最も受けにくい領域のフォトレジスト開口部の寸法は最小となる。半導体構造のレイアウトに対応するように、所望の方向に沿ってフォトレジスト開口部の寸法を変更し、これによって半導体構造のレイアウト全体（たとえば、部品数や部品間の相対位置）およびフォトレジスト開口部の数のいずれも、寸法の変更後に変化する必要がないようにすることができる。また、フォトレジスト開口部の寸法を導体が通る方向に沿って調整し、これによって隣り合う２つのフォトレジスト開口部／デバイスホール間の距離を変化させ（たとえば、小さくする）、その後、デバイスホール間で導体がより効果的に充填されるように促すことができる。エッチング負荷効果を補い、かつ導体のより効果的な充填を促すためのフォトレジスト開口部の寸法は、所望のデバイスホールの寸法に基づく計算から決定することができる。したがって、これらのフォトレジスト開口部から形成されるデバイスホールの特徴はより望ましいものとなり得、また半導体構造の電気的特性をより改善されたものとすることができる。

例示を目的として、本開示の実施形態は、三次元メモリデバイスにおけるチャネルホールの形成を背景にしている。種々の実施形態において、本開示が提供する方法および構造は、他の種々の半導体デバイス／構造において他のデバイスホールを形成する際にも使用することができる。チャネルホールを含むデバイスホールは、形成中にエッチング負荷効果の影響を受けやすい可能性がある。開示している方法および構造を使用することにより、これらのデバイスホールがエッチング負荷効果の影響を受けにくくなるようにし、また、半導体デバイス／構造の電気的性能／特性を改善されたものとすることができる。図４〜図１０は、いくつかの実施形態に係る、典型的な製造プロセスのそれぞれ異なる段階で、部分的に形成された三次元メモリ構造を示す。本開示の図は例示のみを目的とするものであり、本構造の実寸法を縮尺通りに再現したり、表示したりすることを意図するものではない。

図４は、いくつかの実施形態に係る基板の上面図４００を示し、図５は、いくつかの実施形態に係るＣ‐Ｃ’方向に沿った基板２００の断面図を示す。製造プロセスの開始時に、基板２００を設けることができる。基板２００は、デバイス／構造を形成するための領域と、デバイスを形成するための領域に隣接する領域とを備え得る。ｘｙ平面は、基板２００の上面に名目上平行となる平面（たとえば、水平面）を表す。説明を簡単にするために、図４では基板２００の上面を領域Ｉと、２つの領域ＩＩとに分割することができる。領域Ｉの１または複数の側に領域ＩＩを配置することができる。本開示では例示を目的として、ｙ軸に沿って領域Ｉの両側に領域ＩＩを配置している。他の種々の実施形態では、領域ＩＩはさらに領域Ｉを包囲するか、または部分的に包囲することができる。領域ＩＩは、第１の領域Ｉと比較して、開口配置（たとえば、開口密度）が変化する任意の適切な領域を含み得る。領域ＩＩから領域Ｉを指し示す方向を第１の方向（たとえば、ｙ軸）と呼び、第１の方向に垂直となる方向を第２の方向（たとえば、ｘ軸）と呼んでいる。基板２００は、その後他の構造を形成するための製造基盤を供給することができる。

基板２００はあらゆる適切な材料を備え得る。たとえば、基板２００はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化インジウム、ヒ化インジウムガリウム、ガラス、窒化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を備え得る。基板２００はシリコン・オン・インシュレータ、および／またはゲルマニウム・オン・インシュレータをさらに備え得る。基板２００に、適切な埋込層（たとえば、機能層および／または補助層）も形成することができる。いくつかの実施形態では、基板２００はシリコンを備える。

図６は、いくつかの実施形態に係る、基板上にハードマスク層を形成した構造の上面図６００を示し、図７は、いくつかの実施形態に係るＤ−Ｄ’方向に沿った本構造の断面図７００を示す。いくつかの実施形態では、図６および図７に示す本構造は、基板２００上に形成される材料層６００と、材料６００上に形成されるハードマスク層５００とを備える。いくつかの実施形態では、材料層６００とハードマスク層５００とは基板２００を覆っている。いくつかの実施形態では、材料層６００は誘電体スタックを含む。

いくつかの実施形態では、誘電体スタック６００は、交互に積層している複数の第１の材料層と複数の第２の材料層とを含む。隣り合う２つの第２の材料層間に第１の材料層を形成することができ、その逆もまた同様である。第２の材料層は、第１の材料層とは異なる任意の材料を含み得る。いくつかの実施形態では、第１の材料層は犠牲材料層４００を含み、第２の材料層は絶縁材料層３００を含む。いくつかの実施形態では、犠牲材料層４００と下にある絶縁材料層３００とはそれぞれ、誘電体対を形成している。後続の製造作業では、誘電体対を段階的にエッチングして（たとえば、一対ごとに）、階段構造を形成することができる。各誘電体対を異なる長さにエッチングして、階段を形成することができる。１つの階段に犠牲層と絶縁層とを含めることができる。たとえば、これらの階段の長さを、垂直方向（たとえば、ｘ−ｙ平面に垂直またはｚ軸方向）に沿って、基板２００の上面から離間するにつれて減少させることができる。本開示において、階段構造とは、少なくとも２つの水平面（たとえば、ｘ−ｙ平面に沿った）と少なくとも２つの（たとえば、第１および第２の）垂直面（たとえば、ｚ軸に沿った）とを含み、水平面の第１の縁部から上方に延在している第１の垂直面に対して、かつ水平面の第２の縁部から下方に延在している第２の垂直面に対して各水平面を隣接させるようにしている、一組の面を指す。「段」または「階段」とは、隣接する一組の面が有する高さにおける垂直方向のシフトを指す。

いくつかの実施形態では、犠牲材料は窒化シリコンを含み、絶縁材料は酸化シリコンを含む。いくつかの実施形態では、後続の製造作業において犠牲材料層を除去し、たとえばタングステン、アルミニウム、および／または銅などの適切な導体材料と置き換えることができる。導体層は、その後メモリデバイスのゲート電極（たとえば、ワード線）を形成し得る。いくつかの実施形態では、これらの導体層はタングステンを含む。例示を目的として、本開示の図には７つの誘電体対のみを示している。種々の実施形態では、たとえば６４個の誘電体対など、他の個数の誘電体対を形成することができる。誘電体対の個数および各材料層の厚さは種々の用途要件に基づいて決定され、本開示の実施形態によってこれらを限定すべきではない。

いくつかの実施形態では、誘電体スタック６００の底部にあり、基板２００の上面に位置する絶縁材料層３００ａは、十分な厚さを有する（たとえば、少なくとも一部の絶縁材料層よりも厚い）。絶縁材料層３００ａがそのような厚さを有する理由は次に記載するとおりである。後続の作業では、誘電体スタック６００を貫通して基板２００内にチャネルホールを形成することができ、たとえば選択的エピタキシャル成長（ＳＥＧ）などの適切なエピタキシャル成長法により、チャネルホールの底部にドープされたエピタキシャル層を形成することができる。その後、絶縁材料および半導体材料でチャネルホールを充填して、半導体チャネルを形成することができる。ドープされたエピタキシャル層が隣接する犠牲材料層４００と接触して、半導体チャネルと犠牲材料層４００との間で短絡を発生することを防止するために、いくつかの実施形態では絶縁材料層３００ａの厚さを、誘電体スタック６００における少なくとも一部の絶縁材料層３００よりも厚くしている。その結果、エピタキシャル層の上面を、隣接する犠牲材料層４００よりも低くすることができるため、基板２００と犠牲材料層４００との間に何ら接触が形成されない。

ハードマスク層５００は、誘電体スタック構造６００をエッチングする際のエッチングマスクとして使用できる、任意の適切な材料を含み得る。たとえば、ハードマスク層５００は炭素、炭化シリコン、窒化シリコン、および／または窒化シリコンと酸化シリコンとの複合スタック層を含み得る。いくつかの実施形態では、ハードマスク層５００は炭素を含む。

いくつかの実施形態では、ハードマスク層５００上にフォトレジスト層を形成することができる。フォトレジスト層をパターン化して、パターン化フォトレジスト層を形成することができる。パターン化フォトレジスト層を使用して、ハードマスク層５００に形成される開口部を画定することができ、このハードマスク層５００を、誘電体スタック６００をエッチングする際のエッチングマスクとして使用する。任意の適切なフォトリソグラフィープロセスを用いて、フォトレジスト層をパターン化することができる。

図８は、いくつかの実施形態に係る、基板の上方にパターン化フォトレジスト層を有する構造の上面図８００を示し、図９は、いくつかの実施形態に係るＥ−Ｅ１方向に沿った本構造の断面図９００を示す。いくつかの実施形態では、図８および図９に示す本構造は、ハードマスク層５００の上方においてパターン化フォトレジスト層１０１を備える。パターン化フォトレジスト層１０１は領域Ｉにおいて、ハードマスク層５００の一部を露出させる複数の開口部を含む。これら複数の開口部は、複数の第１の開口部と複数の第２の開口部とを含む。第１の開口部１１０とは第２の領域ＩＩに隣接する開口部を指し得、第２の開口部１２０とはその他の開口部を指し得る。いくつかの実施形態では、領域Ｉにおいて複数の開口部をアレイ状に配置しており、第１の開口部１１０をアレイの境界上に形成し、第２の開口部１２０をアレイの２つの境界上にある第１の開口部間に形成している。いくつかの実施形態では、第１の開口部１１０を、第１の領域Ｉと第２の領域ＩＩとの間の１つの境界にそれぞれある２つの列に配置しており、第２の開口部１２０を、第１の開口部１１０によって形成される２つの列の間にある列に配置している。第１の方向（たとえば、ｙ軸）に沿った第１の開口部１１０の寸法または長さをＤ１とし、第２の方向（たとえば、ｘ軸）に沿った第１の開口部１１０の幅の寸法をＤ２とし、第１の方向に沿った第２の開口部１２０の寸法または長さをＤ３とし、第２の方向に沿った第２の開口部１２０の寸法または幅をＤ４としている。Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５とは、第１の領域の境界から数えて横列の１列目〜５列目までを指す。Ｃ１、Ｃ２、およびＣ３とは、開口部のアレイの境界から数えて縦列の１列目〜３列目までを指す。領域Ｇ（図８の丸で囲んだ部分）は、パターン化フォトレジスト層１０１において隣り合う開口部間の複数の空間／距離を示している。第１の開口部１１０はＲ１内にあり得る。隣り合う２つの第１の開口部１１０間の距離を、約Ｌ０とすることができる。第１の開口部１１０と、Ｒ２内でこれに最も近接して隣り合う第２の開口部１２０との間の距離を、約Ｌ１とすることができる。Ｒ２内の第２の開口部１２０と、Ｒ３内でこれに最も近接して隣り合う第２の開口部１２０との間の距離を、約Ｌ２とすることができる。Ｒ３内の第２の開口部１２０と、Ｒ４内でこれに最も近接して隣り合う第２の開口部１２０との間の距離を、約Ｌ３とすることができる。Ｒ４内の第２の開口部１２０と、Ｒ５内でこれに最も近接して隣り合う第２の開口部１２０との間の距離を、約Ｌ４とすることができる。２つの開口部間の距離とは、開口部の境界間における最短の直線距離を指す。これらの距離（たとえば、Ｌ１〜Ｌ５）を、後続の製造作業で形成される２つのチャネルホール間の距離、とすることができる、または、と決定することができる。説明を簡単にするために９列の開口部を示しており、各列は３つの開口部を有する。

パターン化フォトレジスト層１０１の開口部の寸法を、任意の適切なパターン化プロセスによってハードマスク層５００に転写して、その後ハードマスク層５００に形成されるマスク開口部の寸法を決定することができる。パターン転写により、その後形成されるパターン化マスク層が、パターン化フォトレジスト層１０１と実質的に同じパターンを有することが可能になる。その後形成されるパターン化ハードマスク層を、誘電体スタック６００をエッチングする際のエッチングマスクとして使用することができるため、第１の開口部１１０および第２の開口部１２０は、誘電体スタック６００のエッチングを決定付けるか、またはこれに影響を与え得る。説明を簡単にするために、ハードマスク層５００に形成される開口部をマスク開口部と呼ぶ。第１の開口部をエッチングすることにより形成されるマスク開口部を第１のマスク開口部と呼び、第２の開口部をエッチングすることにより形成されるマスク開口部を第２のマスク開口部と呼ぶ。

前述したように、第１の開口部１１０から形成されるチャネルホールは、エッチング負荷効果によって発生するアンダーエッチングの影響をより受けやすい。いくつかの実施形態では、第１の開口部１１０から形成されるチャネルホールのアンダーエッチングを軽減または防止するために、第１の開口部１１０のサイズを第２の開口部１２０のサイズよりも大きくしている。本開示において「サイズ」という用語は、ある方向に沿った対象物の面積および／または対象物の寸法を指し得る。たとえば、第１の開口部１１０の面積を、第２の開口部１２０の面積よりも約２％〜約８％大きくすることができる。いくつかの実施形態では、第１の開口部１１０の面積は第２の開口部１２０の面積よりも約５％大きい。

いくつかの実施形態では、第１の開口部１１０の長さＤ１は幅Ｄ２よりも大きい。いくつかの実施形態では、第１の開口部１１０の幅Ｄ２は、第２の開口部１２０の幅Ｄ４よりも大きい。いくつかの実施形態では、第１の開口部１１０の幅Ｄ２は、第２の開口部１２０の長さＤ３よりも大きい。そのような寸法配置にしている理由は次に記載するとおりである。

第１の開口部１１０から形成されるチャネルホールは、エッチング負荷効果によって発生するアンダーエッチングの影響を最も受けやすいため、第１のマスク開口部のサイズを大きくすると、第１のマスク開口部を通じてエッチングされる材料量が増加し、第１のマスク開口部のエッチングから形成されるチャネルホールの底部で、基板２００を露出させることができる。いくつかの実施形態では、第１の開口部１１０の面積を増加させる際、可能な限り大きくすることが望ましい。さらに、後続の製造作業において、犠牲層を除去して絶縁層間にトレンチを形成することができ、また、たとえば第１の領域Ｉの境界から第１の領域Ｉの内側部分まで、実質的にｙ軸に沿って導体材料をトレンチに送ることができるので、隣り合う列の開口部間の距離がｙ軸に沿って徐々に減少して、導体材料の流動性により、導体材料でトレンチをより容易に充填することができるようになる。本開示では、第１の領域Ｉの内側部分とは、第１の領域Ｉと他の領域との境界から離間している領域を指す。たとえば、この内側部分は、領域Ｉの開口部における幾何学的中心を含み得る。たとえば、導体材料により、Ｒ１とＲ２との間の空間からトレンチの充填を開始することができる。流動性により、導体材料でＲ５に向かってトレンチを充填することができる。実質的にｙ軸に沿って隣り合う列の開口部間の距離が徐々に減少することにより、導体をこれらの開口部間の空間へと送りやすくすることができる。

ただし、導体材料で開口部間の空間をより完全かつ均一に充填できるように、同じ列（たとえば、Ｒ１）で隣り合う２つの第１の開口部１１０間の距離Ｌ０、および第１の開口部１１０と隣接する第２の開口部１２０との間の距離を過度に短くしなくてもよい。このため、一実施例では、第１の開口部１１０の長さＤ１を第１の開口部１１０の幅Ｄ２よりも大きくし、第１の開口部の幅Ｄ２を第２の開口部１２０の幅Ｄ４よりも大きくし、第１の開口部１１０の幅Ｄ２を第２の開口部１２０の長さＤ３以上とし、またｙ軸に沿った隣り合う開口部間の距離を、Ｌ１≧Ｌ２≧Ｌ３≧Ｌ４などとすることができる。いくつかの実施形態では、第１の開口部１１０の幅Ｄ２は、第２の開口部１２０の長さＤ３よりも大きく、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４となっている。いくつかの実施形態では、ｙ軸に沿った隣り合う開口部間の距離の差を、約２ｎｍ〜約３ｎｍとすることができる。たとえば、Ｌ１をＬ２よりも約２ｎｍ長くすることができる。いくつかの実施形態では、第１の開口部１１０の幅Ｄ２と第２の開口部１２０の幅Ｄ４との差を、約１ｎｍ〜約２ｎｍとすることができる。いくつかの実施形態では、第１の開口部１１０の幅Ｄ２と第２の開口部１２０の幅Ｄ４との差を、約１ｎｍ〜約２ｎｍとすることができる。

さらに、エッチングの均一性を向上させ、その後形成される半導体チャネルの電気的性能を確保するために、長さＤ１と幅Ｄ２との差、および長さＤ３と幅Ｄ４との差を過度に大きくしないことにより、第１のマスク開口部および第２のマスク開口部からその後形成されるチャネルホールの断面形状が、円形に十分近くなるようにすることができる。いくつかの実施形態では、長さＤ１と幅Ｄ２との差を約２ｎｍ〜約３ｎｍとすることができる。いくつかの実施形態では、長さＤ３と幅Ｄ４とを実質的に同じとすることができる。

種々の実施形態では、隣り合う列における開口部間の距離の差は、同じであっても異なっていてもよい。たとえば、距離Ｌ１と距離Ｌ２との差は、距離Ｌ２と距離Ｌ３との差と同じあっても異なっていてもよい。いくつかの実施形態では、これらの距離の差は、ｙ軸に沿って所定のパターンで変化し得る。いくつかの実施形態では、これらの距離の差をｙ軸に沿って同じとすることができる。距離の差における特定の値は用途および設計に依存し得、これを本開示の実施形態によって限定すべきではない。

いくつかの実施形態では、同じ列に沿った開口部のサイズを、エッチング負荷効果を一層補うために変化させることができる。いくつかの実施形態では、領域Ｉは２つ以上の他の領域（たとえば、第２の領域ＩＩ）に隣接し得、その境界上にある開口部はエッチング負荷効果の影響を受けやすい可能性がある。いくつかの実施形態では、各境界に沿った開口部のサイズを、境界上にない他の開口部のサイズよりも大きくすることができる。説明を簡単にするために、境界上にある開口部を境界開口部と呼ぶことができ、これには第１の開口部が含まれる。いくつかの実施形態では、同じ横列または同じ縦列の両端にある２つの開口部（たとえば、第１の領域Ｉと別の領域との境界に隣接する最初の開口部と最後の開口部）を境界開口部とすることができ、これらの開口部のサイズを、相互間に存在する開口部のサイズよりも大きくすることができる。そのような配置にしている理由としては、アレイの境界において、エッチング負荷効果がエッチングプロファイルに最も深刻な影響を与えてしまうことが挙げられる。一実施例では、境界開口部１１０−１の長さＤ１および幅Ｄ２のうちの少なくとも一方は、境界開口部１１０−１とＲ１の他方端の別の境界開口部１１０との間にある他の第１の開口部１１０の長さＤ１および幅Ｄ２のうちの少なくとも一方よりも大きい。別の実施例では、境界開口部１２０−１の長さＤ３および幅Ｄ４のうちの少なくとも一方は、境界開口部１２０−１とＲ２の他方端の別の境界開口部１２０との間にある他の第２の開口部１２０の長さＤ３および幅Ｄ４のうちの少なくとも一方よりも大きい。そのような配置は、アレイの他の列の１または複数にも適用することができる。ｙ軸に沿った隣り合う境界開口部間のサイズの差を同じとしてもよいし、変化させてもよい。たとえば、長さＤ１と長さＤ３との差は、長さＤ２と長さＤ３との差と同じであってもよいし、異なっていてもよい。サイズの差における特定の値は用途および設計に依存し得、これを本開示の実施形態によって限定すべきではない。

いくつかの実施形態では、同じ横列にある開口部のサイズを、その横列の中心／中間点に向かって徐々に変化させる（たとえば、減少する）ことができる。いくつかの実施形態では、同じ縦列にある開口部のサイズを、その縦列の中心／中間点に向かって徐々に変化させる（たとえば、減少する）ことができる。たとえば、第１の開口部１１０−１の長さＤ１を第１の開口部１１０−２の長さＤ１よりも長くすることができ、また、第１の開口部１１０−３の長さＤ１を第１の開口部１１０−２の長さＤ１よりも長くすることができる。別の実施例では、第２の開口部１２０−１の幅Ｄ４を第２の開口部１２０−４の幅Ｄ４よりも大きくすることができ、また、第２の開口部１２０ー６の幅Ｄ４を第２の開口部１２０−５の幅Ｄ４よりも大きくすることができる。いくつかの実施形態では、アレイの中心（たとえば、幾何学的中心）に向かう方向に沿って、開口部（たとえば、アレイの任意の開口部）のサイズを変化させる（たとえば、減少する）ことができる。たとえば、第２の開口部１２０−２の面積を第２の開口部１２０−４の面積よりも大きくすることができ、第２の開口部１２０−４の面積を第２の開口部１２０−７の面積よりも大きくすることができる。いくつかの実施形態では、アレイの実質的に中心にある開口部（たとえば、第２の開口部１２０−７）の寸法は、アレイの他の開口部と比較して最小となる。種々の実施形態では、ある特定の方向に沿ったサイズの変化を、均一または不均一にすることができる。いくつかの実施形態では、各列にある開口部のサイズは同じである。

いくつかの実施形態では、図８に示すように、隣り合う列の開口部を千鳥状に配置している。「千鳥状」という用語は、たとえばｘ軸に沿って、（Ｎ＋１）列目の開口部をＮ列目または（Ｎ＋２）列目の開口部間の空間と実質的に位置合わせしている状態を指し、ここでＮは整数である。たとえば、ｘ軸に沿って、第１の開口部１１０−１と第１の開口部１１２との間に第２の開口部１２０−１を配置することができる。いくつかの実施形態では、ある開口部（たとえば、第１の開口部１１０または第２の開口部１２０）と、同じように隣り合う列における隣り合う２つ開口部との間の距離を同じとすることができる。たとえば、第２の開口部１２０−１と第１の開口部１１０−１との間の距離と、第２の開口部１２０−１と第１の開口部１１０−２との間の距離とを同じとすることができ、これらをたとえば、両方ともＬ１としている。

いくつかの実施形態では、列の数を奇数または偶数とすることができる。アレイが奇数個の列を含む場合、隣り合う２つの列における開口部間の距離が中間列に向かって減少し、中間列の第２の開口部１２０と、隣接する列の隣接する第２の開口部１２０との間の距離を同じとすることができる。アレイが偶数個の列を含む場合、隣り合う２つの列における開口部間の距離が中央線（たとえば、アレイの幾何学的中心を横切る線）に向かって減少し、この中央線に最も近接している２つの列における２つの第２の開口部１２０間の距離を同じとすることができる。

アレイの開口部の形状を、任意の適切な形状とすることができる。たとえば円形、楕円形、長方形、不規則形状など。これらの形状を具体的に選択する際、製造のしやすさ、およびその後に形成されるデバイスの電気的性能などの種々の要因によってこれを決定することができる。いくつかの実施形態では、第１の開口部１１０の形状を楕円形とすることができ、この場合Ｄ１が長軸であり、Ｄ２が短軸である。いくつかの実施形態では、第２の開口部１２０の形状を実質的に円形とすることができ、この場合Ｄ３およびＤ４は第２の開口部１２０の直径であり、Ｄ３はＤ４と実質的に同じである。

さらに、パターン化フォトレジスト層１０１を、ハードマスク層５００をパターン化する際のエッチングマスクとして使用することができる。任意の適切なエッチング（たとえば、ハードマスク層５００の材料に応じたウェットエッチングおよび／またはドライエッチング）を用いて、ハードマスク層５００において開口部によって露出させた部分を除去することができる。誘電体スタック６００の一部をパターン化ハードマスク層によって露出させることができ、また、パターン化フォトレジスト層１０１のパターンをパターン化ハードマスク層に転写することができる。第１の開口部１１０から第１のマスク開口部を形成することができ、第２の開口部１２０から第２のマスク開口部を形成することができる。さらに、パターン化フォトレジスト層１０１を除去することができる。

図１０は、ハードマスク層５００をパターン化し、誘電体スタック６００にチャネルホール４５０を形成した後の、図８および図９に示される、いくつかの実施形態に係る構造の断面図１０００を示す。図１０に示す構造は、パターン化ハードマスク層５００’のパターンによって画定され、かつチャネルホール４５０に対応している誘電体スタック６００の部分を除去する際のエッチングマスクとして使用された後の、パターン化ハードマスク層５００’を備える。誘電体スタック６００’は、これらの部分を除去した後の誘電体スタック６００を指す。第１のマスク開口部から形成されるチャネルホールを要素４５０−１によって表し、また、第２のマスク開口部から形成されるチャネルホールを要素４５０−２によって表している。チャネルホール４５０を形成するための誘電体スタック６００のエッチングは、誘電体スタック６００の材料に応じて、任意の適切なエッチングによって達成することができる。たとえば、絶縁材料層３００および犠牲材料層４００を同じエッチングプロセスまたは異なるエッチングプロセスを用いてエッチングすることができ、そのようなエッチングプロセス（複数可）はドライエッチングおよび／またはウェットエッチングを含み得る。いくつかの実施形態では、リン酸を含む１つのウェットエッチングプロセスを用いて、チャネルホール４５０を形成することができる。

図１０に示すように、チャネルホール４５０−１の底部で基板２００を露出させている。いくつかの実施形態では、チャネルホール４５０−１は、ｙ−ｚ平面に沿ってテーパ状断面（たとえば、ｙ軸に沿って上部の寸法が下部の寸法よりも大きくなる）を有し得る。いくつかの実施形態では、ｙ軸に沿って、底部のチャネルホール４５０−１の寸法Ｄ１’はチャネルホール４５０−２の寸法Ｄ２’と実質的に同じとなる。いくつかの実施形態では、ｚ軸に沿って、チャネルホール４５０−１の深さＨ１’はチャネルホール４５０−２の深さＨ２’と実質的に同じとなる。いくつかの実施形態では、チャネルホール４５０−１のアスペクト比（Ｈ１’／Ｄ１’と実質的に等しい）は、チャネルホール４５０−２のアスペクト比（Ｈ２’／Ｄ２’に等しい）と実質的に同じか、これよりも低い。

さらに、たとえばＳＥＧプロセスにより、ドープされたエピタキシャル層を各チャネルホール４５０の底部に形成することができ、また、適切な絶縁材料および半導体材料を堆積させてチャネルホール４５０を充填し、半導体チャネルを形成することができる。いくつかの実施形態では、チャネルホールは、チャネルホールの中心から境界まで配置される誘電体コア、半導体チャネル層、メモリ層、および誘電体層を含み得る。各層は任意の適切な材料を含み得る。いくつかの実施形態では、誘電体層は酸化シリコンを含み得、メモリ層は窒化シリコンを含み得、半導体チャネル層はシリコンを含み得、誘電体コアは酸化シリコンを含み得る。

さらに、誘電体スタック６００’を繰り返しエッチングして階段構造を形成することができ、また、適切な等方性エッチングプロセスによって犠牲層４００を除去することができる。この階段構造は、ｚ軸に沿って交互に積層している複数の絶縁層と複数の犠牲層とを含み得る。さらに、適切な導体材料（たとえば、タングステン、銅、および／またはアルミニウム）を隣り合う絶縁層間に形成されるトレンチに堆積させて、その後形成される半導体構造のゲート電極（たとえば、ワード線）を形成することができる。いくつかの実施形態では、導体材料はタングステンを含む。いくつかの実施形態では、チャネルホールの形成前に階段構造を形成することもできる。階段構造およびチャネルホールを形成する順序は種々の製造要件によって決定すべきであり、これを本開示の実施形態によって限定すべきではない。

開示している方法および構造を適用することにより、チャネルホールは、導体材料を堆積させるための十分な長さ、幅、および／または深さを有することができる。半導体チャネルが基板と十分電気的な接触を行うことができるように、チャネルホールの底部で基板を露出させることができる。エッチング負荷効果によって発生するアンダーエッチングを軽減または防止することができる。また、ゲート電極の形成中に、より容易に、かつ均一性を向上させつつ導体材料でトレンチを充填できるように、隣り合うチャネルホール間の距離を開示しているように構成することができる。形成されるゲート電極の均一性をより高めることができる。半導体デバイスの電気的性能を改善することができる。

本開示の実施形態は、半導体構造を形成する方法をさらに提供する。図１１は、いくつかの実施形態に係る、半導体構造を形成するための典型的な製造プロセスフローを示す。図１１に示している作業については、例示のみを目的としている。種々の実施形態では、図１１の作業を別の順序で実行することができ、または変更することができる。

作業１１０１で、基板上に材料層を形成し、また材料層上にハードマスク層を形成する。基板、材料層、およびハードマスク層はそれぞれ、任意の適切な材料を含み得る。いくつかの実施形態では、基板はシリコンを含み、ハードマスク層は炭素を含む。いくつかの実施形態では、材料層は、交互に積層している複数の犠牲材料層と複数の絶縁材料層とを含む。いくつかの実施形態では、犠牲材料層は窒化シリコンを含み、絶縁材料層は酸化シリコンを含む。基板、材料層、およびハードマスクに関する詳細な説明については、図６および図７による説明を参照することができる。

作業１１０２で、ハードマスク層上にパターン化フォトレジスト層を形成してハードマスク層をパターン化し、パターン化フォトレジスト層をエッチングマスクとして使用してパターン化マスク層を形成する。パターン化フォトレジスト層のパターンをパターン化ハードマスク層に転写する。パターン化フォトレジスト層のパターンはアレイを形成する開口部を含み、このアレイは、自身の境界上におけるより大きなサイズの開口部と、自身の内側におけるより小さなサイズの開口部とを含む。いくつかの実施形態では、下にある材料層をエッチングする際のエッチングマスクとして、パターン化フォトレジスト層を直接使用することができる。たとえば、パターン化フォトレジストは十分な厚さを有し得、またこれを、後続のエッチングプロセス後に残存させるのに十分な剛性を有するように加工（たとえば、焼付け）することができる。

いくつかの実施形態では、パターン化フォトレジスト層を使用して第１の領域に、たとえばチャネルホールなどのデバイスホールを形成することができる。第１の領域を、たとえば第２の領域などの１または複数の他の領域に隣接させることができる。その後デバイスホールを形成している間に、材料層をエッチングしてチャネルホールを形成することにより、基板を露出させることができる。エッチング負荷効果によって発生するアンダーエッチングを軽減または防止するために、アレイの境界上にある開口部のサイズを、アレイの内側にある開口部のサイズよりも大きくすることができる。アレイの境界上にある開口部（たとえば、第１の開口部）とは、他の領域に隣接する開口部および／または横列／縦列の端部にある開口部を指し、またアレイの内側にある開口部（たとえば、第２の開口部）とは、アレイのその他の開口部を指す。いくつかの実施形態では、開口部のサイズは、アレイの中心（たとえば、幾何学的中心）に向かって徐々に減少している。いくつかの実施形態では、境界から中心を指し示す第１の方向に沿った第１の開口部の寸法は、第１の方向に垂直となる第２の方向に沿った第１の開口部の寸法よりも大きい。いくつかの実施形態では、第１の方向に沿った第１の開口部の寸法は、第１の方向に沿った第２の開口部の寸法よりも大きい。いくつかの実施形態では、隣り合う列における隣り合う開口部間の距離はアレイの中心に向かう第１の方向に沿って減少し、これによってより容易に、かつ均一性を高めつつ、導体材料で材料層を充填できるようになる。パターン化フォトレジスト層のパターンを、ハードマスク層上での適切なエッチングプロセスによってパターン化マスク層に転写することができる。第１の開口部に基づいて第１のマスク開口部を形成することができ、第２の開口部に基づいて第２のマスク開口部を形成することができる。パターン化マスク層を形成した後、パターン化フォトレジスト層を除去することができる。開口部に関する詳細な説明については、図８および図９による説明を参照することができる。

作業１１０３で、パターン化マスク層をエッチングマスクとして使用して、材料層にチャネルホールを形成する。適切なエッチングプロセスを実行して、材料層においてパターン化マスク層によって露出される部分を除去することができる。その結果、チャネルホールを形成することができ、また、チャネルホールの底部で基板を露出させることができる。第１のマスク開口部に基づいて形成される第１のチャネルホールの寸法を、第２のマスク開口部に基づいて形成される第２のチャネルホールの寸法よりも大きくすることができる。いくつかの実施形態では、第１のチャネルホールの底部で基板を露出させることができる。いくつかの実施形態では、第１のチャネルホールの深さを、第２のチャネルホールの深さと実質的に同じとすることができる。チャネルホールの構造および形成に関する詳細については、図１０による説明を参照することができる。

さらに、たとえばＳＥＧプロセスにより、ドープされたエピタキシャル層を各チャネルホールの底部に形成することができ、また、適切な絶縁材料および半導体材料を堆積させてチャネルホールを充填し、半導体チャネルを形成することができる。いくつかの実施形態では、チャネルホールは、チャネルホールの中心から境界まで配置される誘電体コア、半導体チャネル層、メモリ層、および誘電体層を含み得る。各層は任意の適切な材料を含み得る。いくつかの実施形態では、誘電体層は酸化シリコンを含み得、メモリ層は窒化シリコンを含み得、半導体チャネル層はシリコンを含み得、誘電体コアは酸化シリコンを含み得る。

さらに、材料層を繰り返しエッチングして階段構造を形成することができ、また、適切な等方性エッチングプロセスによって犠牲層を除去することができる。この階段構造は、基板に垂直となる方向に沿って交互に積層している、複数の絶縁層と複数の犠牲層とを含み得る。さらに、適切な導体材料（たとえば、タングステン）を隣り合う絶縁層間に形成されるトレンチに堆積させて、その後形成される半導体構造のゲート電極（たとえば、ワード線）を形成することができる。

本開示の実施形態は、基板の上方の材料層にあるデバイス開口部のサイズ（たとえば、寸法）を、エッチングプロセスを用いて決定する方法をさらに提供する。図１２は、いくつかの実施形態に係る、本方法の典型的なフローチャートを示す。図１２に示している作業については、例示のみを目的としている。種々の実施形態では、図１２の作業を別の順序で実行することができ、または変更することができる。

作業１２０１で、実エッチングプロファイルを決定する。いくつかの実施形態では、この実エッチングプロファイルは従来技術のエッチングプロファイル、または改善が必要なエッチングプロファイルを含む。たとえば、実エッチングプロファイルは、エッチング負荷効果のせいでアンダーエッチングされていたり、望ましくない高アスペクト比を有する可能性があったりするような、デバイス開口部のエッチングプロファイルを含み得る。

開口部１２０２で、推定エッチングプロファイルを決定する。いくつかの実施形態では、この推定エッチングプロファイルは、製造プロセスに必要となる所望のエッチングプロファイルを含む。たとえば、推定エッチングプロファイルは一例として、チャネルホールの底部で基板を露出させていたり、望ましい低アスペクト比を有していたりするなど、十分な幅および深さを有するデバイス開口部のエッチングプロファイルを含み得る。

開口部１２０３で、エッチング条件を決定する。いくつかの実施形態では、このエッチング条件は、エッチングプロセスに影響を与え得る種々の要因を含む。たとえば、こうした要因にはエッチング剤、エッチングのタイプ、チャンバの状態、被エッチング材料の位置、被エッチング材料などが含まれ得る。

開口部１２０４で、実エッチングプロファイル、推定エッチングプロファイル、および／またはエッチング条件に基づいてエッチングマスクを決定する。いくつかの実施形態では、エッチングマスクをパターン化フォトレジスト層（たとえば、初期のエッチングマスク）によってパターン化することができる。このパターン化フォトレジスト層のパターンを、エッチングマスクに転写することができる。パターン化フォトレジストのパターンは、推定エッチングプロファイル、エッチング条件、および／または推定エッチングプロファイルに基づいて決定することができる。

本方法を用いることにより、実エッチングプロファイルと推定エッチングプロファイルとの差を特定することができ、形成されるデバイス開口部が、たとえば深さ、幅、アスペクト比などの所望の特徴を有することができるように、当該差を補うエッチングマスクを設計することができる。

いくつかの実施形態では、複数のデバイス開口部を形成する方法は、基板の第１の領域および第２の領域上に材料層を形成するステップであって、第１の領域が第２の領域に隣接している、ステップと、材料層上にマスク層を形成するステップであって、マスク層が第１の領域および第２の領域を覆っている、ステップと、マスク層上にパターン化層を形成するステップであって、パターン化層が第１の領域および第２の領域を覆っており、第１の領域に対応している複数の開口部を含む、ステップとを含む。複数の開口部は、第１の領域と第２の領域との境界に隣接する第１の開口部、および境界から第１の開口部よりもさらに離間している第２の開口部を含む。第１の開口部のサイズは、基板の上面に平行となる平面に沿って第２の開口部のサイズよりも大きい。本方法は、パターン化層を使用してマスク層をパターン化することにより、パターン化マスク層を形成するステップと、パターン化マスク層を使用して材料層をパターン化するステップとをさらに含む。

いくつかの実施形態では、半導体構造は、第１の領域および第１の領域に隣接する第２の領域を含む基板と、第１の領域および第２の領域の上方にある材料層と、材料層において第１の領域に対応している複数のデバイス開口部とを備える。第１の領域と第２の領域との境界に最も近接している第１のデバイス開口部のサイズは、境界に対して第１のデバイス開口部よりもさらに離間している第２のデバイス開口部のサイズよりも大きい。第１のデバイス開口部の底部が基板を露出させている。

いくつかの実施形態では、製造プロセスにおいてデバイス開口部のサイズを決定する方法は、デバイス開口部の実エッチングプロファイルを決定するステップと、デバイス開口部の推定エッチングプロファイルを決定するステップと、デバイス開口部のエッチング条件を決定するステップと、実エッチングプロファイル、推定エッチングプロファイル、およびエッチング条件のうちの１または複数に基づいて、エッチングマスクを決定するステップとを含む。エッチングマスクは、アンダーエッチングされていないデバイス開口部のプロファイルを形成するマスク開口部を含む。

特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／または種々の用途にこれらを適合させることができる。したがって、そのような適合および修正は、本明細書に示す教示および手引きに基づいて、開示している実施形態の等価物の意味するところおよび範囲内にあることが意図される。本明細書の語法または用語は説明を目的とするものであって、限定するものではなく、したがって本明細書の用語または語法は、その教示および手引きに照らして、当業者によって解釈されるべきであることを理解すべきである。

特定の諸機能およびそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とその関係とが適切に実行される限り、代替の境界を定義することができる。

発明の概要および要約のセクションには、本発明者（複数可）によって企図される本開示の全てではないが、１または複数の典型的な実施形態を記載しており、したがって、本開示および添付の特許請求の範囲を何ら限定することは意図されていない。

本開示の範囲および領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義すべきである。

半導体メモリは、その動作特性に応じて揮発性メモリと不揮発性メモリとに分類することができる。揮発性メモリとは、外部電源が供給されていない場合にデータ記憶を失う可能性のあるメモリデバイスを指す。揮発性メモリとしては、たとえば静的ＲＡＭ（ＳＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、および同期ＤＲＡＭ（ＳＤＲＡＭ）が挙げられる。不揮発性メモリとしては、たとえば読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、相変化ＲＡＭ（ＰＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、および強誘電体ＲＡＭが挙げられる。現在フラッシュメモリは、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとを含む重要なタイプの不揮発性メモリとなっている。

図６は、いくつかの実施形態に係る、基板上にハードマスク層を形成した構造の上面図６００を示し、図７は、いくつかの実施形態に係るＤ−Ｄ’方向に沿った本構造の断面図７００を示す。いくつかの実施形態では、図６および図７に示す本構造は、基板２００上に形成される材料層６００と、材料層６００上に形成されるハードマスク層５００とを備える。いくつかの実施形態では、材料層６００とハードマスク層５００とは基板２００を覆っている。いくつかの実施形態では、材料層６００は誘電体スタックを含む。

いくつかの実施形態では、図８に示すように、隣り合う列の開口部を千鳥状に配置している。「千鳥状」という用語は、たとえばｘ軸に沿って、（Ｎ＋１）列目の開口部をＮ列目または（Ｎ＋２）列目の開口部間の空間と実質的に位置合わせしている状態を指し、ここでＮは整数である。たとえば、ｘ軸に沿って、第１の開口部１１０−１と第１の開口部１１０−２との間に第２の開口部１２０−１を配置することができる。いくつかの実施形態では、ある開口部（たとえば、第１の開口部１１０または第２の開口部１２０）と、同じように隣り合う列における隣り合う２つ開口部との間の距離を同じとすることができる。たとえば、第２の開口部１２０−１と第１の開口部１１０−１との間の距離と、第２の開口部１２０−１と第１の開口部１１０−２との間の距離とを同じとすることができ、これらをたとえば、両方ともＬ１としている。

作業１２０２で、推定エッチングプロファイルを決定する。いくつかの実施形態では、この推定エッチングプロファイルは、製造プロセスに必要となる所望のエッチングプロファイルを含む。たとえば、推定エッチングプロファイルは一例として、チャネルホールの底部で基板を露出させていたり、望ましい低アスペクト比を有していたりするなど、十分な幅および深さを有するデバイス開口部のエッチングプロファイルを含み得る。

作業１２０３で、エッチング条件を決定する。いくつかの実施形態では、このエッチング条件は、エッチングプロセスに影響を与え得る種々の要因を含む。たとえば、こうした要因にはエッチング剤、エッチングのタイプ、チャンバの状態、被エッチング材料の位置、被エッチング材料などが含まれ得る。

作業１２０４で、実エッチングプロファイル、推定エッチングプロファイル、および／またはエッチング条件に基づいてエッチングマスクを決定する。いくつかの実施形態では、エッチングマスクをパターン化フォトレジスト層（たとえば、初期のエッチングマスク）によってパターン化することができる。このパターン化フォトレジスト層のパターンを、エッチングマスクに転写することができる。パターン化フォトレジストのパターンは、実エッチングプロファイル、エッチング条件、および／または推定エッチングプロファイルに基づいて決定することができる。

Claims (46)

1. 複数のデバイス開口部を形成する方法であって、
   基板の第１の領域および第２の領域上に材料層を形成するステップであって、前記第１の領域が前記第２の領域に隣接している、ステップと、
   前記材料層上にマスク層を形成するステップであって、前記マスク層が前記第１の領域および前記第２の領域を覆っている、ステップと、
   前記マスク層上にパターン化層を形成するステップであって、前記パターン化層が前記第１の領域および前記第２の領域を覆っており、前記第１の領域に対応している複数の開口部を含み、前記複数の開口部は、前記第１の領域と前記第２の領域との境界に隣接する第１の開口部、および前記境界から前記第１の開口部よりもさらに離間している第２の開口部を含み、前記第１の開口部のサイズは、前記基板の上面に平行となる平面に沿った前記第２の開口部のサイズよりも大きい、ステップと、
   前記パターン化層を使用して前記マスク層をパターン化することにより、パターン化マスク層を形成するステップと、
   前記パターン化マスク層を使用して前記材料層をパターン化するステップと
   を含む、
   方法。
2. 前記複数の開口部が有する開口部のサイズが、前記開口部の面積、長さ、および幅のうちの１または複数を含む、
   請求項１に記載の方法。
3. 前記基板の前記上面に平行であり、前記第２の領域から前記第１の領域を指し示す第１の方向に沿った前記第１の開口部の長さが、前記基板の前記上面に平行であり、前記第１の方向に垂直となる第２の方向に沿った前記第１の開口部の幅よりも大きい、
   請求項１に記載の方法。
4. 前記第１の方向に沿った前記第２の開口部の長さが、前記第２の方向に沿った前記第２の開口部の幅と同じである、
   請求項３に記載の方法。
5. 前記第１の方向に沿った前記第１の開口部の長さが、前記第２の方向に沿った前記第１の開口部の幅よりも約２〜約３ｎｍ大きい、
   請求項３または４に記載の方法。
6. 前記第２の方向に沿った前記第１の開口部の幅が、前記第２の方向に沿った前記第２の開口部の幅よりも約１〜約２ｎｍ大きい、
   請求項４または５に記載の方法。
7. 前記第２の方向に沿った前記第１の開口部の幅が、前記第１の方向に沿った前記第２の開口部の長さよりも約１〜約２ｎｍ大きい、
   請求項４から６のいずれか一項に記載の方法。
8. 前記複数の開口部が、前記境界に隣接する１または複数の第１の開口部、および前記境界から前記第１の開口部よりもさらに離間している１または複数の第２の開口部をさらに含み、前記第１の開口部のサイズが前記第２の開口部のサイズよりも大きい、
   請求項３から７のいずれか一項に記載の方法。
9. 前記第１の開口部および前記第２の開口部が、前記第１の方向に沿った複数の横列と、前記第２の方向に沿った複数の縦列とを含むアレイを形成しており、前記第１の開口部は、前記境界に隣接する第１の列にあり、前記第２の開口部は、前記第１の方向に沿って前記境界からさらに離間している、前記第１の列に隣接する少なくとも第２の列にある、
   請求項８に記載の方法。
10. 前記第１の開口部の、サイズが同じであり、かつ形状が楕円形である、
    請求項９に記載の方法。
11. 前記第２の列にある前記第２の開口部の、サイズが同じであり、かつ形状が円形である、
    請求項８から１０のいずれか一項に記載の方法。
12. 前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に前記第２の開口部がさらに配置されており、前記第２の開口部のサイズが同じである、
    請求項８から１１のいずれか一項に記載の方法。
13. 前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に前記第２の開口部がさらに配置されており、前記第１の列にある前記第１の開口部、ならびに前記第２の列および前記第３の列にある前記第２の開口部のサイズが、前記第１の方向に沿って減少している、
    請求項８から１１のいずれか一項に記載の方法。
14. 前記第２の領域および前記第１の領域が、相互間に１または複数の境界をさらに含み、開口部のサイズが、各境界から前記アレイの内側部分へと向かう方向に沿って減少している、
    請求項８から１３のいずれか一項に記載の方法。
15. 前記アレイの前記内側部分が、前記アレイの中間点および中心のうちの一方を含む、
    請求項１４に記載の方法。
16. 前記第１の列にある前記第１の開口部と、前記第２の列にある隣接する第２の開口部との間の距離が、前記第２の列にある前記第２の開口部と、前記第３の列にある隣接する第２の開口部との間の距離よりも長い、
    請求項１２から１５のいずれか一項に記載の方法。
17. 隣り合う２つの列における２つの開口部間の距離が、前記第１の方向に沿って減少している、
    請求項１６に記載の方法。
18. 前記第２の領域が、前記第１の領域との境界を２つ有し、前記第１の方向に沿って前記２つの境界間に前記第１の領域が配置されており、
    前記アレイが奇数個の列を含むことに応答して、隣り合う２つの列における隣り合う開口部間の距離が前記アレイの中間列に向かって減少し、前記中間列の開口部と、隣接する列の隣接する開口部との間の距離が同じであり、
    前記アレイが偶数個の列を含むことに応答して、隣り合う２つの列における前記隣り合う開口部間の距離が前記アレイの中央線に向かって減少し、前記中央線に最も近接している前記２つの列における２つの第２の開口部間の距離が同じである、
    請求項１６または１７に記載の方法。
19. 前記アレイの列は、前記第１の方向に沿って千鳥状に配置されている、
    請求項８から１８のいずれか一項に記載の方法。
20. 前記パターン化層を使用して前記マスク層をパターン化することにより、パターン化マスク層を形成するステップが、
    前記パターン化層をエッチングマスクとして使用して前記マスク層をエッチングすることにより、前記材料層を露出させることと、
    前記パターン化層を除去することとを含む、
    請求項１から１９のいずれか一項に記載の方法。
21. 前記パターン化層がフォトレジスト層である、
    請求項１から２０のいずれか一項に記載の方法。
22. 前記パターン化マスク層を使用して前記材料層をパターン化するステップが、前記パターン化マスク層をエッチングマスクとして使用して前記材料層をエッチングすることにより、前記基板を露出させることを含む、
    請求項１から２１のいずれか一項に記載の方法。
23. 前記材料層が、前記基板の前記上面に垂直となる方向に沿って交互に積層している、複数の犠牲材料層と複数の絶縁材料層とを備える誘電体スタックを含む、
    請求項８から２２のいずれか一項に記載の方法。
24. 前記誘電体スタックに基づいて階段構造を形成するステップであって、前記階段構造が、前記基板の前記上面に垂直となる方向に沿って交互に積層している、複数の犠牲層と複数の絶縁層とを含む、ステップと、
    前記複数の犠牲層を複数の導体層と置き換えるステップと
    をさらに含む、
    請求項２３に記載の方法。
25. 前記複数の犠牲層を複数の導体層と置き換えるステップが、
    前記複数の犠牲層を除去して、隣り合う２つの絶縁層間にトレンチを形成することと、
    前記第１の方向に沿って、前記第１の領域と前記第２の領域との境界から前記アレイの内側部分に向かって導体材料を前記トレンチに充填することと
    を含む、
    請求項２４に記載の方法。
26. 前記導体材料がタングステン、アルミニウム、および銅のうちの１または複数を含む、
    請求項２５に記載の方法。
27. 第１の領域および前記第１の領域に隣接する第２の領域を含む基板と、
    前記第１の領域および前記第２の領域の上方にある材料層と、
    前記材料層において前記第１の領域に対応している複数のデバイス開口部と
    を備え、
    前記第１の領域と前記第２の領域との境界に最も近接している第１のデバイス開口部のサイズが、前記境界に対して前記第１のデバイス開口部よりもさらに離間している第２のデバイス開口部のサイズよりも大きく、
    前記第１のデバイス開口部の底部が、前記基板を露出させている、
    半導体構造。
28. 前記基板の前記上面に平行であり、前記第２の領域から前記第１の領域を指し示す第１の方向に沿った前記第１のデバイス開口部の長さが、前記基板の前記上面に平行であり、前記第１の方向に垂直となる第２の方向に沿った前記第１のデバイス開口部の幅よりも大きい、
    請求項２７に記載の半導体構造。
29. 前記第１の方向に沿った前記第２のデバイス開口部の長さが、前記第２の方向に沿った前記第２のデバイス開口部の幅と同じである、
    請求項２７または２８に記載の半導体構造。
30. 前記複数のデバイス開口部が、前記境界に隣接する１または複数の第１のデバイス開口部、および前記境界から前記第１のデバイス開口部よりもさらに離間している１または複数の第２のデバイス開口部をさらに含む、
    請求項２７から２９のいずれか一項に記載の半導体構造。
31. 前記１または複数の第１のデバイス開口部および前記１または複数の第２のデバイス開口部が、前記第１の方向に沿った複数の横列と、前記第２の方向に沿った複数の縦列とを含むアレイを形成しており、前記第１のデバイス開口部が、前記境界に隣接する第１の列にあり、前記第２のデバイス開口部が、前記第１の方向に沿って前記境界からさらに離間している、前記第１の列に隣接する少なくとも第２の列にある、
    請求項３０に記載の半導体構造。
32. 前記第１のデバイス開口部のサイズが同じであり、かつ形状が楕円形である、
    請求項３１に記載の半導体構造。
33. 前記第２の列にある前記第２のデバイス開口部の、サイズが同じであり、かつ形状が円形である、
    請求項３０から３２のいずれか一項に記載の半導体構造。
34. 前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に第２のデバイス開口部がさらに配置されており、前記第２のデバイス開口部の、サイズが同じであり、かつ形状が円形である、
    請求項３０から３３のいずれか一項に記載の半導体構造。
35. 前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に第２のデバイス開口部がさらに配置されており、前記第１の列にある前記第１のデバイス開口部、ならびに前記第２の列および前記第３の列にある前記第２のデバイス開口部のサイズが、前記第１の方向に沿って減少している、
    請求項３０から３３のいずれか一項に記載の半導体構造。
36. 前記第２の領域および前記第１の領域が、相互間に１または複数の境界をさらに含み、前記デバイス開口部のサイズが、各境界から前記アレイの内側部分へと向かう方向に沿って減少している、
    請求項３０から３５のいずれか一項に記載の半導体構造。
37. 前記アレイの前記内側部分が、前記アレイの中間点および中心のうちの一方を含む、
    請求項３６に記載の半導体構造。
38. 前記第１の列にある第１のデバイス開口部と、前記第２の列にある隣接する第２のデバイス開口部との間の距離が、前記第２の列にある第２のデバイス開口部と、前記第３の列にある隣接する第２のデバイス開口部との間の距離よりも長い、
    請求項３４から３７のいずれか一項に記載の半導体構造。
39. 隣り合う２つの列における隣り合う２つのデバイス開口部間の距離が、前記第１の方向に沿って減少している、
    請求項３８に記載の半導体構造。
40. 前記第２の領域が、前記第１の領域との境界を２つ有し、前記第１の方向に沿って前記２つの境界間に前記第１の領域が配置されており、
    前記アレイが奇数個の列を含むことに応答して、隣り合う２つの列における隣り合うデバイス開口部間の距離が前記アレイの中間列に向かって減少し、前記中間列のデバイス開口部と、隣接する列の隣接するデバイス開口部との間の距離が同じであり、
    前記アレイが偶数個の列を含むことに応答して、隣り合う２つの列における前記隣り合うデバイス開口部間の距離が前記アレイの中央線に向かって減少し、前記中央線に最も近接している前記２つの列における２つの第２のデバイス開口部間の距離が同じである、
    請求項３８または３９に記載の半導体構造。
41. 前記材料層が、前記基板の前記上面に垂直となる方向に沿って交互に積層している、複数の導体層と複数の絶縁層とを備えるスタック構造を含む、
    請求項２７から４０のいずれか一項に記載の半導体構造。
42. 前記複数の導体層がタングステン、アルミニウム、および銅のうちの１または複数を含む、
    請求項４１に記載の半導体構造。
43. 製造プロセスにおいて前記デバイス開口部のサイズを決定する方法であって、
    デバイス開口部の実エッチングプロファイルを決定するステップと、
    前記デバイス開口部の推定エッチングプロファイルを決定するステップと、
    前記デバイス開口部のエッチング条件を決定するステップと、
    前記実エッチングプロファイル、前記推定エッチングプロファイル、および前記エッチング条件のうちの１または複数に基づいて、エッチングマスクを決定するステップであって、前記エッチングマスクが、アンダーエッチングされていない前記デバイス開口部のプロファイルを形成するマスク開口部を含む、ステップと
    を含む、
    方法。
44. 前記実エッチングプロファイルが、第１のアスペクト比を有するアンダーエッチングされた前記デバイス開口部のプロファイルを含み、前記推定エッチングプロファイルが、第２のアスペクト比を有するアンダーエッチングされていない前記デバイス開口部のプロファイルを含み、前記第１のアスペクト比が前記第２のアスペクト比よりも高い、
    請求項４３に記載の方法。
45. 前記エッチング条件にはエッチング剤、エッチングのタイプ、チャンバの状態、被エッチング材料の位置、および被エッチング材料のうちの１または複数が含まれる、
    請求項４３または４４に記載の方法。
46. 前記エッチングマスクを決定するステップが、
    前記推定エッチングプロファイル、前記エッチング条件、および前記推定エッチングプロファイルのうちの１または複数に基づいて、パターン化フォトレジスト層を決定することと、
    前記パターン化フォトレジスト層を初期のエッチングマスクとして使用してハードマスク層をパターン化し、パターン化マスク層を形成することと、
    前記パターン化マスク層を前記エッチングマスクとして使用して材料層をパターン化し、前記デバイス開口部を形成することとを含む、
    請求項４３から４５のいずれか一項に記載の方法。

Images