CN110121776A - 三维存储器设备的开口布局 - Google Patents

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Abstract

公开了半导体设备以及用于形成半导体设备的方法。用于形成设备开口的方法包括：在衬底(200)的第一区域(I)和第二区域(II)上形成材料层(600)，该第一区域(I)邻近第二区域(II)；在材料层上(600)形成掩模层(500)，该掩模层(500)覆盖第一区域(I)和第二区域(II)；以及在掩模层(500)上形成图案化层(101)。图案化层(101)覆盖第一区域(I)和第二区域(II)并且包括对应于第一区域(I)的开口。多个开口包含与第一区域(I)和第二区域(II)的交界相邻的第一开口(110)、以及离该交界较远的第二开口(120)。沿着与衬底(200)的顶面平行的平面，第一开口(110)的尺寸大于第二开口(120)的尺寸。

Description

三维存储器设备的开口布局
相关申请的交叉引用
本申请要求享受于2017年3月7日提交的中国专利申请第201710134033.9号的优先权，以引用方式将上述申请的全部内容并入本文。
技术领域
本公开概括而言涉及三维(3D)存储器设备及其制造方法。
背景技术
半导体存储器可根据操作特性而区分成暂时性存储器和非暂时性存储器。暂时性存储器储存的数据在停止电源供应时即遗失。暂时性存储器包括例如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非暂时性存储器包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)等。闪存由于体积小、功耗低、不易受物理破坏等优点，逐渐成为一种重要的非暂时性存储器，包括NOR型闪存和NAND型闪存。
随着更高集密度以及储存量的需求，业界发展出三维(3D)NAND型闪存。三维NAND存储器是基于平面NAND存储器的一种变形，主要特征在于三维NAND存储器的三维结构，从而可大幅缩减所需的芯片面积，也可降低制造成本。
发明内容
本公开内容的实施例提供了三维(3D)存储器结构及其制造方法。
根据本公开的实施例，提供了一种形成半导体结构的方法。在示例中，该方法包括提供衬底，衬底在一延伸方向上可包括用来形成沟道通孔的第一区域，以及位于第一区域两侧的第二区域。自第一区域指向第二区域且沿着平行于衬底顶面的方向为第一方向，与第一方向垂直的方向为第二方向。该方法还可包括在衬底上形成堆叠结构，堆叠结构可包括多层第一材料层和多层第二材料层交替堆叠。第二材料层可以形成于两个相邻第一材料层之间。该方法还可包括在堆叠结构上形成光刻胶层，光刻胶层可包括多个图案化开口，多个图案化开口暴露出对应于第一区域的堆叠结构的顶部。多个开口可沿着第一方向及第二方向排列而构成阵列。沿着第一方向邻近第二区域的图案化开口可被称为第一开口，其余图案化开口可被称为第二开口。第一开口的尺寸可大于第二开口的尺寸。就第一开口来说，其沿着第一方向的尺寸可大于其沿着第二方向的尺寸。光刻胶层可作为用于蚀刻堆叠结构的蚀刻掩模，以形成沟道通孔，在该沟道通孔底部暴露出衬底。
在一些实施例中，第一开口沿着第一方向的尺寸大于第一开口沿着第二方向的尺寸约2nm至3nm。
在一些实施例中，第一开口沿着第二方向的尺寸大于第二开口沿着第二方向的尺寸约1nm至2nm。
在一些实施例中，沿着平行于衬底顶面的平面，第二开口具有圆形的截面形状，第一开口具有椭圆形的截面形状。在一些实施例中，沿着第二方向，第一开口的尺寸大于第二开口的尺寸。
在一些实施例中，相邻的图案化开口沿着第一方向交错排列。
在一些实施例中，图案化开口的阵列沿着第一方向包括奇数个行。在一些实施例中，沿着由第二区域指向第一区域的方向，相邻的图案化开口之间的距离递减，且图案化开口的阵列的中央行与其两侧的相邻行的距离相等。在一些实施例中，图案化开口的阵列在第一方向上包括偶数个行。在一些实施例中，沿着由第二区域指向第一区域的方向，相邻的图案化开口之间的距离递减。
在一些实施例中，沿着由第二区域指向第一区域的方向，两个相邻的图案化开口的距离约2nm至3nm。
在一些实施例中，第一材料层包括氧化硅层，第二材料层包括氮化硅层。
在一些实施例中，该方法还可包括：在衬底上形成堆叠结构之后、在形成光刻胶层之前时，形成硬掩模层。在一些实施例中，蚀刻堆叠结构包括使用光刻胶层作为蚀刻掩模对硬掩模层进行蚀刻，接着移除蚀刻后的光刻胶层，并在移除蚀刻后的光刻胶层后使用硬掩模层对堆叠结构进行蚀刻。
在一些实施例中，硬掩模层包括碳、氮化硅、氧化硅、和/或由氮化硅和氧化硅构成的复合材料堆叠。
根据本公开的实施例，提供了一种半导体结构。在实施例中，半导体结构包括衬底，衬底在一延伸方向上可包括用来形成沟道通孔的第一区域，以及位于第一区域两侧的第二区域。自第二区域指向第一区域且沿着平行于衬底顶面的方向为第一方向，与第一方向垂直的方向为第二方向。该半导体结构还可包括位于衬底上的堆叠结构，堆叠结构可包括多个第一材料层和多个第二材料层的交替堆叠。第二材料层是夹设在两个相邻第一材料层之间。该半导体结构还可包括在堆叠结构上的光刻胶层，光刻胶层可包括多个图案化开口，多个图案化开口暴露出对应于第一区域的阵列堆叠的顶部。多个开口可沿着第一方向以及第二方向排列，构成阵列。沿着第一方向邻近第二区域的图案化开口可被称为第一开口，其余图案化开口可被称为第二开口。第一开口的尺寸可大于第二开口的尺寸。第一开口沿着第一方向的尺寸可大于其沿着第二方向上尺寸。就第一开口来说，其沿着第一方向的尺寸可大于其沿着第二方向的尺寸。光刻胶层可作为用于蚀刻堆叠结构的蚀刻掩模，以在堆叠结构中形成暴露衬底的沟道通孔。
与传统技术相比，本公开提供的包括所公开的方法和结构的技术方案，具有下列优点。
根据本技术方案，第一开口的尺寸可大于第二开口的尺寸，且第一开口沿着第一方向的尺寸可大于第二开口沿着第二方向的尺寸。在一方面，第一开口邻接第二区域，也就是说第一开口是设置在第一区域的边缘的。在半导体制造过程中，当蚀刻堆叠结构以形成沟道通孔时，在堆叠结构用以形成第一开口的部分上的蚀刻负载效应(例如材料的被蚀刻的量对蚀刻率的影响)不同于在堆叠结构用以形成第二开口的部分上的蚀刻负载效应。因此通过实施本公开提供的技术方案，一些技术问题，例如沟道通孔(例如对应于第一开口)的尺寸过小且无法暴露出衬底的问题可以被避免或减少，使半导体沟道可具有改善的电流特性。另一方面，其他技术问题，例如第一开口与第二开口之间过小的距离也可被避免或减少。在半导体制造过程中，用来制造字线的沟槽经常位于堆叠结构中且介于相邻半导体沟道之间，后续再沉积导体层填入沟槽。本公开提供之技术方案可避免或减少将导体填入介于由第一开口形成的半导体沟道和由第二开口形成的半导体沟道之间的沟槽的困难度。因此，形成的半导体结构可具有改善的设备性能。
在一些实施例中，图案化开口的阵列在第一方向上包括奇数个行。在一些实施例中，沿着由第二区域指向第一区域的方向，相邻的图案化开口之间的距离递减，且图案化开口的阵列的中央行与其两侧的相邻行的距离相等。在一些实施例中，图案化开口的阵列沿着第一方向包括偶数个行。在一些实施例中，沿着由第二区域指向第一区域的一方向，相邻的图案化开口之间的距离递减。在半导体制造过程中，为了形成字线而填充沟槽通常通过将导体填入沟槽中来实现，例如填入位于由第一开口形成的半导体沟道和由第二开口形成的半导体沟道之间的空间中。导体通常具有流动性，可沿着由第二区域指向第一区域的方向填入其他沟槽。因此，通过逐渐缩小相邻图案化开口之间的距离，有助于导体由于其流动性而较容易填入沟槽中。因此，形成的半导体结构可具有改善的设备性能。
附图说明
所附附图并入本文并构成说明书的一部分，其例示出了本公开内容的实施例，并且与具体实施方式一起进一步用于解释本公开内容的原理，以使相关领域技术人员能够制造及使用本公开内容。
图1至图3说明半导体结构的制造过程。
图4至图10说明根据本公开的一些实施例的半导体结构的示例性制造过程。
图11说明根据本公开的一些实施例的半导体结构的示例性制造过程的流程图。
图12说明根据本公开的一些实施例的确定在材料层中的设备开口尺寸的示例性方法的流程图。
本公开内容的实施例将参照附图进行说明。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
值得注意的是，在说明书中对「一个实施例」、「实施例」、「示例性实施例」、「一些实施例」等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语「一个或多个」可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复阵列合，至少可部分取决于上下文。类似地，术语诸如「一」、「一(an)」或「该」也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附加因素，并且至少部分取决于上下文。
应该容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着「直接在某物上」，而且还包括在某物上且两者之间具有中间特征或中间层，并且「在...之上」或「在...上方」不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如「在...下面」、「在...之下」、「较低」、「在...之上」、「较高」等空间相对术语来描述一个元件或特征与另一个或多个元件或特征的关系，如附图中所表示的。除了附图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的设备的不同方位或方向。该装置可以其他方式进行定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语「衬底」是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导体材料过程，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语「层」是指材料部分，其包括具有厚度的区域。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间，或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。一层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以为层，衬底可以包括其一层或多层，和/或可以在其上面和/或下面具有一层或多层。层可以包括多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互联线和/或通孔)以及一个或多个介电层。
本文所使用的术语「标称(nominal)」是指在产品或过程的设计时间期间设定的组件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语「约/大约」表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语「约/大约」可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
本文使用的术语「3D存储器设备」是指在水平方向放置的衬底上具有垂直方向串联的存储器单元的晶体管(在本文中称为「存储器串」，例如NAND串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如这里所使用的术语「垂直」是指标称垂直于衬底的水平表面。
本公开所使用的术语「对应于」是指两个对象的水平投影至少在相同区域上重叠。例如，衬底可以包括一区域，位于该衬底上并覆盖该区域的一层，可被称为「对应于」该区域，其中该区域的水平投影与该层的水平投影会互相重叠。因此，形成在该层上/中的图案(例如开口)也可被称为「对应于」该区域。在一些实施例中，该层的水平投影覆盖住该区域的水平投影。在一些实施例中，该衬底的顶面是名义上水平的。
接下来说明传统技术的一些问题。参考图1至图3说明传统半导体结构的部分制造过程。图1为半导体结构的顶视图100，图2为该结构沿着图1中A-A1方向的剖面图200。如图1和图2所示，半导体结构包括衬底20、位于衬底20上的堆叠结构60、位于堆叠结构60上的硬掩模层50、以及位于硬屏蔽层50上的图案化光刻胶层10。半导体结构沿着一延伸方向(例如y轴方向)包括第一区域I以及第二区域II，第二区域II分别位于第一区域I的两侧。平行于衬底20顶面且自第二区域指向第一区域的方向为第一方向(例如沿着y轴方向)，平行于衬底20顶面且与第一方向垂直的方向为第二方向(例如沿着x轴方向)。
堆叠结构60可以是电介质堆叠。例如，堆叠结构60可包括多个氧化硅层30与多个氮化硅层40的交替堆叠。氮化硅层40是夹设在两个相邻氧化硅层30之间的。硬掩模层50材料包括介电材料，例如氮化硅，并且覆盖第一区域I和第二区域II。图案化光刻胶层10位于硬掩模层50上方并包括多个开口，以暴露出硬掩模层50对应于第一区域I的部分。多个开口沿着第一方向和第二方向排列，构成阵列。如图1和图2所示，在第一方向上邻近第二区域II的开口为第一开口11，其余开口为第二开口12。
各第一开口11在第一方向上和第二方向上的尺寸均与第二开口12相同。具体的说，各第一开口11与各第二开口12在x-y平面上均为圆形。沿着第一方向时，相邻行的开口是交错排列的，且相邻的开口之间的距离(S)相等。例如，参考图1，S1＝S2＝S3＝S4。然后，以图案化光刻胶层10为蚀刻掩模对硬掩模层50进行蚀刻，以在硬掩模层50中形成开口(例如第一开口11和第二开口12)。在对硬掩模层50图案化后，移除图案化光刻胶层10。
图3说明半导体结构在硬掩模层50图案化后再以经图案化的硬掩模层50’为蚀刻掩模对堆叠结构60进行蚀刻后的剖面图。如图3所示，在堆叠结构60中通过蚀刻堆叠结构60而形成多个沟道通孔45。沟道通孔45-1是指通过第一开口11蚀刻而形成在第一区域I边缘的设备开口，沟道通孔45-2是指其余通过第二开口12蚀刻而形成的设备开口。
如图3所示，在制造过程中当图案化硬掩模层50时，经图案化的硬掩模层50’远离第一区域I边缘的部分相较于经图案化的硬掩模层50’接近第一区域I边缘的部分会具有较高的蚀刻率，导致从第一开口11形成的掩模开口相较于从第二开口12形成的掩模开口会具有较高的深宽比(开口深度与开口宽度的比值)。因此，当使用经图案化的硬掩模层50’蚀刻堆叠结构60时，堆叠结构60对应于第一开口11的部分和堆叠结构60对应于第二开口12的部分，会有不同的蚀刻负载效应，使得堆叠结构60对应于第一开口11的部分相较于堆叠结构60对应于对应于第二开口12的部分会具有较低的蚀刻率，导致沟道通孔45-1相较于沟道通孔45-2具有较小的深度和宽度。此外，沟道通孔45-1还可能有蚀刻不足的问题，使沟道通孔45-1较可能无法暴露出衬底20。电流可能无法通过后续形成在该沟道通孔45-1中半导体沟道流至衬底20中，造成半导体结构电性能受损。
然后，移除夹设在相邻氧化硅层30之间的氮化硅层40，以在堆叠结构60中形成多个用来形成位线的沟槽，各沟槽中介于沟道通孔45之间的氮化硅也会被移除。接着，在沟槽中填入导体材料例如钨，以形成字线。具体的说，钨会填入沟槽的在沟道通孔45-1和沟道通孔45-2之间的间隙(如图1区域B)。由于钨的流动性，其会往第一区域I内部填充(例如沿着实质上自第二区域II指向第一区域I的方向)，以填入沟槽其他部分的间隙。由于相邻行开口之间的距离相等，将金属沿着实质上由第二区域II指向第一区域I的方向填入沟道通孔45-1和45-2之间的间隙可能比较困难。
本公开提供了一种半导体结构及其制造方法。根据本公开的方法，位于易受蚀刻负载效应影响的区域中的设备开口(例如任何形成在半导体结构中的开口，包括沟道通孔)可以是使用具有不同(例如较大)尺寸的光刻胶开口形成的，以补偿蚀刻负载效应导致的蚀刻不足。用来形成设备开口的光刻胶开口的尺寸还可根据其距离易受蚀刻负载效应影响的区域的距离而逐渐变化，例如距离越远则尺寸越小。举例来说，位于受蚀刻负载效应影响最大的区域的光刻胶开口，可具有最大的尺寸，而位于受蚀刻负载效应影响最小的区域的光刻胶开口，可具有最小的尺寸。光刻胶开口尺寸的改变可沿着需要的方向进行以与半导体结构的布局兼容，因此不会影响到半导体结构的整体布局(例如部件数量以及部件之间的相对位置)，在改变尺寸之后也不须改变光刻胶开口的数量。另一方面，光刻胶开口的尺寸也可根据导体的流动方向来调整，因而允许改变两个相邻光刻胶开口/设备开口之间的距离(例如变小)，使导体可较容易填入设备开口之间。可根据预期的设备开口尺寸，计算出可补偿蚀刻负载效应并改善导体填充的光刻胶开口的尺寸，因而制造出较符合预期的设备开口，改善半导体结构的电特性。
为了便于描述，以下本公开的实施例是以制造三维(3D)存储器的沟道通孔进行说明。应可理解，在其他实施例中，本公开内容的结构及方法也可用来制造其他半导体组件/结构的组件通孔。组件通孔(包括沟道通孔)的形成过程中很可能受到蚀刻负载效应的影响而造成缺陷。本公开提供的方法及结构可补偿蚀刻负载效应造成的影响，降低组件通孔发生缺陷的机会，获得出具有较佳电性及效能的半导体组件/结构。图4至图10为根据本公开一些实施例的三维(3D)存储器于不同过程阶段时的部分完成示意图。本文图标以说明为目的，描述的结构并不必然按比例绘制。
参考图4和图5。图4说明衬底的顶视图400，图5为衬底200沿着图4中C-C’方向的剖面图。在制造过程之初，可提供衬底200。衬底200可包括用来形成设备/结构的区域，以及邻近该用于形成设备的区域的另一区域。图中x-y平面(例如是水平面)标称平行于衬底200的顶面。为了便于描述，如图4所示，可将衬底200的顶面区分成区域I和两个区域II。区域II可位于区域I的一边或多边。在本公开中，区域II沿着y轴方向设置在区域I的两边用于说明的目的。在其他实施例中，区域II可完全包围或部分包围区域I。区域II可包括具有不同于区域I的开口布置(例如不同开口密度)的任何适当区域。自第二区域II指向第一区域I的方向(例如y轴)为第一方向，与第一方向垂直的方向(例如x轴)为第二方向。基底200可以为后续形成其它结构提供制造基础。
衬底200可包括任何适合的材料。例如，衬底200可包括硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、砷化镓铟(InGaAs)、玻璃(glass)、氮化镓(GaN)，和/或其他适合的三-五族化合物，但不限于此。衬底200也可包括绝缘上覆硅和/或绝缘上覆锗。衬底200中可形成适合的埋藏层(例如功能性和/或辅助性层)。在一些实施例中，衬底200包括硅。
参考图6和图7。图6说明根据一些实施例的具有位于衬底上的硬掩模层的结构的顶视图600，图7为该结构沿着D-D’方向的剖面图700。在一些实施例中，图6和图7所示结构包括位于衬底200上的材料层600，以及位于材料层600上的硬掩模层500。在一些实施例中，材料层600和硬掩模层500覆盖住衬底200。在一些实施例中，材料层600包括电介质堆叠。
在一些实施例中，电介质堆叠600包括多层第一材料层和多层第二材料层交替堆叠。第一材料层会被夹设在两个相邻第二材料层之间，反之亦然。第一材料层与第二材料层可包括不同材料。在一些实施例中，第一材料层包括牺牲层400，第二材料层包括绝缘层300。在一些实施例中，各牺牲层400与其下方相邻的绝缘层300共同构成介电层对。后续过程中，会以逐渐增量(例如逐对增量)的方式蚀刻介电层对，以形成阶梯结构。各介电层对会被蚀刻至不同的长度而形成阶梯。一个阶梯可包括牺牲层以及绝缘层。例如，阶梯在沿着垂直于衬底200顶面且远离衬底200顶面的方向(例如垂直于x-y平面的方向，或z轴)具有递减的长度。在本公开中，阶梯结构是指一组表面，其中包括至少两个水平(例如沿着x-y平面)表面以及至少两个(例如第一和第二)垂直(例如沿着z轴)表面，且各水平表面从该水平表面的第一边缘与往上延伸的第一垂直表面接合，从该水平表面的第二边缘与另一往下延伸的第二垂直表面接合。「一阶」或「阶梯」是指一组接合表面在高度上的垂直位移。
在一些实施例中，牺牲层包括氮化硅，绝缘层包括氧化硅。在一些实施例中，牺牲层会在后续过程中被移除然后被适合的导体层取代，例如钨、铝和/或铜。导体层后续会形成该存储器设备的栅极电极(例如字线)。在一些实施例中，导体层包括钨。本公开的附图仅示出七对介电层对是以便于描述为目的。在各个实施例中，可以形成其它数量的介电层对例如64对介电层对。可根据不同应用需求确定介电层对的数量和每个材料层的厚度，并且不应该受本公开的实施例限制。
在一些实施例中，电介质堆叠600中最底层的位于衬底200顶面上方的绝缘层300a具有足够厚度(例如大于至少一些绝缘层材料的厚度)，绝缘层300a的厚度的理由说明如下。后续过程中，会形成贯穿电介质堆叠600并延伸至衬底200中的沟道通孔，然后通过适合的磊晶成长过程，例如选择性磊晶成长过程(SEG)，在沟道通孔的底部形成含掺杂磊晶层。接着，在沟道通孔填入绝缘材料和半导体材料，以形成半导体沟道。为了避免含掺杂磊晶层接触到邻近的牺牲材料层400，造成半导体沟道与牺牲材料层400之间的短路，在一些实施例中，绝缘材料层300a具有比电介质堆叠600的至少一些绝缘材料层300要厚的厚度。从而，磊晶层的顶面可以低于邻近的牺牲材料层400，并且衬底200到牺牲材料层400之间没有形成接触。
硬掩模层500可包括任何适合作为蚀刻电介质堆叠600时的蚀刻掩模的材料。例如，硬掩模层500可包括碳(C)、碳化硅(SiC)、氮化硅(SiN)和/或由氮化硅和氧化硅(SiO2)构成的复合材料堆叠。在一些实施例中，硬掩模层500包括碳。
在一些实施例中，可在硬掩模层500上形成光刻胶层。该光刻胶层可被图案化，形成图案化光刻胶层。该图案化光刻胶层可用来定义形成在硬掩模层500(作为蚀刻电介质堆叠600时的蚀刻掩模)中的开口。可选择任何适合的光刻过程来图案化光刻胶层。
参考图8和图9。图8说明具有位于衬底200上的图案化光刻胶层的结构的顶视图800，图9为该结构沿着图8中E-E’方向的剖面图900。在一些实施例中，如图8和图9所示结构包括位于硬掩模层500上的图案化光刻胶层101。图案化光刻胶层101在区域I中包括多个开口，暴露出部分硬掩模层500。开口包括多个第一开口以及多个第二开口。第一开口110可以是指邻近第二区域II的开口，而第二开口120是指其余的开口。在一些实施例中，多个开口在区域I中排列成阵列，其中第一开口110形成在该阵列的边缘上，而第二开口120则形成在位于该阵列两个边缘的第一开口之间。在一些实施例中，第一开口110对齐排成两行，分别位在第一区域I与第二区域II的一个边界，而第二开口120则在该第一开口110形成的两行之间对齐排成多行。第一开口110沿着第一方向(例如y轴)具有尺寸长度D1，沿着第二方向(例如x轴)具有尺寸或宽度D2。第二开口120沿着第一方向具有尺寸或长度D3，沿着第二方向具有尺寸或宽度D4。R1、R2、R3、R4和R5代表从第一区域边缘的第一行至第五行。C1、C2和C3代表自该开口阵列边缘的第一列至第三列。图8中区域G内标示出图案化光刻胶层101的相邻开口之间的多个空间/距离。第一开口110可位于R1。相邻第一开口110之间相隔约距离L0。第一开口110与R2中的最接近的第二开口120之间相隔约距离L1，R2中的第二开口120与R3中的最接近的第二开口120之间相隔约距离L2，R3中的第二开口120与R4中的最接近的第二开口120之间相隔约距离L3，R4中的第二开口120与R5中的最接近的第二开口120之间相隔约距离L4。两个开口之间的距离是指自两个开口的边缘之间的最短直线距离。距离(例如L1至L5)确定了后续形成的各沟道通孔之间的距离。为了简化图示，图8中仅绘示出包括9行、各行包括三个开口的阵列。
可利用适合的图案转移方法，将图案化光刻胶层110的开口尺寸转移至硬掩模层500中，以确定硬掩模层500的硬掩模开口尺寸。上述的图案转移可使图案化硬掩模层具有与图案化光刻胶层110大致相同的图案。由于图案化硬掩模层是作为蚀刻电介质堆叠600蚀刻掩模，因此第一开口110以及第二开口120可确定或影响电介质堆叠600的蚀刻结果。为了便于说明，将通过第一开口110蚀刻而形成的掩模开口定义为第一掩模开口，将通过第二开口120蚀刻而形成的掩模开口定义为第二掩模开口。
如前所述，由于蚀刻负载效应的影响，通过第一开口110蚀刻形成的沟道通孔容易发生蚀刻不足的问题。在一些实施例中，可通过使第一开口110的尺寸大于第二开口120的尺寸，避免通过第一开口110蚀刻形成的沟道通孔发生蚀刻不足的问题。本公开中，术语「尺寸」是指一对象的面积和/或其沿着一方向的尺寸。例如，第一开口110的面积可大于第二开口120的面积约2％至8％。在一些实施例中，第一开口110的面积可大于第二开口120的面积约5％。
在一些实施例中，第一开口110的长度D1大于其宽度D2。在一些实施例中，第一开口110的宽度D2大于第二开口120的宽度D4。在一些实施例中，第一开口110的宽度大于第二开口120的长度D3。理由详述如下。
如前所述，由于蚀刻负载效应的影响，通过第一开口110蚀刻形成的沟道通孔容易发生蚀刻不足的问题。通过提高第一掩模开口的尺寸，可使更多材料通过第一掩模开口被蚀刻，确保沟道通孔可往下延伸至暴露衬底200。在一些实施例中，可使第一开口110的面积尽量增大。另一方面，由于在后续过程中，会移除牺牲层400以形成沟槽，然后在沟槽内填入导体材料沿着y轴方向(例如自第一区域I边缘往第一区域I内部)，可使相邻行开口之间的距离沿着y轴方向往第一区域I的内部缩减，使导体材料较容易通过其流动性而填入沟槽。本公开中，第一区域I的内部是指第一区域I内远离第一区域I与其他区域的边界的区域。例如，第一区域I的内部可包括第一区域I内的开口的几何中心。例如，导体材料可自R1和R2之间的间隙开始填入沟槽，再利用其流动性而往R5的方向填充沟槽。通过使相邻行开口之间的距离大致上沿着y轴方向逐渐缩减，可使导体材料较容易填入开口之间的间隙。
然而，同一行(例如R1)的第一开口110之间的距离L0以及第一开口110和邻近的第二开口120之间的距离不能过小，使得导体材料能较均匀且完全填入开口之间的间隙。因此，在实施例中，第一开口110的长度D1可大于第一开口的宽度D2，然后第一开口的宽度D2可大于第二开口120的宽度D4，第一开口的宽度D2可等于或大于第二开口120的长度D3，并且在y轴方向上相邻行开口之间的距离可以是L1≥L2≥L3≥L4，依此类推。在一些实施例中，第一开口的宽度D2大于第二开口120的长度D3，且L1>L2>L3>L4。在一些实施例中，在y轴方向上相邻行开口之间的距离可以是以约2nm(nm)至3nm(nm)的变量往第一区域I内部逐渐缩减。例如，距离L1大于距离L2约2nm。在一些实施例中，第一开口110的宽度D2大于第二开口120的宽度D4约1nm至2nm。在一些实施例中，第一开口的宽度D2大于第二开口120的长度D3约1nm至2nm。
进一步的，为了改善蚀刻均匀性以及确保后续形成的半导体沟道的电性，第一开口110的长度D1以及宽度D2之间的差异以及第二开口110的长度D3以及宽度D4之间的差异不宜过大，使分别通过第一掩模开口以及通过第二掩模开口形成的沟道通孔均具有接近圆形的截面形状。在一些实施例中，第一开口110的长度D1可大于第一开口的宽度D2约2nm至3nm。在一些实施例中，第二开口120具有大致上相同的长度D3与宽度D4。
在一些实施例中，相邻行开口之间的距离差可以是相等或不等。例如，距离L1和距离L2之间的差异与距离L2和距离L3之间的差异可以是相等或不等。在一些实施例中，相邻行开口之间的距离差可以在沿着y轴方向上是一定值。距离的变化的特定值可取决于应用和设计，并不应限于本公开的实施例。
在一些实施例中，为了补偿更多蚀刻负载效应，同一行的开口可具有不同的尺寸。在一些实施例中，区域I可邻接两个或两个以上的其他区域(例如区域II)，且位于边缘的开口较容易受到蚀刻负载效应的影响。在一些实施例中，沿着每个边界的开口的尺寸可以比其他非位于边界的开口要大。为了便于描述，位于边界的开口可以称为边界开口，包括第一开口。在一些实施例中，位于同一列或同一行两端的两个开口(即分别邻近于第一区域I和其他区域的边界的第一个和最后一个开口)为边界开口，其具有大于其他介于两端之间的开口的尺寸。如此设置的原因可以包括阵列边缘的蚀刻轮廓受到最多蚀刻负载效应的影响。在实施例中，例如，边界开口110-1的长度D1和宽度D2其中至少一者大于介于边界开口110-1与位于R1的另一边界开口110之间的其他第一开口110的长度D1和宽度D2其中至少一者。类似的，边界开口120-1的长度D3和宽度D4其中至少一者会大于介于边界开口120-1与位于R2的另一边界开口120之间的其他第二开口120的长度D3和宽度D4其中至少一者。上述设置方式可应用到其他列或行上。在y轴方向上相邻的边界开口的尺寸差异可相同或不同，例如，长度D1与长度D3的差异与长度D2与长度D3的差异可相同或不同。应可理解实务上尺寸的差异可根据实际需求确定，并不以本公开的实施例为限。
在一些实施例中，同一行的开口的尺寸可向着该行中央/中间点逐渐变化(例如递减)。在一些实施例中，同一列的开口的尺寸可向着该列中央/中间点变化(例如递减)。例如，第一开口110-1的长度D1可大于第一开口110-2的长度D1，第一开口110-3的长度D1可大于第一开口110-2的长度D1。在另一实施例中，第二开口120-1的宽度D4可大于第二开口120-4的宽度D4，第二开口120-6的宽度D4可大于第二开口120-5的宽度D4。在一些实施例中，开口(例如阵列的任何开口)的尺寸是沿着往该阵列中心(例如几何中心)的方向变化(递减)的。例如，第二开口120-2的面积可大于第二开口120-4的面积，且第二开口120-4的面积可以大于第二开口120-7的面积。在一些实施例中，该阵列的所有开口中，实质上位于阵列中心的开口(例如第二开口120-7)会具有比阵列的其它开口要小的尺寸。在不同实施例中，开口沿着某一方向的尺寸变化可以是均匀或不均匀的。在一些实施例中，同一行的开口具有相同的尺寸。
在一些实施例中，如图8所示，相邻行的开口在第一方向上是交错设置。术语「交错」是指，例如沿着x轴方向，第N+1列(N为整数)的开口大致上与第N列或第N+2列的开口之间的间隙对齐。例如，第二开口120-1与沿着x轴排列的两个相邻第一开口110-1和110-2之间的间隙对齐。在一些实施例中，开口(例如第一开口110或第二开口120)与相邻行的两个相邻开口等距。例如，第二开口120-1与第一开口110-1之间的距离和第二开口120-1与第一开口110-2之间的距离相等，例如均是L1。
在一些实施例中，阵列可包括奇数个行或偶数个行。当阵列包括奇数个行时，两个相邻行的开口之间的距离可自阵列边缘往阵列中央列递减，且中央列的第二开口120至相邻行的相邻第二开口120之间的距离相等。当阵列包括偶数个行时，两个相邻行的开口之间的距离可自阵列边缘往阵列一中线(通过阵列的几何中心的线)递减，且最接近该中线的两列中的第二开口120之间的距离相等。
阵列的开口可具有适合的形状，例如是圆形，椭圆形、矩形、不规则形等。开口形状的选择可根据不同的参数来确定，例如过程困难度、后续制得的组件的电性表现等。在一些实施例中，第一开口110可具有一椭圆形的形状，其长度D1为长轴、宽度D2为短轴。在一些实施例中，第二开口120可具有一大致上是圆形的形状，其长度D3和宽度D4大致上相等，同为第二开口120的直径。
进一步的，图案化光刻胶层101可在图案化硬掩模层500的过程中作为蚀刻掩模。可用任何适合的蚀刻方法(例如根据硬掩模层500的材质选择的湿蚀刻和/或干蚀刻)来移除硬掩模层500自图案化光刻胶层101的开口暴露出来的部分。图案化光刻胶层101的图案可被转移至硬掩模层上，使部分电介质堆叠600可自图案化硬掩模层暴露出来。图案化硬掩模层的第一掩模开口可以是通过第一开口110形成，第二掩模开口可以是通过第二开口120形成。后续，可移除图案化光刻胶层101。
参考图10。图10说明一些实施例中，如图8和图9所示结构在硬掩模层500被图案化后且在电介质堆叠600中形成沟道通孔450的剖面图1000。图10所示结构包括图案化掩模层在作为蚀刻掩模以移除电介质堆叠600的由图案化掩模层定义且对应于沟道通孔450的部分后的图案化掩模层500’。图10所示电介质堆叠600’为移除上述由图案化掩模层定义且对应于沟道通孔450的部分后的电介质堆叠600。图10中，通过第一掩模开口形成的沟道通孔标示为沟道通孔450-1，通过第二掩模开口形成的沟道通孔标示为沟道通孔450-2。可根据电介质堆叠600的材质选择适合的蚀刻过程来蚀刻电介质堆叠600形成沟道通孔450。例如，可用相同或不同的蚀刻过程来蚀刻电介质堆叠600中的牺牲层400和绝缘层300。蚀刻过程可包括干蚀刻过程和/或湿蚀刻过程。在一些实施例中，沟道通孔450可通过包括磷酸的湿蚀刻过程形成。
如图10所示，衬底200可自沟道通孔450-1的底部暴露出来。在一些实施例中，沟道通孔450-1在沿着y-z平面上可具有一倾斜的剖面形状(例如，沿着y轴时，开口顶部的尺寸大于开口底部的尺寸)。在一些实施例中，沿着y轴时，沟道通孔450-1底部的尺寸D1’大致上等于沟道通孔450-2底部的尺寸D2’。在一些实施例中，沿着z轴时，沟道通孔450-1的深度H1’大致上等于沟道通孔450-2的深度H2’。在一些实施例中，沟道通孔450-1的深宽比(大致上等于H1’/D1’)大致上等于或小于沟道通孔450-2的深宽比(大致上等于H2’/D2’)。
后续，可利用例如选择性磊晶成长(SEG)过程在各沟道通孔450的底部形成含掺杂磊晶层，然后沉积适合的绝缘材料和半导体材料填入沟道通孔450中，形成半导体沟道。在一些实施例中，各沟道通孔内自沟道通孔的中央往边缘方向依序可包括介质芯、半导体沟道层、记忆层以及绝缘层。可根据需求选择适合的材料形成上述各层。在一些实施例中，绝缘层可包括氧化硅，记忆层可包括氮化硅，半导体沟道层可包括硅，而介质芯可包括氧化硅。
进一步的，可对电介质堆叠600’进行重复蚀刻，以形成阶梯结构。阶梯结构可包括沿着z轴方向交替堆叠的多层牺牲层以及多层绝缘层。进一步的，可通过适合的非等向性蚀刻过程来移除牺牲层，因而形成多个各夹设在相邻绝缘层之间的沟槽。可沉积适合的导体材料(例如钨、铜和/或铝填入沟槽，以形成后续完成的半导体结构的栅极电极(例如字线)。在一些实施例中，导体材料包括钨。在一些实施例中，阶梯结构可以是在形成沟道通孔之前就形成。形成沟道通孔与形成阶梯结构的顺序可根据不同过程需求确定，不以本公开的实施例为限。
通过实施本公开提供的方法与结构，形成的沟道通孔可具有足够的长度、宽度和/或深度，有利于导体材料的沉积。沟道通孔的底部可暴露出衬底，使后续形成的半导体沟道与衬底之间具有良好的电性接触。由于蚀刻负载效应导致的蚀刻不足问题可被减少或避免。另一方面，通过如前文所述的方式调整通相邻道通孔之间的距离，可在形成栅极电极的过程中使导体材料较容易且均匀地填入沟槽。半导体组件/结构可具有改善的电性效能。
本公开的实施例还提供了一种形成半导体结构的方法。图11为根据一些实施例的形成半导体结构的方法的流程图。图11所示步骤以便于说明为目的。在其他实施例中，可调整和/或修改图11所示步骤的顺序或内容。
请参考图11。首先，进行步骤1101，在衬底上形成材料层，然后在材料层上形成硬掩模层。衬底、材料层以及硬掩模层可各包括适合的材料。在一些实施例中，衬底包括硅，硬掩模层包括碳。在一些实施例中，设材料层包括多层牺牲层以及多层绝缘层交替堆叠。在一些实施例中，牺牲层包括氮化硅，绝缘层包括氧化硅。其他细节可参考前文图6和图7的说明。
接着，进行步骤1102，在硬掩模层上形成图案化光刻胶层，并利用图案化光刻胶层作为蚀刻掩模，将硬掩模层图案化成图案化硬掩模层。图案化光刻胶层的图案被转移至图案化硬掩模层上。图案化光刻胶层的图案包括多个开口，排列成阵列，其中位于阵列边缘的开口具有较大尺寸，位于阵列内部的开口具有较小尺寸。在一些实施例中，可直接以图案化光刻胶层为蚀刻掩模对其下方的材料层进行蚀刻。例如，可形成具有足够厚度的图案化光刻胶层，也可对图案化光刻胶层进行加工(例如烘烤)使其具备足够的硬度，以能在后续蚀刻过程中留存下来。
在一些实施例中，图案化光刻胶层可用来在第一区域中形成设备开口(例如沟道通孔)。第一区域可邻接一或多个其他区域，例如第二区域。在接下来形成设备开口的过程中，材料层会被蚀刻以于材料层中形成暴露出部分衬底的沟道通孔。为了减少或避免由于蚀刻负载效应造成的蚀刻不足问题，可使位于阵列边缘的开口的尺寸大于位于阵列内部的开口的尺寸。所谓阵列边缘的开口(例如第一开口)是指位于一列/行的端点、邻近其他区域和/或其他开口的开口，而所谓阵列内部的开口(例如第二开口)是指阵列的其他开口。在一些实施例中，开口的尺寸往阵列的中心(例如几何中心)逐渐变小。在一些实施例中，第一开口沿着由阵列边缘指向阵列中心的第一方向的尺寸会大于第一开口沿着与第一方向垂直的第二方向的尺寸。在一些实施例中，第一开口沿着第一方向的尺寸大于第二开口沿着第一方向的尺寸。在一些实施例中，相邻行的开口之间的距离沿着第一方向往阵列中心递减，以使导体材料能较轻易且均匀地填入材料层中。可利用适合的蚀刻过程将图案化光刻胶层的图案转移至硬掩模层中。第一掩模开口可以根据第一开口形成，第二掩模开口可以是根据第二开口形成。在形成图案化硬掩模层后移除图案化光刻胶层。其他细节可参考前文图8和图9的说明。
接着，进行步骤1103，以图案化硬掩模层为蚀刻掩模以在材料层中形成沟道通孔。可利用适合的蚀刻过程来移除材料层自图案化硬掩模层暴露出来的部分，于是成沟道通孔，且形成的沟道通孔的底部可暴露出衬底。通过第一掩模开口形成的第一沟道通孔的尺寸可大于通过第二掩模开口形成的第二沟道通孔的尺寸。在一些实施例中，第一沟道通孔的深度与第二沟道通孔的深度大致相同。其他细节可参考前文图10的说明。
进一步的，可利用例如选择性磊晶成长(SEG)过程在各沟道通孔底部形成含掺杂磊晶层，然后沉积适合的绝缘材料以及半导体材料填入沟道通孔中，形成半导体沟道。在一些实施例中，各沟道通孔内自沟道通孔的中央往边缘方向依序可包括介质芯、半导体沟道层、记忆层以及绝缘层。可根据需求选择适合的材料形成上述各层。在一些实施例中，绝缘层可包括氧化硅、记忆层可包括氮化硅、半导体沟道层可包括硅，而介质芯可包括氧化硅。
进一步的，可对材料层进行重复蚀刻，以形成阶梯结构。阶梯结构可包括沿着垂直于衬底的方向交替堆叠的多层牺牲层以及多层绝缘层。进一步的，可利用适合的非等向性蚀刻过程移除材料层中的牺牲层，因而形成多个各夹设在相邻绝缘层之间的沟槽。可沉积适合的导体材料(例如钨、铜和/或铝)填入沟槽，以形成后续完成的半导体结构的栅极电极(例如字线)。
本公开的实施例还提供了一种利用蚀刻过程确定形成在衬底上的材料层中的设备开口的尺寸(例如长度)的方法。图12为根据一些实施例的该方法的流程图。图12所示步骤以便于说明为目的。在其他实施例中，可调整和/或修改图12所示步骤的顺序或内容。
首先，请参考步骤1201，确定目前蚀刻轮廓。在一些实施例中，目前蚀刻轮廓包括现行蚀刻技术可获得的蚀刻轮廓，或是一须改良的蚀刻轮廓。例如，目前蚀刻轮廓可包括设备开口的蚀刻轮廓，其由于负载效应的影响蚀刻不足，并且可具有非期望的高深宽比。
接着，请参考步骤1202，确定预期蚀刻轮廓。在一些实施例中，预期蚀刻轮廓包括符合过程需求的目标轮廓。例如，预期蚀刻轮廓包括具备足够宽度及深度的设备开口的蚀刻轮廓，例如是沟道通孔的蚀刻轮廓，该沟道通孔的的底部可暴露出衬底并且具有符合期望的低深宽比。
接着，请参考步骤1203，确定蚀刻条件。在一些实施例中，蚀刻条件包括多个可影响蚀刻过程的参数。例如，可影响蚀刻过程的参数可包括蚀刻剂、蚀刻类型、蚀刻腔条件、材料层被蚀刻以形成设备开口的位置，以及该材料层的材质等。
接着，参考步骤1204，根据目前蚀刻轮廓、预期蚀刻轮廓，以及蚀刻条件中至少一者，确定蚀刻掩模。在一些实施例中，可通过图案化光刻胶层(例如初始蚀刻掩模)来图案化该蚀刻掩模。图案化光刻胶层的图案可被转移至该蚀刻掩模上。图案化光刻胶层的图案可根据目前蚀刻轮廓、预期蚀刻轮廓以及蚀刻条件中至少一者来确定。
通过本方法，可确定目前蚀刻轮廓与预期蚀刻轮廓之间的差异，然后设计出可补偿两者之差异的蚀刻掩模，因而可制造出具备期望特征的设备开口，例如具备期望的深度、宽度和深宽比等。
在一些实施例中，公开了一种形成设备开口的方法，包括在衬底的第一区域和第二区域上形成材料层，其中第一区域邻近第二区域、在材料层上形成掩模层，其中掩模层覆盖第一区域和第二区域、在掩模层上形成图案化层，其中图案化层覆盖第一区域和第二区域并且在对应于第一区域的部分包括多个开口。开口包括邻近第一区域与第二区域的边界的第一开口以及较第一开口远离第一区域与第二区域的边界的第二开口。在沿着与衬底的顶面平行的平面上，第一开口的尺寸大于第二开口的尺寸。本方法还包括以图案化层图案化掩模层，以形成图案化掩模层，以及以图案化掩模层来图案化材料层。
在一些实施例中，公开了一种半导体结构，包括衬底，衬底包括第一区域以及邻接第一区域的第二区域、位于该第一区域以及该第二区域上的材料层，以及位于对应于第一区域的材料层中的多个开口。最接近第一区域与第二区域的边界的第一开口的尺寸大于较第一开口远离第一区域与第二区域的边界的第二开口的尺寸。第一开口的底部暴露出衬底。
在一些实施例中，公开了一种在过程中确定设备开口尺寸的方法，包括确定设备开口的目前蚀刻轮廓、确定设备开口的预期蚀刻轮廓、确定设备开口的蚀刻条件，以及根据目前蚀刻轮廓、预期蚀刻轮廓以及蚀刻条件中至少一者，确定蚀刻掩模。该蚀刻掩模包括一掩模开口，用来制造设备开口的非蚀刻不足轮廓。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整和/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本文的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本公开的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中系被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示例性实施例，但并非全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开的广度及范围不应受上述任何示例性实施例所限制，而应仅根据以下权利要求及其均等物来限定。

Claims (46)

1.一种形成多个器件开口的方法，包括：
在衬底的第一区域和第二区域上形成材料层，所述第一区域是与所述第二区域相邻的；
在所述材料层上形成掩模层，所述掩模层覆盖所述第一区域和所述第二区域；
在所述掩模层上形成图案化层，所述图案化层覆盖所述第一区域和所述第二区域，并且包括对应于所述第一区域的多个开口，其中，所述多个开口包括与所述第一区域和所述第二区域之间的边界相邻的第一开口、以及比所述第一开口离所述边界要远的第二开口，并且其中，沿着与所述衬底的顶面平行的平面，所述第一开口的尺寸大于所述第二开口的尺寸；
使用所述图案化层来图案化所述掩模层，以形成被图案化的掩模层；以及
使用所述被图案化的掩模层来图案化所述材料层。
2.根据权利要求1所述的方法，其中，所述多个开口中的开口的尺寸包括所述开口的面积、长度和宽度中的一项或多项。
3.根据权利要求1所述的方法，其中，所述第一开口沿着第一方向的长度大于所述第一开口沿着第二方向的宽度，所述第一方向与所述衬底的所述顶面平行并且从所述第二区域指向所述第一区域，所述第二方向与所述衬底的所述顶面平行并且与所述第一方向垂直。
4.根据权利要求3所述的方法，其中，所述第二开口沿着所述第一方向的长度与所述第二开口沿着所述第二方向的宽度相等。
5.根据权利要求3或4所述的方法，其中，所述第一开口沿着所述第一方向的所述长度比所述第一开口沿着所述第二方向的所述宽度要大约2nm至约3nm。
6.根据权利要求4或5所述的方法，其中，所述第一开口沿着所述第二方向的所述宽度比所述第二开口沿着所述第二方向的所述宽度要大约1nm至约2nm。
7.根据权利要求4至6中任何一个权利要求所述的方法，其中，所述第一开口沿着所述第二方向的所述宽度比所述第二开口沿着所述第一方向的所述长度要大约1nm至约2nm。
8.根据权利要求3至7中任何一个权利要求所述的方法，其中，所述多个开口还包括与所述边界相邻的一个或多个第一开口、以及比所述第一开口离所述边界要远的一个或多个第二开口，并且其中，所述第一开口的尺寸大于所述第二开口的尺寸。
9.根据权利要求8所述的方法，其中，所述第一开口和所述第二开口形成阵列，所述阵列包括沿着所述第一方向的多行和沿着所述第二方向的多列，所述第一开口位于与所述边界相邻的第一行中，以及所述第二开口至少位于沿着所述第一方向离所述边界更远并且与所述第一行相邻的第二行中。
10.根据权利要求9所述的方法，其中，所述第一开口具有相同的尺寸并且具有椭圆形的形状。
11.根据权利要求8至10中任何一个权利要求所述的方法，其中，在所述第二行中的所述第二开口具有相同的尺寸并且具有圆形的形状。
12.根据权利要求8至11中任何一个权利要求所述的方法，其中，所述第二开口还至少被布置在第三行中，所述第三行沿着所述第一方向离所述边界更远并且与所述第二行相邻，并且其中，所述第二开口具有相同的尺寸。
13.根据权利要求8至11中任何一个权利要求所述的方法，其中，所述第二开口还至少被布置在第三行中，所述第三行沿着所述第一方向离所述边界更远并且与所述第二行相邻，并且其中，在所述第一行中的所述第一开口的尺寸以及在所述第二行和所述第三行中的所述第二开口的尺寸沿着所述第一方向减小。
14.根据权利要求8至13中任何一个权利要求所述的方法，其中，所述第二区域与所述第一区域之间还包括一个或多个边界，并且开口的尺寸沿着从每个边界到所述阵列的内部的方向减小。
15.根据权利要求14所述的方法，其中，所述阵列的所述内部包括所述阵列的中间点或中心中的一者。
16.根据权利要求12至15中任何一个权利要求所述的方法，其中，在所述第一行中的所述第一开口与在所述第二行中的相邻第二开口之间的距离大于在所述第二行中的所述第二开口与在所述第三行中的相邻第二开口之间的距离。
17.根据权利要求16所述的方法，其中，在两个相邻行的两个开口之间的距离沿着所述第一方向减小。
18.根据权利要求16或17所述的方法，其中，所述第二区域具有与所述第一区域的两个边界，并且所述第一区域沿着所述第一方向被设置在所述两个边界之间，并且其中：
响应于所述阵列包括奇数个行，在两个相邻行的相邻开口之间的距离向着所述阵列的中间行递减，并且，在所述中间行中的开口与在相邻行中的相邻开口之间的距离相等，以及
响应于所述阵列包括偶数个行，在两个相邻行的所述相邻开口之间的距离向着所述阵列的中线递减，并且，在最接近所述中线的两行中的两个第二开口之间的距离相等。
19.根据权利要求8至18中任何一个权利要求所述的方法，其中，所述阵列的行是沿着所述第一方向以交错的配置来布置的。
20.根据权利要求1至19中任何一个权利要求所述的方法，其中，使用所述图案化层来图案化所述掩模层以形成被图案化的掩模层包括：
使用所述图案化层作为蚀刻掩模来对所述掩模层进行蚀刻，以暴露出所述材料层；以及
移除所述图案化层。
21.根据权利要求1至20中任何一个权利要求所述的方法，其中，所述图案化层是光阻层。
22.根据权利要求1至21中任何一个权利要求所述的方法，其中，使用所述被图案化的掩模层来图案化所述材料层包括：使用所述被图案化的掩模层作为蚀刻掩模来对所述材料层进行蚀刻，以暴露出所述衬底。
23.根据权利要求8至22中任何一个权利要求所述的方法，其中，所述材料层包括电介质堆叠，所述电介质堆叠包括沿着与所述衬底的所述顶面垂直的方向交替地进行堆叠的多个牺牲材料层和多个绝缘材料层。
24.根据权利要求23所述的方法，还包括：
基于所述电介质堆叠来形成阶梯结构，所述阶梯结构包括沿着与所述衬底的所述顶面垂直的所述方向交替地进行堆叠的多个牺牲层和多个绝缘层；以及
用多个导体层替换所述多个牺牲层。
25.根据权利要求24所述的方法，其中，用多个导体层替换所述多个牺牲层包括：
移除所述多个牺牲层以在两个相邻绝缘层之间形成沟槽；以及
从在所述第一区域与所述第二区域之间的所述边界沿着所述第一方向向着所述阵列的所述内部，将导体材料填充到所述沟槽中。
26.根据权利要求25所述的方法，其中，所述导体材料包括钨、铝和铜中的一项或多项。
27.一种半导体结构，包括：
衬底，所述衬底包括第一区域和与所述第一区域相邻的第二区域；
材料层，其位于所述第一区域和所述第二区域上；以及
多个器件开口，其位于对应于所述第一区域的所述材料层中，其中，最接近在所述第一区域与所述第二区域之间的边界的第一器件开口的尺寸大于比所述第一器件开口离所述边界要远的第二器件开口的尺寸，并且其中，所述第一器件开口的底部暴露出所述衬底。
28.根据权利要求27所述的半导体结构，其中：
所述第一器件开口沿着第一方向的长度大于所述第一器件开口沿着第二方向的宽度，所述第一方向与所述衬底的所述顶面平行并且从所述第二区域指向所述第一区域，所述第二方向与所述衬底的所述顶面平行并且与所述第一方向垂直。
29.根据权利要求27或28所述的半导体结构，其中，所述第二器件开口沿着所述第一方向的长度与所述第二器件开口沿着所述第二方向的宽度相等。
30.根据权利要求27至29中任何一个权利要求所述的半导体结构，其中，所述多个器件开口还包括与所述边界相邻的一个或多个第一器件开口、以及比所述第一器件开口离所述边界要远的一个或多个第二器件开口。
31.根据权利要求30所述的半导体结构，其中，所述一个或多个第一器件开口和所述一个或多个第二器件开口形成阵列，所述阵列包括沿着所述第一方向的多行和沿着所述第二方向的多列，所述第一器件开口位于与所述边界相邻的第一行中，以及所述第二器件开口至少位于沿着所述第一方向离所述边界更远并且与所述第一行相邻的第二行中。
32.根据权利要求31所述的半导体结构，其中，所述第一器件开口具有相同的尺寸并且具有椭圆形的形状。
33.根据权利要求30至32中任何一个权利要求所述的半导体结构，其中，在所述第二行中的第二器件开口具有相同的尺寸并且具有圆形的形状。
34.根据权利要求30至33中任何一个权利要求所述的半导体结构，其中，第二器件开口还至少被布置在第三行中，所述第三行沿着所述第一方向离所述边界更远并且与所述第二行相邻，并且其中，所述第二器件开口具有相同的尺寸以及圆形的形状。
35.根据权利要求30至33中任何一个权利要求所述的半导体结构，其中，第二器件开口还至少被布置在第三行中，所述第三行沿着所述第一方向离所述边界更远并且与所述第二行相邻，并且其中，在所述第一行中的所述第一器件开口的尺寸以及在所述第二行和所述第三行中的所述第二器件开口的尺寸沿着所述第一方向减小。
36.根据权利要求30至35中任何一个权利要求所述的半导体结构，其中，所述第二区域和所述第一区域之间还包括一个或多个边界，并且器件开口的尺寸沿着从每个边界到所述阵列的内部的方向减小。
37.根据权利要求36所述的半导体结构，其中，所述阵列的所述内部包括所述阵列的中间点或中心中的一者。
38.根据权利要求34至37中任何一个权利要求所述的半导体结构，其中，在所述第一行中的第一器件开口与在所述第二行中的相邻第二器件开口之间的距离大于在所述第二行中的第二器件开口与在所述第三行中的相邻第二器件开口之间的距离。
39.根据权利要求38所述的半导体结构，其中，在两个相邻行的两个相邻器件开口之间的距离沿着所述第一方向减小。
40.根据权利要求38或39所述的半导体结构，其中，所述第二区域具有与所述第一区域的两个边界，并且所述第一区域沿着所述第一方向被设置在所述两个边界之间，并且其中：
响应于所述阵列包括奇数个行，在两个相邻行的相邻器件开口之间的距离向着所述阵列的中间行递减，并且，在所述中间行中的器件开口与在相邻行中的相邻器件开口之间的距离相等，以及
响应于所述阵列包括偶数个行，在两个相邻行的所述相邻器件开口之间的距离向着所述阵列的中线递减，并且，在最接近所述中线的两行中的两个第二器件开口之间的距离相等。
41.根据权利要求27至40中任何一个权利要求所述的半导体结构，其中，所述材料层包括堆叠结构，所述堆叠结构包括沿着与所述衬底的所述顶面垂直的方向交替地进行堆叠的多个导体层和多个绝缘层。
42.根据权利要求41所述的半导体结构，其中，所述多个导体层包括钨、铝和铜中的一项或多项。
43.一种在制造过程中确定器件开口的尺寸的方法，包括：
确定所述器件开口的目前蚀刻轮廓；
确定所述器件开口的预期蚀刻轮廓；
确定所述器件开口的蚀刻条件；以及
基于所述目前蚀刻轮廓、所述预期蚀刻轮廓以及所述蚀刻条件中的一项或多项，来确定蚀刻掩模，其中，所述蚀刻掩模包括掩模开口以用于形成所述器件开口的非蚀刻不足轮廓。
44.根据权利要求43所述的方法，其中，所述目前蚀刻轮廓包括所述器件开口的具有第一深宽比的蚀刻不足轮廓，以及所述预期蚀刻轮廓包括所述器件开口的具有第二深宽比的所述非蚀刻不足轮廓，所述第一深宽比是大于所述第二深宽比的。
45.根据权利要求43或44所述的方法，其中，所述蚀刻条件包括以下各项中的一项或多项：蚀刻剂、蚀刻类型、蚀刻腔条件、被蚀刻的材料的位置、以及被蚀刻的材料。
46.根据权利要求43至45中任何一个权利要求所述的方法，其中，确定蚀刻掩模包括：
基于所述预期蚀刻轮廓、所述蚀刻条件以及所述预期蚀刻轮廓中的一项或多项，来确定被图案化的光阻层；以及
使用所述被图案化的光阻层作为初始蚀刻掩模，以图案化硬掩模层以及形成被图案化的掩模层；以及
使用所述被图案化的掩模层作为所述蚀刻掩模，以图案化材料层以及形成所述器件开口。
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