KR102357176B1 - 3차원 메모리 디바이스의 개구 레이아웃 - Google Patents

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Abstract

반도체 디바이스 및 반도체 디바이스를 형성하는 방법의 실시 예가 개시된다. 일 예에서, 디바이스 개구를 형성하는 방법은, 기판의 제1 영역 및 제2 영역 위에 물질 층을 형성하는 단계 - 제1 영역은 제2 영역에 인접함 -, 물질 층 위에 마스크 층을 형성하는 단계 - 마스크 층은 제1 영역 및 제2 영역을 커버함 -, 및 마스크 층 위에 패터닝 층을 형성하는 단계를 포함한다. 패터닝 층은 제1 영역 및 제2 영역을 커버하고, 제1 영역에 대응하는 개구들을 포함한다. 복수의 개구는 제1 영역과 제2 영역 사이의 경계에 인접한 제1 개구 및 경계로부터 멀리 떨어진 제2 개구를 포함한다. 기판의 상부 표면에 평행한 평면을 따라, 제1 개구의 크기는 제2 개구의 크기보다 크다.

Description

3차원 메모리 디바이스의 개구 레이아웃
본 출원은 2017년 3월 7일에 출원된 중국 특허 출원 번호 201710134033.9에 대한 우선권을 주장하는 바이며, 상기 문헌의 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
본 발명의 실시 예는 3차원(three-dimensional, 3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
반도체 메모리는 작동 특성에 따라 휘발성 메모리와 비 휘발성 메모리로 구분될 수 있다. 휘발성 메모리는 외부 전원이 공급되지 않을 때 데이터 저장 공간을 잃을 수 있는 메모리 디바이스를 지칭한다. 휘발성 메모리는 예를 들어 SRAM(static RAM), DRAM(dynamic RAM) 및 SDRAM(synchronous DRAM)을 포함한다. 비 휘발성 메모리는, 예를 들어, ROM(read only memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 및 강유전성(ferroelectric) RAM을 포함한다. 현재 플래시 메모리는 NOR 플래시 메모리와 NAND 플래시 메모리를 포함하는 중요한 유형의 비휘발성 메모리이다.
통합 및 스토리지에 대한 수요가 계속 증가함에 따라 3D(three-dimensional) NAND 메모리가 등장했다. 3D NAND 메모리는 평면 NAND 메모리를 기반으로 하는 새로운 유형의 제품이다. 3D NAND 메모리의 주요 특징은 평면 구조에서 진화된 3차원 구조이다. 3차원 구조는 칩 레이아웃(layout) 면적(area)을 크게 절약하고 제조 비용을 줄인다.
3D 메모리 아키텍처 및 그 제조(fabrication) 방법의 실시 예가 여기에 개시된다.
본 개시의 실시 예에 따르면, 반도체 구조를 형성하는 방법이 제공된다. 일 예에서, 상기 방법은 기판을 제공하는 단계를 포함한다. 상기 기판은 채널 홀(hole)을 형성하기 위한 확장 방향(extending direction)을 따른 제1 영역 및 제1 영역의 양측 상의 제2 영역을 포함할 수 있다. 기판의 상부 표면에 평행한 방향을 따라 제1 영역에서 제2 영역을 가리키는 방향이 제1 방향이며, 제1 방향에 수직인 방향이 제2 방향이다. 상기 방법은 또한, 기판 위에 스택 구조를 형성하는 단계를 포함할 수 있다. 스택 구조는 교대로 적층되는 복수의 제1 물질 층 및 복수의 제2 물질 층을 포함할 수 있다. 제2 물질 층은 2개의 인접한 제1 물질 층 사이에 형성될 수 있다. 상기 방법은, 스택 구조 위에 포토레지스트(photoresist) 층을 형성하는 단계를 더 포함할 수 있다. 포토레지스트 층은 제1 영역에 대응하는 스택 구조의 상부 부분을 노출시키는 복수의 패터닝된 개구(opening)를 포함할 수 있다. 복수의 패터닝된 개구는 제1 방향 및 제2 방향을 따라 어레이에 배열될 수 있다. 제1 방향을 따라 제2 영역에 인접한 패터닝된 개구는 제1 개구로 지칭될 수 있고, 패터닝된 개구들의 나머지는 제2 개구로 지칭될 수 있다. 제1 개구의 크기는 제2 개구의 크기보다 크다. 제1 개구의 경우, 제1 방향에 따른 치수(dimension)가 제1 방향에 따른 치수보다 클 수 있다. 포토레지스트 층은 채널 홀의 하부에서 기판을 노출시키는 채널 홀을 형성하기 위해 스택 구조를 에칭하기 위한 에칭 마스크로 사용될 수 있다.
일부 실시 예에서, 제1 개구의 경우, 제1 방향에 따른 치수는 제2 방향에 따른 치수보다 약 2nm 내지 약 3nm 만큼 더 크다.
일부 실시 예에서, 제2 방향을 따라, 제1 개구의 치수는 제2 개구의 치수보다 약 1nm 내지 약 2nm 만큼 더 크다.
일부 실시 예에서, 기판의 상부 표면에 평행한 평면을 따라, 제2 개구는 원형 형상의 단면(cross-section)을 가지며, 제1 개구는 타원형 형상의 단면을 가진다. 일부 실시 예에서, 제2 방향을 따라, 제1 개구의 치수는 제2 개구의 직경보다 크다.
일부 실시 예에서, 제1 방향을 따라, 인접한 패터닝된 개구들은 엇갈린 구성(staggered configuration)으로 배열된다.
일부 실시 예에서, 제1 방향을 따라, 패터닝된 개구들의 어레이는 홀수의 행을 포함한다. 일부 실시 예에서, 제2 영역으로부터 제1 영역을 가리키는 방향을 따라, 인접한 패터닝된 개구들 사이의 거리는 감소하고, 중간 행과 2개의 인접한 행들 사이의 거리들은 동일할 수 있다. 일부 실시 예에서, 제1 방향을 따라, 패터닝된 개구들의 어레이는 짝수의 행을 포함한다. 일부 실시 예에서, 제2 영역으로부터 제1 영역을 가리키는 방향을 따라, 인접한 패터닝된 개구들 사이의 거리가 감소한다.
일부 실시 예에서, 제2 영역으로부터 제1 영역을 가리키는 방향을 따라, 2개의 인접한 패터닝된 개구들 사이의 거리는 약 2nm 내지 약 3nm이다.
일부 실시 예에서, 제1 물질 층은 실리콘 산화물 층을 포함하고, 제2 물질 층은 실리콘 질화물 층을 포함한다.
일부 실시 예에서, 기판 위의 스택 구조의 형성 이후 및 포토레지스트 층의 형성 이전에, 상기 방법은, 하드 마스크 층을 형성하는 단계를 더 포함할 수 있다. 일부 실시 예에서, 스택 구조를 에칭하는 것은, 포토레지스트 층을 에칭 마스크로 사용하여 하드 마스크 층을 에칭하는 단계, 에칭된 포토레지스트 층을 제거하는 단계, 및 에칭된 포토레지스트 층의 제거 이후에 하드 마스크 층을 사용하여 스택 구조를 에칭하는 단계를 포함한다.
일부 실시 예에서, 하드 마스크 층은 카본, 실리콘 질화물, 실리콘 산화물 및/또는 실리콘 질화물과 실리콘 산화물의 복합 스택을 포함할 수 있다.
본 개시의 실시 예에 따르면, 반도체 구조가 제공된다. 상기 반도체 구조는 기판을 포함한다. 상기 기판은 채널 홀을 형성하기 위한 확장 방향을 따른 제1 영역 및 제1 영역의 양측 상의 제2 영역을 포함할 수 있다. 기판의 상부 표면에 평행한 방향을 따라 제1 영역에서 제2 영역을 가리키는 방향이 제1 방향이며, 제1 방향에 수직인 방향이 제2 방향이다. 상기 반도체 구조는 또한, 기판 위의 스택 구조를 포함할 수 있다. 스택 구조는 교대로 적층되는 복수의 제1 물질 층 및 복수의 제2 물질 층을 포함할 수 있다. 제2 물질 층은 2개의 인접한 제1 물질 층 사이에 형성될 수 있다. 상기 반도체 구조는, 스택 구조 위의 포토레지스트 층을 더 포함할 수 있다. 포토레지스트 층은 제1 영역에 대응하는 스택 구조의 상부 부분을 노출시키는 복수의 패터닝된 개구를 포함할 수 있다. 복수의 패터닝된 개구는 제1 방향 및 제2 방향을 따라 어레이에 배열될 수 있다. 제1 방향을 따라 제2 영역에 인접한 패터닝된 개구는 제1 개구로 지칭될 수 있고, 패터닝된 개구들의 나머지는 제2 개구로 지칭될 수 있다. 제1 개구의 크기는 제2 개구의 크기보다 크다. 제1 개구의 경우, 제1 방향에 따른 치수가 제1 방향에 따른 치수보다 클 수 있다. 포토레지스트 층은 스택 구조의 기판을 노출시키는 채널 홀을 형성하기 위해 스택 구조를 에칭하기 위한 에칭 마스크로 사용될 수 있다.
종래 기술과 비교하여, 개시된 방법 및 구조를 포함하는, 본 개시에 의해 제공되는 기술적 솔루션은 다음과 같은 이점을 가진다.
본 기술적 솔루션에 따르면, 제1 개구의 치수는 제2 개구의 치수보다 클 수 있으며, 제1 방향을 따른 제1 개구의 치수는 제2 방향을 따른 제2 개구의 치수보다 크다. 일 측면에서, 제1 개구는 제2 영역에 인접한다. 즉, 제1 개구는 제1 영역의 경계 상에 위치된다. 반도체 제조시, 스택 구조가 채널 홀을 형성하기 위해 에칭될 때, 제1 개구를 형성하기 위한 스택 구조의 부분에 대한 에칭 로딩(loading) 효과(effect)(예를 들어, 에칭되는 물질의 양에 대한 에칭 레이트(etch rate)의 의존(dependence))가, 제2 개구를 형성하기 위한 스택 구조의 부분에 대한 에칭 로딩 효과와 상이하다. 따라서, 본 개시에 의해 제공되는 기술적 솔루션을 사용하는 것에 의해, 지나치게 작고 기판을 노출시킬 수 없는 채널 홀(예를 들어, 제1 개구에 대응하는)의 크기와 같은 기술적 문제가 방지되거나 감소될 수 있다. 반도체 채널의 전기적 전류 특성이 향상될 수 있다. 다른 측면에서, 제1 개구와 제2 개구 사이의 지나치게 작은 거리와 같은 기술적 문제가 방지되거나 감소될 수 있다. 반도체 제조시, 워드 라인을 형성하기 위한 트렌치(trench)는 종종 인접한 반도체 채널들 사이의 스택 구조에 형성되며, 트렌치를 채우도록 도체 층이 증착된다. 제공된 기술적 솔루션은 제1 개구들로부터 형성된 반도체 채널들과 제2 개구들로부터 형성된 반도체 채널들 사이의 트렌치에 실질적으로 도체를 채우는 어려움을 방지하거나 감소시킬 수 있다. 따라서, 형성된 반도체 구조는 향상된 디바이스 성능을 가진다.
일부 실시 예에서, 제1 방향을 따라, 패터닝된 개구들의 어레이는 홀수의 행을 포함한다. 일부 실시 예에서, 제2 영역으로부터 제1 영역을 가리키는 방향을 따라, 인접한 패터닝된 개구들 사이의 거리가 감소하며, 중간 행과 2개의 인접한 행들 사이의 거리들이 동일할 수 있다. 일부 실시 예에서, 제1 방향을 따라, 패터닝된 개구들의 어레이는 짝수의 행을 포함한다. 일부 실시 예에서, 제2 영역으로부터 제1 영역을 가리키는 방향을 따라, 인접한 패터닝된 개구들 사이의 거리는 감소한다. 일부 실시 예에서, 워드 라인을 형성하기 위한 트렌치를 채우는 것은, 종종 트렌치 내에, 예를 들어 제1 개구로부터 형성된 반도체 채널과 제2 개구로부터 형성된 반도체 채널 사이의 공간에 도체를 채우는 것에 의해 획득된다. 도체는 종종 유동성을 가지며, 제2 영역에서 제1 영역을 가리키는 방향을 따라 다른 트렌치를 채울 수 있다. 따라서, 인접한 패터닝된 개구들 사이의 거리를 점진적으로 감소시키는 것에 의해, 도체는 유동성으로 인해 트렌치를 더 잘 채울 수 있다. 형성된 반도체 구조는 개선된 디바이스 성능을 가질 수 있다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시 예를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자가 본 개시를 만들고 사용할 수 있다.
도 1 내지 도 3은 반도체 구조의 제조 프로세스를 도시한다.
도 4 내지 도 10은 일부 실시 예에 따른 반도체 구조의 예시적인 제조 프로세스를 도시한다.
도 11은 일부 실시 예에 따른 반도체 구조를 형성하기 위한 예시적인 제조 프로세스의 흐름도를 도시한다.
도 12는 일부 실시 예에 따른 물질 층에서 디바이스 개구의 크기를 결정하기 위한 예시적인 방법의 흐름도를 도시한다.
본 발명의 실시 예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 예시적인 목적으로만 수행되는 것으로 이해되어야 한다. 관련 기술 분야의 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 다양한 다른 애플리케이션에 이용될 수 있다는 것은 당업자에게 명백할 것이다.
본 명세서에서 "하나의 실시 예", "일 실시 예", "예시적인 실시 예", "일부 실시 예" 등에 대한 언급은 설명된 실시 예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시 예가 특정 특징, 구조 또는 특성을 반드시 포함할 필요는 없다는 것을 유의해야 한다. 또한, 이러한 문구는 반드시 동일한 실시 예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시 예와 관련하여 설명될 때, 명시적으로 기술되는지에 관계없이 다른 실시 예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥(context)에서의 사용에서 적어도 부분적으로 이해될 수 있다. 예를 들어, 문맥에 적어도 부분적으로 의존하여, 여기에서 사용된 용어 "하나 이상(one or more)"은 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수 있거나, 특징, 구조 또는 특성을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥상 적어도 부분적으로 의존하여, 단일 사용(usage)을 전달하거나(convey) 복수 사용을 전달하는 것으로 이해될 수 있다.
본 개시에서 "상(on)", "위(above)" 및 "위에(over)"의 의미는 "상"이 무엇인가의 "바로 상"을 의미할 뿐만 아니라 중간 특징 또는 그 사이에 층을 가지는 무엇인가의 "상"을 의미하는 것을 포함하고, "위" 또는 "위에"가 무엇인가의 "위" 또는 "위에"를 의미할 뿐만 아니라 중간 특징 또는 그 사이에 층이 없는(무엇인가의 바로 위) 무엇인가의 "위" 또는 "위에"의 의미를 포함할 수도 있다.
또한, " beneath(밑)", "이하(below)", "아래의(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이, 다른 엘리먼트(element)(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 작동중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치(apparatus)는 다르게 배향될(oriented) 수 있고(90도 또는 다른 방향으로 회전됨), 여기서 사용되는 공간적으로 상대적인 디스크립터(descriptor)도 마찬가지로 해석될 수 있다.
여기서 사용된 바와 같이, 용어 "기판(substrate)"은 후속 물질(material) 층이 추가되는 물질을 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 상부에(top) 추가된 물질은 패턴화되거나 패턴화되지 않은 채로 있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인듐 인화물(indium phosphide) 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼(sapphire wafer)와 같은 전기적으로 비도전성 물질(electrically non-conductive material)로 이루어질 수 있다.
여기에서 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 구조(underlying structure) 또는 상부 구조(overlying structure) 전체에 걸쳐 확장될 수 있거나, 하부 구조 또는 상부 구조의 규모(extent)보다 작은 규모를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질(homogeneous) 또는 불균질(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면(top surface)과 하부 표면(bottom surface)에 또는 그 사이에 임의의 한 쌍의 수평 평면 사이에 위치될 수 있다. 층은 수평적으로, 수직적으로 및/또는 테이퍼진 표면(tapered surface)을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에(thereupon), 그 위에(thereabove) 및/또는 그 아래(therebelow)에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트(interconnect) 층은 하나 이상의 도전체 및 콘택트(contact) 층(콘택트, 인터커넥트 라인 및/또는 비아(via)가 형성됨) 및 하나 이상의 유전체 층(dielectric layer)을 포함할 수 있다.
여기에서 사용되는 바와 같이, 용어 "명목상(nominal)/명목상으로"는 원하는 값보다 위 및/또는 아래(below)의 범위(range)와 함께, 제품 또는 프로세스의 설계 단계 동안 설정되는 구성 요소 또는 프로세스 작동에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 값의 범위는 제조 프로세스 또는 공차(tolerance)의 약간의 변화로 인한 것일 수 있다. 여기서 사용되는 용어 "약(about)"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기반하여 변할 수 있는 주어진 양(given quantity)의 값을 지시한다(indicate). 특정 기술 노드에 기반하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 지시할 수 있다.
여기서 사용되는 바와 같이, 용어 "3D 메모리 디바이스"는 횡방향 기판(laterally-oriented substrate) 상의 메모리 셀 트랜지스터의 수직 배향 스트링(string) (여기서, NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭하므로, 메모리 스트링이 기판에 대해 수직 방향으로 확장된다. 여기에 사용되는 바와 같이, 용어 "수직/수직으로(vertical/vertically)"는 기판의 측면(lateral surface)에 명목상 수직인 것을 의미한다.
본 개시에서, 용어 "대응하는(corresponding to)"은, 동일한 면적(area)에 걸쳐 적어도 중첩된 수평 돌출부(projection)를 갖는 2개의 물체(object)를 지칭한다. 예를 들어, 기판은 면적을 포함할 수 있고, 기판 위의 그리고 면적을 커버(cover)하는 층은 면적에 대응하는 것으로 지칭될 수 있으며, 여기서 면적의 수평 투영과 층의 수평 투영이 서로 중첩된다. 따라서, 층(예를 들어, 개구)에서/위에 형성된 패턴이 또한 면적에 대응할 수 있다. 일부 실시 예에서, 층의 수평 투영은 면적의 수평 투영을 커버한다. 일부 실시 예에서, 기판의 상부 표면은 명목상 수평이다.
기존 기술의 문제점은 다음과 같다. 도 1 내지 도 3은 종래의 반도체 구조의 제조 프로세스의 일부를 도시한다. 도 1은 반도체 구조의 평면도(100)를 도시하고, 도 2는 A-A1 방향을 따라 도 1에 도시된 구조의 단면도(200)를 도시한다. 도 1 및 도 2에 도시된 바와 같이, 반도체 구조는 기판(20), 기판(20) 위의 스택 구조(stack structure)(60), 스택 구조(60) 위의 하드 마스크(hard mask) 층(50) 및 스택 구조(60) 위의 패터닝된 포토레지스트(patterned photoresist) 층(10)을 포함한다. 확장 방향을 따라(예를 들어, y-축)에서, 반도체 구조는 제1 영역(region)의 양측 상에 제1 영역(I) 및 2개의 제2 영역(II)을 포함한다. 제2 영역에서 제1 영역을 가리키는 기판(20)의 상부 표면에 평행한 방향은 제1 방향(예를 들어, y-축을 따라)이다. 기판(20)의 상부 표면에 평행하고 제1 방향에 수직인 방향은 제2 방향(예를 들어, x-축을 따라)이다.
스택 구조(60)는 유전체 스택일 수 있다. 예를 들어, 스택 구조(60)는 교대로 배열되는, 복수의 실리콘 산화물 층(30) 및 복수의 실리콘 질화물 층(40)을 포함할 수 있다. 실리콘 질화물 층(40)은 2개의 인접한 실리콘 산화물 층(30) 사이에 형성된다. 하드 마스크 층(50)은 실리콘 질화물과 같은 유전체 물질을 포함하고, 제1 영역(I) 및 제2 영역(II)을 커버한다. 패터닝된 포토레지스트 층(10)은 하드 마스크 층(50) 위에 배치되고, 제1 영역(I)에 대응하는 하드 마스크 층(50)의 일부를 노출시키기 위한 복수의 개구를 포함한다. 복수의 개구는 제1 방향 및 제2 방향을 따라 어레이로 배열된다. 도 1 및 도 2에 도시된 바와 같이, 제1 방향을 따라, 제2 영역(II)에 인접한 개구는 제1 개구(11)이고, 나머지 개구는 제2 개구(12)이다.
제1 개구(11)는 각각 제1 방향 및 제2 방향을 따라 제2 개구(12)와 동일한 치수를 갖는다. 구체적으로, x-y 평면을 따라, 제1 개구(11) 및 제2 개구(12)는 각각 원형 형상을 갖는다. 제1 방향을 따라, 인접한 행의 개구는 엇갈리는 방식(staggered manner)으로 배열되고, 인접한 개구들 사이의 거리(S)는 동일하다. 도 1을 참조하면, S1 = S2 = S3 = S4이다. 이어서, 패터닝된 포토레지스트 층(10)은 하드 마스크 층(50)에 개구(예를 들어, 제1 개구(11) 및 제2 개구(12))를 형성하기 위해 하드 마스크 층(50)을 패터닝하기 위한 에칭 마스크로서 사용된다. 하드 마스크 층(50)을 패터닝한 후, 패터닝된 포토레지스트 층(10)은 제거된다.
도 3은 하드 마스크 층(50)이 패터닝되고 스택 구조(60)가 패터닝된 하드 마스크 층(50')을 에칭 마스크로 사용하여 에칭된 후의 반도체 구조의 단면도를 도시한다. 도 3에 도시된 바와 같이, 스택 구조(60)를 에칭하는 것에 의해, 채널 홀(hole)(45)이 스택 구조(60)에 형성된다. 채널 홀(45-1)은 제1 영역(I)의 경계에서의 디바이스 개구를 지칭하며, 제1 개구(11)를 통한 에칭으로부터 형성되며, 채널 홀(45-2)은 디바이스 개구의 나머지 부분을 지칭하며, 제2 개구(12)를 통한 에칭으로부터 형성된다.
도 3에 도시된 바와 같이, 제조 프로세스에서, 하드 마스크 층(50)을 패터닝할 때, 제1 영역(I)의 경계로부터 떨어진 패터닝된 하드 마스크 층(50')의 에칭 레이트(etch rate)가 제1 영역(I)의 경계에 가까운 패터닝된 하드 마스크 층(50')의 에칭 레이트보다 높으며, 이는 제1 개구(11)로부터 형성된 마스크 개구가 제2 개구(12)로부터 형성된 마스크 개구보다 높은 종횡비(예를 들어, 개구의 깊이 대 개구의 폭의 비)를 갖도록 한다. 결과적으로, 패터닝된 하드 마스크 층(50')을 사용하여 스택 구조(60)를 에칭할 때, 제1 개구(11)에 대응하는 스택 구조(60) 부분(portion)의 에칭 로딩(loading) 효과는 제2 개구에 대응하는 스택 구조(60) 부분의 에칭 로딩 효과와 상이하다. 따라서, 제1 개구(11)에 대응하는 스택 구조(60)의 부분의 에칭 레이트는 제2 개구(12)에 대응하는 스택 구조(60)의 부분의 에칭 레이트보다 작으며, 이는 채널 홀(45-1)이 채널 홀(45-2)보다 작은 깊이 및 폭을 갖도록 한다. 또한, 채널 홀(45-1)에서 언더 에칭(under etch)이 발생할 수 있어서, 채널 홀들(45-1)이 기판(20)을 노출시키지 않을 가능성이 더욱 높아진다. 채널 홀(45-1)들에 후속하여 형성된 반도체 채널들을 통해 기판(20)으로 전류가 흐르지 않을 수 있고, 반도체 구조의 전기적 성능이 손상될 수 있다.
이어서, 워드 라인(word line)을 형성하기 위한 트렌치(trench)는 인접한 실리콘 산화물 층(30) 사이에서 실리콘 질화물 층(40)을 제거하는 것에 의해 스택 구조(60)에 형성되고, 각각의 트렌치에서 채널 홀(45)들 사이의 실리콘 질화물은 에칭된다. 그런 다음 텅스텐을 트렌치에 채워(fill) 워드 라인을 형성한다. 구체적으로, 텅스텐은 종종 트렌치의 채널 홀(45-1)과 채널 홀(45-2)(예를 들어, 도 1의 영역 B) 사이의 공간에 채워진다. 그 후, 텅스텐은 유동성(fluidity)으로 인해 제1 영역(I)의 내부 부분(inner portion)(예를 들어, 실질적으로 제2 영역(II)으로부터 제1 영역(I)을 가리키는 방향을 따라)을 향해 흘러 트렌치의 다른 부분의 공간을 채운다. 인접한 행들의 개구들 사이의 거리가 동일하기 때문에, 실질적으로 제2 영역(II)으로부터 제1 영역(I)을 가리키는 방향을 따라 채널 홀(45-1)과 채널 홀(45-2) 사이의 공간으로 금속을 채우는 것이 어려울 수 있다.
본 개시는 반도체 구조 및 반도체 구조를 형성하기 위한 방법을 제공한다. 상기 방법에 따르면, 에칭 로딩 효과에 더욱 민감한(susceptible) 영역에 디바이스 홀(예를 들어, 채널 홀을 포함하는 반도체 구조에 형성된 임의의 홀)은 상이한(예를 들어, 더 큰) 크기를 갖는 포토레지스트 개구를 사용하여 형성되어, 에칭 로딩 효과에 의해 야기되는 언더 에칭을 보상한다. 포토레지스트 개구가 에칭 로딩 효과에 가장 민감한 영역으로부터 더 멀리 위치됨에 따라, 디바이스 홀을 형성하기 위한 포토레지스트 개구의 크기가 점진적으로 변할 수 있다(예를 들어, 더 작아짐). 예로서, 에칭 로딩 효과에 의해 가장 큰 영향을 받는 영역의 포토레지스트 개구는 가장 큰 치수를 가지며, 에칭 로딩 효과에 가장 민감한 영역의 포토레지스트 개구는 가장 작은 치수를 갖는다. 포토레지스트 개구의 치수 변화는 반도체 구조의 레이아웃을 수용하기 위해 원하는 방향을 따라 이루어질 수 있으므로, 반도체 구조의 전체 레이아웃(예를 들어, 부품(part) 수 및 부품들 사이의 상대적 위치) 또는 포토레지스트 개구의 수는 치수 변경 후에 변경될 필요가 없다. 또한, 포토레지스트 개구의 치수는, 2개의 인접한 포토레지스트 개구들/디바이스 홀들 사이의 거리가 변경될 수 있고(예를 들어, 더 작게) 그리고 디바이스 홀 사이에서 도체의 후속 충진을 더욱 용이하게 하도록 도체가 흐르는 방향을 따라 조정될 수 있다. 에칭 로딩 효과를 보상하고 더 나은 도체 충전을 용이하게 하기 위한 포토레지스트 개구의 치수는 원하는 디바이스 홀 치수에 기반한 계산으로부터 결정될 수 있다. 따라서, 이들 포토레지스트 개구로부터 형성된 디바이스 홀은 더욱 바람직한 특징을 가질 수 있고, 반도체 구조는 개선된 전기적 특성을 가질 수 있다.
예시적인 목적으로, 본 개시의 실시 예는 3차원 메모리 디바이스에서 채널 홀의 형성을 고려한다. 다양한 실시 예에서, 본 개시에 의해 제공되는 방법 및 구조는 다른 다양한 반도체 디바이스/구조에서 다른 디바이스 홀의 형성에 사용될 수 있다. 채널 홀을 포함하는 디바이스 홀은 형성 동안 에칭 로딩 효과에 영향을 받기 쉽다. 개시된 방법 및 구조를 사용하는 것에 의해, 이들 디바이스 홀은 에칭 로딩 효과에 덜 영향을 받을 수 있고, 반도체 디바이스/구조는 개선된 전기적 성능/특성을 가질 수 있다. 도 4 내지 도 10은 일부 실시 예에 따른 예시적인 제조 프로세스의 상이한 단계에서 부분적으로 형성된 3차원 메모리 구조를 도시한다. 본 개시의 도면은 단지 예시적인 목적을 위한 것이며 구조의 실제 치수를 스케일(scale)하거나 나타내도록 의도되지 않는다.
도 4는 기판의 평면도(400)를 도시하고, 도 5는 일부 실시 예에 따른 C-C'방향을 따른 기판(200)의 단면도를 도시한다. 제조 프로세스의 시작에서, 기판(200)이 제공될 수 있다. 기판(200)은 디바이스/구조를 형성하기 위한 영역, 및 디바이스를 형성하기 위한 영역에 인접한 영역을 포함할 수 있다. x-y 평면은 기판(200)의 상부 표면에 명맥상 평행한 평면(예를 들어, 수평 평면)을 나타낸다. 설명의 편의를 위해, 도 4에서, 기판(200)의 상부 표면은 영역(I) 및 2개의 영역(II)으로 분할될 수 있다. 영역(II)은 영역(I)의 하나 이상의 측면에 위치될 수 있다. 설명을 위해, 본 개시에서, 영역(II)는 y-축을 따라 영역(I)의 두 측면에 위치된다. 다른 다양한 실시 예에서, 영역(II)는 또한 영역(I)을 둘러싸거나 부분적으로 둘러쌀 수 있다. 영역(II)은 제1 영역(I)보다 개구 배열의 변화(예를 들어, 개구 밀도)를 갖는 임의의 적합한 영역을 포함할 수 있다. 영역(II)으로부터 영역(I)을 가리키는 방향은 제1 방향(예를 들어, y-축)으로 지칭되고, 제1 방향에 수직인 방향이 제2 방향(예를 들어, x-축)이라고 지칭된다. 기판(200)은 다른 구조의 후속 형성을 위한 제조 베이스를 제공할 수 있다.
기판(200)은 임의의 적합한 물질을 포함할 수 있다. 예를 들어, 기판(200)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소(gallium arsenide), 인듐(indium) 비소, 갈륨 인듐 비소, 유리, 질화 갈륨(gallium nitride) 및/또는 다른 적합한 III-V 화합물을 포함할 수 있다. 기판(200)은 또한 실리콘 온 절연체(silicon on insulator) 및/또는 게르마늄 온 절연체(germanium on insulator)를 포함할 수 있다. 적절한 매립 층(buried layer)(예를 들어, 기능 및/또는 보조 층)이 또한 기판(200)에 형성될 수 있다. 일부 실시 예에서, 기판(200)은 실리콘을 포함한다.
도 6은 기판 위에 형성된 하드 마스크 층을 갖는 구조의 평면도(600)를 도시하며, 도 7은 일부 실시 예에 따른 D-D' 방향을 따른 구조의 단면도(700)를 도시한다. 일부 실시 예에서, 도 6 및 도 7에 도시된 구조는 기판(200) 위에 형성된 물질 층(600) 및 물질(600) 위에 형성된 하드 마스크 층(500)을 포함한다. 일부 실시 예에서, 물질 층(600) 및 하드 마스크 층(500)은 기판(200)을 커버한다. 일부 실시 예에서, 물질 층(600)은 유전체 스택을 포함한다.
일부 실시 예에서, 유전체 스택(600)은 교대로 적층되는, 복수의 제1 물질 층 및 복수의 제2 물질 층을 포함한다. 제1 물질 층은 2개의 인접한 제2 물질 층 사이에 형성될 수 있으며, 그 역도 마찬가지이다. 제2 물질 층은 제1 물질 층과 상이한 임의의 물질을 포함할 수 있다. 일부 실시 예에서, 제1 물질 층은 희생(sacrificial) 물질 층(400)을 포함하고, 제2 물질 층은 절연(insulating) 물질 층(300)을 포함한다. 일부 실시 예에서, 각각의 희생 물질 층(400) 및 하부(underlying) 절연 물질 층(300)은 유전체 쌍을 형성한다. 후속 제조 작동에서, 유전체 쌍은 계단 구조(staircase structure)를 형성하기 위해 (예를 들어, 한 쌍씩) 증분식으로(incrementally) 에칭될 수 있다. 각각의 유전체 쌍은 상이한 길이로 에칭될 수 있고 계단을 형성할 수 있다. 하나의 층층대(stair case)는 희생 층 및 절연 층을 포함할 수 있다. 예를 들어, 계단들은 수직 방향(예를 들어, x-y 평면 또는 z-축에 수직인 방향)을 따라 기판(200)의 상부 표면으로부터 멀어질수록 길이가 감소할 수 있다. 본 개시에서, 계단 구조는 적어도 2개의 수평 평면(예를 들어, x-y 평면을 따라) 및 적어도 2개의(예를 들어, 제1 및 제2) 수직 평면(예를 들어, z-축을 따라)을 포함하는 표면 세트를 지칭하므로, 각각의 수평 표면이 수평 표면의 제1 에지(edge)로부터 위로 확장하는 제1 수직 표면에 인접(adjoined)하고, 수평 표면의 제2 에지로부터 아래로 확장하는 제2 수직 표면에 인접한다. "단계(step)" 또는 "계단(staircase)"은 인접한 표면들의 세트의 높이에서의 수직 시프트(shift)를 지칭한다.
일부 실시 예에서, 희생 물질은 실리콘 질화물을 포함하고, 절연 물질은 실리콘 산화물을 포함한다. 일부 실시 예에서, 후속 제조 작동에서, 희생 물질 층이 제거되고 적절한 도체 물질, 예를 들어 텅스텐, 알루미늄 및/또는 구리로 대체될 수 있다. 이어서, 도체 층은 메모리 디바이스의 게이트 전극(예를 들어, 워드 라인)을 형성할 수 있다. 일부 실시 예에서, 도체 층은 텅스텐을 포함한다. 예시를 위해, 본 개시의 도면에는 단지 7개의 유전체 쌍만이 도시되어 있다. 다양한 실시 예에서, 다른 수의 유전체 쌍, 예를 들어 64개의 유전체 쌍이 형성될 수 있다. 유전체 쌍의 수 및 각각의 물질 층의 두께는 상이한 적용 요건에 기반하여 결정되며 본 개시의 실시 예에 의해 제한되지 않아야 한다.
일부 실시 예에서, 유전체 스택(600)의 하부 및 기판(200)의 상부 표면 위의 절연 물질 층(300a)은 충분한 두께(예를 들어, 적어도 일부 절연 물질 층보다 두꺼운)를 갖는다. 절연 물질 층(300a)의 두께에 대한 이유는 다음과 같다. 후속 작동에서, 채널 홀은 유전체 스택(600)을 통해 기판(200) 내로 형성될 수 있고, 도핑된 에피택셜 층이 적절한 에피택셜 성장(growth) 방법, 예를 들어, SEG(selective epitaxial growth)에 의해 채널 홀의 하부에 형성될 수 있다. 채널 홀은 절연 물질 및 반도체 물질로 채워져 반도체 채널을 형성할 수 있다. 도핑된 에피텍셜 층이 인접한 희생 물질 층(400)과 접촉하여 반도체 채널과 희생 물질 층(400) 사이에 단락(short circuit)을 야기하는 것을 방지하기 위해, 일부 실시 예에서, 절연 물질 층(300a)은 유전체 스택(600)의 적어도 일부의 절연 물질 층(300)보다 더 큰 두께를 갖는다. 따라서, 에피택셜 층의 상부 표면이 인접한 희생 물질 층(400)보다 낮을 수 있으므로 기판(200)과 희생 물질 층(400) 사이에 콘택트(contact)가 형성되지 않는다.
하드 마스크 층(500)은 유전체 스택 구조(600)의 에칭을 위한 에칭 마스크로서 사용될 수 있는 임의의 적절한 물질을 포함할 수 있다. 예를 들어, 하드 마스크 층(500)은 탄소(carbon), 실리콘 카바이드, 실리콘 질화물 및/또는 질화 규소(silicon nitride)와 산화 규소(silicon oxide)의 복합(composite) 스택 층을 포함할 수 있다. 일부 실시 예에서, 하드 마스크 층(500)은 탄소를 포함한다.
일부 실시 예에서, 포토레지스트 층은 하드 마스크 층(500) 위에 형성될 수 있다. 포토레지스트 층은 패터닝된 포토레지스트 층을 형성하도록 패턴닝될 수 있다. 패터닝된 포토레지스트 층은 유전체 스택(600)의 에칭을 위한 에칭 마스크로서 사용되는 하드 마스크 층(500)에 형성된 개구를 정의(define)하는데 사용될 수 있다. 포토레지스트 층은 임의의 적합한 포토 리소그래피 프로세스를 사용하여 패터닝될 수 있다.
도 8은 기판 위에 패터닝된 포토레지스트 층을 갖는 구조의 평면도(800)를 도시하고, 도 9는 일부 실시 예에 따른 E-E1 방향을 따른 구조의 단면도(900)를 도시한다. 일부 실시 예에서, 도 8 및 도 9에 도시된 구조는 하드 마스크 층(500) 위에 패터닝된 포토레지스트 층(101)을 포함한다. 패터닝된 포토레지스트 층(101)은 하드 마스크 층(500)의 일부를 노출시키는 영역(I)에서 복수의 개구를 포함한다. 복수의 개구는 복수의 제1 개구 및 복수의 제2 개구를 포함한다. 제1 개구(110)는 제2 영역(II)에 인접한 개구를 지칭할 수 있고, 제2 개구(120)는 나머지 개구를 지칭할 수 있다. 일부 실시 예에서, 복수의 개구는 영역(I)에서 어레이로 배열되고, 제1 개구(110)는 어레이의 경계상에 형성되며, 제2 개구(120)는 어레이의 두 경계상의 제1 개구들 사이에 형성된다. 일부 실시 예에서, 제1 개구(110)는 각각 제1 영역(I)과 제2 영역(II) 사이의 하나의 경계에서 2개의 행으로 정렬되고, 제2 개구(120)는 제1 개구(110)에 의해 형성된 2개의 행 사이에서 행으로 정렬된다. 제1 방향(예를 들어, y-축)을 따른 제1 개구(110)의 치수 또는 길이는 D1이고, 제2 방향(예를 들어, x-축)을 따른 제1 개구(110)의 폭(width)의 치수는 D2이며, 제1 방향을 따른 제2 개구(120)의 치수 또는 길이는 D3이고, 제2 방향을 따른 제2 개구(120)의 치수 또는 폭은 D4이다. R1, R2, R3, R4 및 R5는 제1 영역의 경계로부터 제1 행 내지 제5 행을 지칭한다. C1, C2 및 C3은 개구 어레이의 경계로부터 제1 열(column) 내지 제3 열을 지칭한다. 영역(G)(도 8에 원으로 표시됨)은 패터닝된 포토레지스트 층(101)에서 인접한 개구들 사이의 복수의 공간/거리를 도시한다. 제1 개구(110)는 R1에 있을 수 있다. 2개의 인접한 제1 개구(110) 사이의 거리는 약 L0일 수 있다. R2에서 제1 개구(110)와 가장 가까운 인접한 제2 개구(120) 사이의 거리는 약 L1일 수 있다. R2의 제2 개구(120)와 R3의 가장 가까운 인접한 제2 개구(120) 사이의 거리는 약 L2일 수 있다. R3의 제2 개구(120)와 R4의 가장 가까운 인접한 제2 개구(120) 사이의 거리는 약 L3일 수 있다. R4의 제2 개구(120)와 R5의 가장 가까운 인접한 제2 개구(120) 사이의 거리는 약 L4일 수 있다. 두 개구 사이의 거리는 두 개구의 경계 사이의 최단 직접 거리를 지칭한다. 이들 거리(예를 들어, L1-L5)는 후속 제조 작동에서 형성된 2개의 채널 홀 사이의 거리이거나 이를 결정할 수 있다. 설명을 쉽게 하기 위해, 9행의 개구가 도시되고, 각각의 행은 3개의 개구를 가진다.
패터닝된 포토레지스트 층(101)에서의 개구의 치수는 임의의 적절한 패터닝 프로세스에 의해 하드 마스크 층(500)으로 전사되어(transferred) 하드 마스크 층(500)에 후속적으로 형성된 마스크 개구의 치수를 결정할 수 있다. 패턴 전사(pattern transfer)는 후속적으로 형성된 패터닝된 마스크가 실질적으로 패터닝된 포토레지스트 층(101)과 동일한 패턴을 가지도록 할 수 있다. 후속하여 형성된 패터닝된 하드 마스크 층은 유전체 스택(600)을 에칭하기 위한 에칭 마스크로서 사용될 수 있기 때문에, 제1 개구(110) 및 제2 개구(120)는 유전체의 에칭을 결정하거나 에칭에 영향을 줄 수 있다. 설명의 편의를 위해, 하드 마스크 층(500)에 형성된 개구는 마스크 개구라고 지칭된다. 제1 개구를 통한 에칭에 의해 형성된 마스크 개구는 제1 마스크 개구라고 지칭되고, 제2 개구를 통한 에칭에 의해 형성된 마스크 개구가 제2 마스크 개구라고 지칭된다.
전술한 바와 같이, 제1 개구(110)로부터 형성된 채널 홀은 에칭 로딩 효과에 의해 야기되는 언더 에칭에 더 민감할 수 있다. 일부 실시 예에서, 제1 개구(110)로부터 형성된 채널 홀에서 언더 에칭을 완화시키거나(alleviate) 방지하기 위해, 제1 개구(110)의 크기가 제2 개구(120)의 크기보다 크다. 본 개시에서, 용어 "크기"는 방향을 따른 물체의 면적 및/또는 물체의 치수를 지칭할 수 있다. 예를 들어, 제1 개구(110)의 면적은 제2 개구(120)의 면적보다 약 2% 내지 약 8% 더 클 수 있다. 일부 실시 예에서, 제1 개구(110)의 면적은 제2 개구(120)의 면적보다 약 5% 더 크다.
일부 실시 예에서, 제1 개구(110)의 길이(D1)는 폭(D2)보다 크다. 일부 실시 예에서, 제1 개구(110)의 폭(D2)은 제2 개구(120)의 폭(D4)보다 크다. 일부 실시 예에서, 제1 개구(110)의 폭(D2)은 제2 개구(120)의 길이(D3)보다 크다. 치수 배열(dimension arrangement)의 이유는 다음과 같이 설명된다.
제1 개구들(110)로부터 형성된 채널 홀들이 에칭 로딩 효과에 의해 야기되는 언더 에칭에 가장 민감할 수 있기 때문에, 제1 마스크 개구의 크기를 증가시키는 것은 제1 마스크 개구를 통해 에칭된 물질의 양을 증가시킬 수 있고, 기판(200)이 제1 마스크 개구를 통한 에칭으로부터 형성된 채널 홀의 하부에서 노출되도록 할 수 있다. 일부 실시 예에서, 제1 개구(110)의 면적 증가를 가능한 크게 하는 것이 바람직하다. 또한, 후속 제조 작동에서, 희생 층은 절연 층들 사이에 트렌치를 형성하기 위해 제거될 수 있고, 도체 물질이 실질적으로 y-축을 따라, 예를 들어 제1 영역(I)의 경계에서부터 내부 부분으로 트렌치 내로 흐를 수 있으며, 인접한 행들의 개구들 사이의 거리는 y-축을 따라 점차 감소하여 도체 물질의 유동성으로 인해 도체 물질이 트렌치를 더욱 쉽게 채울 수 있게 한다. 본 개시에서, 제1 영역(I)의 내부 부분은 제1 영역(I)과 다른 영역 사이의 경계로부터 떨어진 영역을 지칭한다. 예를 들어, 내부 부분은 영역(I)에서 개구의 기하학적 중심을 포함할 수 있다. 예를 들어, 도체 물질은 R1과 R2 사이의 공간으로부터 트렌치를 채우기 시작할 수 있다. 유동성으로 인해, 도체 물질은 R5를 향해 트렌치를 채울 수 있다. 실질적으로 y-축을 따라 인접한 행들의 개구들 사이의 거리를 점진적으로 감소시키는 것에 의해, 도체가 이들 개구들 사이의 공간으로 흐르는 것이 더 쉬울 수 있다.
그러나 동일한 행(예를 들어, R1)에서 2개의 인접한 제1 개구(110)들과 제1 개구(110) 및 인접한 제2 개구(120) 사이의 거리(L0)는 지나치게 작지 않을 수 있으므로, 도체 물질이 개구 사이의 공간을 완전하고 균일하게 더 채울 수 있다. 따라서, 일 예에서, 제1 개구(110)의 길이(D1)는 제1 개구(110)의 폭(D2)보다 클 수 있고, 제1 개구의 폭(D2)은 제2 개구(120)의 폭(D4)보다 클 수 있으며, 제1 개구(110)의 폭(D2)은 제2 개구(120)의 길이(D3)와 동일하거나 클 수 있으며, y-축을 따라 인접한 개구들 사이의 거리가 L1≥L2≥L3≥L4 등일 수 있다. 일부 실시 예에서, 제1 개구(110)의 폭(D2)은 제2 개구(120)의 길이(D3)보다 크며, L1>L2>L3>L4이다. 일부 실시 예에서, y-축을 따라 인접한 개구들 사이의 거리 차이는 약 2nm 내지 약 3nm일 수 있다. 예를 들어, L1은 L2보다 약 2nm 더 클 수 있다. 일부 실시 예에서, 제1 개구(110)의 폭(D2)과 제2 개구(120)의 폭(D4) 사이의 차이는 약 1nm 내지 약 2nm일 수 있다. 일부 실시 예에서, 제1 개구(110)의 폭(D2)과 제2 개구(120)의 폭(D4) 사이의 차이는 약 1nm 내지 약 2nm일 수 있다.
또한, 에칭 균일성(etching uniformity)을 개선하고 후속하여 형성된 반도체 채널의 전기적 성능을 개선하기 위해, 길이(D1)와 폭(D2)의 차이 및 길이(D3)와 폭(D4)의 차이가 지나치게 크지 않을 수 있으므로, 제1 마스크 개구 및 제2 마스크 개구로부터 후속적으로 형성된 채널 홀의 단면 형상이 원형에 충분히 근접할 수 있다. 일부 실시 예에서, 길이(D1)와 폭(D2) 사이의 차이는 약 2nm 내지 약 3nm일 수 있다. 일부 실시 예에서, 길이(D3) 및 폭(D4)은 실질적으로 동일할 수 있다.
다양한 실시 예에서, 인접한 행들의 개구들 사이의 거리 차이는 동일하거나 상이할 수 있다. 예를 들어, 거리(L1)와 거리(L2)의 차이는 거리(L2)와 거리(L3)의 차이와 동일하거나 상이할 수 있다. 일부 실시 예에서, 거리의 차이는 y-축을 따라 미리 결정된 패턴으로 변할 수 있다. 일부 실시 예에서, 거리의 차이는 y-축을 따라 동일할 수 있다. 거리 차이의 특정 값은 애플리케이션 및 설계에 의존할 수 있고 본 개시의 실시 예에 의해 제한되지 않아야 한다.
일부 실시 예에서, 동일한 행을 따르는 개구의 크기는 에칭 로딩 효과를 추가로 보상하기 위해 변할 수 있다. 일부 실시 예에서, 영역(I)은 둘 이상의 다른 영역(예를 들어, 제2 영역(II))에 인접할 수 있고, 경계상의 개구는 에칭 로딩 효과에 민감할 수 있다. 일부 실시 예에서, 각각의 경계를 따르는 개구의 크기는 경계상에 있지 않은 다른 개구보다 큰 크기를 가질 수 있다. 설명의 편의를 위해, 경계상의 개구는 제1 개구를 포함하는 경계 개구로 지칭될 수 있다. 일부 실시 예에서, 동일한 행 또는 동일한 열의 두 단부(end)에 있는 2개의 개구(예를 들어, 제1 영역(I)과 다른 영역 사이의 경계에 인접한 제1 개구 및 마지막 개구)는 경계 개구일 수 있고, 사이에 있는 개구보다 큰 크기를 가질 수 있다. 이러한 배열의 이유는 에칭 로딩 효과가 어레이의 경계에서 에칭 프로파일에 가장 심각하게 영향을 미친다는 것을 포함할 수 있다. 일 예에서, 경계 개구(110-1)의 길이(D1) 및 폭(D2) 중 적어도 하나는 경계 개구(110-1)와 R1의 다른 단부에서의 다른 경계 개구(110) 사이의 다른 제1 개구(110)의 길이(D1) 및 폭(D2) 중 적어도 하나보다 크다. 다른 예에서, 경계 개구(120-1)의 길이(D3) 및 폭(D4) 중 적어도 하나는, 경계 개구(120-1)와 R2의 다른 단부에서의 다른 경계 개구(120) 사이의 다른 제2 개구(120)의 길이(D3) 및 폭(D4) 중 적어도 하나보다 크다. 이러한 배열은 어레이의 하나 이상의 다른 행에 적용될 수 있다. y-축을 따라 인접한 경계 개구들 사이의 크기 차이는 동일하거나 변할 수 있다. 예를 들어, 길이(D1)와 길이(D3)의 차이는 길이(D2)와 길이(D3)의 차이와 동일하거나 상이할 수 있다. 크기 차이의 특정 값은 애플리케이션 및 설계에 의존할 수 있고, 본 개시의 실시 예에 의해 제한되지 않아야 한다.
일부 실시 예에서, 동일한 행의 개구의 크기는 행의 중심/중간 포인트를 향해 점진적으로 변할 수 있다(예를 들어, 감소). 일부 실시 예에서, 동일한 열의 개구의 크기는 칼럼의 중심/중간 포인트를 향해 점진적으로 변할 수 있다(예를 들어, 감소). 예를 들어, 제1 개구(110-1)의 길이(D1)는 제1 개구(110-2)의 길이(D1)보다 클 수 있고, 제1 개구(110-3)의 길이(D1)는 제1 개구(110-2)의 길이(D1)보다 클 수 있다. 다른 예에서, 제2 개구(120-1)의 폭(D4)은 제2 개구(120-4)의 폭(D4)보다 클 수 있고, 제2 개구(120-6)의 폭(D4)은 제2 개구(120-5)의 폭(D4)보다 클 수 있다. 일부 실시 예에서, 개구(예를 들어, 어레이의 임의의 개구)의 크기는 어레이의 중심(예를 들어, 기하학적 중심)을 향하는 방향을 따라 변할 수 있다(예를 들어, 감소). 예를 들어, 제2 개구(120-2)의 면적은 제2 개구(120-4)의 면적보다 클 수 있고, 제2 개구(120-4)의 면적은 제2 개구(120-7)의 면적보다 클 수 있다. 일부 실시 예에서, 실질적으로 어레이의 중심에서의 개구(예를 들어, 제2 개구(120-7))는 어레이의 다른 개구와 비교하여 가장 작은 치수를 갖는다. 다양한 실시 예에서, 특정 방향을 따른 크기의 변화는 균일하거나 불균일할 수 있다. 일부 실시 예에서, 각각의 행의 개구는 동일한 크기를 갖는다.
일부 실시 예에서, 인접한 행의 개구는 도 8에 도시된 바와 같이 엇갈린 방식으로 배열된다. "엇갈린"이라는 용어는, 예를 들어, x-축을 따라, (N+1)번째 행의 개구들이 N번째 또는 (N+2)번째 행의 개구들 사이의 공간과 실질적으로 정렬되는 것을 지칭하며, 여기서 N은 정수이다. 예를 들어, 제2 개구(120-1)는 x-축을 따라 제1 개구(110-1)와 제1 개구(112) 사이에 배치될 수 있다. 일부 실시 예에서, 개구(예를 들어, 제1 개구(110) 또는 제2 개구(120))와 동일한 인접한 행의 2개의 인접한 개구들 사이의 거리는 동일할 수 있다. 예를 들어, 제2 개구(120-1)와 제1 개구(110-1) 사이의 거리 및 제2 개구(120-1)와 제1 개구(110-2) 사이의 거리는 동일할 수 있으며, 예를 들어 둘 다 L1일 수 있다.
일부 실시 예에서, 행의 수는 홀수 또는 짝수일 수 있다. 어레이가 홀수의 행을 포함하는 경우, 2개의 인접한 행의 개구들 사이의 거리는 중간 행을 향해 감소될 수 있고, 중간 행의 제2 개구(120)와 인접한 행의 인접한 제2 개구(120) 사이의 거리는 동일할 수 있다. 어레이가 짝수의 행을 포함하는 경우, 2개의 인접한 행의 개구들 사이의 거리는 중간 라인(예를 들어, 어레이의 기하학적 중심을 가로지르는 라인)을 향하여 감소될 수 있고, 중간 라인에 가장 가까운 2개의 행에서의 2개의 제2 개구들(120) 사이의 거리는 동일할 수 있다.
어레이의 개구는 임의의 적합한 형상을 가질 수 있다. 예를 들어, 원형, 타원형, 직사각형, 불규칙 등이다. 형상의 특정 선택은 제조 용이성, 후속 형성된 디바이스의 전기적 성능 등과 같은 다양한 팩터에 의해 결정될 수 있다. 일부 실시 예에서, 제1 개구(110)는 타원형 형상을 가질 수 있으며, D1은 장축(major axis)이고 D2는 단축(minor axis)이다. 일부 실시 예에서, 제2 개구(120)는 실질적으로 원형 형상을 가질 수 있으며, D3 및 D4는 제2 개구(120)의 직경이며, D3는 D4와 실질적으로 동일하다.
또한, 패터닝된 포토레지스트 층(101)은 하드 마스크 층(500)을 패터닝하기 위해 에칭 마스크로서 사용될 수 있다. 임의의 적절한 에칭(예를 들어, 하드 마스크 층(500)의 물질에 따라 습식 에칭 및/또는 건식 에칭)이 개구들에 의해 노출된 하드 마스크 층(500)의 부분들을 제거하는 데 사용될 수 있다. 유전체 스택(600)의 일부는 패터닝된 하드 마스크 층에 의해 노출될 수 있고, 패터닝된 포토레지스트 층(101)의 패턴은 패터닝된 하드 마스크 층 상으로 전사될 수 있다. 제1 마스크 개구는 제1 개구(110)로부터 형성될 수 있고, 제2 마스크 개구는 제2 개구(120)로부터 형성될 수 있다. 또한, 패터닝된 포토레지스트 층(101)이 제거될 수 있다.
도 10은 일부 실시 예들에 따라, 하드 마스크 층(500)이 패터닝되고 채널 홀들(450)이 유전체 스택(600) 내에 형성된 후 도 8 및 도 9에 도시된 구조의 단면도(1000)를 도시한다. 도 10에 도시된 구조는, 패터닝된 하드 마스크 층(500')의 패턴에 의해 정의되고 채널 홀들(450)에 대응하는 유전체 스택(600)의 부분들을 제거하기 위해 에칭 마스크로서 사용된 후 패터닝된 하드 마스크 층(500')을 포함한다. 유전체 스택(600')은 이들 부분들의 제거 후의 유전체 스택(600)을 지칭한다. 제1 마스크 개구로부터 형성된 채널 홀은 엘리먼트(450-1)로 표현되고, 제2 마스크 개구로부터 형성된 채널 홀은 엘리먼트(450-2)로 표현된다. 채널 홀(450)을 형성하기 위한 유전체 스택(600)의 에칭은 유전체 스택(600)의 물질에 따라 임의의 적절한 에칭에 의해 획득될 수 있다. 예를 들어, 절연 물질 층(300) 및 희생 물질 층(400)은 동일한 에칭 프로세스를 이용하여 또는 다른 에칭 프로세스를 이용하여 에칭될 수 있으며, 에칭 프로세스(들)는 건식 및/또는 습식 에칭을 포함할 수 있다. 일부 실시 예에서, 채널 홀(450)은 인산(phosphoric acid)을 포함하는 하나의 습식 에칭 프로세스를 사용하여 형성될 수 있다.
도 10에 도시된 바와 같이, 채널 홀들(450-1)의 하부는 기판(200)을 노출시킨다. 일부 실시 예에서, 채널 홀(450-1)은 x-y 평면을 따라 테이퍼진 단면(예를 들어, 상부에서의 치수는 y-축을 따른 하부에서의 치수보다 크다)을 가질 수 있다. 일부 실시 예에서, 하부에서의 채널 홀(450-1)의 치수(D1')는 y-축을 따른 채널 홀(450-2)의 치수(D2')와 실질적으로 동일하다. 일부 실시 예에서, 채널 홀(450-1)의 깊이(H1')는 z-축을 따른 채널 홀(450-2)의 깊이(H2')와 실질적으로 동일하다. 일부 실시 예에서, 채널 홀(450-1)의 종횡비(실질적으로 H1'/D1'와 동일)는 채널 홀(450-2)의 종횡비(H2'/D2'와 동일)와 실질적으로 동일하거나 이보다 낮다.
또한, 도핑된 에피텍셜 층은 예를 들어 SEG 프로세스에 의해 각각의 채널 홀(450)의 하부에 형성될 수 있고, 적절한 절연 물질 및 반도체 물질이 채널 홀(450)을 채우고 반도체 채널을 형성하도록 증착될 수 있다. 일부 실시 예에서, 채널 홀은 채널 홀의 중심에서부터 경계까지 배열된, 유전체 코어, 반도체 채널 층, 메모리 층, 및 유전체 층을 유전체 층을 포함할 수 있다. 각각의 층은 임의의 적합한 물질을 포함할 수 있다. 일부 실시 예에서, 유전체 층은 실리콘 산화물을 포함할 수 있고, 메모리 층은 실리콘 질화물을 포함할 수 있으며, 반도체 채널 층은 실리콘을 포함할 수 있고, 유전체 코어는 실리콘 산화물을 포함할 수 있다.
또한, 유전체 스택(600')은 계단 구조를 형성하기 위해 반복적으로 에칭될 수 있고, 희생 층(400)은 적절한 등방성(isotropic) 에칭 프로세스에 의해 제거될 수 있다. 계단 구조는 z-축을 따라 교대로 적층되는, 복수의 절연 층 및 복수의 희생 층을 포함할 수 있다. 또한, 적합한 도체 물질(예를 들어, 텅스텐, 구리 및/또는 알루미늄)이, 후속하여 형성된 반도체 구조의 게이트 전극(예를 들어, 워드 라인)을 형성하기 위해 인접한 절연 층들 사이에 형성된 트렌치에 증착될 수 있다. 일부 실시 예에서, 도체 물질은 텅스텐을 포함한다. 일부 실시 예에서, 계단 구조는 또한 채널 홀의 형성 전에 형성될 수 있다. 계단 구조 및 채널 홀을 형성하는 순서는 상이한 제조 요건에 의해 결정되어야 하고, 본 개시의 실시 예에 의해 제한되지 않아야 한다.
개시된 방법 및 구조를 적용하는 것에 의해, 채널 홀은 도체 물질의 증착을 위해 충분한 길이, 폭 및/또는 깊이를 가질 수 있다. 채널 홀의 하부는 기판을 노출시키므로, 반도체 채널이 기판과 충분한 전기적 접촉을 가질 수 있다. 에칭 로딩 효과로 인한 언더 에칭이 감소되거나 방지될 수 있다. 또한, 게이트 전극을 형성하는 동안 도체 물질이 트렌치를 더욱 용이하고 개선된 균일도로 채울 수 있도록, 개시된 바와 같이 인접한 채널 홀들 사이의 거리가 배열될 수 있다. 형성된 게이트 전극은 더 높은 균일성을 가질 수 있다. 반도체 디바이스의 전기적 성능이 향상될 수 있다.
본 개시의 실시 예들은 반도체 구조를 형성하기 위한 방법을 추가로 제공한다. 도 11은 일부 실시 예에 따른 반도체 구조의 형성을 위한 예시적인 제조 프로세스 흐름을 도시한다. 도 11에 도시된 작동들은 단지 예시를 위한 것이다. 다양한 실시 예들에서, 도 11의 작동들은 다른 순서로 수행될 수 있거나 변할 수 있다.
작동(1101)에서, 물질 층이 기판 위에 형성되고 하드 마스크 층이 물질 층 위에 형성된다. 기판, 물질 층 및 하드 마스크 층은 각각 임의의 적합한 물질을 포함할 수 있다. 일부 실시 예에서, 기판은 실리콘을 포함하고, 하드 마스크 층은 탄소를 포함한다. 일부 실시 예에서, 물질 층은 복수의 희생 물질 층 및 복수의 절연 물질 층을 교대로 적층하여 포함한다. 일부 실시 예에서, 희생 물질 층은 실리콘 질화물을 포함하고 절연 물질 층은 실리콘 산화물을 포함한다. 기판, 물질 층 및 하드 마스크의 상세한 설명은 도 6 및 도 7의 예시를 참조할 수 있다.
작동(1102)에서, 패터닝된 포토레지스트 층이 하드 마스크 층 위에 형성되어 하드 마스크 층을 패터닝하고, 패터닝된 포토레지스트 층을 에칭 마스크로서 사용하여 패터닝된 마스크 층을 형성한다. 패터닝된 포토레지스트 층의 패턴은 패터닝된 하드 마스크 층으로 전사된다. 패터닝된 포토레지스트 층의 패턴은 어레이를 형성하는 개구를 포함하고, 어레이는 어레이의 경계상에서 더 큰 크기의 개구 및 어레이의 내부에서 더 작은 크기의 개구를 포함한다. 일부 실시 예에서, 패터닝된 포토레지스트 층은 하부 물질 층을 에칭하기 위한 에칭 마스크로서 직접 사용될 수 있다. 예를 들어, 패터닝된 포토레지스트는 충분한 두께를 가질 수 있고, 후속 에칭 프로세스에서 생존하기에 충분한 강성을 갖도록 처리(예를 들어, 소성(baked))될 수 있다.
일부 실시 예에서, 패터닝된 포토레지스트 층은 제1 영역에서 디바이스 홀, 예를 들어 채널 홀을 형성하는데 사용될 수 있다. 제1 영역은 하나 이상의 다른 영역, 예를 들어 제2 영역에 인접할 수 있다. 이후에 디바이스 홀을 형성하는 동안, 기판을 노출시키기 위해 채널 홀을 형성하도록 물질 층이 에칭될 수 있다. 에칭 로딩 효과에 의해 야기되는 언더 에칭을 감소시키거나 방지하기 위해, 어레이의 경계상의 개구는 어레이 내부의 개구보다 더 큰 크기를 가질 수 있다. 어레이의 경계상의 개구(예를 들어, 제1 개구)는 다른 영역에 인접한 개구 및/또는 행/열의 단부에서의 개구를 지칭하고, 어레이 내부의 개구(예를 들어, 제2 개구)는 어레이의 나머지 개구를 지칭한다. 일부 실시 예에서, 개구의 크기는 어레이의 중심(예를 들어, 기하학적 중심)을 향해 점차 감소한다. 일부 실시 예에서, 경계로부터 중심을 가리키는 제1 방향을 따른 제1 개구의 치수는 제1 방향에 수직인 제2 방향을 따른 제1 개구의 치수보다 크다. 일부 실시 예에서, 제1 방향을 따른 제1 개구의 치수는 제1 방향을 따른 제2 개구의 치수보다 크다. 일부 실시 예에서, 인접한 행들의 인접한 개구들 사이의 거리는 제1 방향을 따라 어레이의 중심을 향하여 감소하여 도체 물질이 물질 층을 더욱 용이하고 더욱 균일하게 채울 수 있게 한다. 패터닝된 포토레지스트 층의 패턴은 하드 마스크 층상의 적절한 에칭 프로세스에 의해 패터닝된 마스크 층으로 전사될 수 있다. 제1 마스크 개구는 제1 개구에 기반하여 형성될 수 있고, 제2 마스크 개구는 제2 개구에 기반하여 형성될 수 있다. 패터닝된 마스크 층이 형성된 후에, 패터닝된 포토레지스트 층이 제거될 수 있다. 개구의 상세한 설명은 도 8 및 도 9의 예시를 참조할 수 있다.
작동(1103)에서, 패터닝된 마스크 층은 에칭 층으로서 사용되어 물질 층에 채널 홀을 형성한다. 패터닝된 마스크 층에 의해 노출된 물질 층의 일부를 제거하기 위해 적절한 에칭 프로세스가 수행될 수 있다. 따라서, 채널 홀이 형성될 수 있고 채널 홀의 하부는 기판을 노출시킬 수 있다. 제1 마스크 개구에 기반하여 형성된 제1 채널 홀은 제2 마스크 개구에 기반하여 형성된 제2 채널 홀보다 큰 치수를 가질 수 있다. 일부 실시 예에서, 제1 채널 홀의 하부는 기판을 노출시킬 수 있다. 일부 실시 예에서, 제1 채널 홀의 깊이는 제2 채널 홀의 깊이와 실질적으로 동일할 수 있다. 채널 홀의 구조 및 형성에 대한 세부 사항은 도 10의 예시를 참조할 수 있다.
또한, 도핑된 에피텍셜 층은 예를 들어 SEG 프로세스에 의해 각각의 채널 홀의 하부에 형성될 수 있고, 적절한 절연 물질 및 반도체 물질이 채널 홀을 채우고 반도체 채널을 형성하도록 증착될 수 있다. 일부 실시 예에서, 채널 홀은 채널 홀의 중심에서부터 경계까지 배열된, 유전체 코어, 반도체 채널 층, 메모리 층, 및 유전체 층을 포함할 수 있다. 각각의 층은 임의의 적합한 물질을 포함할 수 있다. 일부 실시 예에서, 유전체 층은 실리콘 산화물을 포함할 수 있고, 메모리 층은 실리콘 질화물을 포함할 수 있으며, 반도체 채널 층은 실리콘을 포함할 수 있고, 유전체 코어는 실리콘 산화물을 포함할 수 있다.
또한, 물질 층은 반복적으로 에칭되어 계단 구조를 형성할 수 있고, 희생 층은 적절한 등방성 에칭 프로세스에 의해 제거될 수 있다. 계단 구조는 기판에 수직인 방향을 따라 교대로 적층되는, 복수의 절연 층 및 복수의 희생 층을 포함할 수 있다. 또한, 적합한 도체 물질(예를 들어, 텅스텐)이, 후속하여 형성된 반도체 구조의 게이트 전극(예를 들어, 워드 라인)을 형성하기 위해 인접한 절연 층들 사이에 형성된 트렌치 내에 증착될 수 있다.
본 개시의 실시 예들은 에칭 프로세스를 사용하여 기판 위의 물질 층에서 디바이스 개구의 크기(예를 들어, 치수)를 결정하는 방법을 추가로 제공한다. 도 12는 일부 실시 예에 따른 방법의 예시적인 흐름도를 도시한다. 도 12에 도시된 작동들은 단지 예시를 위한 것이다. 다양한 실시 예들에서, 도 12의 작동들은 다른 순서로 수행될 수 있거나 변할 수 있다.
작동(1201)에서, 실제 에칭 프로파일이 결정된다. 일부 실시 예에서, 실제 에칭 프로파일은 종래 기술의 에칭 프로파일 또는 개선될 필요가 있는 에칭 프로파일을 포함한다. 예를 들어, 실제 에칭 프로파일은 에칭 로딩 효과로 인해 언더 에칭되고 바람직하지 않게 높은 종횡비를 가질 수 있는 디바이스 개구의 에칭 프로파일을 포함할 수 있다.
작동(1202)에서, 추정된 에칭 프로파일이 결정된다. 일부 실시 예에서, 추정된 에칭 프로파일은 제조 프로세스에 의해 요구되는 원하는 에칭 프로파일을 포함한다. 예를 들어, 추정된 에칭 프로파일은 충분한 폭 및 깊이를 갖는 디바이스 개구, 예를 들어 채널 홀의 하부에서 기판을 노출시키고 바람직하게는 종횡비가 낮은 채널 홀의 에칭 프로파일을 포함할 수 있다.
작동(1203)에서, 에칭 조건이 결정된다. 일부 실시 예에서, 에칭 조건은 에칭 프로세스에 영향을 줄 수 있는 다양한 팩터를 포함한다. 예를 들어, 팩터는 에칭제(etchants), 에칭 유형, 챔버 조건, 에칭되는 물질의 위치, 에칭되는 물질 등을 포함할 수 있다.
작동(1204)에서, 에칭 마스크는 실제 에칭 프로파일, 추정된 에칭 프로파일 및/또는 에칭 조건에 기반하여 결정된다. 일부 실시 예에서, 에칭 마스크는 패터닝된 포토레지스트 층(예를 들어, 초기 에칭 마스크)에 의해 패턴닝될 수 있다. 패터닝된 포토레지스트 층의 패턴은 에칭 마스크 상으로 전사될 수 있다. 패터닝된 포토레지스트의 패턴은 추정된 에칭 프로파일, 에칭 조건 및/또는 추정된 에칭 프로파일에 기반하여 결정될 수 있다.
이 방법을 사용하는 것에 의해, 실제 에칭 프로파일과 추정된 에칭 프로파일 사이의 차이가 결정될 수 있고, 에칭 마스크가 차이를 보상하도록 설계될 수 있으므로, 형성된 디바이스 개구가 원하는 특징, 예를 들어 깊이, 폭, 종횡비 등을 가질 수 있다.
일부 실시 예에서, 복수의 디바이스 개구를 형성하는 방법은 기판의 제1 영역 및 제2 영역 위에 물질 층을 형성하는 단계 - 제1 영역은 제2 영역에 인접함 -, 물질 층 위에 마스크 층을 형성하는 단계 - 마스크 층은 제1 영역 및 제2 영역을 커버함 - 및, 마스크 층 위에 패터닝 층을 형성하는 단계 - 패터닝 층은 제1 영역 및 제2 영역을 커버하고 제1 영역에 대응하는 복수의 개구를 포함함 - 를 포함한다. 복수의 개구는 제1 영역과 제2 영역 사이의 경계에 인접한 제1 개구 및 제1 개구보다 경계에서 멀리 떨어진 제2 개구를 포함한다. 기판의 상부 표면에 평행한 평면을 따라, 제1 개구의 크기는 제2 개구의 크기보다 크다. 상기 방법은 패터닝 층을 사용하여 마스크 층을 패터닝하여 패터닝된 마스크 층을 형성하는 단계 및 패터닝된 마스크 층을 사용하여 물질 층을 패터닝하는 단계를 더 포함한다.
일부 실시 예에서, 반도체 구조는, 기판 - 기판은 제1 영역 및 제1 영역에 인접한 제2 영역을 포함함 - , 제1 영역 및 제2 영역 위의 물질 층, 및 제1 영역에 대응하는 물질 층에서의 복수의 디바이스 개구를 포함한다. 제1 영역과 제2 영역 사이의 경계에 가장 가까운 제1 디바이스 개구의 크기는 제1 디바이스 개구보다 경계에 멀리 떨어진 제2 디바이스 개구의 크기보다 크다. 제1 디바이스 개구의 하부는 기판을 노출시킨다.
일부 실시 예에서, 제조 프로세스에서 디바이스 개구의 크기를 결정하는 방법은, 디바이스 개구의 실제 에칭 프로파일을 결정하는 단계, 디바이스 개구의 추정된 에칭 프로파일을 결정하는 단계, 디바이스 개구의 에칭 조건을 결정하는 단계, 및 실제 에칭 프로파일, 추정된 에칭 프로파일 및 에칭 조건 중 하나 이상에 기반하여 에칭 마스크를 결정하는 단계를 포함한다. 에칭 마스크는 디바이스 개구의 언더 에칭되지 않은(non-under etched) 프로파일을 형성하기 위한 마스크 개구를 포함한다.
특정 실시 예들에 대한 전술한 설명은 본 기술의 기술 내의 지식을 적용하는 것에 의해, 본 개시의 일반적인 개념으로부터 벗어나지 않고 과도한 실험 없이도, 특정 실시 예들과 같은 다양한 애플리케이션들에 대해 다른 사람들이 용이하게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 본질을 충분히 밝힐 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기반하여 개시된 실시 예의 등가물의 의미 및 범위 내에 있도록 의도된다. 여기서의 문구(phraseology) 또는 용어(terminology)는 교시 및 지침에 비추어 당업자에 의해 해석되도록, 설명의 목적을 위한 것이지 제한하려는 것이 아님을 이해해야 한다.
본 개시의 실시 예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
서머리(summery) 및 요약 섹션은 본 발명자(들)에 의해 고려된 바와 같이 본 개시의 하나 이상의 그러나 모든 예시적인 실시 예를 제시할 수 있고, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위(breadth and scope)는 전술한 예시적인 실시 예들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (46)

  1. 복수의 디바이스 개구(opening)를 형성하는 방법으로서,
    기판의 제1 영역, 및 제1 영역의 양측에 있는 제2 영역 위에 물질(material) 층을 형성하는 단계 - 제1 영역은 제2 영역에 인접함 -;
    물질 층 위에 마스크 층을 형성하는 단계 - 마스크 층은 제1 영역 및 제2 영역을 커버함(cover) -;
    마스크 층 위에 패터닝(patterning) 층을 형성하는 단계 - 패터닝 층은 제1 영역 및 제2 영역을 커버하고, 제1 영역에 대응하는 복수의 개구를 포함하며, 복수의 개구는 제1 영역과 제2 영역 사이의 경계에 인접한 복수의 제1 개구, 및 제1 개구보다 상기 경계로부터 멀리 떨어진 하나 이상의 제2 개구를 포함하고, 기판의 상부 표면에 평행한 평면을 따라, 제1 개구의 크기가 제2 개구의 크기보다 큼 -;
    패터닝 층을 사용하여 마스크 층을 패터닝하여 패터닝된(patterned) 마스크 층을 형성하는 단계; 및
    패터닝된 마스크 층을 사용하여 물질 층을 패터닝하는 단계
    를 포함하고,
    상기 복수의 개구 중 하나의 개구의 크기는 개구의 면적(area), 길이 및 폭 중 하나 이상을 포함하고,
    제1 개구 및 제2 개구는, 상기 기판의 상부 표면에 평행하고 상기 제2 영역으로부터 상기 제1 영역을 가리키는(pointing) 제1 방향을 따른 복수의 행과 상기 기판의 상부 표면에 평행하고 상기 제1 방향에 수직인 제2 방향을 따른 복수의 열을 포함하는 어레이를 형성하고,
    상기 복수의 열 중 제1 열에, 제1 개구 및 제2 개구가 둘 다 배치되고,
    상기 제1 열에서, 상기 제1 열의 양 끝단에 제1 개구가 배치되는, 방법.
  2. 제1항에 있어서,
    상기 제1 방향을 따른 제1 개구의 길이가, 상기 제2 방향을 따른 제1 개구의 폭보다 큰, 방법.
  3. 제2항에 있어서,
    상기 제1 방향을 따른 제2 개구의 길이는 상기 제2 방향을 따른 제2 개구의 폭과 동일한, 방법.
  4. 제3항에 있어서,
    상기 제1 방향을 따른 제1 개구의 길이가 상기 제2 방향을 따른 제1 개구의 폭보다 2nm 내지 3nm 만큼 크고,
    상기 제2 방향을 따른 제1 개구의 폭은 상기 제2 방향을 따른 제2 개구의 폭보다 1nm 내지 2nm만큼 크고, .
    상기 제2 방향을 따른 제1 개구의 폭은 상기 제1 방향을 따른 제2 개구의 길이보다 1nm 내지 2nm 만큼 큰, 방법.
  5. 제4항에 있어서,
    상기 제1 개구는 상기 경계에 인접한 제1 행에 있으며, 상기 제2 개구는 상기 제1 방향을 따라 상기 경계로부터 멀리 떨어지고 제1 행에 인접한 적어도 제2 행에 있는, 방법.
  6. 제5항에 있어서,
    상기 복수의 제1 개구는 동일한 크기를 가지며 타원형 형상(oval shape)을 가지고,
    상기 제2 행의 제2 개구들은 동일한 크기를 가지며 원형 형상을 갖는, 방법.
  7. 제5항에 있어서,
    상기 제2 영역 및 상기 제1 영역은 그 사이에 하나 이상의 경계를 추가로 포함하고, 개구의 크기는 각각의 경계로부터 어레이의 내부 부분(inner portion)으로의 방향을 따라 감소하는, 방법.
  8. 제5항에 있어서,
    제1 행의 제1 개구와 제2 행의 인접한 제2 개구 사이의 거리는 제2 행의 제2 개구와 제3 행의 인접한 제2 개구 사이의 거리보다 크고,
    2개의 인접한 행의 2개의 인접한 개구 사이의 거리가 상기 제1 방향을 따라 감소하는, 방법.
  9. 제5항에 있어서,
    상기 어레이의 행은 상기 제1 방향을 따라 엇갈린 구성(staggered configuration)으로 배열되는, 방법.
  10. 제1항에 있어서,
    상기 물질 층에 기반하여 계단 구조(staircase structure)를 형성하는 단계 - 계단 구조는 상기 기판의 상부 표면에 수직인 방향을 따라 교대로 적층되는, 복수의 희생 층 및 복수의 절연 층을 포함함 -;
    상기 복수의 희생 층을 제거하여 인접한 2개의 절연 층 사이에 트렌치(trench)를 형성하는 단계; 및
    상기 제1 영역과 상기 제2 영역 사이의 경계로부터 제1 방향을 따라 어레이의 내부 부분을 향하여 트렌치로 도체 물질을 충전하는 단계 - 상기 제1 방향은 상기 기판의 상부 표면에 평행하고 상기 제2 영역으로부터 상기 제1 영역을 가리키는(pointing) 방향임 -
    를 포함하는, 방법.
  11. 반도체 구조로서,
    제1 영역 및 제1 영역의 양측에 인접한 제2 영역을 포함하는 기판;
    제1 영역과 제2 영역 위의 물질 층; 및
    제1 영역에 대응하는 물질 층에서의 복수의 디바이스 개구
    를 포함하고,
    제1 영역과 제2 영역 사이의 경계에 가장 가까운 복수의 제1 디바이스 개구의 크기는 제1 디바이스 개구보다 경계로부터 멀리 떨어진 하나 이상의 제2 디바이스 개구의 크기보다 크고, 제1 디바이스 개구의 하부(bottom)는 기판을 노출시키고,
    제1 개구 및 제2 개구는, 상기 기판의 상부 표면에 평행하고 상기 제2 영역으로부터 상기 제1 영역을 가리키는(pointing) 제1 방향을 따른 복수의 행과 상기 기판의 상부 표면에 평행하고 상기 제1 방향에 수직인 제2 방향을 따른 복수의 열을 포함하는 어레이를 형성하고,
    상기 복수의 열 중 제1 열에, 제1 개구 및 제2 개구가 둘 다 배치되고,
    상기 제1 열에서, 상기 제1 열의 양 끝단에 제1 개구가 배치되는, 반도체 구조.
  12. 제11항에 있어서,
    상기 제1 방향을 따른 제1 디바이스 개구의 길이가, 상기 제2 방향을 따른 제1 디바이스 개구의 폭보다 큰, 반도체 구조.
  13. 제12항에 있어서,
    상기 제1 방향을 따른 제2 디바이스 개구의 길이는 상기 제2 방향을 따른 제2 디바이스 개구의 폭과 동일한, 반도체 구조.
  14. 제13항에 있어서,
    상기 제1 디바이스 개구는 상기 경계에 인접한 제1 행에 있으며, 상기 제2 디바이스 개구는 제1 방향을 따라 상기 경계로부터 멀리 떨어지고 제1 행에 인접한 적어도 제2 행에 있는, 반도체 구조.
  15. 제14항에 있어서,
    상기 복수의 제1 디바이스 개구는 동일한 크기를 가지며 타원형 형상을 가지고,
    상기 제2 행의 제2 디바이스 개구들은 동일한 크기를 가지며, 원형 형상을 갖는, 반도체 구조.
  16. 제14항에 있어서,
    제1 행의 제1 디바이스 개구와 제2 행의 인접한 제2 디바이스 개구 사이의 거리는 제2 행의 제2 디바이스 개구와 제3 행의 인접한 제2 디바이스 개구 사이의 거리보다 큰, 반도체 구조.
  17. 제11항에 있어서,
    상기 물질 층은 상기 기판의 상부 표면에 수직인 방향을 따라 교대로 적층되는, 복수의 도체 층 및 복수의 절연 층을 포함하는 스택 구조를 포함하고,
    상기 복수의 도체 층은 텅스텐, 알루미늄 및 구리 중 하나 이상을 포함하는, 반도체 구조.
  18. 제조(fabrication) 프로세스에서 디바이스 개구의 크기를 결정하는 방법으로서,
    디바이스 개구의 실제 에칭 프로파일을 결정하는 단계;
    디바이스 개구의 추정된 에칭 프로파일을 결정하는 단계;
    디바이스 개구의 에칭 조건을 결정하는 단계; 및
    실제 에칭 프로파일, 추정된 에칭 프로파일 및 에칭 조건 중 하나 이상에 기반하여 에칭 마스크를 결정하는 단계
    를 포함하고, 상기 에칭 마스크는 디바이스 개구의 비언더 에칭된 프로파일(non-under etched profile)을 형성하기 위한 마스크 개구를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 실제 에칭 프로파일은 제1 종횡비(aspect ratio)를 갖는 디바이스 개구의 언더 에칭된(under etched) 프로파일을 포함하고, 상기 추정된 에칭 프로파일은 제2 종횡비를 갖는 디바이스 개구의 비언더 에칭된 프로파일을 포함하며, 제1 종횡비는 제2 종횡비보다 높고,
    상기 에칭 조건은 에칭제(etchant), 에칭 유형, 챔버 조건, 에칭되는 물질의 위치 및 에칭되는 물질 중 하나 이상을 포함하는, 방법.
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CN106847821B (zh) 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法
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CN107482013B (zh) * 2017-08-28 2018-09-18 长江存储科技有限责任公司 三维存储器及其形成方法
CN107731850B (zh) * 2017-08-31 2019-05-28 长江存储科技有限责任公司 一种高导电性的三维存储器及其形成方法
CN107799414B (zh) * 2017-10-31 2019-01-29 长江存储科技有限责任公司 存储结构的形成方法、存储结构中通孔的形成方法
CN107994027B (zh) * 2017-11-21 2020-09-25 长江存储科技有限责任公司 一种sono刻蚀中负载效应影响的减轻方法
CN107968058B (zh) * 2017-11-23 2020-11-13 长江存储科技有限责任公司 一种深孔刻蚀底部硅衬底形貌的量测表征方法
CN108519725B (zh) * 2018-04-20 2024-01-23 长鑫存储技术有限公司 组合掩膜版、半导体器件及其形成方法
CN109390346B (zh) * 2018-10-12 2022-03-11 长江存储科技有限责任公司 3d存储器件及其制造方法
US10833268B2 (en) 2019-02-27 2020-11-10 International Business Machines Corporation Resistive memory crossbar array with a multilayer hardmask
US11538822B2 (en) * 2019-06-18 2022-12-27 Micron Technology, Inc. Integrated assemblies having metal-containing liners along bottoms of trenches, and methods of forming integrated assemblies
CN110620035B (zh) * 2019-09-06 2022-07-19 长江存储科技有限责任公司 半导体结构、三维存储器件及其制备方法
CN110876279B (zh) * 2019-10-12 2021-03-12 长江存储科技有限责任公司 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法
US11195850B2 (en) * 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
JP2021132187A (ja) * 2020-02-21 2021-09-09 キオクシア株式会社 半導体記憶装置の製造方法
KR20210128627A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2022037583A (ja) 2020-08-25 2022-03-09 キオクシア株式会社 半導体装置およびフォトマスク
US11476271B2 (en) 2020-11-04 2022-10-18 Macronix International Co., Ltd. Memory device and manufacturing method thereof
TWI742911B (zh) * 2020-11-04 2021-10-11 旺宏電子股份有限公司 記憶體裝置及其製造方法
US11849578B2 (en) * 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof
US20230137958A1 (en) * 2021-11-02 2023-05-04 Micron Technology, Inc. Integrated Circuitry, Memory Circuitry Comprising Strings Of Memory Cells, And Method Of Forming Integrated Circuitry

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680611A (zh) 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
US20140264533A1 (en) 2013-03-15 2014-09-18 Micron Technology, Inc. Cell pillar structures and integrated flows
JP2015177053A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置の製造方法
CN105428319A (zh) 2016-01-26 2016-03-23 上海华虹宏力半导体制造有限公司 闪存结构的制造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207553A (ja) * 2002-12-26 2004-07-22 Ｆａｓｌ Ｊａｐａｎ 株式会社 配線パターンの形成方法
JP2005079200A (ja) * 2003-08-28 2005-03-24 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7507661B2 (en) * 2004-08-11 2009-03-24 Spansion Llc Method of forming narrowly spaced flash memory contact openings and lithography masks
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7807578B2 (en) 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
KR101386434B1 (ko) * 2007-11-27 2014-04-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5259552B2 (ja) * 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP2011171698A (ja) * 2010-01-25 2011-09-01 Toshiba Corp 半導体装置の製造方法
KR20120003677A (ko) 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
JP5702177B2 (ja) 2011-02-04 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
US8680697B2 (en) 2011-11-21 2014-03-25 Jasem M. J. Alqanee Roadway bump electricity generation system
KR101884002B1 (ko) * 2012-04-13 2018-08-01 삼성전자주식회사 콘택 구조물 형성 방법
JP5968130B2 (ja) 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
CN103680511B (zh) 2012-09-24 2017-03-01 联想(北京)有限公司 一种滤除噪音的方法、装置和电子设备
CN103681451A (zh) * 2012-09-26 2014-03-26 南亚科技股份有限公司 沟槽结构的制造方法
KR102105067B1 (ko) * 2013-03-15 2020-04-27 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP2014187324A (ja) 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2014187246A (ja) 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
KR102078597B1 (ko) 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
CN103594475B (zh) 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
KR20150089138A (ko) 2014-01-27 2015-08-05 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR20160050536A (ko) * 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법
US9589979B2 (en) 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
JP6290124B2 (ja) 2015-03-12 2018-03-07 東芝メモリ株式会社 半導体記憶装置
US9613896B2 (en) * 2015-03-18 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device with conductive columnar body
CN104701212B (zh) * 2015-03-30 2018-04-06 上海华力微电子有限公司 检测刻蚀负载效应的方法
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US10074665B2 (en) * 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
US9812462B1 (en) * 2016-06-07 2017-11-07 Sandisk Technologies Llc Memory hole size variation in a 3D stacked memory
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9929174B1 (en) * 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US10020363B2 (en) * 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
CN106847821B (zh) 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680611A (zh) 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
US20140264533A1 (en) 2013-03-15 2014-09-18 Micron Technology, Inc. Cell pillar structures and integrated flows
JP2015177053A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置の製造方法
CN105428319A (zh) 2016-01-26 2016-03-23 上海华虹宏力半导体制造有限公司 闪存结构的制造方法

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