TWI658573B - 三維記憶體的開口布局 - Google Patents

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Abstract

本發明揭露了半導體結構及其製作方法的實施例。在一實施例中，形成元件開口的方法包含在基底之第一區域和第二區域上形成材料層，且第一區域鄰近第二區域、在材料層上形成掩模層，且掩模層覆蓋第一區域和第二區域、在掩模層上形成圖案化層，其中圖案化層覆蓋第一區域和第二區域並且在對應於第一區域的部分包含多個開口。該些開口包含鄰近第一區域與第二區域之交界的第一開口以及較第一開口遠離第一區域與第二區域之交界的第二開口。在沿著與基底之頂面平行的平面上，第一開口的尺寸大於第二開口的尺寸。

Description

三維記憶體的開口布局
本揭露概括而言是關於三維(three dimensional,3D)記憶體領域，特別是關於三維記憶體的開口及其製造方法。
半導體記憶體可根據操作特性而區分成揮發性記憶體和非揮發性記憶體。揮發性記憶體儲存的資料在停止電源供應時即遺失。揮發性記憶體包含靜態隨機存取記憶體(static random access memory,SRAM)、動態隨機存取記憶體(dynamic random access memory,DRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory,SDRAM)等。非揮發性記憶體包含唯讀記憶體(read only memory,ROM)、電子可編程唯讀記憶體(electrically programmable read only memory,EPROM)、電子抹除式可複寫唯讀記憶體(electrically erasable programmable read only memory,EEPROM)、快閃記憶體(flash memory)、相變化記憶體(phase change random access memory,PRAM)、磁性記憶體(magnetic random access memory,MRAM)、電阻式記憶體(resistive random access memory,RRAM)以及鐵電記憶體(ferroelectric random access memory,FRAM)等。快閃記憶體由於體積小、功耗低、不易受物理破壞等優點，逐漸成為一種重要的非揮發性記憶體，包含NOR型快閃記憶體和NAND型快閃記憶體。
隨著更高集密度以及儲存量的需求，業界發展出三維(three dimensional,3D)NAND型快閃記憶體。三維NAND型快閃記憶體是基於平面(planar)NAND型快閃記憶體的一種變形，主要特徵在於三維NAND型快閃記憶體的三維結構，藉此可大幅縮減所需的晶片面積，也可降低製造成本。
本揭露公開的實施例提供了三維(3D)記憶體結構及其製造方法。
根據本揭露之一實施例，提供了一種半導體結構的製造方法。在一實施例中，半導體結構的製造方法包含提供一基底，基底在一延伸方向上可包含用來形成通道通孔的一第一區域，以及位於第一區域兩側的第二區域。自第一區域指向第二區域且平行於基底頂面的方向為一第一方向，與第一方向垂直且平行於基底頂面的方向為一第二方向。半導體結構的製造方法還可包含在基底上形成一堆疊結構，堆疊結構可包含複數層第一材料層和複數層第二材料層交替層疊。第一材料層是夾設在兩相鄰第二材料層之間。本揭露之方法還可包含在堆疊結構上形成一光阻層，光阻層可包含複數個圖案化開口，暴露出對應於第一區域的材料層的頂部。該些開口可沿著第一方向及第二方向排列而構成一陣列。在第一方向上鄰近第二區域的圖案化開口可被稱為第一開口，其餘圖案化開口可被稱為第二開口。第一開口的尺寸可大於第二開口的尺寸。就第一開口來說，其沿著第一方向的尺寸可大於其沿著第二方向的尺寸。光阻層可作為蝕刻堆疊結構時的蝕刻掩模，以在堆疊結構中製造出可在底部暴露出基底的通道通孔。
在一些實施例中，第一開口沿著第一方向的尺寸大於第一開口沿著第二方向的尺寸約2奈米至3奈米。
在一些實施例中，第一開口沿著第二方向的尺寸大於第二開口沿著第二方向的尺寸約1奈米至2奈米。
在一些實施例中，沿著一平行於基底頂面的平面，第二開口具有一圓形的截面形狀，第一開口具有橢圓形的截面形狀。在一些實施例中，沿著第二方向，第一開口的尺寸大於第二開口的尺寸。
在一些實施例中，相鄰之圖案化開口沿著第一方向交錯排列。
在一些實施例中，圖案化開口的陣列在第一方向上包含奇數列。在一些實施例中，沿著由第二區域指向第一區域的方向，相鄰之圖案化開口之間的距離漸小，且圖案化開口的陣列的中央列距離其兩側之相鄰列等距。在一些實施例中，圖案化開口的陣列在第一方向上包含偶數列。在一些實施例中，沿著由第二區域指向第一區域的方向，相鄰之圖案化開口之間的距離漸小。
在一些實施例中，沿著由第二區域指向第一區域的方向，兩相鄰之圖案化開口的距離約2奈米至3奈米。
在一些實施例中，該些第一材料層包含氮化矽層，該些第二材料層包含氧化矽層。
在一些實施例中，本揭露之半導體結構的製造方還可包含在基底上形成堆疊結構之後、在形成光阻層之前時，形成一硬掩模層。在一些實施例中，蝕刻堆疊結構包含以光阻層作為蝕刻掩模對硬掩模層進行蝕刻，接著移除蝕刻後的光阻層，並在移除蝕刻後的光阻層後使用硬掩模層對堆疊結構進行蝕刻。
在一些實施例中，硬掩模層包含碳、氮化矽、氧化矽、及/或由氮化矽和氧化矽構成的疊層。
根據本揭露之一實施例，提供了一種半導體結構。在一實施例中，半導體結構包含基底，基底在一延伸方向上可包含用來形成通道通孔的一第一區域，以及位於第一區域兩側的第二區域。自第二區域指向第一區域且平行於基底頂面的方向為一第一方向，與第一方向垂直且平行於基底頂面的方向為一第二方向。本揭露之半導體結構還可包含位於基底上的一堆疊結構，堆疊結構可包含複數層第一材料層和複數層第二材料層交替層疊。第一材料層是夾設在兩相鄰第二材料層之間。本揭露之半導體結構還可包含在堆疊結構上的一光阻層，光阻層可包含複數個圖案化開口，暴露出對應於第一區域的材料層的頂部。該些開口可沿著第一方向以及第二方向排列，構成一陣列。在第一方向上鄰近第二區域的圖案化開口可被稱為第一開口，其餘圖案化開口可被稱為第二開口。第一開口的尺寸可大於第二開口的尺寸。第一開口沿著第一方向的尺寸可大於其沿著第二方向上尺寸。就第一開口來說，其沿著第一方向的尺寸可大於其沿著第二方向的尺寸。光阻層可作為蝕刻堆疊結構時的蝕刻掩模，以在堆疊結構中製造出可在底部暴露出基底的通道通孔。
與習知技術相比，本揭露提供之包含半導體結構及其製造方法的技術方案，具有下列優點。
根據本技術方案，第一開口的尺寸可大於第二開口的尺寸，且第一開口沿著第一方向的尺寸可大於該第二開口沿著第二方向的尺寸。在一方面，第一開口鄰接第二區域，也就是說第一開口是設置在第一區域的邊緣。在半導體結構的製造過程中，蝕刻堆疊結構以形成通道通孔時，於堆疊結構被蝕刻以形成第一開口的區域和被蝕刻以形成第二開口的區域，會有不同的蝕刻負載效應(例如材料的蝕刻量對蝕刻率的影響)。通過實施本揭露提供的技術方案，一些技術問題，例如通道通孔(例如對應於第一開口)的尺寸過小且無法暴露出基底的問題可以被避免或減少，使半導體通道可具有改善的電流特性。另一方面，其他技術問題，例如第一開口與第二開口之間過小的距離也可被避免或減少。在半導體結構的製造過程中，用來製造字元線的溝槽會位於堆疊結構中且介於相鄰半導體通道之間，後續再沉積導電層填入該些溝槽。本揭露提供之技術方案可避免或減少將導體填入介於由第一開口形成的半導體通道和由第二開口形成的半導體通道之間的溝槽的困難度。因此，形成的半導體結構可具有改善的元件效能。
在一些實施例中，圖案化開口的陣列在第一方向上包含奇數列。在一些實施例中，沿著由第二區域指向第一區域的方向，相鄰之圖案化開口之間的距離漸小，且圖案化開口的陣列的中央列距離其兩側之相鄰列等距。在一些實施例中，圖案化開口的陣列在第一方向上包含偶數列。在一些實施例中，沿著由第二區域指向第一區域的一方向，相鄰之圖案化開口之間的距離漸小。在半導體結構的製造過程中，字元線通常是將導體填入溝槽，例如是位於由第一 開口形成的半導體通道和由第二開口形成的半導體通道之間的溝槽來完成。填入溝槽的導體通常具有流動性，可沿著由第二區域指向第一區域的方向填入其他溝槽。因此，通過逐漸縮小相鄰圖案化開口之間的距離，有助於導體由於其流動性而較容易填入溝槽中。因此，形成的半導體結構可具有改善的元件效能。
100、400、800‧‧‧頂視圖
200、700、1000‧‧‧剖面圖
A-A1、B-B'、C-C'、D-D'、E-E1‧‧‧方向
I‧‧‧第一區域
II‧‧‧第二區域
20‧‧‧基底
30‧‧‧氧化矽層
40‧‧‧氮化矽層
60‧‧‧介電堆疊
10‧‧‧圖案化光阻層
50‧‧‧硬掩模層
50'‧‧‧圖案化掩模層
30‧‧‧氧化矽層
40‧‧‧氮化矽層
11‧‧‧第一開口
12‧‧‧第二開口
45、45-1、45-2‧‧‧通道通孔
200‧‧‧基底
600‧‧‧材料層
600、600'‧‧‧介電堆疊
101‧‧‧圖案化光阻層
500‧‧‧硬掩模層
500'‧‧‧圖案化掩模層
300、300a‧‧‧絕緣層
400‧‧‧犧牲層
110-1、110-2、110-3‧‧‧第一開口
120-1、120-2、120-3、120-4、120-5、120-6、120-7‧‧‧第二開口
450、450-1、450-2‧‧‧通道通孔
R1、R2、R3、R4、R5‧‧‧列
C1、C2、C3‧‧‧行
G‧‧‧區域
D1、D3‧‧‧長度
D2、D4‧‧‧寬度
L0、L1、L2、L3、L4‧‧‧距離
1101、1102、1103‧‧‧步驟
1201、1202、1203、1204‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製造及使用本揭露所揭示的內容。
第1圖至第3圖說明一半導體結構的製造方法。
第4圖至第10圖說明根據本揭露之一些實施例之半導體結構的製造方法。
第11圖說明根據本揭露之一些實施例之半導體結構的製造方法流程圖。
第12圖說明根據本揭露之一些實施例之決定在一材料層中的元件開口尺寸的方法流程圖。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示 範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。此外，術語“基於”可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。該 裝置可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製程，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接點、互連線及/或通孔)以及一個或多個介電層。
本文所使用的術語「名義上(nominal)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化(例如，該數值的±10%、±20%或± 30%)。
本文使用的術語「3D記憶元件」是指在水平方向放置的基底上具有垂直方向串聯的記憶體單元的電晶體(在本文中稱為「記憶體串」，例如NAND串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如這裡所使用的術語「垂直」是指垂直於基底的水平表面。
本文所使用的術語「對應於」是指兩物件的水平投影至少在一區域上重疊。例如，提供一基底，該基底包含一區域，位於該基底上並覆蓋該區域的一層，可被稱為「對應於」該區域，其中該區域的水平投影與該層的水平投影會互相重疊。因此，形成在該層中的圖案(例如開口)也可被稱為「對應於」該區域。在一些實施例中，該層的水平投影覆蓋住該區域的水平投影。在一些實施例中，該基底的頂面是名義上水平的。
接下來說明習知技術的一些問題。請參考第1圖至第3圖，說明一習知半導體結構的部分製程。第1圖為半導體結構的頂視圖100，第2圖和第3圖為半導體結構沿著第1圖中A-A1方向的剖面圖200。如第1圖和第2圖所示，半導體結構包含一基底20、位於基底20上的一堆疊結構60、位於堆疊結構60上的一硬掩模層50、以及位於硬遮罩層50上的一圖案化光阻層10。半導體結構在一延伸方向(例如y軸方向)上包含第一區域I以及第二區域II分別位於第一區域I的相對兩側。平行於基底20頂面且自第一區域I指向第二區域II的方向(例如沿著y軸方向)為第一方向，平行於基底20頂面且與第一方向垂直的方向(例如沿著x軸方向)為第二方向。
堆疊結構60可以是一介電堆疊。例如，堆疊結構60可包含複數層氧化矽層30與複數層氮化矽層40交替層疊。每一氮化矽層40是夾設在兩相鄰氧化矽層30之間。硬掩模層50材料包含介電材料，例如氮化矽，並且覆蓋第一區域I和第二區域II。圖案化光阻層10位於硬掩模層50上，包含複數個開口，以暴露出硬掩模層50對應於第一區域I的部分。該些開口沿著第一方向和第二方向排列，構一陣列。如第1圖和第2圖所示，該些複數個開口中，在第一方向上鄰近第二區域II的開口為第一開口11，其餘開口為第二開口12。
各第一開口11在第一方向上和第二方向上的尺寸均與第二開口12相同。具體的說，各第一開口11與各第二開口12在x-y平面上為圓形。沿著第一方向時，相鄰列的開口是交錯排列，且相鄰之開口之間的距離相等。例如，參考第1圖，S1=S2=S3=S4。後續，以一圖案化光阻層10(繪示於第3圖)為蝕刻掩模對硬掩模層50進行蝕刻，以在硬掩模層50中形成開口(例如第一開口11和第二開口12)。圖案化硬掩模層50後，移除圖案化光阻層10。
第3圖說明半導體結構於圖案化硬掩模層50後再以圖案化硬掩模層50’為蝕刻掩模對堆疊結構60進行蝕刻後的剖面圖。如第3圖所示，在堆疊結構60中通過蝕刻堆疊結構60而形成複數個通道通孔45。通道通孔45-1是指通過第一開口11蝕刻而形成在第一區域I邊緣的元件開口，通道通孔45-2是指其餘通過第二開口12蝕刻而形成的元件開口。
如第3圖所示，在製造過程中圖案化硬掩模層50時，圖案化硬掩模層50’遠離第一區域I邊緣的部分相較於圖案化硬掩模層50’接近第一區域I邊緣的部分會具有較高的蝕刻率，導致通過第一開口11形成的掩模開口相較於通過第二 開口12蝕刻形成的掩模開口會具有較高的深寬比(開口深度與開口寬度的比值)。因此，後續以圖案化硬掩模層50’蝕刻堆疊結構60時，於堆疊結構60對應於第一開口11的部分和堆疊結構60對應於第二開口12的部分，會有不同的蝕刻負載效應，使得堆疊結構60對應於第一開口11的部分相較於堆疊結構60對應於對應於第二開口12的部分會具有較低的蝕刻率，導致通道通孔45-1相較於通道通孔45-2具有較小的深度和寬度。此外，通道通孔45-1還可能有蝕刻不足的問題，使通道通孔45-1較可能無法暴露出基底20。因此，後續形成在該通道通孔45-1中的半導體通道無法與基底20電連接，導致電流無法通過半導體通道(未圖示)流至基底，造成半導體結構電性異常。
後續，移除夾設在相鄰氧化矽層30之間的氮化矽層40，以在堆疊結構60中形成多個用來製作位元線的溝槽，各溝槽中介於通道通孔45之間的氮化矽也會被移除。接著，在該些溝槽中填入導電材料例如鎢，以形成字元線。具體的說，鎢會填入溝槽於通道通孔45-1和通道通孔45-2之間的間隙(如第1圖區域B)。由於鎢的流動性，其會往第一區域I內部填充(例如沿著自第二區域II指向第一區域I的方向)，以填入溝槽其他部分的間隙。由於相鄰列開口之間的距離相等，造成將導電材料例如鎢沿著大致上由第二區域II指向第一區域I的方向填入通道通孔45-1和45-2之間的間隙時的困難。
有鑑於上述習知技術的問題，本揭露提供了一種半導體結構及其製造方法。根據本揭露的方法，位於易受蝕刻負載效應影響的區域的元件開口(例如任何形成在半導體結構中的開口，包含通道通孔)可以是通過具有較大尺寸的光阻開口形成，以補償蝕刻負載效應的影響，避免發生蝕刻不足情況。用來形成元件開口的光阻開口的尺寸還可根據其距離易受蝕刻負載效應影響的區域的 距離而逐漸變化，例如距離越遠則尺寸越小。舉例來說，位於受蝕刻負載效應影響最大的區域的光阻開口，可具有最大的尺寸，而位於受蝕刻負載效應影響最小的區域的光阻開口，可具有最小的尺寸。光阻開口尺寸的調整可沿著需要的方向調整以與半導體結構的布局相容，因此不會影響到半導體結構的整體布局(例如部件數量以及部件之間的相對位置)，也不須改變光阻開口的數量。另一方面，光阻開口的尺寸也可根據導體填入溝槽的流動方向來調整，因而改變相鄰光阻開口/元件開口之間的距離(例如變小)，使導體可較容易填入元件開口之間。可根據預期的元件開口尺寸，計算出可補償蝕刻負載效應並改善導體填充的光阻開口的尺寸，因而製造出較符合預期的元件開口，改善半導體結構的電性效能。
為了便於描述，以下本揭露之實施例是以製造三維(3D)記憶體的通道通孔進行說明。應可理解，在其他實施例中，本揭露公開的結構及方法也可用來製造其他半導體元件/結構的元件通孔。元件通孔(包含通道通孔)的形成過程中很可能受到蝕刻負載效應的影響而造成缺陷。本揭露提供的方法及結構可補償蝕刻負載效應造成的影響，降低元件通孔發生缺陷的機會，獲得出具有較佳電性及效能的半導體元件/結構。第4圖至第10圖為根據本揭露一些實施例之三維(3D)記憶體於不同製程階段時的部分完成示意圖。本文圖示以說明為目的，描述的結構並不必然按比例繪製。
請參考第4圖和第5圖。第4圖說明一些實施例之一基底200的頂視圖400，第5圖為基底200沿著第4圖中C-C’方向的剖面圖。在製程之初，可提供一基底200。基底200可包含用來製造元件/結構的區域，以及鄰近該元件/結構區域的另一區域。圖中x-y平面(例如是水平面)名義上平行於基底200的頂面。為了便 於描述，如第4圖所示，可將基底200的頂面區分成一第一區域I和兩第二區域II。第二區域II可位於第一區域I的一或多邊。在本揭露中，第二區域II沿著y軸方向設置在第一區域在的兩邊僅為說明為目的，在其他實施例中，第二區域II可完全包圍或部分包圍第一區域I。第二區域II可包含任何具有不同於第一區域I的開口設置(例如不同開口密度)的區域。自第二區域II指向第一區域I的方向(例如y軸)為第一方向，與第一方向垂直的方向(例如x軸)為第二方向。
基底200可包含任何適合的材料。例如，基底200可包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)、砷化鎵銦(InGaAs)、矽玻璃(glass)、氮化鎵(GaN)，及/或其他適合的三-五族化合物，但不限於此。基底200也可包含絕緣上覆矽及/或絕緣上覆鍺。在一些實施例中，基底200可包含適合的埋藏層(例如功能性或輔助性層)。在一些實施例中，基底200包含矽。
請參考第6圖和第7圖。第6圖說明一些實施例之包含基底200以及位於基底上之一硬掩模層500的結構的頂視圖，第7圖為該結構沿著第6圖中D-D’方向的剖面圖700。在一些實施例中，第6圖和第7圖所示結構包含基底200、位於基底200上的一材料層600，以及位於材料層600上的一硬掩模層500。在一些實施例中，材料層600和硬掩模層500覆蓋住基底200。在一些實施例中，材料層600包含一介電堆疊。
在一些實施例中，介電堆疊600包含複數層第一材料層和複數層第二材料層交替層疊。一第一材料層會被夾設在兩相鄰第二材料層之間，反之亦然。第一材料層與第二材料層可包含不同材料。在一些實施例中，第一材料層包含 一犧牲層400，第二材料層包含一絕緣層300。在一些實施例中，各犧牲層400與其下方相鄰之一絕緣層300共同構成一介電層對。後續製程中，會以逐漸增量(例如逐對增量)的方式蝕刻該些介電層對，以形成一階梯結構。各介電層對會被蝕刻至不同的長度而形成階梯結構中的一階。一階可包含一犧牲層400以及一絕緣層300。例如，階梯結構的該些階在沿著垂直於基底200頂面且遠離基底200頂面的方向(例如垂直於x-y平面的方向，或z軸)具有遞減的長度。在本揭露中，階梯結構是指一組表面，其中包含至少兩水平(例如平行於x-y平面)表面以及至少兩垂直(例如沿著z軸)表面，且各該水平表面的一端與一往上延伸的垂直表面接合，另一端與另一往下延伸的垂直表面接合。「一階」或「一梯」是指一組接合表面在高度上的一垂直位移。
在一些實施例中，犧牲層400包含氮化矽，絕緣層300包含氧化矽。在一些實施例中，犧牲層400會在後續製程中被移除然後被適合的導電層取代，例如鎢(W)、鋁(Al)及/或銅(Cu)。導電層後續會形成該三維記憶體的閘極電擊(例如字元線)。在一些實施例中，導電層包含鎢(W)。本揭露僅繪示7對介電層對是以便於描述為目的，並不以限制為目的。在提他實施例中，可根據需求調整介電層對的數量，例如包含64對介電層對，也可調整各層的厚度。
在一些實施例中，介電堆疊600中最底層之位於基底200頂面上方的絕緣層300a具有一足夠厚度(例如大於至少部分他層絕緣層300的厚度)，理由說明如下。後續製程中，會形成多個貫穿介電堆疊600並延伸至基底200中的通道通孔，然後通過適合的磊晶成長製程，例如一選擇性磊晶成長製程(selective epitaxial growth,SEG)，在各通道通孔的底部形成一含摻雜磊晶層(未圖示)。接著，在通道通孔填入絕緣材料(未圖示)和半導體材料(未圖示)，以形成半導體通 道區。為了避免含摻雜磊晶層接觸到鄰近的犧牲層400，造成半導體通道與犧牲層400之間的短路，在一些實施例中，絕緣層300a具有較介電堆疊600的至少部分其他絕緣層300厚的厚度。藉此，可確保含摻雜磊晶層(未圖示)的頂面低於鄰近的犧牲層400，並且基底200到犧牲層400之間沒有接觸。
硬掩模層500可包含任何適合作為蝕刻介電堆疊600時的蝕刻掩模的材料。例如，硬掩模層500可包含碳(C)、碳化矽(SiC)、氮化矽(SiN)及/或由氮化矽和氧化矽(SiO2)構成的複合材料疊層。在一些實施例中，硬掩模層500包含碳。
在一些實施例中，可在硬掩模層500上形成一光阻層。該光阻層可被圖案化，形成一圖案化光阻層。該圖案化光阻層可用來定義形成在硬掩模層500(作為蝕刻介電堆疊600時的蝕刻掩模)中的開口。可選擇任何適合的微影製程來圖案化光阻層。
請參考第8圖和第9圖。第8圖說明一些實施例之包含基底200以及位於基底200上之一圖案化光阻層101的結構的頂視圖800，第9圖為該結構沿著第8圖中E-E1方向的剖面圖700。在一些實施例中，如第8圖和第9圖所示結構包含位於硬掩模層500上的一圖案化光阻層101。圖案化光阻層101對應於第一區域I的部份包含多個開口，暴露出部分硬掩模層500。該些開口包含複數個第一開口110以及複數個第二開口120。第一開口110是指鄰近第二區域II的開口，而第二開口120是指非第一開口110的其餘開口。在一些實施例中，該些開口排列成對應於第一區域I的一陣列，其中該些第一開口110排列排列在該陣列的邊緣上，而該些第二開口120則設置在位於該陣列兩邊緣的第一開口110之間。在一些實施例中，該些第一開口110對齊排成兩列，分別位在第一區域I與第二區域II的一交 界，而該些第二開口120則在該兩列第一開口110之間對齊排成多列。第一開口110沿著第一方向(例如y軸)具有一長度D1，沿著第二方向(例如x軸)具有一寬度D2。各第二開口120沿著第一方向(例如y軸)具有一長度D3，沿著第二方向(例如x軸)具有一寬度D4。為了便於說明，第8圖標示出R1、R2、R3、R4和R5代表自第一區域I邊緣往第一區域I內部的第一列至第五列開口。C1、C2和C3代表自該陣列一邊緣的第一行至第三行。第8圖中區域G內標示出圖案化光阻層101之相鄰開口之間的距離。第一開口110可位於列R1。相鄰第一開口110之間相隔一距離L0。第一開口110與最接近的列R2的第二開口120之間相隔一距離L1，列R2的第二開口120與最接近的列R3的第二開口120之間相隔一距離L2，列R3的第二開口120與最接近的列R4的第二開口120之間相隔一距離L3，列R4的第二開口120與最接近的列R5的第二開口120之間相隔一距離L4。兩開口之間的距離是指自兩開口的邊緣之間的最短直線距離。該些距離(例如L1至L5)決定了後續形成的各通道通孔之間的距離。為了簡化圖示，第8圖中僅繪示出包含9列、各列包含三個開口的陣列。
可利用適合的圖案轉移方法，將圖案化光阻層110的開口尺寸轉移至硬掩模層500中，以決定硬掩模層500的硬掩模開口尺寸。上述的圖案轉移可使圖案化硬掩模層具有與圖案化光阻層110大致相同的圖案。由於圖案化硬掩模層是作為蝕刻介電堆疊600蝕刻掩模，因此第一開口110以及第二開口120可決定或影響介電堆疊600的蝕刻結果。為了便於說明，將通過第一開口110蝕刻而形成的掩模開口定義為第一掩模開口，將通過第二開口120蝕刻而形成的掩模開口定義為第二掩模開口。
如前所述，由於蝕刻負載效應的影響，通過第一開口110蝕刻形成的 通道通孔容易發生蝕刻不足的問題。在一些實施例中，可通過使第一開口110的尺寸大於第二開口120的尺寸，避免通過第一開口110蝕刻形成的通道通孔發生蝕刻不足的問題。本揭露中，術語「尺寸」是指一物件的面積及/或其沿著一方向的尺寸。例如，第一開口110的面積可大於第二開口120的面積約2%至8%。在一些實施例中，第一開口110的面積可大於第二開口120的面積約5%。
在一些實施例中，第一開口110的長度D1大於其寬度D2。在一些實施例中，第一開口110的寬度D2大於第二開口120的寬度D4。在一些實施例中，第一開口110的寬度大於第二開口120的長度D3。理由詳述如下。
如前所述，由於蝕刻負載效應的影響，通過第一開口110蝕刻形成的通道通孔容易發生蝕刻不足的問題。通過提高第一掩模開口的尺寸，可使更多材料通過第一掩模開口被蝕刻，確保通道通孔可往下延伸至暴露基底200。在一些實施例中，可使第一開口110的面積盡量增大。另一方面，由於在後續製程中，會移除犧牲層400以形成溝槽，然後在溝槽內填入導電材料沿著y軸方向(例如自第一區域I邊緣往第一區域I內部)，可使相鄰列開口之間的距離沿著y軸方向往第一區域I的內部縮減，使導電材料較容易通過其流動性而填入溝槽。本揭露中，第一區域I的內部是指第一區域I內遠離第一區域I與其他區域的交界的區域。例如，第一區域I的內部可包含第一區域I內的開口的幾何中心。例如，導電材料可自列R1和列R2之間的間隙開始填入溝槽，再利用其流動性而往列R5的方向填充溝槽。通過使相鄰列開口之間的距離大致上沿著y軸方向逐漸縮減，可使導電材料較容易填入該些開口之間的間隙。
然而，同列(例如列R1)之第一開口110之間的距離L0以及第一開口 110和鄰近的第二開口120之間的距離不能過小，使得導電材料能較均勻且完全填入開口之間的間隙。因此，在一實施例中，第一開口110之長度D1可大於第一開口之寬度D2，然後第一開口之寬度D2可大於第二開口120之寬度D4，第一開口之寬度D2可等於或大於第二開口120之長度D3，並且在y軸方向上相鄰列開口之間的距離可以是L1L2L3L4，依此類推。在一些實施例中，第一開口的寬度D2大於第二開口120的長度D3，且L1>L2>L3>L4。在一些實施例中，在y軸方向上相鄰列開口之間的距離可以是以約2奈米(nm)至3奈米(nm)的變量往第一區域I內部逐漸縮減。例如，距離L1大於距離L2約2nm。在一些實施例中，第一開口110的寬度D2大於第二開口120的寬度D4約1奈米至2奈米。在一些實施例中，第一開口的寬度D2大於第二開口120的長度D3約1奈米至2奈米。
進一步的，為了改善蝕刻均勻性以及確保後續形成的半導體通道的電性，第一開口110的長度D1以及寬度D2之間的差異以及第二開口110的長度D3以及寬度D4之間的差異不宜過大，使分別通過第一掩模開口以及通過第二掩模開口形成的通道通孔均具有接近圓形的截面形狀。在一些實施例中，第一開口110之長度D1可大於第一開口之寬度D2約2奈米至3奈米。在一些實施例中，第二開口120具有大致上相同的長度D3與寬度D4。
在一些實施例中，相鄰列開口之間的距離差可以是相等或不等。例如，距離L1和距離L2之間的差異與距離L2和距離L3之間的差異可以是相等或不等。在一些實施例中，相鄰列開口之間的距離差可以在沿著y軸方向上是一定值。應可理解實務上相鄰列開口之間的距離的變化可根據實際需求決定，並不以本揭露之實施例為限。
在一些實施例中，為了補償更多蝕刻負載效應，同列之開口可具有不同的尺寸。在一些實施例中，第一區域I可鄰接兩個或兩個以上的其他區域(例如第二區域II)，且位於第一區邊緣(或者是與其他區域的交界)的開口較容易受到蝕刻負載效應的影響。在一些實施例中，可使該些沿著交界的開口相較於其他非位於交界的開口，具有較大的尺寸。為了便於描述，以下將該些位於交界的開口稱為交界開口，包含前文所述之第一開口110。在一些實施例中，位於同一列或同一行兩端的開口(即第一個和最後一個分別鄰近於第一區域I和其他區域的交界的開口)為交界開口，其具有大於其他介於兩端之間的開口的尺寸。如此設置的原因包含陣列邊緣的蝕刻輪廓受到最多蝕刻負載效應的影響。在一實施例中，例如，邊界開口110-1的長度D1和寬度D2其中至少一者會大於介於邊界開口110-1與位於列R1之另一邊界開口110之間的其他第一開口110的長度D1和寬度D2其中至少一者。類似的，邊界開口120-1的長度D3和寬度D4其中至少一者會大於介於邊界開口120-1與位於列R2之另一邊界開口120之間的其他第二開口120的長度D3和寬度D4其中至少一者。上述設置方式可應用到其他列或行上。在y軸方向上相鄰之交界開口的尺寸差異可相同或不同，例如，長度D1與長度D3之差異與寬度D2與寬度D4之差異可相同或不同。應可理解實務上尺寸的差異可根據實際需求決定，並不以本揭露之實施例為限。
在一些實施例中，同列之開口的尺寸可自該列兩端往該列中央變化(例如漸減)。在一些實施例中，同行之開口的尺寸可自該行兩端往該行中央變化(例如漸減)。例如，第一開口110-1的長度D1可大於第一開口110-2的長度D1，第一開口110-3的長度D1可大於第一開口110-2的長度D1。在另一實施例中，第二開口120-1的寬度D4可大於第二開口120-4的寬度D4，第二開口120-6的寬度D4可大於第二開口120-5的寬度D4。在一些實施例中，該些開口(例如陣列的任何開口) 的尺寸是沿著一方向往該陣列中心(例如幾何中心)變化。例如，第二開口120-2的面積可大於第二開口120-4的尺寸，且第二開口120-4的尺寸再大於第二開口120-7的尺寸。在一些實施例中，該陣列之所有開口中，位於陣列中心的開口(例如第二開口120-7)會具有最小的尺寸。在不同實施例中，開口沿著一方向的尺寸變化可以是等量或不等量的。在一些實施例中，同列之開口會具有相同的尺寸。
在一些實施例中，如第8圖所示，相鄰列之開口在第一方向上是交錯設置。術語「交錯」是指，例如沿著x軸方向，第N+1列(N為整數)的開口大致上與第N列或第N+2列之開口之間的間隙對齊。例如，第二開口120-1與沿著x軸排列之兩相鄰第一開口110-1和110-2之間的間隙對齊。在一些實施例中，一開口(例如第一開口110或第二開口120)與一相鄰列之兩相鄰開口等距。例如，第二開口120-1與第一開口110-1之間的距離和第二開口120-1與第一開口110-2之間的距離相等，例如均是L1。
在一些實施例中，陣列可包含奇數列或偶數列。當陣列包含奇數列時，兩相鄰列之開口之間的距離可自陣列邊緣往陣列中央列遞減，且中央列之第二開口120至相鄰列之相鄰第二開口120之間的距離相等。當陣列包含偶數列時，兩相鄰列之開口之間的距離可自陣列邊緣往陣列一中線(通過陣列之幾何中心的線)遞減，且最接近該中線的兩列中的第二開口120之間的距離相等。
陣列之開口可具有適合的形狀，例如是圓形，橢圓形、矩形、不規則形等。該些開口形狀的選擇可根據不同的參數來決定，例如製程困難度、後續製得之元件的電性表現等。在一些實施例中，第一開口110可具有一橢圓形的形狀，其長度D1為長軸、寬度D2為短軸。在一些實施例中，第二開口120可具 有一大致上是圓形的形狀，其長度D3和寬度D4大致上相等，同為第二開口120的直徑。
進一步的，圖案化光阻層101可在圖案化硬掩模層500的過程中作為蝕刻掩模。可用任何適合的蝕刻方法(例如根據硬掩模層500的材質選擇的濕蝕刻及/或乾蝕刻)來移除硬掩模層500自圖案化光阻層101的該些開口暴露出來的部分。圖案化光阻層101的圖案可被轉移至硬掩模層上，使部分介電堆疊600可自圖案化硬掩模層暴露出來。圖案化硬掩模層的第一掩模開口可以是通過第一開口110形成，第二掩模開口可以是通過第二開口120形成。後續，可移除圖案化光阻層101。
請參考第10圖。第10圖說明一些實施例中，如第8圖和第9圖所示結構在硬掩模層500被圖案化後且在介電堆疊600中形成通道通孔450的剖面圖1000。第10圖所示結構包含圖案化掩模層在作為蝕刻掩模以移除介電堆疊600之由圖案化掩模層定義且對應於通道通孔450的部分後的圖案化掩模層500’。第10圖所示介電堆疊600’為移除上述由圖案化掩模層定義且對應於通道通孔450的部分後的介電堆疊600。第10圖中，通過第一掩模開口形成的通道通孔標示為通道通孔450-1，通過第二掩模開口形成的通道通孔標示為通道通孔450-2。可根據介電堆疊600的材質選擇適合的蝕刻製程來蝕刻介電堆疊600形成通道通孔450。例如，可用相同或不同的蝕刻製程來蝕刻介電堆疊600中的犧牲層400和絕緣層300。蝕刻製程可包含乾蝕刻製程及/或濕蝕刻製程。在一些實施例中，該些通道通孔450可通過包含磷酸之一濕蝕刻製程形成。
如第10圖所示，基底200可自通道通孔450-1的底部暴露出來。在一 些實施例中，通道通孔450-1在沿著y-z平面上可具有一傾斜的剖面形狀(例如，沿著y軸時，開口頂部的尺寸大於開口底部的尺寸)。在一些實施例中，沿著y軸時，通道通孔450-1底部的尺寸D1’大致上等於通道通孔450-2底部的尺寸D2’。在一些實施例中，沿著z軸時，通道通孔450-1的深度H1’大致上等於通道通孔450-2的深度H2’。在一些實施例中，通道通孔450-1的深寬比(大致上等於H1’/D1’)大致上等於或小於通道通孔450-2的深寬比(大致上等於H2’/D2’)。
後續，可利用例如選擇性磊晶成長(selective epitaxial growth,SEG)製程在各通道通孔450的底部形成一含摻雜磊晶層，然後沉積適合的絕緣材料和半導體材料填入該些通道通孔450中，形成半導體通道。在一些實施例中，各通道通孔內自通道通孔的中央往邊緣方向依序可包含一介質芯、一半導體通道層、一記憶層以及一絕緣層。可根據需求選擇適合的材料形成上述各層。在一些實施例中，絕緣層可包含氧化矽，記憶層可包含氮化矽，半導體通道層可包含矽，而介質芯可包含氧化矽。
進一步的，可對介電堆疊600’進行重覆蝕刻，以形成一階梯結構。階梯結構可包含沿著z軸方向交替層疊的複數層犧牲層以及複數層絕緣層。進一步的，可通過適合的非等向性蝕刻製程來移除犧牲層，因而形成多個各夾設在相鄰絕緣層之間的溝槽。可沉積適合的導電材料(例如鎢(W)、銅(Cu)及/或鋁(Al))填入該些溝槽，以形成後續完成的半導體結構的閘極電極(例如字元線)。在一些實施例中，導電材料包含鎢(W)。在一些實施例中，階梯結構可以是在形成通道通孔之前就形成。形成通道通孔與形成階梯結構的順序可根據不同製程需求決定，不以本揭露之實施例為限。
通過實施本揭露提供之方法與結構，形成的通道通孔可具有足夠的長度、寬度及/或深度，有利於導電材料的沉積。通道通孔的底部可暴露出基底，使後續形成的半導體通道與基底之間具有良好的電性接觸。由於蝕刻負載效應導致的蝕刻不足問題可被減少或避免。另一方面，通過如前文所述之方式調整通相鄰道通孔之間的距離，可在形成閘極電極的過程中使導電材料較容易且均勻地填入溝槽。半導體元件/結構可具有改善的電性效能。
本揭露之實施例還提供了一種形成半導體結構的方法。第11圖為根據一些實施例之形成半導體結構的方法的流程圖。第11圖所示步驟以便於說明為目的。在其他實施例中，可調整及/或修改第11圖所示步驟的順序或內容。
請參考第11圖。首先，進行步驟1101，在一基底上形成一材料層，然後在材料層上形成一硬掩模層。基底、材料層以及硬掩模層可各包含適合的材料。在一些實施例中，基底包含矽，硬掩模層包含碳。在一些實施例中，設材料層包含複數層犧牲層以及複數層絕緣層交替層疊。在一些實施例中，犧牲層包含氮化矽，絕緣層包含氧化矽。其他細節可參考前文第6圖和第7圖的說明。
接著，進行步驟1102，在硬掩模層上形成一圖案化光阻層，並利用圖案化光阻層作為蝕刻掩模，將硬掩模層圖案化成一圖案化硬掩模層。圖案化光阻層的圖案被轉移至圖案化硬掩模層上。圖案化光阻層的圖案包含多個開口，排列成一陣列，其中位於陣列邊緣的開口具有較大尺寸，位於陣列內部的開口具有較小尺寸。在一些實施例中，可直接以圖案化光阻層為蝕刻掩模對其下方的材料層進行蝕刻。例如，可形成具有足夠厚度的圖案化光阻層，也可對圖案化光阻層進行加工(例如烘烤)使其具備足夠的硬度，以能在後續蝕刻製程中 留存下來。
在一些實施例中，圖案化光阻層可用來在一第一區域中形成元件開口(例如通道通孔)。第一區域可鄰接一或多個其他區域，例如第二區域。在接下來形成元件開口的過程中，材料層會被蝕刻以於材料層中形成暴露出部分基底的通道通孔。為了減少或避免由於蝕刻負載效應造成的蝕刻不足問題，可使位於陣列邊緣的開口的尺寸大於位於陣列內部的開口的尺寸。所謂陣列邊緣的開口(例如第一開口)是指位於一列/行之端點、鄰近其他區域及/或其他開口的開口，而所謂陣列內部的開口(例如第二開口)是指陣列的其他開口。在一些實施例中，開口的尺寸往陣列的中心(例如幾何中心)逐漸變小。在一些實施例中，第一開口沿著由陣列邊緣指向陣列中心的一第一方向的尺寸會大於第一開口沿著與第一方向垂直之一第二方向的尺寸。在一些實施例中，第一開口沿著第一方向的尺寸大於第二開口沿著第一方向的尺寸。在一些實施例中，相鄰列之開口之間的距離沿著第一方向往陣列中心遞減，以使導電材料能較輕易且均勻地填入材料層中。可利用適合的蝕刻製程將圖案化光阻層的圖案轉移至硬掩模層中。第一掩模開口可以根據第一開口形成，第二掩模開口可以是根據第二開口形成。在形成圖案化硬掩模層後移除圖案化光阻層。其他細節可參考前文第8圖和第9圖的說明。
接著，進行步驟1103，以圖案化硬掩模層為蝕刻掩模以在材料層中形成通道通孔。可利用適合的蝕刻製程來移除材料層自圖案化硬掩模層暴露出來的部分，於是成通道通孔，且形成的通道通孔的底部可暴露出基底。通過第一掩模開口形成的第一通道通孔的尺寸可大於通過第二掩模開口形成的第二通道通孔的尺寸。在一些實施例中，第一通道通孔的深度與第二通道通孔的深度 大致相同。其他細節可參考前文第10圖的說明。
進一步的，可利用例如選擇性磊晶成長(selective epitaxial growth,SEG)製程在各通道通孔底部形成一含摻雜磊晶層，然後沉積適合的絕緣材料以及半導體材料填入該些通道通孔中，形成半導體通道。在一些實施例中，各通道通孔內自通道通孔的中央往邊緣方向依序可包含一介質芯、一半導體通道層、一記憶層以及一絕緣層。可根據需求選擇適合的材料形成上述各層。在一些實施例中，絕緣層可包含氧化矽、記憶層可包含氮化矽、半導體通道層可包含矽，而介質芯可包含氧化矽。
進一步的，可對材料層進行重覆蝕刻，以形成一階梯結構。階梯結構可包含沿著垂直於基底的方向交替層疊的複數層犧牲層以及複數層絕緣層。進一步的，可利用適合的非等向性蝕刻製程移除材料層中的犧牲層，因而形成多個各夾設在相鄰絕緣層之間的溝槽。可沉積適合的導電材料(例如鎢(W)、銅(Cu)及/或鋁(Al))填入該些溝槽，以形成後續完成的半導體結構的閘極電極(例如字元線)。
本揭露之實施例還提供了一種利用一蝕刻製程決定形成在一基底上之一材料層中的一元件開口的尺寸(例如長度)的方法。第12圖為根據一些實施例之該方法的流程圖。第12圖所示步驟以便於說明為目的。在其他實施例中，可調整及/或修改第12圖所示步驟的順序或內容。
首先，請參考步驟1201，決定一目前蝕刻輪廓。在一些實施例中，目前蝕刻輪廓包含現行蝕刻技術可獲得的蝕刻輪廓，或是一須改良的蝕刻輪 廓。例如，目前蝕刻輪廓可包含一元件開口的蝕刻輪廓，其由於負載效應的影響蝕刻不足，並且可具有一非期望的高深寬比。
接著，請參考步驟1202，決定一預期蝕刻輪廓。在一些實施例中，預期蝕刻輪廓包含符合製程需求的一目標輪廓。例如，預期蝕刻輪廓包含一具備足夠寬度及深度的元件開口的蝕刻輪廓，例如是一通道通孔的蝕刻輪廓，該通道通孔的底部可暴露出基底並且具有符合期望的一低深寬比。
接著，請參考步驟1203，決定一蝕刻條件。在一些實施例中，蝕刻條件包含多個可影響蝕刻製程的參數。例如，可影響蝕刻製程的參數可包含蝕刻劑、蝕刻方式、蝕刻腔條件、一材料層被蝕刻以形成元件開口的位置，以及該材料層的材質等。
接著，請參考步驟1204，根據目前蝕刻輪廓、預期蝕刻輪廓，以及蝕刻條件中至少一者，決定一蝕刻掩模。在一些實施例中，可通過一圖案化光阻層(例如一起首蝕刻掩模)來圖案化該蝕刻掩模。圖案化光阻層的圖案可被轉移至該蝕刻掩模上。圖案化光阻層的圖案可根據目前蝕刻輪廓、預期蝕刻輪廓以及蝕刻條件中至少一者來決定。
通過本方法，可決定目前蝕刻輪廓與預期蝕刻輪廓之間的差異，然後設計出可補償兩者之差異的蝕刻掩模，因而可製造出具備期望特徵的元件開口，例如具備期望的深度、寬度和深寬比等。
在一些實施例中，公開了一種形成元件開口的方法，包含在基底之 第一區域和第二區域上形成材料層，其中第一區域鄰近第二區域、在材料層上形成掩模層，其中掩模層覆蓋第一區域和第二區域、在掩模層上形成圖案化層，其中圖案化層覆蓋第一區域和第二區域並且在對應於第一區域的部分包含多個開口。該些開口包含鄰近第一區域與第二區域之交界的第一開口以及較第一開口遠離第一區域與第二區域之交界的第二開口。在沿著與基底之頂面平行的平面上，第一開口的尺寸大於第二開口的尺寸。本方法還包含以圖案化層圖案化掩模層，以形成圖案化掩模層，以及以圖案化掩模層來圖案化材料層。
在一些實施例中，公開了一種半導體結構，包含基底，基底包含第一區域以及鄰接第一區域的第二區域、位於該第一區域以及該第二區域上的材料層，以及位於對應於第一區域的材料層中的複數個開口。最接近第一區域與第二區域之交界的第一開口的尺寸大於較第一開口遠離第一區域與第二區域之交界的第二開口的尺寸。第一開口的底部暴露出基底。
在一些實施例中，公開了一種在製程中決定元件開口尺寸的方法，包含決定元件開口的目前蝕刻輪廓、決定元件開口的預期蝕刻輪廓、決定元件開口的蝕刻條件，以及根據目前蝕刻輪廓、預期蝕刻輪廓以及蝕刻條件中至少一者，決定一蝕刻掩模。該蝕刻掩模包含一掩模開口，用來製造元件開口的一非蝕刻不足輪廓。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵 及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本文的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。

Claims (20)

  1. 一種形成複數個元件開口的方法，包含：形成一材料層，覆蓋在一基底之一第一區域和一第二區域上，其中該第一區域鄰接該第二區域，該第一區域和該第二區域之間包含一交界；形成一掩模層，位於該材料層上並覆蓋該第一區域和該第二區域；形成一圖案化層，位於該掩模層上並覆蓋該第一區域和該第二區域，其中該圖案化層覆蓋對應於該第一區域的部分包含複數個開口，該些開口在沿著與該基底之一頂面平行的一平面上排列成一陣列，其中在該平面上該些開口的尺寸自該交界往該陣列的內部逐漸縮減，其中該些開口包含鄰近該交界的一第一開口以及較該第一開口遠離該交界的一第二開口，其中在該平面上，該第一開口的尺寸大於該第二開口的尺寸；以該圖案化層圖案化該掩模層，形成一圖案化掩模層；以及以該圖案化掩模層圖案化該材料層，其中該開口的尺寸包含面積、長度以及寬度中至少一者。
  2. 如申請專利範圍第1項所述之方法，其中在該平面上，該第一開口沿著自該第二區域指向該第一區域的一第一方向的一長度大於沿著與該第一方向垂直的一第二方向的一寬度。
  3. 如申請專利範圍第2項所述之方法，其中在該平面上，該第二開口沿著該第一方向的一長度等於該第二開口沿著該第二方向上的一寬度。
  4. 如申請專利範圍第3項所述之方法，其中：該第一開口之該長度大於該第一開口之該寬度2至3奈米；該第一開口之該寬度大於該第二開口之該寬度1至2奈米；以及該第一開口之該寬度大於該第二開口之該長度1至2奈米。
  5. 如申請專利範圍第4項所述之方法，其中該些開口包含鄰近該交界的複數個該第一開口以及較該些第一開口遠離該交界的複數個該第二開口，其中在該平面上，該些第一開口的尺寸大於該些第二開口的尺寸。
  6. 如申請專利範圍第5項所述之方法，其中該陣列沿著該第一方向具有複數列，沿著該第二方向具有複數行，其中該些第一開口位於鄰近該交界的一第一列，該些第二開口至少位於較該第一列遠離該交界且與該第一列相鄰的一第二列。
  7. 如申請專利範圍第6項所述之方法，其中在該平面上：該些第一開口尺寸相同且具有一橢圓形的形狀；以及該些第二開口尺寸相同且具有一圓形的形狀。
  8. 如申請專利範圍第6項所述之方法，其中該第一區域與該第二區域之間包含多個該交界，在該平面上，該些開口的尺寸自該些交界往該陣列的內部縮減。
  9. 如申請專利範圍第6項所述之方法，其中在該平面上，該第一列之該第一開口與相鄰的該第二列之該第二開口之間的一距離大於該第二列之該第二開口與相鄰的一第三列之該第二開口之間的一距離，兩相鄰列之兩該開口之間的距離沿著該第一方向縮減。
  10. 如申請專利範圍第6項所述之方法，其中該陣列之該複數列沿著該第一方向交錯設置。
  11. 如申請專利範圍第1項所述之方法，另包含：根據該材料層形成一階梯結構，該階梯結構包含複數層犧牲層以及複數層絕緣層沿著垂直於該基底之該頂面的方向交替層疊；移除該些犧牲層，以於兩相鄰該絕緣層之間形成一溝槽；以及形成一導電材料，自該第一區域與該第二區域之該交界沿著該第一方向往該陣列之該內部填入該溝槽。
  12. 一半導體結構，包含：一基底，包含一第一區域以及鄰接該第一區域之一第二區域，該第一區域和該第二區域之間包含一交界；一材料層，位於該第一區域以及該第二區域上；複數個元件開口，位於對應於該第一區域的該材料層中並且在與該基底之一頂面平行的一平面上排列成一陣列，其中在該平面上，該些元件開口的尺寸自該交界往該陣列的內部逐步縮減，其中該些元件開口包含鄰近該交界的一第一元件開口以及較該第一開口遠離該交界的一第二元件開口，其中在該平面上，該第一元件開口的尺寸大於該第二元件開口的尺寸，其中該第一元件開口的底部暴露出該基底。
  13. 如申請專利範圍第12項所述之結構，其中在該平面上，該第一元件開口沿著自該第二區域指向該第一區域的一第一方向的一長度大於沿著與該第一方向垂直的一第二方向的一寬度。
  14. 如申請專利範圍第13項所述之結構，其中在該平面上，該第二元件開口沿著該第一方向的一長度等於該第二開口沿著該第二方向上的一寬度。
  15. 如申請專利範圍第14項所述之結構，其中該些元件開口包含鄰近該交界的複數個該第一元件開口以及較該些第一開口遠離該交界的複數個該第二元件開口，該陣列沿著該第一方向具有複數列，沿著該第二方向具有複數行，其中該些第一元件開口位於鄰近該交界的一第一列，該些第二元件開口至少位於較該第一列遠離該交界且與該第一列相鄰的一第二列。
  16. 如申請專利範圍第15項所述之結構，其中在該平面上，該些第一元件開口尺寸相同且具有一橢圓形的形狀，該些第二元件開口尺寸相同且具有一圓形的形狀。
  17. 如申請專利範圍第15項所述之結構，其中在該平面上，該第一列之該第一元件開口與相鄰的該第二列之該第二元件開口的一距離大於該第二列之該第二元件開口與相鄰的一第三列之該第二元件開口之間的一距離。
  18. 如申請專利範圍第12項所述之結構，其中該材料層包含一疊層結構，包含複數層導電層以及複數層絕緣層沿著垂直於該基底之該頂面的方向交替層疊，其中該些導電層包含鎢(W)、鋁(Al)和銅(Cu)中至少一者。
  19. 一種於製程中決定元件開口尺寸的方法，包含：決定一元件開口的一目前蝕刻輪廓；決定該元件開口的一預期蝕刻輪廓；決定該元件開口的一蝕刻條件；以及根據該目前蝕刻輪廓、該預期蝕刻輪廓以及該蝕刻條件中至少一者，決定一蝕刻掩模，其中該蝕刻掩模包含一掩模開口，用來製造該元件開口的一非蝕刻不足輪廓。
  20. 如申請專利範圍第19項所述之方法，其中：該實際蝕刻輪廓包含一蝕刻不足輪廓，具有一高深寬比，該預期蝕刻輪廓包含該非蝕刻不足輪廓，具有一低深寬比，該高深寬比大於該低深寬比；以及該蝕刻條件包含蝕刻劑、蝕刻方式、蝕刻腔條件、一材料層之被蝕刻以形成該元件開口的位置，以及該材料層的材質其中至少一者。
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