CN103681451A - 沟槽结构的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽结构的制造方法，包括在一基板上形成一缓冲层及位于缓冲层上的一硬式掩模层。在硬式掩模层上定义出至少一第一开口区及多个第二开口区，其中第一开口区大于每一第二开口区。对第一开口区及第二开口区实施一第一蚀刻工艺，以在缓冲层内形成对应第一开口区的一第一凹口及对应第二开口区的多个第二凹口。对第一凹口及第二凹口实施一第二蚀刻工艺，以在基板内形成对应第一凹口的一第一沟槽结构及对应第二凹口的多个第二沟槽结构，其中第一沟槽结构与第二沟槽结构的深度大抵相同。本发明可以提高半导体装置的良率。

Description

沟槽结构的制造方法
技术领域
本发明涉及一种半导体结构的制造方法，特别涉及一种沟槽结构的制造方法。
背景技术
反应性离子蚀刻(reactive ion etching,RIE)工艺为一常用于半导体蚀刻工艺中的一种干式蚀刻工艺。反应性离子蚀刻工艺结合了离子轰击与化学反应，因此可达到高非等向性及高蚀刻选择比。然而，在反应性离子蚀刻工艺中，可能产生反应性离子蚀刻延迟效应(reactive ion etching lag effect)。举例来说，在借由反应性离子蚀刻工艺同时蚀刻开口尺寸不同的沟槽结构时，可能产生反应性离子蚀刻延迟效应，反应性离子蚀刻延迟效应可造成开口较窄的沟槽结构相较于开口较宽的沟槽结构来说具有较低的蚀刻速率，因而造成沟槽结构深度不均匀(通常开口较窄的沟槽结构深度小于开口较宽的沟槽结构深度)，降低半导体装置的良率。
因此，亟需一种改良的沟槽结构的制造方法，以减缓或排除反应性离子蚀刻延迟效应所带来的影响。
发明内容
有鉴于此，为解决现有技术的问题，本发明在一基板与一硬式掩模层之间形成一缓冲层，且配合实施两次的蚀刻工艺，其中先对硬式掩模层实施第一蚀刻工艺以在缓冲层内形成具有不同开口尺寸的凹口，再对不同开口尺寸的凹口实施第二蚀刻工艺以在基板中形成相对应的沟槽，借以减缓或排除反应性离子蚀刻延迟效应所带来的影响，使具有不同开口尺寸的沟槽的深度大抵相同，进而提升半导体装置良率。
根据上述之目的，本发明提供一种沟槽结构的制造方法。在一基板上形成一缓冲层及位于缓冲层上的一硬式掩模层。在硬式掩模层上定义出至少一第一开口区及多个第二开口区，其中第一开口区大于每一第二开口区。对第一开口区及第二开口区实施一第一蚀刻工艺，以在缓冲层内形成对应第一开口区的一第一凹口及对应第二开口区的多个第二凹口。对第一凹口及第二凹口实施一第二蚀刻工艺，以在基板内形成对应第一凹口的一第一沟槽结构及对应第二凹口的多个第二沟槽结构，其中第一沟槽结构与第二沟槽结构的深度大抵相同。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1-图5是绘示出根据本发明一实施例的沟槽结构的制造方法流程剖面示意图。
【主要附图标记说明】
10~基板
20~缓冲层
30~硬式掩模层
35a~第一开口区
35b~第二开口区
40~抗反射层
50~光阻层
70a~第一凹口
70b~第二凹口
90a~第一沟槽结构
90b~第二沟槽结构
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的附图标记或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。在附图中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式。
基板上方可以形成任何所需的半导体元件，例如MOS晶体管、电阻、逻辑元件等，不过此处为了简化附图，仅以平整的基底表示之。在本发明的叙述中，“基板”一词可包括半导体晶圆、半导体晶圆上已形成的元件、或是覆盖在晶圆上的各种涂层。
图1-图5是示出根据本发明一实施例的沟槽结构100的制造方法流程剖面示意图。首先，参见图1，在一基板10上形成一缓冲层20及位于缓冲层上的一硬式掩模层30。基板10可包括一硅基板或其他半导体基板。缓冲层20可包括氮化硅。在一些实施例中，缓冲层20的厚度可约为10-50埃。硬式掩模层30可包括各种合适材质，例如金属、外延硅、硅化钛及硅硼玻璃(borosilicate glass,BSG)，然而不限于此。应注意的是，在选择缓冲层20及硬式掩模层30的材质时，优选为硬式掩模层30与缓冲层20的蚀刻选择比高，即硬式掩模层30的蚀刻速率高于缓冲层20的蚀刻速率。在一些实施例中，可进一步在硬式掩模层30上形成一抗反射层40。抗反射层可包括钛、二氧化钛、氮化钛、碳、氧化铬或其组合。
接着，如图2所示，在硬式掩模层30(或抗反射层40，如果有的话)上定义出至少一第一开口区35a及多个第二开口区35b，其中第一开口区35a大于每一第二开口区35b，亦即，第一开口区35a为疏离(isolated)开口区，且第二开口区35b为密集(dense)开口区。在本实施例中，可借由在硬式掩模层30(或抗反射层40，如果有的话)上形成图案化的光阻层50以定义第一开口区35a及第二开口区35b，其中图案化的光阻层50暴露出第一开口图案区35a及第二开口图案区35b的硬式掩模层30。可理解的是，虽然图2中仅绘示一第一开口区35a，然亦可形成两个或更多的第一开口区35a，且可形成与第一开口区35a及第二开口区35b大小不同的其他开口区。
接着，参见图3，对第一开口区35a及第二开口区35b实施一第一蚀刻工艺，以在缓冲层20内形成对应第一开口区35a的一第一凹口70a及对应第二开口区35b的多个第二凹口70b。如此一来，第一凹口70a相较于第二凹口70b具有较大的开口尺寸。再者,第一凹口70a与第二凹口70b的深度差异为3-5埃。第一蚀刻工艺可包括各种非等向性干蚀刻工艺，例如一反应性离子蚀刻(reactive ion etching,RIE)工艺。
之后，如图4所示，对第一凹口70a及第二凹口70b实施一第二蚀刻工艺，例如反应性离子蚀刻工艺，以在基板10内形成对应第一凹口70a的一第一沟槽结构90a及对应第二凹口70b的多个第二沟槽结构90b，其中第一沟槽结构90a与第二沟槽结构90b的深度大抵相同。举例来说,第一沟槽结构90a与第二沟槽结构90b的深度差异为3-5埃。由于第一凹口70a相较于第二凹口70b具有较大的开口尺寸，因此第一沟槽结构90a相较于第二沟槽结构90b具有较大的开口尺寸。
在实施上述第一蚀刻工艺时，由于第一开口区35a大于第二开口区35b，因此可能产生反应性离子蚀刻延迟效应，使硬式掩模层30与缓冲层20中对应第一开口区35a与对应第二开口区35b的部分的蚀刻速率不同，其中硬式掩模层30与缓冲层20中对应第一开口区35a的部分的蚀刻速率可较硬式掩模层30与缓冲层20中对应第二开口区35b的部分的蚀刻速率快。然而，由于硬式掩模层30与缓冲层20的蚀刻选择比高，因此在进行第一蚀刻工艺时，分别相较于硬式掩模层30对应第一开口区35a与对应第二开口区35b的部分，缓冲层20中对应第一开口区35a与对应第二开口区35b的部分的蚀刻速率可皆降低，进而使缓冲层20中对应第一开口区35a与第二开口区35b两处的蚀刻速率的差异缩小，而减缓或排除反应性离子蚀刻延迟效应所带来的影响。因此，在后续进行第二蚀刻工艺来蚀刻缓冲层20与基板10后所形成的第一沟槽结构90a与第二沟槽结构90b的深度可大抵相同。在实施图4所示步骤后，通过一公知工艺以移除硬式掩模层30及缓冲层20(及抗反射层40，如果有的话)，完成沟槽结构100的制造。
在上述实施例中，在基板10上依序形成缓冲层20及硬式掩模层30之后，在硬式掩模层30上定义出至少一第一开口区35a及多个第二开口区35b，其中第一开口区35a大于每一第二开口区，再实施两次的蚀刻工艺，其中先对第一开口区35a与第二开口区35b实施第一蚀刻工艺以在缓冲层20内形成分别对应第一开口区35a及第二开口区35b的第一凹口70a及第二凹口70b，再对第一凹口70a及第二凹口70b实施第二蚀刻工艺以在基板10中形成相对应的第一沟槽结构90a及第二沟槽结构90b。由于硬式掩模层30与缓冲层20的蚀刻选择比高，因此相较于硬式掩模层30对应第一开口区35a与对应第二开口区35b的部分的蚀刻速率差，缓冲层20对应第一开口区35a与对应第二开口区35b的部分的蚀刻速率差可降低，因此可减缓或排除反应性离子蚀刻延迟效应所带来的影响，使所形成的第一沟槽结构90a及第二沟槽结构90b的深度大抵相同，进而提升半导体装置良率。
虽然本发明已以数个优选实施例发明如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附权利要求所界定的范围为准。

Claims (10)

1.一种沟槽结构的制造方法，包括下列步骤：
在一基板上形成一缓冲层及位于该缓冲层上的一硬式掩模层；
在该硬式掩模层上定义出至少一第一开口区及多个第二开口区，其中该第一开口区大于每一第二开口区；
对该第一开口区及所述多个第二开口区实施一第一蚀刻工艺，以在该缓冲层内形成对应该第一开口区的一第一凹口及对应所述多个第二开口区的多个第二凹口；及
对该第一凹口及所述多个第二凹口实施一第二蚀刻工艺，以在该基板内形成对应该第一凹口的一第一沟槽结构及对应所述多个第二凹口的多个第二沟槽结构，其中该第一沟槽结构与该第二沟槽结构的深度大抵相同。
2.如权利要求1所述的沟槽结构的制造方法，还包括在该硬式掩模层上形成一抗反射层。
3.如权利要求2所述的沟槽结构的制造方法，其中该抗反射层包括钛、二氧化钛、氮化钛、碳、氧化铬或其组合。
4.如权利要求1所述的沟槽结构的制造方法，其中该缓冲层包括氮化硅。
5.如权利要求4所述的沟槽结构的制造方法，其中该缓冲层的厚度为10-50埃。
6.如权利要求1所述的沟槽结构的制造方法，其中该硬式掩模层包括金属、外延硅、硅化钛、硅硼玻璃或其组合。
7.如权利要求1所述的沟槽结构的制造方法，其中该第一蚀刻工艺为一反应性离子蚀刻工艺。
8.如权利要求1项所述的沟槽结构的制造方法，其中该第二蚀刻工艺为一反应性离子蚀刻工艺。
9.如权利要求1所述的沟槽结构的制造方法，其中该第一开口区为一疏离开口区，且该第二开口区为一密集开口区。
10.如权利要求1所述的沟槽结构的制造方法，其中该第一沟槽结构与该第二沟槽结构的深度差异为3-5埃。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298629A (zh) * 2015-05-29 2017-01-04 旺宏电子股份有限公司 半导体元件及其制造方法
CN107919279A (zh) * 2016-10-11 2018-04-17 联华电子股份有限公司 形成图案化结构的方法
CN110121776A (zh) * 2017-03-07 2019-08-13 长江存储科技有限责任公司 三维存储器设备的开口布局

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306985A (ja) * 1996-05-20 1997-11-28 Sony Corp 半導体装置の製造方法
US20020019139A1 (en) * 1999-10-06 2002-02-14 Applied Materials, Inc. Method and apparatus for etch passivating and etching a substrate
CN101631897A (zh) * 2007-02-21 2010-01-20 应用材料股份有限公司 用于蚀刻半导体结构的具有脉冲样品偏压的脉冲等离子体系统
US20110039413A1 (en) * 2009-08-12 2011-02-17 International Business Machines Corporation Method for forming trenches having different widths and the same depth

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306985A (ja) * 1996-05-20 1997-11-28 Sony Corp 半導体装置の製造方法
US20020019139A1 (en) * 1999-10-06 2002-02-14 Applied Materials, Inc. Method and apparatus for etch passivating and etching a substrate
CN101631897A (zh) * 2007-02-21 2010-01-20 应用材料股份有限公司 用于蚀刻半导体结构的具有脉冲样品偏压的脉冲等离子体系统
US20110039413A1 (en) * 2009-08-12 2011-02-17 International Business Machines Corporation Method for forming trenches having different widths and the same depth

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298629A (zh) * 2015-05-29 2017-01-04 旺宏电子股份有限公司 半导体元件及其制造方法
CN107919279A (zh) * 2016-10-11 2018-04-17 联华电子股份有限公司 形成图案化结构的方法
CN107919279B (zh) * 2016-10-11 2019-11-26 联华电子股份有限公司 形成图案化结构的方法
CN110121776A (zh) * 2017-03-07 2019-08-13 长江存储科技有限责任公司 三维存储器设备的开口布局
US10804283B2 (en) 2017-03-07 2020-10-13 Yangtze Memory Technologies Co., Ltd. Openings layout of three-dimensional memory device
US11903195B2 (en) 2017-03-07 2024-02-13 Yangtze Memory Technologies Co., Ltd. Openings layout of three-dimensional memory device

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