CN106298629A - 半导体元件及其制造方法 - Google Patents

半导体元件及其制造方法 Download PDF

Info

Publication number
CN106298629A
CN106298629A CN201510287162.2A CN201510287162A CN106298629A CN 106298629 A CN106298629 A CN 106298629A CN 201510287162 A CN201510287162 A CN 201510287162A CN 106298629 A CN106298629 A CN 106298629A
Authority
CN
China
Prior art keywords
angle
substrate
line
raceway groove
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510287162.2A
Other languages
English (en)
Inventor
许芳豪
李鸿志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CN201510287162.2A priority Critical patent/CN106298629A/zh
Publication of CN106298629A publication Critical patent/CN106298629A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种半导体元件的制造方法包括以下步骤。在基底上形成第一材料层。在第一材料层上形成第二材料层。在第二材料层上形成掩膜层。以掩膜层为掩膜，进行第一蚀刻工艺，移除部分第二材料层，裸露出第一材料层，并形成第一图案层及第二图案层。以掩膜层为掩膜，进行第二蚀刻工艺，移除部分第一材料层，以裸露出部分基底。以掩膜层为掩膜，进行第三蚀刻工艺，以移除部分基底，并在基底中形成第一沟道及第二沟道。第一沟道位于第一图案层两侧，第二沟道位于第二图案层两侧。第二沟道的侧壁与基底的表面间有两个以上互不同的夹角。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法。
背景技术
随着半导体元件集成度的提高，元件尺寸不断地缩小。元件中每个构件的尺寸愈来愈小，彼此间的距离也愈来愈近。一般而言，元件与元件之间借助隔离结构来彼此隔离。现今较常使用的隔离结构为浅沟道隔离结构(shallow trench isolation，STI)。在存储元件中，适当的浅沟道隔离结构能提高栅极耦合比(gate coupling ratio，GCR)、减少相邻存储元件间的干扰、同时使存储元件具有良好的可靠度。
在制造上述浅沟道隔离结构时，由于元件的密集区以及周边区的环境各不相同，因此通常会分别进行图案化工艺，以使密集区以及周边区中所形成的用于制作隔离结构的沟道具有相近的轮廓。然而，在分别进行图案化的过程中，一般会伴随对位不准确的问题。对位一旦不准确，则会导致无法形成所需的图案。因此，如何以较少次数的图案化工艺，在元件中的密集区以及周边区中形成具有相近轮廓的沟道，为当前所需研究的课题。
发明内容
本发明提供一种半导体元件的制造方法，其能够以较少次数的图案化工艺，在元件中的密集区以及周边区中形成具有相近轮廓的沟道。
本发明提供一种半导体元件的制造方法。上述半导体元件的制造方法包括以下步骤：在基底上形成第一材料层。上述基底包括第一区块以及第二区块，上述第二区块位于上述第一区块的周边。在上述第一材料层上形成第二材料层。在上述第二材料层上形成掩膜层。以上述掩膜层为掩膜，进行第一蚀刻工艺，移除部分上述第二材料层，以裸露出上述第一材料层，并在上述第一区块形成第一图案层以及在上述第二区块形成第二图案层。以上述掩膜层为掩膜，进行第二蚀刻工艺，移除部分上述第一材料层，以裸露出部分上述基底。以上述掩膜层为掩膜，进行第三蚀刻工艺，以移除部分上述基底，并在上述基底中形成多个第一沟道以及多个第二沟道。上述第一沟道位于上述第一区块的上述第一图案层两侧的上述基底中，上述第二沟道位于上述第二区块的上述第二图案层两侧的上述基底中。上述第二沟道的侧壁与上述基底的表面之间至少具有两个以上互不相同的夹角。
在本发明的一实施例中，进行上述第三蚀刻工艺，以使得上述第二沟道的侧壁与上述基底的表面之间至少具有第一夹角以及第二夹角，并使得上述第一沟道的侧壁与上述基底的表面之间具有第三夹角以及第四夹角。上述第一夹角为上述第二沟道的上部侧壁的内表面与第一分界线的夹角，上述第二夹角为上述第二沟道的下部侧壁的内表面与第二分界线的夹角，上述第三夹角为上述第一沟道的上部侧壁的内表面与上述第一分界线的夹角，上述第四夹角为上述第一沟道的下部侧壁的内表面与第三分界线的夹角。上述第一分界线为上述第二沟道的上部和下部的分界点之间的连线，上述第二分界线为上述第二沟道的底部之间的连线，上述第三分界线为上述第一沟道的底部之间的连线。上述第一夹角、上述第二夹角、上述第三夹角以及上述第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|＜Max|第一夹角-第二夹角|...式(1)。
本发明又提供一种半导体元件的制造方法。上述半导体元件的制造方法包括以下步骤：在基底上形成多个材料层，上述材料层的材料不同。在上述材料层上形成掩膜层。以上述掩膜层为掩膜，使用不同的蚀刻剂进行多个蚀刻工艺，以在上述基底中形成第一沟道以及第二沟道。上述第二沟道的侧壁与上述基底的表面之间至少具有第一夹角以及第二夹角，上述第一沟道的侧壁与上述基底的表面之间具有第三夹角以及第四夹角。上述第一夹角为上述第二沟道的上部侧壁的内表面与第一分界线的夹角，上述第二夹角为上述第二沟道的下部侧壁的内表面与第二分界线的夹角，上述第三夹角为上述第一沟道的上部侧壁的内表面与上述第一分界线的夹角，上述第四夹角为上述第一沟道的下部侧壁的内表面与第三分界线的夹角。上述第一分界线为上述第二沟道的上部和下部的分界点之间的连线，上述第二分界线为上述第二沟道的底部之间的连线，上述第三分界线为上述第一沟道的底部之间的连线。上述第一夹角、上述第二夹角、上述第三夹角以及上述第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|＜Max|第一夹角-第二夹角|...式(1)。
在本发明的一实施例中，上述第三夹角大于上述第一夹角以及上述第二夹角，且上述第四夹角大于上述第一夹角以及上述第二夹角。
本发明又提供一种半导体元件。上述半导体元件包括基底、第一图案层以及第二图案层。上述基底包括第一区块以及第二区块。上述第二区块位于上述第一区块的周边。上述第一区块的上述基底的表面下具有多个第一沟道，上述第二区块的上述基底的表面下具有多个第二沟道。第一图案层位于上述第一区块的上述基底的表面上。第二图案层位于上述第二区块的上述基底的表面上。上述第二沟道的侧壁与上述基底的表面之间至少具有两个以上互不相同的夹角。
在本发明的一实施例中，上述第二沟道的侧壁与上述基底的表面之间至少具有第一夹角以及第二夹角，且上述第一沟道的侧壁与上述基底的表面之间具有第三夹角以及第四夹角。上述第一夹角为上述第二沟道的上部侧壁的内表面与第一分界线的夹角，上述第二夹角为上述第二沟道的下部侧壁的内表面与第二分界线的夹角，上述第三夹角为上述第一沟道的上部侧壁的内表面与上述第一分界线的夹角，上述第四夹角为上述第一沟道的下部侧壁的内表面与第三分界线的夹角。上述第一分界线为上述第二沟道的上部和下部的分界点之间的连线，上述第二分界线为上述第二沟道的底部之间的连线，上述第三分界线为上述第一沟道的底部之间的连线。上述第一夹角、上述第二夹角、上述第三夹角以及上述第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|＜Max|第一夹角-第二夹角|...式(1)。
在本发明的一实施例中，上述第一夹角大于上述第二夹角。
在本发明的一实施例中，上述第三夹角大于上述第一夹角以及上述第二夹角，上述第四夹角大于上述第一夹角以及上述第二夹角。
在本发明的一实施例中，上述第二图案层的侧壁与上述基底的表面之间具有第五夹角以及第六夹角，且上述第五夹角不同于上述第六夹角。上述第五夹角为上述第二图案层的上部侧壁的内表面与第四分界线的夹角，上述第六夹角为上述第二图案层的下部侧壁的内表面与第五分界线的夹角。上述第四分界线为上述第二图案层的上部和下部的分界点之间的连线，上述第五分界线为上述第一材料层和上述第一图案层的界面，以及第一材料层和上述第二图案层的界面的连线。第一材料层位于上述基底与上述第一图案层之间以及上述基底与上述第二图案层之间。
在本发明的一实施例中，上述第一沟道的侧壁具有第一肩部，上述第二沟道的侧壁具有第二肩部。相较于上述第二肩部，上述第一肩部较接近第一材料层。第一材料层位于上述基底与上述第一图案层之间以及上述基底与上述第二图案层之间。
在本发明的一实施例中，上述半导体元件还包括多个绝缘层。上述绝缘层填入于上述第一沟道以及上述第二沟道。
基于上述，本发明的半导体元件的制造方法能够以较少次数的图案化工艺，在元件的密集区以及周边区中形成具有相近轮廓的沟道。通过这样的方法，能够以较少次数的光成像工艺来形成用于制作隔离结构的沟道，进而避免伴随多次光成像工艺而产生的对位不准确的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1F为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图；
图2A至图2C为依照本发明的另一实施例所绘示的半导体元件的制造方法的剖面示意图。
【符号说明】
10： 基底 15： 第二开口
12、12a、12b：第一材料层 16： 掩膜层
13： 第一开口 16a： 介电抗反射层
14、14c： 第二材料层 16b： 先进图案化薄膜
14a： 第一图案层 17： 凹陷
14b： 第二图案层 18： 聚合物
20： 绝缘层 S： 表面
22、22a： 衬层 T1： 第一沟道
A-A’： 第一分界线 T2： 第二沟道
A1-A1’： 第二分界线 W1、W2： 宽度
A2-A2’： 第三分界线 θ1： 第一夹角
B-B’： 第四分界线 θ2： 第二夹角
B1-B1’： 第五分界线 θ3： 第三夹角
C1： 第一肩部 θ4： 第四夹角
C2： 第二肩部 θ5： 第五夹角
D1、D2： 深度 θ6： 第六夹角
H： 高度 θ7： 第七夹角
R1： 第一区块 θ8： 第八夹角
R2： 第二区块
具体实施方式
图1A至图1F为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。
请参照图1A，首先提供基底10。基底10包括第一区块R1以及第二区块R2。第二区块R2位于第一区块R1的周边。在一实施例中，第一区块R1例如是半导体元件的密集区，第二区块R2例如是半导体元件的周边区。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底10。基底10例如是硅或硅化锗。
请再参照图1A，接着在第一区块R1以及第二区块R2的基底10上形成第一材料层12。第一材料层12的材料例如是氧化物、氮化物或其组合。氧化物例如是氧化硅。氮化物例如是氮化硅。第一材料层12的厚度例如是介于至之间。第一材料层12的形成方法例如是化学气相沉积法。
请再参照图1A，之后在第一材料层12上形成第二材料层14。第二材料层14的材料与第一材料层12不同。第二材料层14包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。第二材料层14的厚度例如是介于至之间。第二材料层14的形成方法例如是化学气相沉积法。
请再参照图1A，继而在第二材料层14上形成掩膜层16。在一实施例中，掩膜层16包括介电抗反射层(dielectric anti-reflective coating film，DARC)16a以及先进图案化薄膜(advanced patterning film，APF)16b。介电抗反射层16a位于第二材料层14上。先进图案化薄膜16b位于介电抗反射层16a上。介电抗反射层16a的材料例如是氮氧化硅、氮化硅或其组合。先进图案化薄膜16b的材料例如是非晶碳。介电抗反射层16a的厚度例如是介于至之间。先进图案化薄膜16b的厚度例如是介于至之间。介电抗反射层16a以及先进图案化薄膜16b的形成方法例如是化学气相沉积法。掩膜层16具有多个第一开口13与多个第二开口15。所述第一开口13位于第一区块R1上方；第二开口15位于第二区块R2上方。
请参照图1B，之后以掩膜层16为掩膜，进行第一蚀刻工艺(或称为主蚀刻工艺)，以移除第一开口13以及第二开口15所裸露的部分第二材料层14，至第一材料层12完全裸露出来，并在第一区块R1形成第一图案层14a以及在第二区块R2形成第二图案层14b。需提到的是，由于在第二区块R2(周边区)中所欲形成的图案密度较低，因负载效应(loadingeffect)，使得第二区块R2的第二材料层14的蚀刻速率大于第一区块R1的第二材料层14的蚀刻速率。因此当第二区块R2的第一材料层12的表面裸露出来时，第一区块R1(密集区)的第一材料层12仍被第一图案层14a以及剩余的第二材料层14c覆盖而未裸露出来。当继续对第二材料层14c进行第一蚀刻工艺时，由于第二区块R2的第一材料层12已裸露出来，因此第二图案层14b的下部的侧壁会被蚀刻而使第二图案层14b的侧壁具有两个以上互不相同的夹角；而第一图案14a的侧壁具有一个夹角。在一实施例中，在裸露出第一材料层12之后，继续进行第一蚀刻工艺5秒至15秒。
在第一蚀刻工艺中，所使用的压力在一实施例为4mTorr至50mTorr，在另一实施例为8mTorr至45mTorr，在又一实施例为10mTorr至35mTorr。在第一蚀刻工艺中，若使用变压器耦合等离子，则其功率在一实施例为600W至2000W，在另一实施例为750W至1500W，在又一实施例为1050W至1350W。若使用偏压等离子，则其功率在一实施例为30W至200W，在另一实施例为50W至120W，在又一实施例为65W至105W。第一蚀刻工艺中可使用的蚀刻剂包括：Cl2、HBr、CF4、O2、SF6以及NF3。在一实施例中，Cl2的流量为10sccm至300sccm；HBr的流量为10sccm至500sccm；CF4的流量为10sccm至100sccm；O2的流量为3sccm至100sccm；SF6的流量为0sccm至100sccm；NF3的流量为0sccm至100sccm。在另一实施例中，Cl2的流量为50sccm至250sccm；HBr的流量为150sccm至400sccm；CF4的流量为15sccm至55sccm；O2的流量为5sccm至30sccm；SF6的流量为5至50sccm；NF3的流量为5sccm至50sccm。在又一实施例中，Cl2的流量为75sccm至150sccm；HBr的流量20sccm至45sccm；O2的流量为10sccm至20sccm；SF6的流量为10sccm至25sccm；NF3的流量为10sccm至25sccm。
请参照图1C，仍以掩膜层16为掩膜，进行第二蚀刻工艺(或称为过度蚀刻工艺)，移除第一区块R1剩余的部分第二材料层14c以及部分第一材料层12，以及第二区块R2的部分第一材料层12，以裸露出部分基底10并形成第一材料层12a、12b。值得注意的是，由于负载效应的缘故，第二区块R2(周边区)的第一材料层12的蚀刻速率大于第一区块R1(密集区)的第一材料层12的蚀刻速率，而且由于第一材料层12与基底10之间的蚀刻速率差异不大(例如第一材料层12/基底10的蚀刻选择比约为1至2)，因此第二蚀刻工艺亦会移除掉部分第二区块R2的基底10，而形成凹陷17。
在第二蚀刻工艺中，所使用的压力在一实施例为5mTorr至50mTorr，在另一实施例为8mTorr至40mTorr，在又一实施例为12mTorr至35mTorr。在第二蚀刻工艺中，若使用变压器耦合等离子，则其功率在一实施例为150W至1050W，在另一实施例为200W至650W，在又一实施例为250W至550W。若使用偏压等离子，则其功率在一实施例为30W至200W，在另一实施例为50W至120W，在又一实施例为65W至105W。在一实施例中，第二蚀刻工艺使用的蚀刻剂对于第二材料层14c与第一材料层12的蚀刻选择比(第二材料层14c/第一材料层12)为1至2。第二蚀刻工艺使用的蚀刻剂与第一蚀刻工艺使用的蚀刻剂不同。第二蚀刻工艺中可使用的蚀刻剂包括：CF4、CHF3、CH2F2、N2、O2、SF6以及NF3。在一实施例中，CF4的流量为10sccm至200sccm；CHF3的流量为10sccm至200sccm；CH2F2的流量为0sccm至50sccm；N2的流量为10sccm至100sccm；O2的流量为3sccm至100sccm；SF6的流量为0sccm至100sccm；NF3的流量为0sccm至100sccm。在另一实施例中，CF4的流量为30sccm至150sccm；CHF3的流量为30sccm至150sccm；CH2F2的流量为10sccm至30sccm；N2的流量为25sccm至80sccm；O2的流量为5sccm至30sccm；SF6的流量为5sccm至50sccm；NF3的流量为5sccm至50sccm。在又一实施例中，CF4的流量为50sccm至120sccm；CHF3的流量为50sccm至120sccm；CH2F2的流量为15sccm至25sccm；N2的流量为35sccm至70sccm；O2的流量为10sccm至20sccm；SF6的流量为10sccm至25sccm；NF3的流量为10sccm至25sccm。
请同时参照图1D以及图1E，接着继续以掩膜层16为掩膜，进行第三蚀刻工艺，以移除部分基底10，并在基底10中形成多个第一沟道T1以及多个第二沟道T2。第一沟道T1位于第一区块R1(密集区)的第一图案层14a两侧的基底10中；第二沟道T2位于第二区块R2(周边区)的第二图案层14b两侧的基底10中。
在第三蚀刻工艺中，所使用的压力在一实施例为5mTorr至50mTorr，在另一实施例为8mTorr至40mTorr，在又一实施例为12mTorr至30mTorr。若使用变压器耦合等离子，则其功率在一实施例为150W至1050W，在另一实施例为200W至650W，在又一实施例为250W至550W。若使用偏压等离子，则其功率在一实施例为80W至350W，在另一实施例为120W至300W，在又一实施例为180W至255W。第三蚀刻工艺使用的蚀刻剂与第一蚀刻工艺使用的蚀刻剂不同，且与第二蚀刻工艺使用的蚀刻剂不同。第三蚀刻工艺使用的蚀刻剂例如是含有经卤素原子取代的烃。烃例如是烷烃、烯烃、炔烃或其组合。卤素原子例如是氟、氯、溴或其组合。含有经卤素原子取代的烃可以产生较多的聚合物，提高蚀刻选择比。在一实施例中，第三蚀刻工艺使用的经卤素原子取代的烃可以是CHxFy、CHx、CxFy或其组合(其中，x为0至4，y为0至8)。具体而言，第三蚀刻工艺中可使用的蚀刻剂包括：HBr、Cl2、CF4、CHF3、CH2F2、N2、O2、SF6以及NF3。在一实施例中，HBr的流量为10sccm至500sccm；Cl2的流量为10sccm至50sccm；CF4的流量为10sccm至50sccm；CHF3的流量为10sccm至50sccm；CH2F2的流量为0sccm至50sccm；N2的流量为10sccm至100sccm；O2的流量为3sccm至50sccm；SF6的流量为0sccm至100sccm；NF3的流量为0sccm至100sccm。在另一实施例中，HBr的流量为150sccm至400sccm；Cl2的流量为15sccm至40sccm；CF4的流量为15sccm至45sccm；CHF3的流量为15sccm至45sccm；CH2F2的流量为10sccm至45sccm；N2的流量为25sccm至80sccm；O2的流量为5sccm至30sccm；SF6的流量为5sccm至50sccm；NF3的流量为5sccm至50sccm。在又一实施例中，HBr的流量为200sccm至380sccm；Cl2的流量为18sccm至30sccm；CF4的流量为18sccm至35sccm；CHF3的流量为18sccm至35sccm；CH2F2的流量为15sccm至40sccm；N2的流量为35sccm至70sccm；O2的流量为7sccm至20sccm；SF6的流量为10sccm至25sccm；NF3的流量为10sccm至25sccm。
由于第三蚀刻工艺使用的蚀刻剂是含有经卤素原子取代的烃，因此，在进行蚀刻的过程中，会在第一区块R1以及第二区块R2的表面上沉积一层聚合物18。这些聚合物18有利于在元件的第一区块R1(密集区)以及第二区块R2(周边区)中形成具有相近的轮廓的沟道。因此，根据这样的方法，能够以较少次数的微成像工艺来形成用于制作隔离结构的沟道，进而避免伴随多次微成像工艺而产生的对位不准确的问题。
请参照图1E，在经由上述第一蚀刻工艺、第二蚀刻工艺以及第三蚀刻工艺而形成的结构中，第一区块R1的基底10的表面上具有第一图案层14a以及第一材料层12a。第一区块R1的基底10的表面下具有多个第一沟道T1。第二区块R2的基底10的表面上具有第二图案层14b以及第一材料层12b。第二区块R2的基底10的表面下具有多个第二沟道T2。第一区块R1例如是存储单元区；第一图案层14a例如是做为栅极或浮置栅极；第一材料层12a例如是做为栅介电层或隧穿介电层。第二区块R2例如是周边电路区；第二图案层14b例如是做为栅极；第一材料层12b例如是做为栅介电层。
请参照图1E，第二沟道T2的轮廓与第一沟道T1的轮廓不同。第二沟道T2的底部较为平坦；而第一沟道T1的底部较圆滑。第二沟道T2的侧壁轮廓有明显的转折；而第一沟道T1的侧壁轮廓无明显转折点或无转折点。更具体地说，第二沟道T2的侧壁与基底10的表面S之间至少具有两个以上互不相同的夹角。在一实施例中，第二沟道T2的侧壁与基底10的表面S之间至少具有第一夹角θ1以及第二夹角θ2，且第一沟道T1的侧壁与基底10的表面S之间具有第三夹角θ3以及第四夹角θ4。第一夹角θ1为第二沟道T2的上部侧壁的内表面与第一分界线A-A’的夹角，第二夹角θ2为第二沟道T2的下部侧壁的内表面与第二分界线A1-A1’的夹角，第三夹角θ3为第一沟道T1的上部侧壁的内表面与第一分界线A-A’的夹角，第四夹角θ4为第一沟道T1的下部侧壁的内表面与第三分界线A2-A2’的夹角。第一分界线A-A’为第二沟道T2的上部和下部的分界点之间的连线，第二分界线A1-A1’为第二沟道T2的底部之间的连线，第三分界线A2-A2’为第一沟道T1的底部之间的连线。第一夹角θ1、第二夹角θ2、第三夹角θ3以及第四夹角θ4满足下述式(1)的关系：
Max|θ3-θ4|＜Max|θ1-θ2|...式(1)。
Max表示最大值。第一沟道T1的上部与下部的分界以及第二沟道T2的上部与下部的分界例如是以基底10的顶部为起点，而以第二沟道T2的深度D2的10％至50％为分界点(如图1E中的A-A’线所示)。在一实施例中，第一夹角θ1大于第二夹角θ2。第一夹角θ1例如是介于48度至90度之间。第二夹角θ2例如是介于45度至89度之间。第三夹角θ3以及第四夹角θ4例如是分别介于80度至89度之间。第三夹角θ3以及第四夹角θ4可彼此相同或不同。在一实施例中，第三夹角θ3以及第四夹角θ4实质上相等。第二沟道T2的侧壁与基底10的表面S之间至少具有两个以上互不相同的夹角的原因如下：在第二蚀刻工艺中，由于负载效应的缘故，第二区块R2(周边区)的第一材料层12的蚀刻速率较大，因此第二蚀刻工艺也会先移除掉一部分的第二区块R2的基底10，而形成凹陷17。在进行第三蚀刻工艺时，不仅凹陷17的底部会被蚀刻，凹陷17的侧壁亦被蚀刻，因此，在第三蚀刻工艺之后，所形成的第二沟道T2的侧壁与基底10的表面S会具有至少两种不同的夹角(如图1E中的θ1与θ2所示)。
请再参照图1E，在经由上述第一蚀刻工艺、第二蚀刻工艺以及第三蚀刻工艺而形成的结构中，第二图案层14b的侧壁与基底10的表面S之间具有第五夹角θ5以及第六夹角θ6。第一图案层14a的侧壁与基底10的表面S之间具有第七夹角θ7以及第八夹角θ8。第五夹角θ5为第二图案层14b的上部侧壁的内表面与第四分界线B-B’的夹角，第六夹角θ6为第二图案层14b的下部侧壁的内表面与第五分界线B1-B1’的夹角，第七夹角θ7为第一图案层14a的上部侧壁的内表面与第四分界线B-B’的夹角，第八夹角θ8为第一图案层14a的下部侧壁的内表面与第五分界线B1-B1’的夹角。第四分界线B-B’为第二图案层14b的上部和下部的分界点之间的连线，第五分界线B1-B1’为第一材料层12a和第一图案层14a的界面、及第一材料层12b和第二图案层14b的界面的连线。第一图案层14a的上部与下部以及第二图案层14b的上部与下部例如是以第二图案层14b的底部为起点而以第二图案层14b的底部至高度H的20％～70％处为分界点(如图1E中的B-B’线所示)。
第五夹角θ5不同于第六夹角θ6。在一实施例中，第五夹角θ5小于第六夹角θ6。在一实施例中，第三夹角θ3大于第一夹角θ1。在另一实施例中，第四夹角θ4大于第二夹角θ2。在又一实施例中，第八夹角θ8小于第六夹角θ6。第五夹角θ5例如是小于90度。在一实施例中，第五夹角θ5介于82度至90度之间。在一实施例中，第五夹角θ5介于86度至88度之间。第六夹角θ6例如是大于90度。在一实施例中，第六夹角θ6介于90度至106度之间。在另一实施例中，第六夹角θ6介于90度至93度之间。第七夹角θ7以及第八夹角θ8例如是分别例如是小于90度。在一实施例中，第七夹角θ7以及第八夹角θ8分别介于82度至90度之间。在另一实施例中，第七夹角θ7以及第八夹角θ8分别介于86度至88度之间。第七夹角θ7以及第八夹角θ8可彼此相同或不同。在一实施例中，第七夹角θ7以及第八夹角θ8实质上相等。第二图案层14b的侧壁具有互不相同的两个夹角的可能原因如下：在第一蚀刻工艺中，由于负载效应的缘故，第二区块R2(周边区)的第二材料层14的蚀刻速率较大，因此当第二区块R2的第一材料层12裸露出时，第一区块R1(密集区)的第一材料层12上仍残留有剩余的材料层(如图1B中的14c所示)。当继续蚀刻剩余的材料层时，由于第二区块R2的第一材料层12已裸露出来，因此第二图案层14b的下部的侧壁会被蚀刻，而使第二图案层14b的侧壁具有两个互不相同的夹角(如图1E中的θ5以及θ6所示)。
请再参照图1E，第二沟道T2的深度D2大于第一沟道T1的深度D1。在一实施例中，每一第二沟道T2的深度D2为每一第一沟道T1的深度D1的1.1至4倍。第一沟道T1的深度D1例如是介于至之间，第二沟道T2的深度D2例如是介于至之间。通过将第二沟道T2的深度D2控制为第一沟道T1的深度D1的1.1至4倍，可更容易控制半导体元件的电性表现。
请再参照图1E，第二沟道T2的宽度W2大于第一沟道T1的宽度W1。在一实施例中，每一第二沟道T2的宽度W2为每一第一沟道T1的宽度W1的2至1000倍。第一沟道T1的宽度W1例如是介于至之间，第二沟道T2的宽度W2例如是介于至之间。
另外，第一沟道T1的侧壁与基底10的表面S之间可以具有超过一种角度以上的夹角，而第二沟道T2的侧壁与基底10的表面S之间可以具有超过两种角度以上的不同夹角。但第二沟道T2的侧壁与基底10的表面S之间的夹角比第一沟道T1的侧壁与基底10的表面S之间的夹角的角度至少多一种。
请参照图1F，之后形成绝缘层20，以填入于第一沟道T1以及第二沟道T2，并覆盖第一图案层14a以及第二图案层14b的侧壁。绝缘层20的材料包括氧化物、氮化物或其组合。绝缘层20的形成方法例如是化学气相沉积法。继而将掩膜层16移除。移除掩膜层16的方法例如是干式剥除法或湿式剥除法。绝缘层20可做为隔离结构。
虽然上述实施例中例示了使用可形成聚合物的蚀刻剂来进行第三蚀刻工艺的情况，但本发明的半导体元件的制造方法并不限于此，以下将会再列举另一实施例以说明这一点。另外，在以下的说明中将会省略类似于上述实施例的流程以及构件的说明。
图2A至图2C为依照本发明的另一实施例所绘示的半导体元件的制造方法的剖面示意图。
请同时参照图1A至图1C以及图2A，与上述实施例不同的是，本发明的另一实施例的半导体元件的制造方法与上述方法相似，但在进行第二蚀刻工艺之后以及进行第三蚀刻工艺之前，会先形成衬层22，以覆盖第一图案层14a、第二图案层14b、第一材料层12a、12b以及基底10。衬层22的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。衬层22的厚度例如是介于至之间。衬层22的形成方法例如是化学气相沉积法。
请参照图2A与2B，接着进行第三蚀刻工艺，以移除部分基底10以及部分衬层22，并在基底10中形成多个第一沟道T1以及多个第二沟道T2。第二沟道T2位于第一沟道T1的周边。在进行第三蚀刻工艺时，位于掩膜层16的侧壁与表面上、第一图案层14a的上侧壁、第二图案层14b的上侧壁以及凹陷17的底部的衬层22会先被移除，剩余的衬层22a会覆盖第一图案层14a的下侧壁、第二图案层14b的下侧壁、第一材料层12a、12b的侧壁以及第二区块R2的基底10的部分侧壁。由于在进行第三蚀刻工艺之前先形成衬层22，因此能够以不形成聚合物的方式来进行第三蚀刻工艺。用于移除部分基底10以及部分衬层22的蚀刻剂例如是Cl2、HBr或其组合。
请参照图2C，之后将剩余的衬层22a移除。需提到的是，这些衬层22a也可以保留到后续的工艺中。将剩余的衬层22a移除的方法例如是干式剥除法或湿式剥除法。之后的形成绝缘层20以及移除掩膜层16的步骤及其细节皆已于上述实施例的说明中详述，故在此不再赘述。
本实施例与上述实施例不同的是，在形成衬层22之后进行第三蚀刻工艺而形成的结构中，第一沟道T1的侧壁具有第一肩部C1，第二沟道T2的侧壁具有第二肩部C2。在一实施例中，第一肩部C1相较于第二肩部C2而言，更接近第一材料层12a、12b。在另一实施例中，第一肩部C1与第二肩部C2在第一沟道T1以及第二沟道T2的深度方向上相差10nm至200nm。在一实施例中，以基底10的顶部为起点，第一肩部C1位于第一沟道T1的深度D1的3％至20％的位置，第二肩部C2位于第二沟道T2的深度D2的5％至45％的位置。
综上所述，本发明的半导体元件的制造方法利用可形成聚合物的蚀刻剂或衬层，而能够以较少次数的图案化工艺，在元件的密集区以及周边区中形成具有相近轮廓的沟道。通过这样的方法，能够以较少次数的光成像工艺来形成用于制作隔离结构的沟道，进而避免伴随多次光成像工艺而产生的对位不准确的问题。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体元件的制造方法，包括：
在一基底上形成一第一材料层，该基底包括一第一区块以及一第二区块，该第二区块位于该第一区块的周边；
在该第一材料层上形成一第二材料层；
在该第二材料层上形成一掩膜层；
以该掩膜层为掩膜，进行一第一蚀刻工艺，移除部分该第二材料层，以裸露出该第一材料层，并在该第一区块形成一第一图案层以及在该第二区块形成一第二图案层；
以该掩膜层为掩膜，进行一第二蚀刻工艺，移除部分该第一材料层，以裸露出部分该基底；以及
以该掩膜层为掩膜，进行一第三蚀刻工艺，以移除部分该基底，并在该基底中形成多个第一沟道以及多个第二沟道，这些第一沟道位于该第一区块的该第一图案层两侧的该基底中，这些第二沟道位于该第二区块的该第二图案层两侧的该基底中，
其中这些第二沟道的侧壁与该基底的表面之间至少具有两个以上互不相同的夹角。
2.如权利要求1所述的半导体元件的制造方法，其中进行该第三蚀刻工艺，以使得这些第二沟道的侧壁与该基底的表面之间至少具有一第一夹角以及一第二夹角，并使得这些第一沟道的侧壁与该基底的表面之间具有一第三夹角以及一第四夹角，
其中该第一夹角为这些第二沟道的上部侧壁的内表面与一第一分界线的夹角，该第二夹角为这些第二沟道的下部侧壁的内表面与一第二分界线的夹角，该第三夹角为这些第一沟道的上部侧壁的内表面与该第一分界线的夹角，该第四夹角为这些第一沟道的下部侧壁的内表面与一第三分界线的夹角，
该第一分界线为这些第二沟道的上部和下部的分界点之间的连线，该第二分界线为这些第二沟道的底部之间的连线，该第三分界线为这些第一沟道的底部之间的连线，该第一夹角、该第二夹角、该第三夹角以及该第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|Max|第一夹角-第二夹角|...式(1)。
3.一种半导体元件的制造方法，包括：
在一基底上形成多个材料层，这些材料层的材料不同；
在这些材料层上形成一掩膜层；
以该掩膜层为掩膜，使用不同的蚀刻剂进行多个蚀刻工艺，以在该基底中形成一第一沟道以及一第二沟道，该第二沟道的侧壁与该基底的表面之间至少具有一第一夹角以及一第二夹角，该第一沟道的侧壁与该基底的表面之间具有一第三夹角以及一第四夹角，
其中该第一夹角为该第二沟道的上部侧壁的内表面与一第一分界线的夹角，该第二夹角为该第二沟道的下部侧壁的内表面与一第二分界线的夹角，该第三夹角为该第一沟道的上部侧壁的内表面与该第一分界线的夹角，该第四夹角为该第一沟道的下部侧壁的内表面与一第三分界线的夹角，
该第一分界线为该第二沟道的上部和下部的分界点之间的连线，该第二分界线为该第二沟道的底部之间的连线，该第三分界线为该第一沟道的底部之间的连线，该第一夹角、该第二夹角、该第三夹角以及该第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|＜Max|第一夹角-第二夹角|...式(1)。
4.如权利要求3所述的半导体元件的制造方法，其中该第三夹角大于该第一夹角以及该第二夹角，且该第四夹角大于该第一夹角以及该第二夹角。
5.一种半导体元件，包括：
一基底，该基底包括一第一区块以及一第二区块，该第二区块位于该第一区块的周边，该第一区块的该基底的表面下具有多个第一沟道，该第二区块的该基底的表面下具有多个第二沟道；
一第一图案层，位于该第一区块的该基底的表面上；以及
一第二图案层，位于该第二区块的该基底的表面上，
其中这些第二沟道的侧壁与该基底的表面之间至少具有两个以上互不相同的夹角。
6.如权利要求5所述的半导体元件，其中这些第二沟道的侧壁与该基底的表面之间至少具有一第一夹角以及一第二夹角，且这些第一沟道的侧壁与该基底的表面之间具有一第三夹角以及一第四夹角，
其中该第一夹角为这些第二沟道的上部侧壁的内表面与一第一分界线的夹角，该第二夹角为这些第二沟道的下部侧壁的内表面与一第二分界线的夹角，该第三夹角为这些第一沟道的上部侧壁的内表面与该第一分界线的夹角，该第四夹角为这些第一沟道的下部侧壁的内表面与一第三分界线的夹角，
该第一分界线为这些第二沟道的上部和下部的分界点之间的连线，该第二分界线为这些第二沟道的底部之间的连线，该第三分界线为这些第一沟道的底部之间的连线，该第一夹角、该第二夹角、该第三夹角以及该第四夹角满足下述式(1)的关系：
Max|第三夹角-第四夹角|＜Max|第一夹角-第二夹角|...式(1)。
7.如权利要求5所述的半导体元件，其中该第一夹角大于该第二夹角。
8.如权利要求5所述的半导体元件，其中该第三夹角大于该第一夹角以及该第二夹角，该第四夹角大于该第一夹角以及该第二夹角。
9.如权利要求5所述的半导体元件，其中该第二图案层的侧壁与该基底的表面之间具有一第五夹角以及一第六夹角，且该第五夹角不同于该第六夹角，
其中该第五夹角为该第二图案层的上部侧壁的内表面与一第四分界线的夹角，该第六夹角为该第二图案层的下部侧壁的内表面与一第五分界线的夹角，
该第四分界线为该第二图案层的上部和下部的分界点之间的连线，该第五分界线为一第一材料层和该第一图案层的界面、及该第一材料层和该第二图案层的界面的连线，其中该第一材料层位于该基底与该第一图案层之间以及该基底与该第二图案层之间。
10.如权利要求5所述的半导体元件，其中这些第一沟道的侧壁具有一第一肩部，这些第二沟道的侧壁具有一第二肩部，其中相较于该第二肩部，该第一肩部较接近一第一材料层，其中该第一材料层位于该基底与该第一图案层之间以及该基底与该第二图案层之间。
CN201510287162.2A 2015-05-29 2015-05-29 半导体元件及其制造方法 Pending CN106298629A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510287162.2A CN106298629A (zh) 2015-05-29 2015-05-29 半导体元件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510287162.2A CN106298629A (zh) 2015-05-29 2015-05-29 半导体元件及其制造方法

Publications (1)

Publication Number Publication Date
CN106298629A true CN106298629A (zh) 2017-01-04

Family

ID=57656002

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510287162.2A Pending CN106298629A (zh) 2015-05-29 2015-05-29 半导体元件及其制造方法

Country Status (1)

Country Link
CN (1) CN106298629A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218309B1 (en) * 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP2004241586A (ja) * 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
CN101459117A (zh) * 2008-12-31 2009-06-17 昆山锐芯微电子有限公司 半导体器件、浅沟槽隔离结构形成方法
CN102651333A (zh) * 2011-02-28 2012-08-29 华邦电子股份有限公司 沟槽隔离结构的制造方法
KR20130008730A (ko) * 2011-07-13 2013-01-23 에스케이하이닉스 주식회사 반도체 소자의 ｓｔｉ 트렌치 형성 방법
CN103681451A (zh) * 2012-09-26 2014-03-26 南亚科技股份有限公司 沟槽结构的制造方法
CN104124194A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN104217985A (zh) * 2013-05-31 2014-12-17 中芯国际集成电路制造(上海)有限公司 半导体器件和浅沟槽的制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218309B1 (en) * 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP2004241586A (ja) * 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
CN101459117A (zh) * 2008-12-31 2009-06-17 昆山锐芯微电子有限公司 半导体器件、浅沟槽隔离结构形成方法
CN102651333A (zh) * 2011-02-28 2012-08-29 华邦电子股份有限公司 沟槽隔离结构的制造方法
KR20130008730A (ko) * 2011-07-13 2013-01-23 에스케이하이닉스 주식회사 반도체 소자의 ｓｔｉ 트렌치 형성 방법
CN103681451A (zh) * 2012-09-26 2014-03-26 南亚科技股份有限公司 沟槽结构的制造方法
CN104124194A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN104217985A (zh) * 2013-05-31 2014-12-17 中芯国际集成电路制造(上海)有限公司 半导体器件和浅沟槽的制作方法

Similar Documents

Publication Publication Date Title
TWI471903B (zh) 使用間隙物罩幕以倍增頻率之方法
KR102010188B1 (ko) 집적 회로 패터닝 방법
CN100536078C (zh) 制造含有凹陷栅极的半导体器件的方法
US20070111467A1 (en) Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same
CN106206307A (zh) 半导体结构及其形成方法
CN101546694B (zh) 形成半导体器件的图案的方法
US20180047575A1 (en) Self-aligned single dummy fin cut with tight pitch
KR20160064936A (ko) 반도체 장치의 제조 방법
KR100831571B1 (ko) 플래시 소자 및 이의 제조 방법
CN107731666A (zh) 双重图形化的方法
CN101174563B (zh) 制造具有凹陷栅极的半导体器件的方法
CN107919287A (zh) 半导体器件的形成方法
TWI728966B (zh) 半導體元件及其製作方法
CN112864094A (zh) 半导体结构及其形成方法
CN106298629A (zh) 半导体元件及其制造方法
CN109830438B (zh) 半导体器件及其形成方法
TWI571933B (zh) 半導體元件及其製造方法
US9095995B2 (en) Method of forming multiple patterning spacer structures
CN109671665B (zh) 沟槽的制造方法及浅沟槽隔离结构的制造方法
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
CN101777485B (zh) 刻蚀方法
CN108231806A (zh) 电容及其形成方法、图像传感器电路及其形成方法
CN108630544A (zh) 半导体元件及其制作方法
US20160163829A1 (en) Method of forming recess structure
CN109872946B (zh) 半导体装置的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170104

WD01 Invention patent application deemed withdrawn after publication