TWI571933B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體元件積體度的提高，元件尺寸不斷地縮小。元件中每個構件的尺寸愈來愈小，彼此間的距離也愈來愈近。一般而言，元件與元件之間藉由隔離結構來彼此隔離。現今較常使用的隔離結構為淺溝渠隔離結構（shallow trench isolation，STI）。在記憶元件中，適當的淺溝渠隔離結構能提高閘極耦合比（gate coupling ratio，GCR）、減少相鄰記憶元件間的干擾、同時使記憶元件具有良好的可靠度。

在製造上述淺溝渠隔離結構時，由於元件的密集區以及周邊區的環境各不相同，因此通常會分別進行圖案化製程，以使密集區以及周邊區中所形成的用於製作隔離結構的溝渠具有相近的輪廓。然而，在分別進行圖案化的過程中，一般會伴隨對位不準確的問題。對位一旦不準確，則會導致無法形成所需的圖案。因此，如何以較少次數的圖案化製程，在元件中的密集區以及周邊區中形成具有相近的輪廓的溝渠，為當前所需研究的課題。

本發明提供一種半導體元件的製造方法，其能夠以較少次數的圖案化製程，在元件中的密集區以及周邊區中形成具有相近的輪廓的溝渠。

本發明提供一種半導體元件的製造方法。上述半導體元件的製造方法包括以下步驟。在基底上形成第一材料層。上述基底包括第一區塊以及第二區塊，上述第二區塊位於上述第一區塊的周邊。在上述第一材料層上形成第二材料層。在上述第二材料層上形成罩幕層。以上述罩幕層為罩幕，進行第一蝕刻製程，移除部分上述第二材料層，以裸露出上述第一材料層，並在上述第一區塊形成第一圖案層以及在上述第二區塊形成第二圖案層。以上述罩幕層為罩幕，進行第二蝕刻製程，移除部分上述第一材料層，以裸露出部分上述基底。以上述罩幕層為罩幕，進行第三蝕刻製程，以移除部分上述基底，並在上述基底中形成多個第一溝渠以及多個第二溝渠。上述第一溝渠位於上述第一區塊的上述第一圖案層兩側的上述基底中，上述第二溝渠位於上述第二區塊的上述第二圖案層兩側的上述基底中。上述第二溝渠的側壁與上述基底的表面之間至少具有兩個以上互不相同的夾角。

在本發明的一實施例中，進行上述第三蝕刻製程，以使得上述第二溝渠的側壁與上述基底的表面之間至少具有第一夾角以及第二夾角，並使得上述第一溝渠的側壁與上述基底的表面之間具有第三夾角以及第四夾角。上述第一夾角為上述第二溝渠的上部側壁的內表面與第一分界線的夾角，上述第二夾角為上述第二溝渠的下部側壁的內表面與第二分界線的夾角，上述第三夾角為上述第一溝渠的上部側壁的內表面與上述第一分界線的夾角，上述第四夾角為上述第一溝渠的下部側壁的內表面與第三分界線的夾角。上述第一分界線為上述第二溝渠的上部和下部的分界點之間的連線，上述第二分界線為上述第二溝渠的底部之間的連線，上述第三分界線為上述第一溝渠的底部之間的連線。上述第一夾角、上述第二夾角、上述第三夾角以及上述第四夾角滿足下述式（1）的關係：  Max｜第三夾角－第四夾角｜＜Max｜第一夾角－第二夾角｜…式（1）。

本發明又提供一種半導體元件的製造方法。上述半導體元件的製造方法包括以下步驟。在基底上形成多數個材料層，上述材料層的材料不同。在上述材料層上形成罩幕層。以上述罩幕層為罩幕，使用不同的蝕刻劑進行多數個蝕刻製程，以在上述基底中形成第一溝渠以及第二溝渠。上述第二溝渠的側壁與上述基底的表面之間至少具有第一夾角以及第二夾角，上述第一溝渠的側壁與上述基底的表面之間具有第三夾角以及第四夾角。上述第一夾角為上述第二溝渠的上部側壁的內表面與第一分界線的夾角，上述第二夾角為上述第二溝渠的下部側壁的內表面與第二分界線的夾角，上述第三夾角為上述第一溝渠的上部側壁的內表面與上述第一分界線的夾角，上述第四夾角為上述第一溝渠的下部側壁的內表面與第三分界線的夾角。上述第一分界線為上述第二溝渠的上部和下部的分界點之間的連線，上述第二分界線為上述第二溝渠的底部之間的連線，上述第三分界線為上述第一溝渠的底部之間的連線。上述第一夾角、上述第二夾角、上述第三夾角以及上述第四夾角滿足下述式（1）的關係：   Max｜第三夾角－第四夾角｜＜Max｜第一夾角－第二夾角｜…式（1）。

在本發明的一實施例中，上述第三夾角大於上述第一夾角以及上述第二夾角，且上述第四夾角大於上述第一夾角以及上述第二夾角。

本發明又提供一種半導體元件。上述半導體元件包括基底、第一圖案層以及第二圖案層。上述基底包括第一區塊以及第二區塊。上述第二區塊位於上述第一區塊的周邊。上述第一區塊的上述基底的表面下具有多個第一溝渠，上述第二區塊的上述基底的表面下具有多個第二溝渠。第一圖案層位於上述第一區塊的上述基底的表面上。第二圖案層位於上述第二區塊的上述基底的表面上。上述第二溝渠的側壁與上述基底的表面之間至少具有兩個以上互不相同的夾角。

在本發明的一實施例中，上述第二溝渠的側壁與上述基底的表面之間至少具有第一夾角以及第二夾角，且上述第一溝渠的側壁與上述基底的表面之間具有第三夾角以及第四夾角。上述第一夾角為上述第二溝渠的上部側壁的內表面與第一分界線的夾角，上述第二夾角為上述第二溝渠的下部側壁的內表面與第二分界線的夾角，上述第三夾角為上述第一溝渠的上部側壁的內表面與上述第一分界線的夾角，上述第四夾角為上述第一溝渠的下部側壁的內表面與第三分界線的夾角。上述第一分界線為上述第二溝渠的上部和下部的分界點之間的連線，上述第二分界線為上述第二溝渠的底部之間的連線，上述第三分界線為上述第一溝渠的底部之間的連線。上述第一夾角、上述第二夾角、上述第三夾角以及上述第四夾角滿足下述式（1）的關係：  Max｜第三夾角－第四夾角｜＜Max｜第一夾角－第二夾角｜…式（1）。

在本發明的一實施例中，上述第一夾角大於上述第二夾角。

在本發明的一實施例中，上述第三夾角大於上述第一夾角以及上述第二夾角，上述第四夾角大於上述第一夾角以及上述第二夾角。

在本發明的一實施例中，上述第二圖案層的側壁與上述基底的表面之間具有第五夾角以及第六夾角，且上述第五夾角不同於上述第六夾角。上述第五夾角為上述第二圖案層的上部側壁的內表面與第四分界線的夾角，上述第六夾角為上述第二圖案層的下部側壁的內表面與第五分界線的夾角。上述第四分界線為上述第二圖案層的上部和下部的分界點之間的連線，上述第五分界線為上述第一材料層和上述第一圖案層的界面、及第一材料層和上述第二圖案層的界面的連線。第一材料層位於上述基底與上述第一圖案層之間以及上述基底與上述第二圖案層之間。

在本發明的一實施例中，上述第一溝渠的側壁具有第一肩部，上述第二溝渠的側壁具有第二肩部。相較於上述第二肩部，上述第一肩部較接近第一材料層。第一材料層位於上述基底與上述第一圖案層之間以及上述基底與上述第二圖案層之間。

在本發明的一實施例中，上述半導體元件更包括多數個絕緣層。上述絕緣層填入於上述第一溝渠以及上述第二溝渠。

基於上述，本發明的半導體元件的製造方法能夠以較少次數的圖案化製程，在元件的密集區以及周邊區中形成具有相近的輪廓的溝渠。藉由這樣的方法，能夠以較少次數的微影來形成用於製作隔離結構的溝渠，進而避免伴隨多次微影而產生的對位不準確的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。

請參照圖1A，首先提供基底10。基底10包括第一區塊R1以及第二區塊R2。第二區塊R2位於第一區塊R1的周邊。在一實施例中，第一區塊R1例如是半導體元件的密集區，第二區塊R2例如是半導體元件的周邊區。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽（silicon on insulator，SOI）基底10。基底10例如是矽或矽化鍺。

請再參照圖1A，接著在第一區塊R1以及第二區塊R2的基底10上形成第一材料層12。第一材料層12的材料例如是氧化物、氮化物或其組合。氧化物例如是氧化矽。氮化物例如是氮化矽。第一材料層12的厚度例如是介於70Å至100Å之間。第一材料層12的形成方法例如是化學氣相沉積法。

請再參照圖1A，之後在第一材料層12上形成第二材料層14。第二材料層14的材料與第一材料層12不同。第二材料層14包括未摻雜的半導體或是經摻雜的半導體，例如是多晶矽或是摻雜的多晶矽。第二材料層14的厚度例如是介於800Å至1500Å之間。第二材料層14的形成方法例如是化學氣相沈積法。

請再參照圖1A，繼而在第二材料層14上形成罩幕層16。在一實施例中，罩幕層16包括介電抗反射層（dielectric anti-reflective coating film, DARC）16a以及先進圖案化薄膜（advanced patterning film, APF）16b。介電抗反射層16a位於第二材料層14上。先進圖案化薄膜16b位於介電抗反射層16a上。介電抗反射層16a的材料例如是氮氧化矽、氮化矽或其組合。先進圖案化薄膜16b的材料例如是非晶碳。介電抗反射層16a的厚度例如是介於150Å至500Å之間。先進圖案化薄膜16b的厚度例如是介於1500Å至3000Å之間。介電抗反射層16a以及先進圖案化薄膜16b的形成方法例如是化學氣相沉積法。罩幕層16具有多個第一開口13與多個第二開口15。所述第一開口13位於第一區塊R1上方；第二開口15位於第二區塊R2上方。

請參照圖1B，之後以罩幕層16為罩幕，進行第一蝕刻製程（或稱為主蝕刻製程），以移除第一開口13以及第二開口15所裸露的部分第二材料層14，至第一材料層12完全裸露出來，並在第一區塊R1形成第一圖案層14a以及在第二區塊R2形成第二圖案層14b。需提到的是，由於在第二區塊R2（周邊區）中所欲形成的圖案密度較低，因負載效應（loading effect），使得第二區塊R2的第二材料層14的蝕刻速率大於第一區塊R1的第二材料層14的蝕刻速率。因此當第二區塊R2的第一材料層12的表面裸露出來時，第一區塊R1（密集區）的第一材料層12仍被第一圖案層14a以及剩餘的第二材料層14c覆蓋而未裸露出來。當繼續對第二材料層14c進行第一蝕刻製程時，由於第二區塊R2的第一材料層12已裸露出來，因此第二圖案層14b的下部的側壁會被蝕刻而使第二圖案層14b的側壁具有兩個以上互不相同的夾角；而第一圖案14a的側壁具有一個夾角。在一實施例中，在裸露出第一材料層12之後，繼續進行第一蝕刻製程5秒至15秒。

在第一蝕刻製程中，所使用的壓力在一實施例為4mTorr至50mTorr，在另一實施例為8mTorr至45mTorr，在又一實施例為10mTorr至35mTorr。在第一蝕刻製程中，若使用變壓器偶合電漿，則其功率在一實施例為600W至2000W，在另一實施例為750W至1500W，在又一實施例為1050W至1350W。若使用偏壓電漿，則其功率在一實施例為30W至200W，在另一實施例為50W至120W，在又一實施例為65W至105W。第一蝕刻製程中可使用的蝕刻劑包括：Cl ₂、HBr、CF ₄、O ₂、SF ₆以及NF ₃。在一實施例中，Cl ₂的流量為10sccm至300sccm；HBr的流量為10sccm至500sccm；CF ₄的流量為10sccm至100sccm；O ₂的流量為3sccm至100sccm；SF ₆的流量為0sccm至100sccm；NF ₃的流量為0sccm至100sccm。在另一實施例中，Cl ₂的流量為50sccm至250sccm；HBr的流量為150sccm至400sccm；CF ₄的流量為15sccm至55sccm；O ₂的流量為5sccm至30sccm；SF ₆的流量為5至50sccm；NF ₃的流量為5sccm至50sccm。在又一實施例中，Cl ₂的流量為75sccm至150sccm；HBr的流量20sccm至45sccm；O ₂的流量為10sccm至20sccm；SF ₆的流量為10sccm至25sccm；NF ₃的流量為10sccm至25sccm。

請參照圖1C，再來仍以罩幕層16為罩幕，進行第二蝕刻製程（或稱為過度蝕刻製程），移除第一區塊R1剩餘的部分第二材料層14c以及部分第一材料層12，以及第二區塊R2的部分第一材料層12，以裸露出部分基底10並形成第一材料層12a、12b。值得注意的是，由於負載效應的緣故，第二區塊R2（周邊區）的第一材料層12的蝕刻速率大於第一區塊R1（密集區）的第一材料層12的蝕刻速率，而且由於第一材料層12與基底10之間的蝕刻速率差異不大（例如第一材料層12/基底10的蝕刻選擇比約為1至2），因此第二蝕刻製程亦會移除掉部分第二區塊R2的基底10，而形成凹陷17。

在第二蝕刻製程中，所使用的壓力在一實施例為5mTorr至50mTorr，在另一實施例為8mTorr至40mTorr，在又一實施例為12mTorr至35mTorr。在第二蝕刻製程中，若使用變壓器偶合電漿式，則其功率在一實施例為150W至1050W，在另一實施例為200W至650W，在又一實施例為250W至550W。若使用偏壓電漿式，則其功率在一實施例為30W至200W，在另一實施例為50W至120W，在又一實施例為65W至105W。在一實施例中，第二蝕刻製程使用的蝕刻劑對於第二材料層14c與第一材料層12的蝕刻選擇比（第二材料層14c/第一材料層12）為1至2。第二蝕刻製程使用的蝕刻劑與第一蝕刻製程使用的蝕刻劑不同。第二蝕刻製程中可使用的蝕刻劑包括：CF ₄、CHF ₃、CH ₂F ₂、N ₂、O ₂、SF ₆以及NF ₃。在一實施例中，CF ₄的流量為10sccm至200sccm；CHF ₃的流量為10sccm至200sccm；CH ₂F ₂的流量為0sccm至50sccm；N ₂的流量為10sccm至100sccm；O ₂的流量為3sccm至100sccm；SF ₆的流量為0sccm至100sccm；NF ₃的流量為0sccm至100sccm。在另一實施例中，CF ₄的流量為30sccm至150sccm；CHF ₃的流量為30sccm至150sccm；CH ₂F ₂的流量為10sccm至30sccm；N ₂的流量為25sccm至80sccm；O ₂的流量為5sccm至30sccm；SF ₆的流量為5sccm至50sccm；NF ₃的流量為5sccm至50sccm。在又一實施例中，CF ₄的流量為50sccm至120sccm；CHF ₃的流量為50sccm至120sccm；CH ₂F ₂的流量為15sccm至25sccm；N ₂的流量為35sccm至70sccm；O ₂的流量為10sccm至20sccm；SF ₆的流量為10sccm至25sccm；NF ₃的流量為10sccm至25sccm。

請同時參照圖1D以及圖1E，接著繼續以罩幕層16為罩幕，進行第三蝕刻製程，以移除部分基底10，並在基底10中形成多個第一溝渠T1以及多個第二溝渠T2。第一溝渠T1位於第一區塊R1（密集區）的第一圖案層14a兩側的基底10中；第二溝渠T2位於第二區塊R2（周邊區）的第二圖案層14b兩側的基底10中。

在第三蝕刻製程中，所使用的壓力在一實施例為5mTorr至50mTorr，在另一實施例為8mTorr至40mTorr，在又一實施例為12mTorr至30mTorr。若使用變壓器偶合電漿式，則其功率在一實施例為150W至1050W，在另一實施例為200W至650W，在又一實施例為250W至550W。若使用偏壓電漿式，則其功率在一實施例為80W至350W，在另一實施例為120W至300W，在又一實施例為180W至255W。第三蝕刻製程使用的蝕刻劑與第一蝕刻製程使用的蝕刻劑不同，且與第二蝕刻製程使用的蝕刻劑不同。第三蝕刻製程使用的蝕刻劑例如是含有經鹵素原子取代的烴。烴例如是烷烴、烯烴、炔烴或其組合。鹵素原子例如是氟、氯、溴或其組合。含有經鹵素原子取代的烴可以產生較多的聚合物，提高蝕刻選擇比。在一實施例中，第三蝕刻製程使用的經鹵素原子取代的烴可以是CH _xF _y、CH _x、C _xF _y或其組合（其中，x為0至4，y為0至8）。具體而言，第三蝕刻製程中可使用的蝕刻劑包括：HBr、Cl ₂、CF ₄、CHF ₃、CH ₂F ₂、N ₂、O ₂、SF ₆以及NF ₃。在一實施例中，HBr的流量為10sccm至500sccm；Cl ₂的流量為10sccm至50sccm；CF ₄的流量為10sccm至50sccm；CHF ₃的流量為10sccm至50sccm；CH ₂F ₂的流量為0sccm至50sccm；N ₂的流量為10sccm至100sccm；O ₂的流量為3sccm至50sccm；SF ₆的流量為0sccm至100sccm；NF ₃的流量為0sccm至100sccm。在另一實施例中，HBr的流量為150sccm至400sccm；Cl ₂的流量為15sccm至40sccm；CF ₄的流量為15sccm至45sccm；CHF ₃的流量為15sccm至45sccm；CH ₂F ₂的流量為10sccm至45sccm；N ₂的流量為25sccm至80sccm；O ₂的流量為5sccm至30sccm；SF ₆的流量為5sccm至50sccm；NF ₃的流量為5sccm至50sccm。在又一實施例中，HBr的流量為200sccm至380sccm；Cl ₂的流量為18sccm至30sccm；CF ₄的流量為18sccm至35sccm；CHF ₃的流量為18sccm至35sccm；CH ₂F ₂的流量為15sccm至40sccm；N ₂的流量為35sccm至70sccm；O ₂的流量為7sccm至20sccm；SF ₆的流量為10sccm至25sccm；NF ₃的流量為10sccm至25sccm。

由於第三蝕刻製程使用的蝕刻劑是含有經鹵素原子取代的烴，因此，在進行蝕刻的過程中，會在第一區塊R1以及第二區塊R2的表面上沉積一層聚合物18。這些聚合物18有利於在元件的第一區塊R1（密集區）以及第二區塊R2（周邊區）中形成具有相近的輪廓的溝渠。因此，根據這樣的方法，能夠以較少次數的微影來形成用於製作隔離結構的溝渠，進而避免伴隨多次微影而產生的對位不準確的問題。

請參照圖1E，在經由上述第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程而形成的結構中，第一區塊R1的基底10的表面上具有第一圖案層14a以及第一材料層12a。第一區塊R1的基底10的表面下具有多個第一溝渠T1。第二區塊R2的基底10的表面上具有第二圖案層14b以及第一材料層12b。第二區塊R2的基底10的表面下具有多個第二溝渠T2。第一區塊R1例如是記憶胞區；第一圖案層14a例如是做為閘極或浮置閘極；第一材料層12a例如是做為閘介電層或穿隧介電層。第二區塊R2例如是周邊電路區；第二圖案層14b例如是做為閘極；第一材料層12b例如是做為閘介電層。

請參照圖1E，第二溝渠T2的輪廓與第一溝渠T1的輪廓不同。第二溝渠T2的底部較為平坦；而第一溝渠T1的底部較圓滑。第二溝渠T2的側壁輪廓有明顯的轉折；而第一溝渠T1的側壁輪廓無明顯轉折點或無轉折點。更具體地說，第二溝渠T2的側壁與基底10的表面S之間至少具有兩個以上互不相同的夾角。在一實施例中，第二溝渠T2的側壁與基底10的表面S之間至少具有第一夾角θ1以及第二夾角θ2，且第一溝渠T1的側壁與基底10的表面S之間具有第三夾角θ3以及第四夾角θ4。第一夾角θ1為第二溝渠T2的上部側壁的內表面與第一分界線A-A’的夾角，第二夾角θ2為第二溝渠T2的下部側壁的內表面與第二分界線A1-A1’的夾角，第三夾角θ3為第一溝渠T1的上部側壁的內表面與第一分界線A-A’的夾角，第四夾角θ4為第一溝渠T1的下部側壁的內表面與第三分界線A2-A2’的夾角。第一分界線A-A’為第二溝渠T2的上部和下部的分界點之間的連線，第二分界線A1-A1’為第二溝渠T2的底部之間的連線，第三分界線A2-A2’為第一溝渠T1的底部之間的連線。第一夾角θ1、第二夾角θ2、第三夾角θ3以及第四夾角θ4滿足下述式（1）的關係：   Max｜θ3－θ4｜＜Max｜θ1－θ2｜…式（1）。

Max表示最大值。第一溝渠T1的上部與下部的分界以及第二溝渠T2的上部與下部的分界例如是以基底10的頂部為起點，而以第二溝渠T2的深度D2的10%至50%為分界點（如圖1E中的A-A’線所示）。在一實施例中，第一夾角θ1大於第二夾角θ2。第一夾角θ1例如是介於48度至90度之間。第二夾角θ2例如是介於45度至89度之間。第三夾角θ3以及第四夾角θ4例如是分別介於80度至89度之間。第三夾角θ3以及第四夾角θ4可彼此相同或不同。在一實施例中，第三夾角θ3以及第四夾角θ4實質上相等。第二溝渠T2的側壁與基底10的表面S之間至少具有兩個以上互不相同的夾角的原因如下：在第二蝕刻製程中，由於負載效應的緣故，第二區塊R2（周邊區）的第一材料層12的蝕刻速率較大，因此第二蝕刻製程亦會先移除掉一部分的第二區塊R2的基底10，而形成凹陷17。在進行第三蝕刻製程時，不僅凹陷17的底部會被蝕刻，凹陷17的側壁亦被蝕刻，因此，在第三蝕刻製程之後，所形成的第二溝渠T2的側壁與基底10的表面S會具有至少兩種不同的夾角（如圖1E中的θ1與θ2所示）。

請再參照圖1E，在經由上述第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程而形成的結構中，第二圖案層14b的側壁與基底10的表面S之間具有第五夾角θ5以及第六夾角θ6。第一圖案層14a的側壁與基底10的表面S之間具有第七夾角θ7以及第八夾角θ8。第五夾角θ5為第二圖案層14b的上部側壁的內表面與第四分界線B-B’的夾角，第六夾角θ6為第二圖案層14b的下部側壁的內表面與第五分界線B1-B1’的夾角，第七夾角θ7為第一圖案層14a的上部側壁的內表面與第四分界線B-B’的夾角，第八夾角θ8為第一圖案層14a的下部側壁的內表面與第五分界線B1-B1’的夾角。第四分界線B-B’為第二圖案層14b的上部和下部的分界點之間的連線，第五分界線B1-B1’為第一材料層12a和第一圖案層14a的界面、及第一材料層12b和第二圖案層14b的界面的連線。第一圖案層14a的上部與下部以及第二圖案層14b的上部與下部例如是以第二圖案層14b的底部為起點而以第二圖案層14b的底部至高度H的20%~70%處為分界點（如圖1E中的B-B’線所示）。

第五夾角θ5不同於第六夾角θ6。在一實施例中，第五夾角θ5小於第六夾角θ6。在一實施例中，第三夾角θ3大於第一夾角θ1。在另一實施例中，第四夾角θ4大於第二夾角θ2。在又一實施例中，第八夾角θ8小於第六夾角θ6。第五夾角θ5例如是小於90度。在一實施例中，第五夾角θ5介於82度至90度之間。在一實施例中，第五夾角θ5介於86度至88度之間。第六夾角θ6例如是大於90度。在一實施例中，第六夾角θ6介於90度至106度之間。在另一實施例中，第六夾角θ6介於90度至93度之間。第七夾角θ7以及第八夾角θ8例如是分別例如是小於90度。在一實施例中，第七夾角θ7以及第八夾角θ8分別介於82度至90度之間。在另一實施例中，第七夾角θ7以及第八夾角θ8分別介於86度至88度之間。第七夾角θ7以及第八夾角θ8可彼此相同或不同。在一實施例中，第七夾角θ7以及第八夾角θ8實質上相等。第二圖案層14b的側壁具有互不相同的兩個夾角的可能原因如下：在第一蝕刻製程中，由於負載效應的緣故，第二區塊R2（周邊區）的第二材料層14的蝕刻速率較大，因此當第二區塊R2的第一材料層12裸露出時，第一區塊R1（密集區）的第一材料層12上仍殘留有剩餘的材料層（如圖1B中的14c所示）。當繼續蝕刻剩餘的材料層時，由於第二區塊R2的第一材料層12已裸露出來，因此第二圖案層14b的下部的側壁會被蝕刻，而使第二圖案層14b的側壁具有兩個互不相同的夾角（如圖1E中的θ5以及θ6所示）。

請再參照圖1E，第二溝渠T2的深度D2大於第一溝渠T1的深度D1。在一實施例中，每一第二溝渠T2的深度D2為每一第一溝渠T1的深度D1的1.1至4倍。第一溝渠T1的深度D1例如是介於1300Å至2000Å之間，第二溝渠T2的深度D2例如是介於1500Å至8000Å之間。藉由將第二溝渠T2的深度D2控制為第一溝渠T1的深度D1的1.1至4倍，可更容易控制半導體元件的電性表現。

請再參照圖1E，第二溝渠T2的寬度W2大於第一溝渠T1的寬度W1。在一實施例中，每一第二溝渠T2的寬度W2為每一第一溝渠T1的寬度W1的2至1000倍。第一溝渠T1的寬度W1例如是介於150Å至1000Å之間，第二溝渠T2的寬度W2例如是介於300Å至1000000Å之間。

另外，第一溝渠T1的側壁與基底10的表面S之間可以具有超過一種角度以上的夾角，而第二溝渠T2的側壁與基底10的表面S之間可以具有超過兩種角度以上的不同夾角。但第二溝渠T2的側壁與基底10的表面S之間的夾角比第一溝渠T1的側壁與基底10的表面S之間的夾角的角度至少多一種。

請參照圖1F，之後形成絕緣層20，以填入於第一溝渠T1以及第二溝渠T2，並覆蓋第一圖案層14a以及第二圖案層14b的側壁。絕緣層20的材料包括氧化物、氮化物或其組合。絕緣層20的形成方法例如是化學氣相沈積法。繼而將罩幕層16移除。移除罩幕層16的方法例如是乾式剝除法或濕式剝除法。絕緣層20可做為隔離結構。

雖然上述實施例中例示了使用可形成聚合物的蝕刻劑來進行第三蝕刻製程的情況，但本發明的半導體元件的製造方法並不限於此，以下將會再列舉另一實施例以說明這一點。另外，在以下的說明中將會省略類似於上述實施例的流程以及構件的說明。

圖2A至圖2C為依照本發明的另一實施例所繪示的半導體元件的製造方法的剖面示意圖。

請同時參照圖1A至圖1C以及圖2A，與上述實施例不同的是，本發明的另一實施例的半導體元件的製造方法與上述方法相似，但在進行第二蝕刻製程之後以及進行第三蝕刻製程之前，會先形成襯層22，以覆蓋第一圖案層14a、第二圖案層14b、第一材料層12a、12b以及基底10。襯層22的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。襯層22的厚度例如是介於10Å至250Å之間。襯層22的形成方法例如是化學氣相沉積法。

請參照圖2A與2B，接著進行第三蝕刻製程，以移除部分基底10以及部分襯層22，並在基底10中形成多個第一溝渠T1以及多個第二溝渠T2。第二溝渠T2位於第一溝渠T1的周邊。在進行第三蝕刻製程時，位於罩幕層16的側壁與表面上、第一圖案層14a的上側壁、第二圖案層14b的上側壁以及凹陷17的底部的襯層22會先被移除，剩餘的襯層22a會覆蓋第一圖案層14a的下側壁、第二圖案層14b的下側壁、第一材料層12a、12b的側壁以及第二區塊R2的基底10的部分側壁。由於在進行第三蝕刻製程之前先形成襯層22，因此能夠以不形成聚合物的方式來進行第三蝕刻製程。用於移除部分基底10以及部分襯層22的蝕刻劑例如是Cl ₂、HBr或其組合。

請參照圖2C，之後將剩餘的襯層22a移除。需提到的是，這些襯層22a也可以保留到後續的製程中。將剩餘的襯層22a移除的方法例如是乾式剝除法或濕式剝除法。之後的形成絕緣層20以及移除罩幕層16的步驟及其細節皆已於上述實施例的說明中詳述，故於此不再贅述。

本實施例與上述實施例不同的是，在形成襯層22之後進行第三蝕刻製程而形成的結構中，第一溝渠T1的側壁具有第一肩部C1，第二溝渠T2的側壁具有第二肩部C2。在一實施例中，第一肩部C1相較於第二肩部C2而言，更接近第一材料層12a、12b。在另一實施例中，第一肩部C1與第二肩部C2在第一溝渠T1以及第二溝渠T2的深度方向上相差10 nm至200 nm。在一實施例中，以基底10的頂部為起點，第一肩部C1位於第一溝渠T1的深度D1的3 %至20 %的位置，第二肩部C2位於第二溝渠T2的深度D2的5%至45 %的位置。

綜上所述，本發明的半導體元件的製造方法利用可形成聚合物的蝕刻劑或襯層，而能夠以較少次數的圖案化製程，在元件的密集區以及周邊區中形成具有相近的輪廓的溝渠。藉由這樣的方法，能夠以較少次數的微影來形成用於製作隔離結構的溝渠，進而避免伴隨多次微影而產生的對位不準確的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：基底 12、12a、12b：第一材料層 13：第一開口 14、14c：第二材料層 14a：第一圖案層 14b：第二圖案層 15：第二開口 16：罩幕層 16a：介電抗反射層 16b：先進圖案化薄膜 17：凹陷 18：聚合物 20：絕緣層 22、22a：襯層 A-A’：第一分界線 A1-A1’：第二分界線 A2-A2’：第三分界線 B-B’：第四分界線 B1-B1’：第五分界線 C1：第一肩部 C2：第二肩部 D1、D2：深度 H：高度 R1：第一區塊 R2：第二區塊 S：表面 T1：第一溝渠 T2：第二溝渠 W1、W2：寬度 θ1：第一夾角 θ2：第二夾角 θ3：第三夾角 θ4：第四夾角 θ5：第五夾角 θ6：第六夾角 θ7：第七夾角 θ8：第八夾角

圖1A至圖1F為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。 圖2A至圖2C為依照本發明的另一實施例所繪示的半導體元件的製造方法的剖面示意圖。

10：基底 12a、12b：第一材料層 14a：第一圖案層 14b：第二圖案層 20：絕緣層 A-A’：第一分界線 A1-A1’：第二分界線 A2-A2’：第三分界線 B-B’：第四分界線 B1-B1’：第五分界線 D1、D2：深度 H：高度 R1：第一區塊 R2：第二區塊 S：表面 θ1：第一夾角 θ2：第二夾角 θ3：第三夾角 θ4：第四夾角 θ5：第五夾角 θ6：第六夾角 θ7：第七夾角 θ8：第八夾角

Claims (10)

1. 一種半導體元件的製造方法，包括：在一基底上形成一第一材料層，該基底包括一第一區塊以及一第二區塊，該第二區塊位於該第一區塊的周邊；在該第一材料層上形成一第二材料層；在該第二材料層上形成一罩幕層；以該罩幕層為罩幕，進行一第一蝕刻製程，移除部分該第二材料層，以裸露出該第一材料層，並在該第一區塊形成一第一圖案層以及在該第二區塊形成一第二圖案層；以該罩幕層為罩幕，進行一第二蝕刻製程，移除部分該第一材料層，以裸露出部分該基底；以及以該罩幕層為罩幕，進行一第三蝕刻製程，以移除部分該基底，並在該基底中形成多個第一溝渠以及多個第二溝渠，該些第一溝渠位於該第一區塊的該第一圖案層兩側的該基底中，該些第二溝渠位於該第二區塊的該第二圖案層兩側的該基底中，其中該些第二溝渠的側壁與該基底的表面之間至少具有兩個以上互不相同的夾角。
2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中進行該第三蝕刻製程，以使得該些第二溝渠的側壁與該基底的表面之間至少具有一第一夾角以及一第二夾角，並使得該些第一溝渠的側壁與該基底的表面之間具有一第三夾角以及一第四夾角， 其中該第一夾角為該些第二溝渠的上部側壁的內表面與一第一分界線的夾角，該第二夾角為該些第二溝渠的下部側壁的內表面與一第二分界線的夾角，該第三夾角為該些第一溝渠的上部側壁的內表面與該第一分界線的夾角，該第四夾角為該些第一溝渠的下部側壁的內表面與一第三分界線的夾角，該第一分界線為該些第二溝渠的上部和下部的分界點之間的連線，該第二分界線為該些第二溝渠的底部之間的連線，該第三分界線為該些第一溝渠的底部之間的連線，該第一夾角、該第二夾角、該第三夾角以及該第四夾角滿足下述式(1)的關係：Max｜第三夾角-第四夾角｜<Max｜第一夾角-第二夾角｜...式(1)。
3. 一種半導體元件的製造方法，包括：在一基底上形成多數個材料層，該些材料層的材料不同；在該些材料層上形成一罩幕層；以該罩幕層為罩幕，使用不同的蝕刻劑進行多數個蝕刻製程，以在該基底中形成一第一溝渠以及一第二溝渠，其中該第二溝渠的深度為該第一溝渠的深度的1.1至4倍，該第二溝渠的側壁與該基底的表面之間至少具有一第一夾角以及一第二夾角，該第一溝渠的側壁與該基底的表面之間具有一第三夾角以及一第四夾角，其中該第一夾角為該第二溝渠的上部側壁的內表面與一第一 分界線的夾角，該第二夾角為該第二溝渠的下部側壁的內表面與一第二分界線的夾角，該第三夾角為該第一溝渠的上部側壁的內表面與該第一分界線的夾角，該第四夾角為該第一溝渠的下部側壁的內表面與一第三分界線的夾角，該第一分界線為該第二溝渠的上部和下部的分界點之間的連線，該第二分界線為該第二溝渠的底部之間的連線，該第三分界線為該第一溝渠的底部之間的連線，該第一夾角、該第二夾角、該第三夾角以及該第四夾角滿足下述式(1)的關係：Max｜第三夾角-第四夾角｜<Max｜第一夾角-第二夾角｜...式(1)。
4. 如申請專利範圍第3項所述的半導體元件的製造方法，其中該第三夾角大於該第一夾角以及該第二夾角，且該第四夾角大於該第一夾角以及該第二夾角。
5. 一種半導體元件，包括：一基底，該基底包括一第一區塊以及一第二區塊，該第二區塊位於該第一區塊的周邊，該第一區塊的該基底的表面下具有多個第一溝渠，該第二區塊的該基底的表面下具有多個第二溝渠，其中該些第二溝渠的深度為該些第一溝渠的深度的1.1至4倍；一第一圖案層，位於該第一區塊的該基底的表面上；以及一第二圖案層，位於該第二區塊的該基底的表面上，其中該些第二溝渠的側壁與該基底的表面之間至少具有兩個 以上互不相同的夾角。
6. 如申請專利範圍第5項所述的半導體元件，其中該些第二溝渠的側壁與該基底的表面之間至少具有一第一夾角以及一第二夾角，且該些第一溝渠的側壁與該基底的表面之間具有一第三夾角以及一第四夾角，其中該第一夾角為該些第二溝渠的上部側壁的內表面與一第一分界線的夾角，該第二夾角為該些第二溝渠的下部側壁的內表面與一第二分界線的夾角，該第三夾角為該些第一溝渠的上部側壁的內表面與該第一分界線的夾角，該第四夾角為該些第一溝渠的下部側壁的內表面與一第三分界線的夾角，該第一分界線為該些第二溝渠的上部和下部的分界點之間的連線，該第二分界線為該些第二溝渠的底部之間的連線，該第三分界線為該些第一溝渠的底部之間的連線，該第一夾角、該第二夾角、該第三夾角以及該第四夾角滿足下述式(1)的關係：Max｜第三夾角-第四夾角｜<Max｜第一夾角-第二夾角｜...式(1)。
7. 如申請專利範圍第6項所述的半導體元件，其中該第一夾角大於該第二夾角。
8. 如申請專利範圍第6項所述的半導體元件，其中該第三夾角大於該第一夾角以及該第二夾角，該第四夾角大於該第一夾角以及該第二夾角。
9. 如申請專利範圍第5項所述的半導體元件，其中該第二 圖案層的側壁與該基底的表面之間具有一第五夾角以及一第六夾角，且該第五夾角不同於該第六夾角，其中該第五夾角為該第二圖案層的上部側壁的內表面與一第四分界線的夾角，該第六夾角為該第二圖案層的下部側壁的內表面與一第五分界線的夾角，該第四分界線為該第二圖案層的上部和下部的分界點之間的連線，該第五分界線為一第一材料層和該第一圖案層的界面、及該第一材料層和該第二圖案層的界面的連線，其中該第一材料層位於該基底與該第一圖案層之間以及該基底與該第二圖案層之間。
10. 如申請專利範圍第5項所述的半導體元件，其中該些第一溝渠的側壁具有一第一肩部，該些第二溝渠的側壁具有一第二肩部，其中相較於該第二肩部，該第一肩部較接近一第一材料層，其中該第一材料層位於該基底與該第一圖案層之間以及該基底與該第二圖案層之間。