CN101587835B

CN101587835B - 浅沟槽制作方法

Info

Publication number: CN101587835B
Application number: CN2008101125013A
Authority: CN
Inventors: 周鸣; 沈满华
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2008-05-23
Filing date: 2008-05-23
Publication date: 2011-01-12
Anticipated expiration: 2028-05-23
Also published as: CN101587835A

Abstract

本发明提供一种浅沟槽制作方法，包括步骤：提供表面覆盖有掩膜结构的半导体衬底，所述掩膜结构上形成有暴露半导体衬底的掩膜沟槽；以掩膜结构为掩膜，在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽；在掩膜结构表面形成保护层，且保护层填满掩膜沟槽和衬底沟槽；刻蚀保护层，直至暴露掩膜结构且未暴露半导体衬底；刻蚀保护层、掩膜结构和半导体衬底，直至半导体衬底沟槽的顶角形成目标圆角。本发明在浅沟槽的尺寸较小时，也能形成圆滑的浅沟槽顶角，避免了现有技术应用在小尺寸浅沟槽时形成的顶角圆滑程度不够的缺陷，从而改善了浅沟槽隔离的电学性能表现，进而减轻浅了沟槽隔离的漏电现象。

Description

浅沟槽制作方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种浅沟槽制作方法。

背景技术

随着半导体制造技术的进步，浅沟槽隔离(STI，Shallow Trench Isolation)方法已经逐渐取代了传统半导体器件制造所采用如局部硅氧化法等其他隔离方法。浅沟槽隔离方法与其他隔离方法相比有许多优点，主要包括：1、STI方法可以获得较窄的半导体器件隔离宽度，从而提高器件密度；2、STI方法可以提升表面平坦度，因而可在光刻时有效控制最小线宽。

但是，相关实验发现，浅沟槽隔离所采用的浅沟槽边角的圆滑程度与漏电有很强的相关性，越是圆滑的边角，越容易阻止漏电的产生，因而如何使浅沟槽边角更加圆滑，改善浅沟槽隔离的电学性能表现，从而进一步减少浅沟槽隔离的漏电，是半导体工艺中的一个重要问题。

美国专利US6174786公开了一种半导体器件浅沟槽隔离方法。图1至图6展示了实施该方法各步骤后衬底的截面图，所述步骤包括：

在衬底100上形成氧化物层101；

在氧化物层101上形成掩膜层102；

各向异性地刻蚀掩膜层102用于形成一个开口110并保留氧化物层101的至少一个部分，所述开口110在掩膜层102上暴露了氧化物层101且开口110的宽度大于后续制作的沟槽宽度；

在所述开口110上形成盖层103；

无图形刻蚀所述盖层103用以在掩膜开口110处的盖层103断口上形成圆角，所述无图形刻蚀不刻蚀衬底100；

等离子刻蚀衬底100表面用以在衬底100上形成沟槽120；

在刻蚀沟槽120的同时，盖层103的圆角被转移到沟槽120的顶角121。

上述浅沟槽隔离方法，通过在盖层103的间断处形成圆角，再将圆角通过等离子刻蚀转移到沟槽120的顶角121，用以改善浅沟槽隔离的漏电现象。但是，所述方法依赖在形成盖层103时，开口110底部的盖层103必须平坦，且覆盖在掩膜层102竖直断面上的盖层103也需要竖直涂布。当需要形成的沟槽120的尺寸较大时，这些涂布盖层103的条件可以达到，但随着半导体器件的尺寸越来越小，浅沟槽隔离结构也随之相应减小，在形成浅沟槽顶部圆角时，涂布盖层103的条件也越来越难以达到。因此，用现有技术形成的浅沟槽顶角的圆滑程度也越来越难以达到要求。

发明内容

本发明解决的问题是提供一种浅沟槽制作方法，在浅沟槽的尺寸较小时，也能形成圆滑的浅沟槽顶角，避免了现有技术应用在小尺寸浅沟槽时形成的顶角圆滑程度不够的缺陷，从而改善浅沟槽隔离的电学性能表现，进而减轻浅沟槽隔离的漏电现象。

为解决上述问题，本发明提供一种浅沟槽制作方法，包括步骤：提供表面覆盖有掩膜结构的半导体衬底，所述掩膜结构上形成有暴露半导体衬底的掩膜沟槽；以掩膜结构为掩膜，在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽；在掩膜结构表面形成保护层，且保护层填满掩膜沟槽和衬底沟槽；刻蚀保护层，直至暴露掩膜结构且未暴露半导体衬底；刻蚀保护层、掩膜结构和半导体衬底，直至半导体衬底沟槽的顶角形成目标圆角。

可选地，所述刻蚀是各向异性等离子刻蚀。

可选地，所述的各向异性等离子刻蚀保护层、掩膜结构和半导体衬底的方法为栓塞回蚀法。

可选地，所述掩膜结构是氮化硅掩膜层、碳化硅掩膜层以及多晶硅掩膜层的单层结构或任意组合叠层结构。

可选地，所述掩膜结构是掩膜层、底部抗反射层和光刻胶层依次叠加的叠层结构。

可选地，所述保护层的材料为底部抗反射层材料或光刻胶。

可选地，所述的在半导体衬底上刻蚀为利用包括由溴化氢、氦、氧以及六氟化硫等气体形成的等离子体刻蚀。

可选地，所述的刻蚀保护层直至暴露掩膜结构且未暴露半导体衬底所采用的刻蚀为利用包括氧气形成的等离子体刻蚀。

可选地，所述的刻蚀保护层、掩膜结构和半导体衬底所采用的刻蚀为利用包括四氟甲烷和氦等气体形成的等离子体刻蚀。

可选地，所述的用第一等离子体在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽的步骤之后，还包括用等离子刻蚀法修整所述衬底沟槽的步骤。

可选地，所述的等离子刻蚀法是以溴化氢和氧气的混合气体作为刻蚀气体的等离子刻蚀法。

可选地，所述的半导体衬底沟槽的顶角形成目标圆角之后，还包括去除衬底沟槽内保护层的步骤。

可选地，所述的去除保护层的步骤之后还包括修整衬底沟槽的步骤。

与现有技术相比，上述技术方案在掩膜结构表面形成保护层，并使保护层填满掩膜沟槽和衬底沟槽，因而避免了现有技术中需要将保护层平滑地涂布在沟槽底部和侧壁上，即使应用在65nm节点及小于65nm节点的工艺中，在浅沟槽的尺寸较小时，也能形成圆滑的浅沟槽顶角，从而改善浅沟槽隔离的电学性能表现，减轻了浅沟槽隔离的漏电现象。

另外，刻蚀保护层，直至暴露掩膜结构且未暴露半导体衬底，为后续只在衬底沟槽的顶角刻蚀出圆角而不会刻蚀半导体衬底除顶角以外的其他部分形成了保护结构。

以掩膜结构为掩膜，在半导体衬底上刻蚀出衬底沟槽的步骤之后，还包括用等离子刻蚀法修整所述衬底沟槽的步骤。该步骤可以优化衬底沟槽的形态，增强后续步骤中形成的衬底沟槽顶角的圆滑效果，也有利于后续化学气相沉积过程对衬底沟槽的填充。

附图说明

图1至图6为实施现有技术各步骤后半导体衬底的截面图；

图7是本发明一个实施例浅沟槽制作方法流程图；

图8至图13是执行图7中各步骤后半导体衬底的截面图；

图14是形成图7中第一步半导体衬底的流程图；

图15至图18是执行图14中各步骤后半导体衬底的截面图。

具体实施方式

本实施例一种浅沟槽制作方法可以应用在65nm节点及小于65nm节点的工艺中，在浅沟槽的尺寸较小时，也能形成圆滑的浅沟槽顶角，从而改善浅沟槽隔离的电学性能表现，减轻了浅沟槽隔离的漏电现象。

为此提供一种浅沟槽制作方法，包括步骤：提供表面覆盖有掩膜结构的半导体衬底，所述掩膜结构上形成有暴露半导体衬底的掩膜沟槽；以掩膜结构为掩膜，在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽；在掩膜结构表面形成保护层，且保护层填满掩膜沟槽和衬底沟槽；刻蚀保护层，直至暴露掩膜结构且未暴露半导体衬底；刻蚀保护层、掩膜结构和半导体衬底，直至半导体衬底沟槽的顶角形成目标圆角。所述刻蚀是各向异性等离子刻蚀。所述的各向异性等离子刻蚀保护层、掩膜结构和半导体衬底的方法为栓塞回蚀法。所述掩膜结构是氮化硅掩膜层、碳化硅掩膜层以及多晶硅掩膜层的单层结构或任意组合叠层结构。所述掩膜结构是掩膜层、底部抗反射层和光刻胶层依次叠加的叠层结构。所述保护层的材料为底部抗反射层材料或光刻胶。所述的在半导体衬底上刻蚀为利用包括由溴化氢、氦、氧以及六氟化硫等气体形成的等离子体刻蚀。所述的刻蚀保护层直至暴露掩膜结构且未暴露半导体衬底所采用的刻蚀为利用包括氧气形成的等离子体刻蚀。所述的刻蚀保护层、掩膜结构和半导体衬底所采用的刻蚀为利用包括四氟甲烷和氦等气体形成的等离子体刻蚀。所述的用第一等离子体在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽的步骤之后，还包括用等离子刻蚀法修整所述衬底沟槽的步骤。所述的等离子刻蚀法是以溴化氢和氧气的混合气体作为刻蚀气体的等离子刻蚀法。所述的半导体衬底沟槽的顶角形成目标圆角之后，还包括去除衬底沟槽内保护层的步骤。所述的去除保护层的步骤之后还包括修整衬底沟槽的步骤。

下面结合附图进行具体说明。

如图7所示，本实施例浅沟槽制作方法包括步骤：

S201，提供表面覆盖有掩膜层的半导体衬底，所述掩膜层上形成有暴露半导体衬底的掩膜沟槽；

S202，以掩膜层为掩膜，在半导体衬底上刻蚀出衬底沟槽；

S203，在掩膜层表面形成保护层，并填满掩膜沟槽和衬底沟槽；

S204，等离子刻蚀保护层，直至暴露掩膜层且未暴露半导体衬底；

S205，等离子刻蚀保护层、掩膜层和半导体衬底，直至衬底沟槽的顶角形成目标圆角。

步骤S201所提供的半导体衬底结构如图8所示。半导体衬底200上覆盖有掩膜层201，掩膜层201上开设有掩膜沟槽210，掩膜沟槽210的宽度与最后形成的衬底沟槽的宽度大致相等。掩膜层201的材料可以是氧化硅、氮化硅或多晶硅，掩膜层201的厚度可以是100nm至120nm，当半导体衬底200使用多晶硅时，掩膜层201的厚度为110nm。形成这种半导体衬底结构的方法可以是半导体制造领域常见的刻蚀的方法。

然后执行步骤S202，以带有掩膜沟槽210的掩膜层201作为刻蚀掩膜，在半导体衬底200上刻蚀出衬底沟槽220，形成如图9所示的结构。衬底沟槽220的深度可以是390nm至410nm之间，具体例如400nm。衬底沟槽的刻蚀方法可以是以溴化氢、氦、氧以及六氟化硫的混合气体作为刻蚀气体的等离子刻蚀，其中溴化氢的流量是27至33sccm，具体例如30sccm；氦氧混合气体的流量为34至40sccm，具体例如37sccm；六氟化硫的流量是5-7sccm，具体例如6sccm。刻蚀的压力是10至20mTorr，具体例如15mTorr；刻蚀时采用的功率是1100至1300W之间，具体例如1200W；刻蚀电压是136至164V，具体例如150V；刻蚀的时间是51至64秒，具体例如58秒。

在半导体衬底200上刻蚀出衬底沟槽220之后，还可以进行一个对衬底沟槽220的修整步骤，用于优化衬底沟槽220的形态，增强后续步骤中形成的衬底沟槽顶角的圆滑效果。所述步骤是以溴化氢和氧气的混合气体作为刻蚀气体对衬底沟槽220进行等离子刻蚀，溴化氢的流量是315至385sccm，具体例如350sccm，氧气的流量是10至20sccm，具体例如15sccm。刻蚀的压力是5至10mTorr，具体例如7mTorr；刻蚀时采用的功率是900至1100W之间，具体例如1000W；刻蚀电压是300V；刻蚀的时间是5至15秒，具体例如9秒。

再执行步骤S203，在掩膜层201表面形成保护层202，并填满掩膜沟槽210和衬底沟槽220，形成如图10所示的结构。保护层202在涂覆时需要具备一定的流动性，能够完全覆盖衬底沟槽220和掩膜沟槽210，并在被去除过程中满足去除工艺的要求，即满足去除工艺对保护层材料和掩膜层材料的选择性，以保证在去除保护层202的过程中不会对掩膜层201产生影响。因此，可以采用半导体制造领域普遍使用的底部抗反射层材料(BARC，BottomAnti-Reflection Coating)作为保护层，同样，半导体制造领域普遍使用的光刻胶也可以作为形成保护层的材料。保护层202在掩膜层201表面的厚度为100nn至120nm之间，具体例如110nm。形成保护层202的方法可以是半导体制造领域常用的旋涂法。由于保护层202填满掩膜沟槽210和衬底沟槽220并覆盖掩膜层201表面，因而避免了现有技术中需要将保护层平滑地涂布在沟槽底部和侧壁上，所以可以应用在65nm以下工艺节点中的小尺寸浅沟槽制造中。

然后执行步骤S204，等离子刻蚀保护层202，直至暴露掩膜层201且未暴露半导体衬底200，形成如图11所示的结构。所述的等离子刻蚀可以是以氧气作为刻蚀气体的等离子刻蚀，氧气的流量是90至110sccm，具体例如100sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是700至900W之间，具体例如800W；刻蚀电压是0V；刻蚀的时间是44至48秒，具体例如46秒。由于等离子刻蚀之后，保护层202的界面位于掩膜沟槽210内，而并未暴露半导体衬底200，为后续只在衬底沟槽的顶角刻蚀出圆角而不会刻蚀半导体衬底200除顶角以外的其他部分形成了保护结构。

接着执行步骤S205，等离子刻蚀保护层202、掩膜层201和半导体衬底200，直至衬底沟槽220的顶角221形成目标圆角，形成如图12所示的结构。所述的等离子刻蚀可以是以四氟甲烷和氦气的混合气体作为刻蚀气体的等离子刻蚀，四氟甲烷的流量是30至50sccm，具体例如40sccm，氦气的流量是160至200sccm，具体例如180sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是400至600W之间，具体例如500W；刻蚀电压是600V；刻蚀的时间是15至25秒，具体例如20秒。

在形成了衬底沟槽220圆滑的顶角221之后，还可以包括去除保护层202的步骤。所述步骤是以氧气作为刻蚀气体对保护层202进行等离子刻蚀，氧气的流量是135至165sccm，具体例如150sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是900至1100W之间，具体例如1000W；刻蚀电压是0V；刻蚀的时间是35至45秒，具体例如40秒。

在去除了保护层202后，还可以进行一个对衬底沟槽220的修整步骤，用于优化衬底沟槽220的形态，形成如图13所示的结构。所述步骤是以溴化氢、氦气和氧气的混合气体作为刻蚀气体对衬底沟槽220进行等离子刻蚀，溴化氢的流量是135至165sccm，具体例如150sccm，氦氧混合气体的流量是30至50sccm，具体例如40sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是1000至1400W之间，具体例如1200W；刻蚀电压是250V；刻蚀的时间是5至15秒，具体例如9秒。

上述实施例中，在刻蚀衬底沟槽之前，半导体衬底200上的掩膜层201已经形成了用于刻蚀半导体衬底200的掩膜沟槽210。所述的掩膜沟槽210是经过如图14所示的方法形成的，所述的方法包括步骤：

S201a，提供半导体衬底200，并在半导体衬底200上依次形成完整掩膜层201a、底部抗反射层203以及光刻胶层204；

S201b，将光掩模版上的衬底沟槽图形转移到光刻胶层204上，形成具有衬底沟槽图形的光刻胶层204a；

S201c，以具有衬底沟槽图形的光刻胶层204a为掩膜刻蚀底部抗反射层203，形成具有衬底沟槽图形的底部抗反射层203a；

S201d，以具有衬底沟槽图形的底部抗反射层203a为掩膜刻蚀完整掩膜层201a，形成具有掩膜沟槽210的掩膜层201；

S201e，去除具有衬底沟槽图形的光刻胶层204a和底部抗反射层203a。

具体的说，步骤S201a，提供半导体衬底200，并在半导体衬底200上依次形成完整掩膜层201a、底部抗反射层203以及光刻胶层204，形成如图15所示的结构。在半导体衬底200上依次形成完整掩膜层201a、底部抗反射层203以及光刻胶层204的方法可以是半导体制造领域惯常使用的旋涂法。底部抗反射层203以及光刻胶层204所采用的材料也可以是常用于形成底部抗反射层和光刻胶层的材料。

再执行步骤S201b，将光掩模版上的衬底沟槽图形转移到光刻胶层204上，形成如图16所示具有衬底沟槽图形的光刻胶层204a。转移光掩模版上的图形至光刻胶层204的方法可以是光刻法。

然后执行步骤S201c，以具有衬底沟槽图形的光刻胶层204a为掩膜刻蚀底部抗反射层203，形成如图17所示具有衬底沟槽图形的底部抗反射层203a。所述的刻蚀方法可以是以四氟甲烷作为刻蚀气体等离子刻蚀法，四氟甲烷的流量是90至110sccm，具体例如100sccm。刻蚀的压力是3至8mTorr，具体例如5mTorr；刻蚀时采用的功率是300至400W之间，具体例如350W；刻蚀电压是150V；刻蚀的时间是32至38秒，具体例如35秒。

在完成对掩膜层203的等离子刻蚀之后，还可以对具有衬底沟槽图形的底部抗反射层203a进行修整，用来在底部抗反射层203a上获得较好的图形形态，以便于最后更好地获得较圆滑的衬底沟槽顶角。所述的修整可以分两步，第一步采用以溴化氢、氧气和二氟甲烷的混合气体作为刻蚀气体对底部抗反射层203a进行等离子刻蚀，溴化氢的流量是50至70sccm，具体例如60sccm。刻蚀的压力是2至6mTorr，具体例如4mTorr；刻蚀时采用的功率是300至500W之间，具体例如400W；刻蚀电压是0V；刻蚀的时间是15至25秒，具体例如19秒。

对具有衬底沟槽图形的底部抗反射层203a进行修整的第二步可以采用以溴化氢作为刻蚀气体对底部抗反射层203a进行等离子刻蚀，溴化氢的流量是90至110sccm，具体例如100sccm。刻蚀的压力是3至8mTorr，具体例如5mTorr；刻蚀时采用的功率是1000至1400W之间，具体例如1200W；刻蚀电压是0V；刻蚀的时间是40至50秒，具体例如46秒。

然后再执行步骤S201d，以具有衬底沟槽图形的底部抗反射层203a为掩膜刻蚀完整掩膜层201a，形成如图18所示具有掩膜沟槽210的掩膜层201。所述的刻蚀为采用以四氟甲烷、三氟甲烷和氦气的混合气体作为刻蚀气体对完整掩膜层201a进行等离子刻蚀，四氟甲烷的流量是25至40sccm，具体例如33sccm，三氟甲烷的流量是60至90sccm，具体例如75sccm，氦气的流量是160至200sccm，具体例如180sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是200至400W之间，具体例如300W；刻蚀电压是600V；刻蚀的时间是40至50秒，具体例如46秒。

在上述步骤之后，还可以有一个对掩膜层201a进行过刻蚀的步骤。所述的过刻蚀是采用以四氟甲烷、二氟甲烷、氦气、氧气的混合气体作为刻蚀气体对掩膜层201a进行等离子刻蚀，四氟甲烷的流量是25至35sccm，具体例如30sccm，二氟甲烷的流量是80至100sccm，具体例如90sccm，氦氧气的流量是30至35sccm，具体例如33sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是800至900W之间，具体例如850W；刻蚀电压是375V；刻蚀的时间是4至6秒，具体例如5秒。

接着执行步骤S201e，去除具有衬底沟槽图形的光刻胶层204a和底部抗反射层203a，形成图8所示的结构。去除光刻胶层204a和底部抗反射层203a的方法是采用以氧气作为刻蚀气体对光刻胶层204a和底部抗反射层203a进行等离子刻蚀，氧气的流量是180至220sccm，具体例如200sccm。刻蚀的压力是5至15mTorr，具体例如10mTorr；刻蚀时采用的功率是900至1100W之间，具体例如1000W；刻蚀电压是0V；刻蚀的时间是55至65秒，具体例如60秒。

将步骤S202至S205紧接在步骤S201a至S201e之后执行，可以形成一个完整的在半导体衬底上制造具有圆滑顶角的浅沟槽结构的方法，最终形成的浅沟槽结构改善了浅沟槽隔离的电学性能表现，减轻了浅沟槽隔离的漏电现象。由于在步骤S203中保护层202填满掩膜沟槽210和衬底沟槽220并覆盖掩膜层201表面，因而避免了现有技术中需要将保护层平滑地涂布在沟槽底部和侧壁上，所以本实施例所述的制造具有圆滑顶角的浅沟槽的方法可以应用在65nm以下工艺节点中，从而避免了现有技术的不足。

在本实施例中，掩膜层201采用的是单一材料，但本发明不限于此，还可以应用在掩膜层是多层的结构中，如掩膜层是氧化硅层、氮化硅层以及多晶硅层的择二组合和三层组合掩膜结构。

另外，在本实施例中，掩膜层201的表面是平坦的，但本领域技术人员知道，当掩膜层表面具有其他半导体器件图形结构，从而形成了具有多层非平坦表面的掩膜结构时，也可以应用本发明所述的方法制造具有圆滑顶角的浅沟槽。

在本实施例中，步骤S201d刻蚀掩膜层201之后执行步骤S201e去除光刻胶层204a和底部抗反射层203a。本领域技术人员了解，光刻胶层204a和底部抗反射层203a与掩膜层201形成了一个广义的掩膜结构，也可以在不去除光刻胶层204a和底部抗反射层203a的情况下执行后续步骤。

此外，本实施例中的等离子刻蚀都是各向异性的刻蚀过程，特别是等离子刻蚀保护层和掩膜层的过程都是栓塞回蚀过程(Plug Etch Back)。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种浅沟槽制作方法，其特征在于，包括步骤：

提供表面覆盖有掩膜结构的半导体衬底，所述掩膜结构上形成有暴露半导体衬底的掩膜沟槽；

以掩膜结构为掩膜，在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽；

在掩膜结构表面形成保护层，且保护层填满掩膜沟槽和衬底沟槽；

刻蚀保护层，直至暴露掩膜结构且未暴露半导体衬底，其中保护层的界面位于掩模沟槽内；

刻蚀保护层、掩膜结构和半导体衬底，直至半导体衬底沟槽的顶角形成目标圆角。

2.如权利要求1所述的浅沟槽制作方法，其特征在于：所述刻蚀是各向异性等离子刻蚀。

3.如权利要求2所述的浅沟槽制作方法，其特征在于：所述的各向异性等离子刻蚀保护层、掩膜结构和半导体衬底的方法为栓塞回蚀法。

4.如权利要求1所述的浅沟槽制作方法，其特征在于：所述掩膜结构是氮化硅掩膜层、碳化硅掩膜层以及多晶硅掩膜层的单层结构或任意组合叠层结构。

5.如权利要求1所述的浅沟槽制作方法，其特征在于：所述掩膜结构是掩膜层、底部抗反射层和光刻胶层依次叠加的叠层结构。

6.如权利要求1所述的浅沟槽制作方法，其特征在于：所述保护层的材料为底部抗反射层材料或光刻胶。

7.如权利要求1所述的浅沟槽制作方法，其特征在于：所述的在半导体衬底上刻蚀为利用包括由溴化氢、氦、氧以及六氟化硫等气体形成的等离子体刻蚀。

8.如权利要求1所述的浅沟槽制作方法，其特征在于：所述的刻蚀保护层直至暴露掩膜结构且未暴露半导体衬底所采用的刻蚀为利用包括氧气形成的等离子体刻蚀。

9.如权利要求1所述的浅沟槽制作方法，其特征在于：所述的刻蚀保护层、掩膜结构和半导体衬底所采用的刻蚀为利用包括四氟甲烷和氦等气体形成的等离子体刻蚀。

10.如权利要求1所述的浅沟槽制作方法，其特征在于：所述的用第一等离子体在半导体衬底上刻蚀出与掩膜沟槽对应的衬底沟槽的步骤之后，还包括用等离子刻蚀法修整所述衬底沟槽的步骤。

11.如权利要求10所述的浅沟槽制作方法，其特征在于：所述的等离子刻蚀法是以溴化氢和氧气的混合气体作为刻蚀气体的等离子刻蚀法。

12.如权利要求1所述的浅沟槽制作方法，其特征在于：所述的半导体衬底沟槽的顶角形成目标圆角之后，还包括去除衬底沟槽内保护层的步骤。

13.如权利要求12所述的浅沟槽制作方法，其特征在于：所述的去除保护层的步骤之后还包括修整衬底沟槽的步骤。