CN105190853B - 通过选择性循环蚀刻形成的finFET隔离 - Google Patents

通过选择性循环蚀刻形成的finFET隔离 Download PDF

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Abstract

诸如通过在反应离子蚀刻期间交替气体来循环地交替蚀刻剂，交替地并循环地对形成finFET的鳍的半导体材料和介于所述鳍之间的局部隔离材料的交错的结构执行蚀刻。当半导体材料和局部隔离材料的一个在半导体材料和局部隔离材料的另一个之上突起一段预设的距离时，优选将蚀刻剂替换。由于突起的表面比凹进的表面蚀刻得更快，整体蚀刻处理加快，并且以更少的时间完成，使得对其它材料(蚀刻剂对其选择性不理想)的侵蚀减少并且允许改进对沟槽的蚀刻以形成改进的隔离结构。

Description

通过选择性循环蚀刻形成的finFET隔离
技术领域
本发明一般涉及包括finFET的半导体集成电路器件，而更具体地，涉及非常小的最小特征尺寸状况和极高集成密度的finFET和形成于所述finFET之间的隔离结构。
背景技术
对集成电路越来越高的性能的要求已经驱使集成电路设计走向非常高的集成密度和极小的器件尺寸。高集成密度需要每个器件占据的面积最小化，这不仅增加了给定尺寸的芯片上能提供的功能，还减小了集成电路上的器件之间的连接长度，所述减小的连接长度减小信号传播时间(增加潜在的时钟速度)并增加对噪声的抗扰性。然而，传统的器件(诸如场效应晶体管)的设计的按比例缩小会损害到电学特性，诸如，减小导电状态与不导电状态下的电阻的比例的晶体管沟道中的耗尽层的控制。损害耗尽层控制的主要原因是，即使当栅极绝缘体被做的非常薄并且当使用高介电常数(Hi-K)材料作为栅极绝缘体时，减小功率耗散要求所必要的减小的栅极电压也不能控制距离栅极电极的增大的距离处的和导电沟道的拐角处的电荷载流子数。
为了恢复适当的对耗尽层的控制的水平，已经开发了所谓的finFET晶体管设计，并且可以预见在集成电路中将增加对finFET的使用。finFET的特征在于形成具有薄的、鳍形的半导体材料的主体，其提供源极区和漏极区以及所述源极区和漏极区之间的在绝缘表面上形成的导电沟道，这允许晶体管栅极至少在所述薄鳍的相对侧面上形成。所述鳍经常形成为具有比可以光刻分辨的宽度更薄的宽度，以减小所述鳍中的任何位置与栅极电极部分中的一个的距离。
本领域已知若干制造finFET的技术，包括所谓侧壁图像转移(SIT)，其能将所述鳍形成为具有比可以光刻分辨的尺寸更小的横向尺寸，这有时被称为亚光刻特征。侧壁图像转移包括形成芯轴(mandrel)，在芯轴上形成侧壁，移除芯轴并且移除剩下的侧壁的不与期望的鳍对应的部分，然后使用剩下的侧壁部分作为硬掩模以形成所述鳍。因此，SIT技术很复杂，包括具有苛刻的处理容差窗口的相对苛刻的处理，并且与在整个集成电路中所期望的相比，一般以更大的接近度形成多得多的鳍。
一种更简单的制造技术(尽管需要数量相当的处理步骤)被称为节距分解(split-pitch)光刻法。节距分解光刻法基于的是以下事实：在特征尺寸与光刻分辨率极限相近并且特征件必须形成为彼此紧密接近的情况下，由光刻曝光能量的衍射所导致的干涉图案变得关键，因为干涉图案的强度中的峰值可能使抗蚀剂部分地曝光(其中曝光是累加性的)。因此，节距分解光刻法使用具有分开得宽的特征件的曝光掩模为图案化硬掩模做抗蚀剂曝光，并且通过替换抗蚀剂以及在每个分开得宽的特征件的各自图案转移到所述硬掩模之后，使用不同的掩模或偏移(offset)掩模做另一次抗蚀剂曝光来获得特征件的接近度；因而在硬掩模中累积紧密相隔的特征件，所述硬掩模用于使在下面的材料的层图案化。然而，在应用到finFET的制造时，节距分解技术也形成了比需求多得多的鳍并且具有比所期望的还更紧密的接近度，这导致了鳍移除和隔离结构的形成的问题。也就是说，不论用于制作所述鳍的技术是什么，移除不想要的鳍部分需要用额外的掩模来移除不想要的鳍和鳍部分。
所述用额外的掩模产生了一种结构，在此结构中表面曝露了薄的交替的半导体(例如，硅)的区和半导体氧化物隔离区(例如，氧化硅)的边缘。这个要被移除的表面的区域具有几倍于一个鳍的宽度和相对深的凹进，所述相对深的凹进形成于下面的半导体材料中以形成隔离结构，而不过度侵蚀所述鳍上的用于隔离结构蚀刻的(优选为氮化物的)盖(cap)。
发明内容
因此，本发明的一个目的是提供用于半导体材料和半导体氧化物的蚀刻处理，相对半导体氮化物或其它适合用作硬掩模的材料(诸如碳化硅和氧氮化硅)的蚀刻具有增大的选择性。
本发明的另一个目的是提供一种鲁棒的蚀刻处理，用于可靠地移除由节距分解光刻法或侧壁图像转移(SIT)处理或其它用于形成finFET的处理产生的过剩的鳍来为隔离结构提供适合尺寸的凹进，所述鲁棒的蚀刻处理与不损害鳍尺寸的一致性或不明显侵蚀用于限定隔离结构位置的硬掩模的处理是兼容的，同时提供对关键尺寸(CD)和线边缘粗糙度(LER)的良好的控制。
为了实现本发明的这些目的和其它目的，提供了由包括过剩的鳍的结构形成用于隔离结构的沟槽的方法，所述过剩的鳍由半导体材料的层形成，在所述鳍之间沉积有局部隔离材料，所述方法包括以下步骤：在所述局部隔离材料和所述鳍之上沉积硬掩模材料，将所述硬掩模材料图案化，以及进行如下循环蚀刻：相对所述硬掩模材料和所述局部隔离材料选择性地蚀刻所述鳍，交替地相对所述鳍和所述硬掩模材料选择性地蚀刻所述局部隔离材料。
根据本发明的另一个方面，提供一种半导体集成电路，包括多个finFET、介于由第一距离分隔开的两个finFET之间的多个局部隔离结构、以及介于由比第一距离大的第二距离分隔开的两个finFET之间的至少一个隔离结构。
附图说明
可以参照附图通过下面对本发明的优选实施例的详细说明更好地理解上述内容以及其它目的、方面和优势，所述附图中：
图1是将包括finFET的单个鳍和隔离结构的半导体晶片的区域的剖面图，对理解本发明解决的问题会是有用的，
图2A、图2B、图2C、图3A、图3B、图4A、图4B和图4C是半导体晶片的区域的俯视图和剖面图，对理解适合用于移除具有高度一致的鳍几何结构的过剩的鳍的硬掩模图案的形成是有用的，
图5A、图5B、图5C、图5D、图5E和图5F是一系列包括finFET的集成电路的一部分的剖面图，以例示不保证一致的鳍的几何结构的鳍形成的技术，
图6A、图6B、图6C、图6D和图6E是一系列包括finFET的集成电路的一部分的剖面图，以例示保证一致的鳍的几何结构的鳍形成的技术，本发明优选地以这样的技术来实现，
图6F例示了一系列例示了将图6A到图6E的处理一般化的剖面图，
图7和图8例示了一系列例示了导致本发明所避免了的问题的蚀刻处理流程的剖面图，
图9和图10例示了一系列根据本发明的处理流程的剖面图，
图11例示了通过本发明所避免了的图8和图10的处理流程中额外的潜在问题，以及
图12是根据本发明避免了图11中例示了的问题的详细的处理流程。
具体实施方式
现在参照附图，并更具体地，参照图1，示出的是集成电路中的多个finFET的形成中的中间阶段的半导体晶片的部分的两个剖面图。应理解，每个剖面图中示出的晶片的部分仅代表单个finFET以及其相关联的隔离结构所需要的空间。还应理解，这些剖面图和其它在下文将说明的图7-12的剖面图不是沿着单个直线所截取的，而是代表在虚线15所表示的大概位置处相遇的区段的不同部分沿着两个正交的方向截取的视图，这将在下文参照图2A到图4C进行完整地解释。
左侧的剖面图10代表由侧壁图像转移或节距分解光刻处理产生的中间制造阶段；前者对具有比可以光刻分辨的宽度更小的宽度的鳍是优选的，而后者对具有与光刻曝光和蚀刻处理的极限相近的鳍宽度的finFET是优选的。两个类型的处理均充分使用硬掩模。如所例示的，即使蚀刻处理优选为高度各向异性的，由于蚀刻的深度导致蚀刻剂负载有被蚀刻的材料(因而有效地稀释了蚀刻剂)，所以期望并产生了所述鳍的剖面中的轻微锥度。如上文所提及的，两个处理都形成比期望的数量多得多、接近度更大的许多鳍状结构，并且远超过要制造的finFET的数量。这样的处理产生的结构还形成具有在完成的鳍中不想得到的部分的结构。例如，在SIT处理的过程中形成在芯轴上的侧壁结构会是封闭的几何形状，所述封闭的几何形状必须具有末端并且可能一侧被移除以将剩下的侧壁部分分为基本上线性的一个或多个图案。
应注意，所述鳍是从可以是体半导体的半导体主体或者从绝缘体上半导体(SOI)晶片的有源层形成的。(应注意，尽管以硅鳍、氧化硅绝缘和氮化硅盖以及硬掩模为背景来说明本发明，其中本发明解决的问题十分严峻，但本发明可应用到与这样的各材料相称的材料的其它组合，其中相似的问题可能在某种程度上出现)。生产具有比本发明优选针对的finFET更大的鳍宽度的finFET的先前制造方法通过例如完全穿透SOI晶片的有源半导体层的蚀刻来由绝缘体层的表面上形成的半导体材料的层形成finFET。在这样的结构中，隔离由绝缘体层本身提供，并且一般不需要额外的隔离结构。与之相比，以如图1中所示的高集成密度和finFET尺寸的极度按比例缩小，鳍25通过深蚀刻到半导体材料25’中但不穿透半导体材料25’的方式来形成，使得所述鳍与半导体材料一体化。对所述鳍的局部隔离和机械支撑由鳍之间的氧化物填充30来提供，所述氧化物填充30优选为沉积的并且被平坦化到鳍的顶部，鳍在将用作用于沟槽蚀刻的硬掩模和剩下的鳍上的盖二者的氮化物或其它材料层的沉积之前被回刻。
在这样的情况下，必须对所述鳍的基部的水平之下(例如，所述鳍中距离执行蚀刻的表面最远的位置)的剩下的半导体材料进行深蚀刻，以将finFET彼此隔离到至少半导体材料内的可忽略或至少可容忍所述鳍之间通过所述半导体材料的泄漏导电的深度。因而，用于根据氮化物层35中的图案40形成用于隔离结构(本质上多优选为浅沟槽隔离)的沟槽45所需要的蚀刻的深度，对成功制造高成品率的包含finFET的集成电路变得非常关键。
而且，特别在应用到由硅形成的finFET(这通常为优选的以及本发明特别会应用到的)时，需要达到足够的深度的延伸的蚀刻处理也是特别关键的，因为用于蚀刻氧化硅和氮化硅(优选的用于蚀刻隔离结构区域的硬掩模的材料)的蚀刻化学物是相对相似的，并且不如在不过度侵蚀氮化物盖的情况下足够达到所需要的蚀刻深度(如图1的右侧的20所例示的)的蚀刻所可能需求的那样对彼此有选择性。在本发明之前，应用到这样的结构来为隔离结构形成深凹进的其它蚀刻处理(特别是反应离子蚀刻RIE处理)不仅导致对氮化物盖过度的和不可接受的侵蚀，还损害对关键尺寸和线边缘粗糙度的控制。因此，在本发明之前，是否能发现任何可以为达成图1中所例示的需要的结果而执行需要的蚀刻处理(特别是通过RIE处理，如优选的那样)的蚀刻处理，来提供持续时间长的深蚀刻所需的高度的各向异性，这是未知的。即关键在于，所需求的是用于在易于导致形状不规则和不理想的不同的相邻材料中形成轮廓分明的长方形沟槽的处理，同时适应对氮化物的蚀刻的选择性的需求。这些要求的结合排除了用于形成沟槽的理想几何规则度的所有已知的选择。
鉴于此，尽管本发明可应用于任何半导体材料以及半导体材料的氧化物和氮化物，特别是蚀刻化学物可能有些相似或彼此的选择性比所需要的低的情况，但当使用硅以及硅的氧化物和氮化物时本发明的效果特别有用和有益。因此，本发明的下列说明将一般针对将本发明应用到硅finFET的情况，但应理解，本发明还可以应用到其它半导体材料的finFET，而“硅”和“半导体材料”应认为同义，除非上下文另有明确说明。
现在参照图2A到4C，将说明与图1和图7-12的剖面图对应的部分。这些图例示了在图1中所示的阶段之前集成电路制造的阶段。这些图中的俯视图的尺寸不与finFET鳍的比例接近地对应，而是选择为传达使用两个不同掩模(一个具有正图案形状，另一个具有负图案形状)以形成具有至少起始一致的几何结构和基本上一致的电学特性的鳍的基本原理。图2A和图2B是半导体晶片的将包括几个finFET和相应的隔离结构的区域的俯视图。图2A示出了两个凸起的封闭的几何图案20，诸如可以要么通过STI要么通过节距分解光刻法处理蚀刻到晶片的硅或半导体中以使不包括在这些封闭的形状中的区域凹进来形成。凹进的区域然后用氧化物22填充，以对凸起的图案20提供隔离和机械支撑，并最终，对相对高(例如，起始时稍微超过100nm)并具有大的高宽比的所述鳍提供隔离和机械支撑。氧化物填充优选通过沉积氧化物的覆盖层并然后将所述氧化物平坦化到所述鳍的顶部来形成。然后将所述鳍的顶部稍微凹进到氧化物的表面之下，达到大概100nm的优选的鳍高度，并且如图2B中所示地沉积氮化物的覆盖层。在图2C中例示了产生的结构的剖面。
现在参照图3A，通过使用第一掩模以将抗蚀剂(优选地在厚的有机平坦化层(OPL)以及抗反射涂层(ARC)之上形成)曝光以形成正形32，对氮化物层24进行图案化。在图3B中示出了在图3A的3B-3B处表示的相应的剖面图。应注意，尽管按比例来讲太小，但氮化物的图案化与图1中示出的相似，如对适合的隔离结构或移除多个相邻鳍所例示的。如果使用抗蚀剂和/或抗反射涂层(ARC)的话，那么由上文描述的蚀刻处理消耗全部所述抗蚀剂和/或抗反射涂层(ARC)。如果使用Si-ARC材料，那么然后移除在氮化物上剩下的任何抗蚀剂并施加新的抗蚀剂覆盖层。
然后使用第二掩模将抗蚀剂的新层(优选地在厚的有机平坦化层(OPL)和抗反射涂层(ARC)之上形成)图案化，以形成由虚线表示的开口或负形40，并且再次蚀刻氮化物层的剩余部分，以进一步将正形32图案化成更小的被分割的图案42。进一步蚀刻氮化物32得到的结构沿着正交方向4B-4B和4C-4C的剖面分别在图4B和图4C中示出。图1中示出的剖面是沿着与剖面线4B-4B和4C-4C二者的部分平行的线(如倾斜的剖面线1-1所示)截取的，并且与那些剖面线平行的线的相交与图1的虚线15对应。
已知几种技术，能够形成如图1中所示的沟槽。然而，这样的已知技术是复杂的，存在处理关键性并且如上文提及的不能对关键尺寸或线边缘粗糙度提供充足的控制，因而损害鳍几何结构的一致性。特别是，使用这样的技术已经有规律地在俯视图中观察到鳍的末端的变圆和变窄。减少超过沟道区的鳍的末端的尺寸是相对关键的，因为finFET的源极区和漏极区在那些位置形成，并且还应避免剖面面积的减小，因为这会使驱动电流和短沟道效应劣化。如下文将讨论的，沟道区也可能不合需要地变宽或变窄，这取决于所述处理，而这样的尺寸改变将影响由这样的鳍形成的finFET的电学特性。如上文所提及的，随着晶体管按比例缩小到更小的尺寸，避免损害短沟道效应(SCE)是finFET设计配置的主要目的。
作为这样的处理的示例，参照图5A到5F，其例示了用于形成两个鳍的处理中的一系列剖面图。如图5A中示出的，所述处理以覆盖了氮化物52的层的硅层或衬底51开始。然后通过SIT、节距分解或其它可预知的处理将氮化物层图案化，以形成硬掩模53，所述硬掩模53将成为鳍的氮化物盖。然后，如图5C中所示，通过蚀刻将硬掩模切除，以移除不想得到鳍的位置的硬掩模图案。然后根据硬掩模53来蚀刻硅，以形成鳍54和55。然而，由于如图5C中所示的对硬掩模的部分的移除，鳍55是相对更被孤立的，因而将形成为具有不同的锥度，并且比鳍54更厚。(与沟槽相邻的鳍在一侧具有更大的开口区域，因而曝露于更多侧壁钝化作用，导致锥度。)然后如图5E中所示，沉积隔离氧化物，并然后进行回刻以移除氮化物盖53，并且将所述鳍的上部曝露，使得可以在其上施加栅极叠层；将沟道基本上限制在鳍的上部，而隔离材料/氧化物延伸到更大的深度。尽管所述鳍仅有其顶部起到finFET的作用，并且沟道的横向尺寸仅会稍有不同，但由于锥度的差异在所述鳍的整个高度上延伸，由鳍54和55形成的finFET的电学特性将明显不同，因为如上文所提及的，在鳍55的沟道区中存在更加远离栅极结构因而更不好控制的位置。
现在参照图6A-6E，为了避免损害鳍几何结构的一致性，将讨论可以特别应用本发明的处理流程。应理解，本发明在鳍几何结构的一致性和电学特性方面保留了此处理的优势。与图5A-5F的处理一样，此处理以用氮化硅62的层覆盖的硅61的层或衬底开始。将氮化硅图案化并执行蚀刻，以形成如图6B中所示的鳍63。因为所述鳍彼此等距地接近，所述鳍的侧面形成相等的锥度，这正是所希望的。然后，如图6C中所示，为了移除(有时被称为切除)不想要的鳍而施加并图案化遮挡掩模64。
应注意，沟槽底部的凸起部分的位置可与切掉的鳍或其之间的区域对应，这取决于如何执行蚀刻。在光刻步骤期间，用OPL将所述鳍平坦化。然后如果执行部分OPL凹进处理使得仅有所述鳍的顶部曝露出来，那么随后的硅蚀刻可以使所述鳍凹进到原始的过蚀刻之下。然而，如果执行的是完全OPL蚀刻，那么原始的凹进将进一步凹进。因此，可以获得任何一种沟槽底部轮廓，并且应将图6E理解为一般情况并且代表任何一种可替代的方案。
然后如图6D中所示，沉积并平坦化隔离氧化物65，并且回刻隔离氧化物65以移除氮化物盖并如图6E的66处所示出的露出鳍的上部。与图5A-5B相比，所有鳍的几何结构基本上是相同的，并且不会造成电学特性的显著变化。本发明保留了此优点。
图5A-5F中描述的处理被称为“先切”处理，而图6A-6E中描述的处理被称为“后切”处理。后切处理更通常地按照图6F中示出的剖面图的顺序来例示，对图6A-6E的说明同样应用到图6F。本领域技术人员应理解，对图6F的一般化的处理进行各种改变是可能的，但是一些改变存在潜在的问题，现在将对所述潜在的问题进行讨论。
现在参照图7和图8，将讨论达成图1中例示的结果的一种已知技术(但不认为是本发明的现有技术)。图7和图8通过从左到右依次进行地顺序例示了执行在为隔离结构形成沟槽中涉及的两个光刻(L)和蚀刻(E)处理的一系列剖面图。在第一剖面图中，如图2B和图2C中示出的结构被示出具有厚的OPL层72、Si-ARC层74和施加到其上的图案化的抗蚀剂76。使用图案化的抗蚀剂，对与图3A和图3B中示出的处理对应的硬掩模(HM)执行第一图案化，接着进行非选择性的但高度各向异性的蚀刻，蚀刻到两个鳍之间的硅的水平。此蚀刻一般将ARC层和OPL层的大部分移除，这产生了第二剖面图中示出的结构。然后，如第三剖面图中示出的，优选通过与干蚀刻相似的干式剥离处理(一般被称为“灰化”处理)来移除OPL层的剩余物。也可以使用湿式剥离。然后，如图7中的第四剖面图中示出的，施加新的OPL层72’、新的Si-ARC层74’和新的抗蚀剂层76’。应理解，此结构与图7的第一剖面图是相似的，但是抗蚀剂中的图案覆盖了不同的区域，所述不同的区域包括额外的鳍部分，如上文结合图4A所讨论的。
然后，如图8的第一剖面图中示出的，使用仅蚀刻有机材料的选择性蚀刻将负形蚀刻到ARC和OPL层中。注意到，此选择性蚀刻将抗蚀剂移除，但不达到硅/半导体的水平，并且不腐蚀保护硅/半导体鳍的氮化物或氧化物。此时，如图8的第二剖面图中所示出的，对氮化物、氧化物以及硅/半导体鳍执行非选择性蚀刻(但此蚀刻对OPL材料有选择性)。然后，以对其它曝露的材料尽可能有选择性的方式移除剩下的OPL材料。然而，OPL材料对氮化物的选择性并不理想，而此时，已经执行了两次所述蚀刻；第二次持续时间可能比第一次更长，因为是将OPL材料从深沟槽移除，如图8的第三剖面图中所示。因此，对OPL材料的移除以及与多次施加OPL材料相关联的处理导致对氮化物盖的明显和实质的侵蚀，其中与多次施加OPL材料相关联的处理影响程度较小。如图8的第四剖面图(最后一个剖面图)中所示，可以对沟槽执行进入硅/半导体中的进一步选择性蚀刻，但如上文所述，所述进一步选择性蚀刻对氮化物盖的选择性也不理想，所述氮化物盖已经经受了一些侵蚀，而在最后的硅蚀刻过程中，还将发生额外的侵蚀。
在图7的最后的剖面图中例示了图7和图8中所例示的处理中的进一步挑战。具体地，图7的第二和/或第三剖面示出了表面上包含大的台阶，所述大的台阶必须被平坦化。达成好的平坦性的处理并非不重要，因为这些台阶的宽度可能会广泛地变化，这取决于集成电路设计或布局，并且可能导致在芯片的某些区域中移除的材料比其它区域更多；导致与真正的平坦性的差异。这样的差异进而可能损害第二抗蚀剂图案的图案保真度，因为抗蚀剂的表面可能不是平坦的，无法与第二光刻曝光的最佳聚焦平面匹配；需要明显的场窗口的深度以达成可接受的聚焦。
现在参照图9-12，将讨论根据避免了的在上文结合图7和图8所讨论的问题的本发明的处理流程。与图7和图8相同，图9和图10通过从左到右进行的图例示了一系列剖面图。第一或最左的剖面图与对应的图7的剖面图相同，而不需要重复对其的说明。同样，根据图案化的抗蚀剂层96，蚀刻Si-ARC和OPL层(94，92)。然而，优选用对氮化物有选择性的蚀刻剂初始执行该蚀刻，使得蚀刻在氮化物层26停止，并然后用对硅/半导体材料和氧化物有选择性的氮化物蚀刻剂继续进行对氮化物的蚀刻，使得通过移除氮化物仅形成浅的凹进。同样，通过此蚀刻移除Si-ARC层94和OPL层的一部分；产生具有如第二剖面图所示的剖面的结构。然后如图9的第三剖面图中所示的，将剩余的OPL层剥离。
然后，如图9的第四个剖面图中所示，重新放置OPL层92’和Si-ARC层94’并用另一个抗蚀剂层96’覆盖了OPL层92’和Si-ARC层94’，所述抗蚀剂层96’被图案化为与用于第一个蚀刻的图案不同。然而，应注意，由于之前仅从氮化物硬掩模层26移除了材料，留下了硅/半导体鳍和局部氧化物隔离在原地，这导致OPL材料仅延伸到浅凹进中。因此，对OPL材料之后的移除则不那么重要，因为比起从深沟槽移除OPL材料，从浅凹进可以将其更简单地并更快地移除；这也使对剩下的氮化物的侵蚀减少很多。台阶高度与上文所讨论的图7相比也减小了很多，而由于OPL厚度变化的减少以及改进的平坦性和聚焦窗口，减小的台阶高度增大了光刻处理窗口。
然后可以对Si-ARC层94’和OPL层92’进行蚀刻。同样，优选用对氮化物、氧化物和硅/半导体有选择性的蚀刻剂执行蚀刻；如图10中的第一个剖面图所示，基本上完整地将这些材料留下。然后可以移除抗蚀剂和ARC层，并且对氧化物和硅/半导体有选择性地执行氮化物蚀刻，如图10的第二剖面图所示，完成氮化物硬掩模图案。如图10的第三剖面图所示，然后可以移除OPL层剩下的部分。可以看出，第三剖面图和第四剖面图基本上与移除过剩的鳍和局部隔离氧化物以形成凹进中的问题的描述相同，所述凹进中可以形成如图1中所示的上文说明了的隔离结构。
现在参照图11，可以看到，要被蚀刻的区域主要包括交错的薄的硅/半导体的体积以及氧化物局部隔离，意图保留有鳍上的氮化物盖。用于对氧化物和氮化物有选择性地蚀刻硅/半导体的处理是已知的。类似地，用于对氮化物和硅/半导体有选择性地蚀刻氧化物的处理也是已知的。例如，对于优选施加到硅和氧化硅的情况，HBr/O2/Ar或HBr/CF4/O2/ArRIE蚀刻优选用于对硅的选择性蚀刻，而包含C4F6和/或C4F8的碳氟化合物蚀刻化学物则优选用于蚀刻氧化硅。然而，这些蚀刻处理的选择性并非很理想的，并且如果按顺序采用这些处理并且完整地执行每个处理，则已经观察到对氮化物的实质侵蚀，因为随着在窄沟槽内越来越大的深度处移除材料，蚀刻处理变得越来越慢。蚀刻处理的这种减慢主要由于在接近反应交界面的非常小的体积内移除的材料对蚀刻剂的稀释或负载，这有时被称为RIE滞后(lag)。而且，特别是，如果首先移除的是有锥度的硅/半导体鳍(由于在沟槽的底部移除的鳍体积更大，导致进一步减慢该处理)，留下倒锥的氧化物(其立于比顶部更窄的基部之上)，那么剩下的具有减小的机械稳定性的高深宽比氧化物可能破裂并且脱落；这使得通过蚀刻将其移除更加地复杂，并且通常导致降低制造成品率的缺陷。
现在参照图12，现在将解释本发明提供的对这些问题的解决方案。图12例示了从左到右以及从上到下进行的贯穿整幅图的一系列剖面图。第一剖面图与图1的剖面图相同。关键在于，根据本发明的蚀刻处理是一种循环蚀刻，使用已知或可预知的蚀刻剂化学物对氧化物和氮化物有选择性地蚀刻硅/半导体小段时间，交替地使用蚀刻剂化学物对硅/半导体和氮化物有选择性地蚀刻氧化物小段时间。反应离子蚀刻优选地用于这两个处理。这可以仅通过来回切换蚀刻剂气体同时继续施加RF(射频)功率以维持蚀刻剂气体的离子化来达成。然而，所述蚀刻可能在切换气体的时候经过一些不受控制的阶段。依据选择的蚀刻化学物，在蚀刻处理之间使用氩或另一种惰性气体等清洁反应器皿会是优选的，不过一般情况下，所述蚀刻处理可能在蚀刻剂彼此替代地交替的时候同时进行一小段时间。
回忆起蚀刻剂的选择性一般是对于给定的蚀刻剂化学物的不同材料的蚀刻速率的差的函数，这对于理解下面的说明中的本发明的效果将是有帮助的。因此，趋向于减慢对选择性蚀刻的材料的蚀刻的因素趋向于降低对其它材料的有效的选择性，而当蚀刻进行地尽可能地快的时候，将观察到最好的选择性。
如果所述鳍和局部隔离氧化物的顶部是共平面的，那么首先蚀刻所述鳍还是所述氧化物则不重要了。然而，如果它们不是共平面的，那么根据本发明，优选从具有突起的顶面的材料而不是从具有凹进的表面的材料开始循环蚀刻。此优选的原因仅在于，由于对拐角平面优先的蚀刻率，突起的特征件总是蚀刻得更快，这在本领域是已知的。而且，如上文提及的，所述这两个蚀刻处理应该是稍微各向同性的，尽管优选的是至少用于蚀刻氧化物的处理应该主要是各向异性的，以将要留在氮化物盖之下的鳍的侧面上的保护性氧化物留下。至于所述用于蚀刻的处理为各向同性的程度，蚀刻剂可以腐蚀突起的表面的所有侧面以加速蚀刻处理。各蚀刻处理的每个仅持续足够长以使另一个材料相似地突起的时间。在目前正在被蚀刻的材料变得足够凹进使得蚀刻过程被RIE滞后(由移除的材料导致的蚀刻剂的稀释或负载效应)减慢得不可忽视之前，应终止每个处理并且应开始对其它材料的蚀刻处理。因此，通过选择各选择性蚀刻的持续时间，按照基本上1:1的比例移除两个材料并且具有蚀刻的特征件中的硅/半导体和氧化物之间的选择性而保持最小的氮化物损失。一般而言，如本发明的实践所一般希望的，通过每个交替的气体蚀刻剂的蚀刻处理的每个循环的持续时间应该在10秒到20秒的数量级，但是蚀刻速率可以通过增加RF功率和/或气流或压力来增加。
具体地，并参照图12，将氧化物示出为在已被优选地凹进了的鳍的顶部上突起，如上文所提及的，因而优选地首先对所述氧化物进行蚀刻。继续此蚀刻处理，直到氧化物凹进到鳍的顶部之下相似的程度，如图12的第二剖面图中示出的。然后停止用于蚀刻氧化物的处理，并且开始用于蚀刻鳍的硅/半导体的处理。如图12中的第三剖面图中所示出的，当已经将所述鳍凹进到氧化物再次突起的程度时以及在蚀刻处理被蚀刻剂负载/RIE滞后减慢之前，停止该处理。这完成了根据本发明的循环蚀刻的第一个循环，并且使表面与图12的第一剖面图拓扑地相似，但使整个表面凹进到形成所述鳍的晶片或硅层之中。
如图12的第四剖面图和第五剖面图所描述的，通过交替材料蚀刻的进一步循环继续此处理。优选地，鉴于最后的循环或最后的硅/半导体蚀刻处理(循环N-1)在氧化物的基部的水平处终止，并且如图12的第五剖面图中所示的仅将氧化物沉积物留在沟槽的底部上，使得当将其移除(例如，通过对半导体材料和氮化物有选择性地进行对氧化物的进一步或最后的蚀刻)，产生基本上为平面的硅/半导体表面，如图12的第六剖面图中所示。这样做使得用于隔离结构的沟槽通过最后的硅/半导体蚀刻来完成以进一步将所述沟槽凹进到硅/半导体材料中的期望的程度。
然后可以通过以下操作来完成finFET：将隔离结构部分沉积到留在剩下的鳍的侧面上的保护性氧化物的底部；移除所述保护性氧化物；通过对鳍的末端执行任何期望的掺杂和/或硅化以形成低电阻源极和漏极区和/或延伸注入来在剩下的鳍上形成栅极电介质和电极结构(例如，栅极叠层)；通过完成对沟槽的填充来完成隔离结构；以及按照finFET所要求的完成电连接。
应理解，根据本发明，尽管整体循环蚀刻处理可能需要较长一些的整体时间来完成，需要的时间保持与结合图6F、图7-8或图11所讨论的处理的可比性，而总共的硅/半导体和氧化物的蚀刻时间可通过提供尽可能快地执行所有的材料的移除而显著减小，这是根据以下事实得出的：所述蚀刻处理从来不被蚀刻剂负载减慢，并且由于在其它材料的表面之上的材料突起而加速。就是说，根据本发明，只有在蚀刻处理之间切换(例如，清洁反应器皿，如果必要的话)所需的时间(如果有的话)是循环蚀刻处理所需的额外时间。这样的整体蚀刻时间的减少允许对氮化物的侵蚀保持在10％或更少，而反应交界面或蚀刻边界保持为基本平坦，仅有一种材料相对于另一种材料的小的突起，并且通过相同的表征，每个材料的部分基本上由基本上超过其全高的另一种材料的部分支撑，而上文结合图11所讨论的处理中注意到的问题已完全消除。而且，通过将对氮化物盖的侵蚀保持在10％或更少，基本阻止了鳍几何结构和电学特性的改变。
鉴于上述内容，可以看到，本发明的循环选择性蚀刻可应用到任何形成finFET的鳍的技术，并且鳍几何结构的一致性和电学特性基本上受到保护，而阻止了诸如上文结合图11所说明的问题以及会明显降低制造成品率的问题，同时明显增强了蚀刻处理对氮化物的选择性。本发明提供一种比起其它已知处理更鲁棒的处理容差窗口，并且能使用简化了的用于将硬掩模图案化的掩模的组(有时被称为图案化堆)以及潜在地简化了的集成方案。本发明提供分开形成的局部隔离和阱隔离结构同时防止鳍侧壁曝露于多个OPL移除处理，因而将由于氧化导致的鳍材料的损失最小化。
尽管已经就单个优选实施例对本发明进行了说明，本领域技术人员会认识到，在所附权利要求的精神和范围内，可以在实施本发明时做出修改。

Claims (11)

1.一种由包括过剩的鳍的结构形成用于隔离结构的沟槽的方法，所述过剩的鳍由半导体材料的层形成，在所述鳍之间沉积有局部隔离材料，所述方法包括以下步骤：
在所述局部隔离材料和所述鳍之上沉积硬掩模材料，
将所述硬掩模材料图案化，以及
进行如下循环蚀刻：相对所述硬掩模材料和所述局部隔离材料选择性地蚀刻所述鳍，交替地相对所述鳍和所述硬掩模材料选择性地蚀刻所述局部隔离材料。
2.根据权利要求1所述的方法，还包括以下步骤：
根据所述硬掩模，蚀刻超过所述鳍的基部的所述半导体材料。
3.根据权利要求2所述的方法，其中根据所述硬掩模蚀刻所述半导体材料的所述步骤提供所述沟槽的底部的基本上平坦的平面。
4.根据权利要求3所述的方法，其中当所述鳍和所述局部隔离材料中的一个突起在所述鳍和所述局部隔离材料中的另一个之上达到预定距离时，开始和终止所述循环蚀刻的相应循环。
5.根据权利要求1所述的方法，其中当所述鳍和所述局部隔离材料中的一个突起在所述鳍和所述局部隔离材料中的另一个之上达到预定距离时，开始和终止所述循环蚀刻的相应循环。
6.根据权利要求1所述的方法，还包括以下步骤：
在所述沟槽中沉积隔离材料。
7.根据权利要求6所述的方法，还包括以下步骤：
根据所述硬掩模蚀刻所述半导体材料。
8.根据权利要求7所述的方法，其中根据所述硬掩模蚀刻所述半导体材料的所述步骤提供所述沟槽的底部的基本上平坦的表面。
9.根据权利要求8所述的方法，其中当所述鳍和所述局部隔离材料中的一个突起在所述鳍和所述局部隔离材料中的另一个之上达到预定距离时，开始和终止所述循环蚀刻的相应循环。
10.根据权利要求1所述的方法，其中通过侧壁图像转移技术形成所述鳍。
11.根据权利要求1所述的方法，其中通过节距分解光刻技术形成所述鳍。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472652B2 (en) * 2013-12-20 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9318488B2 (en) * 2014-01-06 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9659785B2 (en) 2015-09-01 2017-05-23 International Business Machines Corporation Fin cut for taper device
US10177240B2 (en) 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9607985B1 (en) 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR102476356B1 (ko) 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9923078B2 (en) 2015-10-30 2018-03-20 International Business Machines Corporation Trench silicide contacts with high selectivity process
TWI683395B (zh) 2015-11-12 2020-01-21 聯華電子股份有限公司 鰭狀電晶體與鰭狀電晶體的製作方法
US9431486B1 (en) 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US9735156B1 (en) * 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
TWI678732B (zh) * 2016-03-22 2019-12-01 聯華電子股份有限公司 一種形成半導體鰭狀結構的方法
US9722024B1 (en) * 2016-06-09 2017-08-01 Globalfoundries Inc. Formation of semiconductor structures employing selective removal of fins
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
US10217741B2 (en) 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
US10083961B2 (en) 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US9754798B1 (en) 2016-09-28 2017-09-05 International Business Machines Corporation Hybridization fin reveal for uniform fin reveal depth across different fin pitches
US11017999B2 (en) 2016-10-05 2021-05-25 International Business Machines Corporation Method and structure for forming bulk FinFET with uniform channel height
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
US10242882B2 (en) 2017-06-12 2019-03-26 International Business Machines Corporation Cyclic etch process to remove dummy gate oxide layer for fin field effect transistor fabrication
US10211302B2 (en) 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US10243079B2 (en) 2017-06-30 2019-03-26 International Business Machines Corporation Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
KR102484393B1 (ko) 2018-01-17 2023-01-03 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의한 반도체 소자
US10461078B2 (en) * 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US10734245B2 (en) * 2018-10-19 2020-08-04 International Business Machines Corporation Highly selective dry etch process for vertical FET STI recess
US10741452B2 (en) * 2018-10-29 2020-08-11 International Business Machines Corporation Controlling fin hardmask cut profile using a sacrificial epitaxial structure
US10985025B2 (en) 2018-10-29 2021-04-20 International Business Machines Corporation Fin cut profile using fin base liner
US10818556B2 (en) * 2018-12-17 2020-10-27 United Microelectronics Corp. Method for forming a semiconductor structure
CN109767981B (zh) * 2018-12-27 2021-02-02 上海华力微电子有限公司 台阶状ono薄膜的刻蚀方法
KR102556811B1 (ko) 2019-01-25 2023-07-18 삼성전자주식회사 반도체 장치
CN114695117A (zh) * 2020-12-29 2022-07-01 广州集成电路技术研究院有限公司 一种FinFET器件及其形成方法和电子装置
TWI833334B (zh) * 2022-08-19 2024-02-21 南亞科技股份有限公司 半導體元件的製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US8039326B2 (en) * 2009-08-20 2011-10-18 Globalfoundries Inc. Methods for fabricating bulk FinFET devices having deep trench isolation
JP2011233894A (ja) * 2010-04-23 2011-11-17 Toshiba Corp 半導体装置及びその製造方法
US8541270B2 (en) * 2011-10-07 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354331A (ja) 1991-05-31 1992-12-08 Sony Corp ドライエッチング方法
JP3111661B2 (ja) 1992-07-24 2000-11-27 ソニー株式会社 ドライエッチング方法
US6649515B2 (en) 1998-09-30 2003-11-18 Intel Corporation Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
US6872644B1 (en) 2001-07-03 2005-03-29 Advanced Micro Devices, Inc. Semiconductor device with non-compounded contacts, and method of making
CN100401491C (zh) * 2003-05-09 2008-07-09 优利讯美国有限公司 时分复用处理中的包络跟随器终点检测
WO2007031778A1 (en) * 2005-09-16 2007-03-22 Aviza Technology Limited A method of etching a feature in a silicone substrate
KR100799152B1 (ko) * 2006-10-02 2008-01-29 주식회사 하이닉스반도체 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법
US20090321834A1 (en) * 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
US8455298B2 (en) * 2008-08-18 2013-06-04 Contour Semiconductor, Inc. Method for forming self-aligned phase-change semiconductor diode memory
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US9130058B2 (en) * 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
CN103632977B (zh) * 2012-08-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法
US8697536B1 (en) * 2012-11-27 2014-04-15 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
US8829617B2 (en) * 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US8928057B2 (en) * 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
US8969932B2 (en) * 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US8617996B1 (en) * 2013-01-10 2013-12-31 Globalfoundries Inc. Fin removal method
US8753940B1 (en) * 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US8039326B2 (en) * 2009-08-20 2011-10-18 Globalfoundries Inc. Methods for fabricating bulk FinFET devices having deep trench isolation
JP2011233894A (ja) * 2010-04-23 2011-11-17 Toshiba Corp 半導体装置及びその製造方法
US8541270B2 (en) * 2011-10-07 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same

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