CN116325080A - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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李红娟
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Abstract

一种半导体结构及半导体结构的形成方法，结构包括：衬底；位于衬底上的介质层；位于介质层内的栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第一区在衬底上具有第一投影，所述第二区在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内；位于第一区内和第二区内的栅极层。所述第二区的第二投影面积大于第一区的第一投影面积，从而所述栅极层易于在第一区内形成，所述半导体结构的性能得到了提升。

Description

半导体结构及半导体结构的形成方法 技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件或线)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
在一些IC设计中，随着技术节点缩小，实现的一个优势为：在部件尺寸缩小的情况下，用金属栅极来替换典型的多晶硅栅极以提高器件性能。形成金属栅极的一个工艺被称为替换栅极或者“后栅极”工艺，其中，“最后”制造金属栅极，这允许降低随后工艺的数量，包括在形成栅极之后必须实施的高温处理。
然而，现有的“后栅极”工艺形成金属栅极的制程还存在一些问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的介质层；位于介质层内的栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第一区在衬底上具有第一投影，所述第二区在衬底上具有第二投影，所述第二投影的面 积大于第一投影的面积，且所述第一投影在第二投影的范围内；位于第一区内和第二区内的栅极层。
可选的，所述第二区在沿平行于衬底表面的第一方向上的尺寸大于第一区在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
可选的，所述栅极开口还包括位于第二区上的第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
可选的，所述第三区在平行于衬底表面的第一方向上的尺寸大于第二区在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
可选的，还包括：位于第三区内的阻挡层。
可选的，所述阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
可选的，还包括：位于第一区侧壁表面和底部表面的栅介质层以及位于栅介质层上的功函数层；所述栅极层位于功函数层上。
可选的，还包括：位于栅极层两侧的衬底内的源漏掺杂区。
可选的，所述衬底包括基底和位于基底上的鳍部结构；所述栅极开口暴露出所述鳍部结构的部分顶部表面和侧壁表面，所述栅极层横跨所述鳍部结构，所述第一方向为所述鳍部结构的延伸方向。
可选的，所述第一区顶部表面高于或齐平于所述鳍部结构顶部表面。
可选的，所述栅极层的材料包括金属；所述金属包括钨。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成伪栅极结构；在伪栅极结构侧壁形成介 质层；去除所述伪栅极结构，在介质层内形成初始栅极开口，所述初始栅极开口包括第一区和位于第一区上的初始第二区，所述第一区在衬底上具有第一投影；去除初始第二区侧壁的部分介质层，形成栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第二区在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内；在栅极开口内形成初始栅极层。
可选的，所述第二区在沿平行于衬底表面的第一方向上的尺寸大于第一区在沿平行于衬底表面的第一方向上尺寸的范围为：1纳米～5纳米。
可选的，形成第二区的方法包括：在第一区内形成牺牲层；以所述牺牲层为掩膜，刻蚀所述初始第二区侧壁的介质层，形成所述第二区；形成第二区之后，去除所述牺牲层。
可选的，所述牺牲层的形成方法包括：在初始栅极开口内和介质层上形成牺牲材料层；回刻蚀所述牺牲材料层，直至暴露出初始第二区，在第一区内形成所述牺牲层。
可选的，所述牺牲层的材料包括有机材料；所述有机材料包括无定形碳或光刻胶。
可选的，刻蚀所述初始第二区侧壁的介质层的工艺包括各向同性干法刻蚀工艺。
可选的，在第一区内形成牺牲层之前，还包括：在初始栅极开口侧壁表面和底部表面形成初始栅介质层和位于初始栅介质层上的初始功函数层；所述牺牲层位于初始功函数层上。
可选的，以所述牺牲层为掩膜刻蚀所述初始第二区侧壁的介质层之前，还包括：以所述牺牲层为掩膜去除初始第二区侧壁的初始栅介质层和初始功函数层，在第一区侧壁表面和底部表面形成栅介质层和功函数层；所述第二区暴露出栅介质层顶部表面和功函数层顶部表 面。
可选的，去除初始第二区侧壁的初始栅介质层和初始功函数层的工艺包括湿法刻蚀工艺。
可选的，所述初始栅极开口的深宽比范围为：3～6。
可选的，所述初始栅极层的形成方法包括：在栅极开口内和介质层上形成栅极材料层；平坦化所述栅极材料层，直至暴露出介质层表面，形成所述初始栅极层。
可选的，形成所述栅极材料层的工艺包括物理气相沉积工艺。
可选的，所述栅极开口还包括位于第二区上的第三区。
可选的，所述第三区的形成方法包括：去除部分初始栅极层形成栅极层，在介质层内形成过渡第三区，所述过渡第三区侧壁暴露出所述介质层；对所述过渡第三区暴露出的介质层进行刻蚀，形成第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
可选的，对所述过渡第三区暴露出的介质层进行刻蚀的工艺包括各向同性干法刻蚀法工艺。
可选的，所述第三区在沿平行于衬底表面的第一方向上的尺寸大于第二区在沿平行于衬底表面的第一方向上尺寸的范围为：1纳米～5纳米。
可选的，在伪栅极结构侧壁形成介质层之前，还包括：在伪栅极结构两侧的衬底内形成源漏掺杂区。
可选的，还包括：在第三区内形成阻挡层；形成阻挡层之后，在介质层内形成导电插塞，所述导电插塞位于源漏掺杂区上。
可选的，所述衬底包括基底和位于基底上的鳍部结构；所述伪栅极结构横跨所述鳍部结构，所述第一方向为所述鳍部结构的延伸方 向。
可选的，所述第一区顶部表面高于或齐平于所述鳍部结构顶部表面。
可选的，所述初始栅极层的材料包括金属；所述金属包括钨。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的半导体结构，位于介质层内的栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第一区在衬底上具有第一投影，所述第二区在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内，从而在第一区内和第二区内形成所述栅极层时，所述栅极层的材料容易填充到第一区内，从而使得所形成的栅极层结构致密，有利于提升半导体结构的可靠性。
进一步，所述栅极开口还包括位于第二区上的第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内，所述阻挡层位于第三区内，从而后续在形成位于源漏掺杂区上的导电插塞时，所述阻挡层能够对所述导电插塞起到限位的作用，从而能够减少所述导电插塞与第一区内和第二区内的栅极层相接触发生短路的情况，从而提升了半导体结构的性能。
本发明技术方案的半导体结构的形成方法，通过去除初始第二区侧壁的部分介质层，使得形成的栅极开口的第二区的第二投影面积大于第一区的第一投影面积，从而在栅极开口内形成初始栅极层时，所述初始栅极层的材料容易填充到第一区内，从而使得所形成的初始栅极层结构致密，有利于提升半导体结构的可靠性。
进一步，所述栅极开口还包括位于第二区上的第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。从而后续在第 三区内形成阻挡层之后，再形成位于源漏掺杂区上的导电插塞时，所述阻挡层能够对所述导电插塞起到限位的作用，从而能够减少所述导电插塞与第一区内和第二区内的栅极层相接触发生短路的情况，从而提升了半导体结构的性能。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图8是本发明实施例中半导体结构的剖面结构示意图。
具体实施方式
如背景技术所述，现有的“后栅极”工艺形成金属栅极的制程还存在一些问题。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，包括：衬底100；位于衬底100上的栅极结构101；位于栅极结构101两侧衬底100内的源漏掺杂区102；位于衬底100上的介质层103，所述介质层103位于栅极结构101侧壁。
所述栅极结构101为金属栅，需要先形成伪栅，在伪栅侧壁形成介质层103，然后去除伪栅，在介质层103内形成栅极开口，再在栅极开口内形成栅极结构101。所述栅极结构101包括栅介质层(未图示)、位于栅介质层上的功函数层(未图示)以及位于功函数层上的栅极层(未标示)，所述栅极层的材料包括金属钨。由于所述栅极开口的深宽比较大，在栅极开口内先形成栅介质层和功函数层，再采用物理气相沉积工艺沉积栅极材料层时，所述物理气相沉积工艺的反应气体较难到达栅极开口的底部，会优先在栅极开口的顶部沉积进而封闭所述栅极开口，使得形成的栅极层结构疏松且有孔洞，从而使得形成的栅极结构101的电阻变大以及可靠性变差，对所述半导体结构的性能产生不良影响。
减小所述栅极开口的深宽比能够解决栅极层的材料填充效果差 的问题，然而，所述栅极开口的宽度变大，则相邻栅极结构101的间距会相应减小，后续在介质层103内形成与源漏掺杂区102电连接的导电插塞时，所述导电插塞容易与栅极结构101接触发生短路的情况，影响半导体结构的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过去除初始第二区侧壁的部分介质层，使得形成的栅极开口的第二区的第二投影面积大于第一区的第一投影面积，从而在栅极开口内形成初始栅极层时，所述初始栅极层的材料容易填充到第一区内，从而使得所形成的初始栅极层结构致密，有利于提升半导体结构的可靠性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例中半导体结构的剖面结构示意图。
请参考图2，提供衬底。
在本实施例中，所述衬底包括基底200和位于基底上的鳍部结构201；所述衬底上还具有隔离层，所述隔离层位于所述鳍部结构201的部分侧壁，且所述隔离层的顶部表面低于所述鳍部结构201的顶部表面。
在本实施例中，所述基底200的材料为硅；所述鳍部结构201的材料包括硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。所述鳍部结构的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述鳍部结构201的延伸方向为平行于衬底表面的第一方向。
在其他实施例中，所述衬底为平面型衬底。
请继续参考图2，在衬底上形成伪栅极结构202；在伪栅极结构202两侧的衬底内形成源漏掺杂区203。
在本实施例中，所述伪栅极结构202横跨所述鳍部结构201。
所述伪栅极结构102包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层(未标示)。
所述伪栅介质层的材料包括氧化硅或低K(K小于3.9)材料；所述伪栅极层的材料包括多晶硅。
在本实施例中，所述源漏掺杂区203的形成工艺包括外延生长工艺，所述源漏掺杂区203的顶部表面高于所述鳍部结构201顶部表面。
在其他实施例中，所述源漏掺杂区的形成工艺包括离子注入工艺，所述源漏掺杂区的顶部表面与所述鳍部结构顶部表面齐平。
请继续参考图2，在伪栅极结构202侧壁形成介质层204。
所述介质层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述介质层204的材料包括氧化硅。
请参考图3，去除所述伪栅极结构202，在介质层204内形成初始栅极开口205，所述初始栅极开口205包括第一区A和位于第一区上的初始第二区B’，所述第一区A在衬底上具有第一投影。
所述第一区A顶部表面高于或齐平于所述鳍部结构201顶部表面。
在本实施例中，所述第一区A顶部表面高于或齐平于所述源漏 掺杂区203的顶部表面。从而后续在形成的第二区内形成栅极层时，所述栅极层不易与源漏掺杂区203和鳍部结构201接触，避免所述栅极层与源漏掺杂区203和鳍部结构201接触发生短路的情况。
在本实施例中，所述初始栅极开口205还包括位于初始第二区B’上的初始第三区C’。所述初始第三区C’用于后续形成第三区之后，在第三区内形成阻挡层。
在其他实施例中，能够不包括所述初始第三区。
在本实施例中，所述初始栅极开口205的深宽比范围为：3～6。
接下来，去除初始第二区B’侧壁的部分介质层204，形成过渡栅极开口211，所述过渡栅极开口211包括第一区A、位于第一区A上的第二区B以及位于第二区B上的过渡第三区C”，所述第二区B在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内。所述第二区B的形成过程请参考图4至图6。
请参考图4，在初始栅极开口205侧壁表面和底部表面形成初始栅介质层206以及位于初始栅介质层上的初始功函数层207。
所述初始栅介质层206为后续在第一区A侧壁表面和底部表面形成栅介质层提供材料层；所述初始功函数层207为后续在栅介质层上形成功函数层提供材料层。
所述初始栅介质层206的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述初始功函数层207的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。
形成所述初始栅介质层206的工艺包括原子层沉积工艺、化学气相沉积工艺或热处理工艺；形成所述初始功函数层207的工艺包括原子层沉积工艺、化学气相沉积工艺或热处理工艺。
在本实施例中，形成所述初始栅介质层206的工艺包括原子层沉积工艺；形成所述初始功函数层207的工艺包括原子层沉积工艺。
请继续参考图4，在第一区A内形成牺牲层208，所述牺牲层208的顶部表面高于或齐平于鳍部结构201顶部表面，所述牺牲层208位于初始功函数层207上。
在本实施例中，所述牺牲层208的顶部表面高于或齐平于所述源漏掺杂区203的顶部表面。从而能够确保形成的第二区能够高于或齐平于所述源漏掺杂区203的顶部表面。
所述牺牲层208的形成方法包括：在初始栅极开口205内和介质层204上形成牺牲材料层(未图示)；回刻蚀所述牺牲材料层，直至暴露出初始第二区B’，在第一区A内形成所述牺牲层208。
所述牺牲层208的材料包括有机材料；所述有机材料包括无定形碳或光刻胶。形成所述牺牲材料层的工艺包括旋涂工艺。
请参考图5，以所述牺牲层208为掩膜去除初始第二区B’和初始第三区C’侧壁的初始栅介质层206和初始功函数层207，在第一区A侧壁表面和底部表面形成栅介质层209和功函数层210。
去除初始第二区B’和初始第三区C’侧壁的初始栅介质层206和初始功函数层207的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
在本实施例中，去除初始第二区B’和初始第三区C’侧壁的初始栅介质层206和初始功函数层207的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够将初始第二区B’和初始第三区C’侧壁的初始栅介质层206和初始功函数层207去除干净，从而后续在刻蚀所述初始第二区B’侧壁的介质层204时，所述刻蚀工艺阻挡较少，能够形成侧壁形貌良好的第二区B。
请继续参考图5，以所述牺牲层208为掩膜，刻蚀所述初始第二区B’和初始第三区C’侧壁的介质层204，形成过渡栅极开口211，所述过渡栅极开口211包括第二区B和位于第二区B上的过渡第三区 C”，所述第二区B暴露出栅介质层209顶部表面和功函数层210顶部表面。
在本实施例中，所述第二区B在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内。从而后续在过渡栅极开口211内形成初始栅极层时，所述初始栅极层的材料容易填充到第一区A内，从而使得所形成的初始栅极层结构致密，有利于提升半导体结构的可靠性。
所述第二区B在第一方向上的尺寸大于第一区A在第一方向上尺寸的范围为：1纳米～5纳米。此范围内的第二区B大于第一区A的尺寸，使得在第二区B和第一区A内填充栅极材料时，所述栅极材料容易在第一区A的底部填充，使得后续形成的栅极层结构致密，性能较好。
刻蚀所述初始第二区B’侧壁的介质层204的工艺包括各向同性干法刻蚀工艺。所述各向同性干法刻蚀工艺的刻蚀方向选择性较好，从而能够对初始第二区B’和初始第三区C’侧壁的介质层204进行侧向刻蚀，形成第二投影面积大于第一投影面积的第二区。
形成第二区B之后，去除所述牺牲层208。
去除所述牺牲层208的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图6，在过渡栅极开口211内形成初始栅极层212。
所述初始栅极层212的形成方法包括：在过渡栅极开口211内和介质层204上形成栅极材料层(未图示)；平坦化所述栅极材料层，直至暴露出介质层204表面，形成所述初始栅极层212。
在本实施例中，形成所述栅极材料层的工艺包括物理气相沉积工艺。所述物理气相沉积工艺能够快速形成结构致密且厚度较厚的栅极材料层。
所述初始栅极层212的材料包括金属；所述金属包括钨。
由于所述过渡栅极开口211的第二区B的第二投影面积大于第一区A的第一投影面积，从而在过渡栅极开口211内形成初始栅极层212时，所述初始栅极层212的材料容易填充到第一区A内，从而使得所形成的初始栅极层212结构致密，有利于提升半导体结构的可靠性。
接下来，在第一区A内和第二区B内形成栅极层，并在第二区B上形成第三区C。所述第三区C的形成过程请参考图7和图8。
请参考图7，去除部分初始栅极层212形成栅极开口(未图示)，所述栅极开口包括第一区A、位于第一区A上的第二区B和位于第二区B上的第三区C，在第一区A和第二区B内形成栅极层213，所述栅极层213暴露出所述过渡第三区C”，所述过渡第三区C”侧壁暴露出所述介质层204。
去除部分初始栅极层212的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请继续参考图7，对所述过渡第三区C”暴露出的介质层204进行刻蚀，形成第三区C，所述第三区C在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
对所述过渡第三区C”暴露出的介质层进行刻蚀的工艺包括各向同性干法刻蚀法工艺。所述各向同性干法刻蚀工艺的刻蚀方向选择性较好，从而能够对过渡第三区C”侧壁的介质层204进行侧向刻蚀，形成第三投影面积大于第一投影面积和第二投影面积的第三区C。
所述第三区C在第一方向上的尺寸大于第二区B在第一方向上尺寸的范围为：1纳米～5纳米。若所述第三区C大于第二区B的尺寸范围太小，则后续形成位于源漏掺杂区203上的导电插塞时，在第三区C内形成的所述阻挡层对所述导电插塞的阻挡作用较弱，所述导电插塞与第一区A内和第二区B内的栅极层213仍然有接触发生短 路的风险；若所述第三区C大于第二区B的尺寸范围太大，则会占据后续形成位于源漏掺杂区203上的导电插塞的空间，使得形成的导电插塞的性能受到影响。
所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。从而后续在第三区C内形成阻挡层之后，再形成位于源漏掺杂区203上的导电插塞时，所述阻挡层能够对所述导电插塞起到限位的作用，从而能够减少所述导电插塞与第一区A内和第二区B内的栅极层213相接触发生短路的情况，从而提升了半导体结构的性能。
请参考图8，在第三区C内形成阻挡层214；形成阻挡层214之后，在介质层204内形成导电插塞215，所述导电插塞215位于源漏掺杂区203上。
所述阻挡层214的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述阻挡层214的材料包括氮化硅。
所述导电插塞215的形成方法包括：在介质层204上和阻挡层214上形成图形化的掩膜层(未图示)；所述图形化的掩膜层暴露出源漏掺杂区203上的介质层204表面；以所述图形化的掩膜层为掩膜刻蚀所述介质层204，直至暴露出所述源漏掺杂区203表面，在介质层204内形成开口(未图示)；在开口内形成导电插塞215。
所述阻挡层214的材料与介质层204的材料具有较大的刻蚀选择比，因此在刻蚀所述介质层204形成开口时，所述刻蚀工艺对所述阻挡层214的刻蚀速率较小，因此所述阻挡层214能够对所述开口起到限位的作用。从而在开口内形成导电插塞215时，所述阻挡层214能够对所述导电插塞215起到限位的作用，从而能够减少所述导电插塞215与第一区A内和第二区B内的栅极层213相接触发生短路的情况，从而提升了半导体结构的性能。
相应地，本发明实施例还提供一种半导体结构，请继续参考图8，包括：
衬底；
位于衬底上的介质层204；
位于介质层204内的栅极开口(未图示)，所述栅极开口包括第一区A和位于第一区A上的第二区B，所述第一区A在衬底上具有第一投影，所述第二区B在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内；
位于第一区A内和第二区B内的栅极层213。
在本实施例中，所述第二区B在沿平行于衬底表面的第一方向上的尺寸大于第一区A在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
在本实施例中，所述栅极开口还包括位于第二区B上的第三区C，所述第三区C在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
在本实施例中，还包括：位于第三区C内的阻挡层214。
在本实施例中，所述第三区C在平行于衬底表面的第一方向上的尺寸大于第二区B在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
在本实施例中，所述阻挡层214的材料包括介电材料，所述介电材料包括氮化硅。
在本实施例中，还包括：位于第一区A侧壁表面和底部表面的栅介质层209以及位于栅介质层209上的功函数层210；所述栅极层213位于功函数层210上。
在本实施例中，还包括：位于栅极层213两侧的衬底内的源漏掺 杂区203。
在本实施例中，所述衬底包括基底200和位于基底200上的鳍部结构201；所述栅极开口暴露出所述鳍部结构201的部分顶部表面和侧壁表面，所述栅极层213横跨所述鳍部结构201，所述第一方向为所述鳍部结构201的延伸方向。
在本实施例中，所述第一区A顶部表面高于或齐平于所述鳍部结构201顶部表面。
在本实施例中，所述栅极层213的材料包括金属；所述金属包括钨。
本发明技术方案的半导体结构，位于介质层204内的栅极开口，所述栅极开口包括第一区A和位于第一区A上的第二区B，所述第一区A在衬底上具有第一投影，所述第二区B在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内，从而在第一区A内和第二区B内形成所述栅极层213时，所述栅极层213的材料容易填充到第一区A内，从而使得所形成的栅极层213结构致密，有利于提升半导体结构的可靠性。
进一步，所述栅极开口还包括位于第二区B上的第三区C，所述第三区C在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内，所述阻挡层214位于第三区C内，从而在形成位于源漏掺杂区203上的导电插塞215时，所述阻挡层214能够对所述导电插塞215起到限位的作用，从而能够减少所述导电插塞215与第一区A内和第二区B内的栅极层213相接触发生短路的情况，从而提升了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (32)

  1. 一种半导体结构，其特征在于，包括：
    衬底；
    位于衬底上的介质层；
    位于介质层内的栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第一区在衬底上具有第一投影，所述第二区在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内；
    位于第一区内和第二区内的栅极层。
  2. 如权利要求1所述的半导体结构，其特征在于，所述第二区在沿平行于衬底表面的第一方向上的尺寸大于第一区在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
  3. 如权利要求1所述的半导体结构，其特征在于，所述栅极开口还包括位于第二区上的第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
  4. 如权利要求3所述的半导体结构，其特征在于，所述第三区在平行于衬底表面的第一方向上的尺寸大于第二区在沿平行于衬底表面的第一方向上的尺寸范围为：1纳米～5纳米。
  5. 如权利要求3所述的半导体结构，其特征在于，还包括：位于第三区内的阻挡层。
  6. 如权利要求5所述的半导体结构，其特征在于，所述阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
  7. 如权利要求1所述的半导体结构，其特征在于，还包括：位于第一区侧壁表面和底部表面的栅介质层以及位于栅介质层上的功函数 层；所述栅极层位于功函数层上。
  8. 如权利要求1所述的半导体结构，其特征在于，还包括：位于栅极层两侧的衬底内的源漏掺杂区。
  9. 如权利要求2所述的半导体结构，其特征在于，所述衬底包括基底和位于基底上的鳍部结构；所述栅极开口暴露出所述鳍部结构的部分顶部表面和侧壁表面，所述栅极层横跨所述鳍部结构，所述第一方向为所述鳍部结构的延伸方向。
  10. 如权利要求9所述的半导体结构，其特征在于，所述第一区顶部表面高于或齐平于所述鳍部结构顶部表面。
  11. 如权利要求1所述的半导体结构，其特征在于，所述栅极层的材料包括金属；所述金属包括钨。
  12. 一种半导体结构的形成方法，其特征在于，包括：
    提供衬底；
    在衬底上形成伪栅极结构；
    在伪栅极结构侧壁形成介质层；
    去除所述伪栅极结构，在介质层内形成初始栅极开口，所述初始栅极开口包括第一区和位于第一区上的初始第二区，所述第一区在衬底上具有第一投影；
    去除初始第二区侧壁的部分介质层，形成栅极开口，所述栅极开口包括第一区和位于第一区上的第二区，所述第二区在衬底上具有第二投影，所述第二投影的面积大于第一投影的面积，且所述第一投影在第二投影的范围内；
    在栅极开口内形成初始栅极层。
  13. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二区在沿平行于衬底表面的第一方向上的尺寸大于第一区在沿平 行于衬底表面的第一方向上尺寸的范围为：1纳米～5纳米。
  14. 如权利要求12所述的半导体结构的形成方法，其特征在于，形成第二区的方法包括：在第一区内形成牺牲层；以所述牺牲层为掩膜，刻蚀所述初始第二区侧壁的介质层，形成所述第二区；形成第二区之后，去除所述牺牲层。
  15. 如权利要求14所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成方法包括：在初始栅极开口内和介质层上形成牺牲材料层；回刻蚀所述牺牲材料层，直至暴露出初始第二区，在第一区内形成所述牺牲层。
  16. 如权利要求14所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括有机材料；所述有机材料包括无定形碳或光刻胶。
  17. 如权利要求14所述的半导体结构的形成方法，其特征在于，刻蚀所述初始第二区侧壁的介质层的工艺包括各向同性干法刻蚀工艺。
  18. 如权利要求14所述的半导体结构的形成方法，其特征在于，在第一区内形成牺牲层之前，还包括：在初始栅极开口侧壁表面和底部表面形成初始栅介质层和位于初始栅介质层上的初始功函数层；所述牺牲层位于初始功函数层上。
  19. 如权利要求18所述的半导体结构的形成方法，其特征在于，以所述牺牲层为掩膜刻蚀所述初始第二区侧壁的介质层之前，还包括：以所述牺牲层为掩膜去除初始第二区侧壁的初始栅介质层和初始功函数层，在第一区侧壁表面和底部表面形成栅介质层和功函数层；所述第二区暴露出栅介质层顶部表面和功函数层顶部表面。
  20. 如权利要求19所述的半导体结构的形成方法，其特征在于，去除初始第二区侧壁的初始栅介质层和初始功函数层的工艺包括湿法刻蚀工艺。
  21. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始栅极开口的深宽比范围为：3～6。
  22. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始栅极层的形成方法包括：在栅极开口内和介质层上形成栅极材料层；平坦化所述栅极材料层，直至暴露出介质层表面，形成所述初始栅极层。
  23. 如权利要求22所述的半导体结构的形成方法，其特征在于，形成所述栅极材料层的工艺包括物理气相沉积工艺。
  24. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极开口还包括位于第二区上的第三区。
  25. 如权利要求24所述的半导体结构的形成方法，其特征在于，所述第三区的形成方法包括：去除部分初始栅极层形成栅极层，在介质层内形成过渡第三区，所述过渡第三区侧壁暴露出所述介质层；对所述过渡第三区暴露出的介质层进行刻蚀，形成第三区，所述第三区在衬底上具有第三投影，所述第三投影的面积大于第二投影的面积，且所述第二投影和第一投影在第三投影的范围内。
  26. 如权利要求25所述的半导体结构的形成方法，其特征在于，对所述过渡第三区暴露出的介质层进行刻蚀的工艺包括各向同性干法刻蚀法工艺。
  27. 如权利要求24所述的半导体结构的形成方法，其特征在于，所述第三区在沿平行于衬底表面的第一方向上的尺寸大于第二区在沿平行于衬底表面的第一方向上尺寸的范围为：1纳米～5纳米。
  28. 如权利要求24所述的半导体结构的形成方法，其特征在于，在伪栅极结构侧壁形成介质层之前，还包括：在伪栅极结构两侧的衬底内形成源漏掺杂区。
  29. 如权利要求28所述的半导体结构的形成方法，其特征在于，还包括：在第三区内形成阻挡层；形成阻挡层之后，在介质层内形成导电插塞，所述导电插塞位于源漏掺杂区上。
  30. 如权利要求13所述的半导体结构的形成方法，其特征在于，所述 衬底包括基底和位于基底上的鳍部结构；所述伪栅极结构横跨所述鳍部结构，所述第一方向为所述鳍部结构的延伸方向。
  31. 如权利要求30所述的半导体结构的形成方法，其特征在于，所述第一区顶部表面高于或齐平于所述鳍部结构顶部表面。
  32. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始栅极层的材料包括金属；所述金属包括钨。
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