CN110828665A - 半导体器件及其形成方法、半导体结构 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：形成基底，基底包括电阻区；形成覆盖基底的第一介质层；形成覆盖第一介质层的牺牲层；依次图形化牺牲层和第一介质层，在电阻区的第一介质层内形成凹槽；在凹槽的底部和侧壁上形成电阻材料层，电阻材料层还覆盖剩余牺牲层；形成覆盖电阻材料层的刻蚀停止材料层；去除高于凹槽顶部的刻蚀停止材料层和电阻材料层，保留凹槽中的剩余刻蚀停止材料层作为刻蚀停止层，保留凹槽中的剩余电阻材料层作为电阻层；形成刻蚀停止层和电阻层后，去除剩余牺牲层。本发明通过形成牺牲层和凹槽，增大了后续形成互连通孔的工艺窗口，有利于改善器件的性能和良率。

Description

半导体器件及其形成方法、半导体结构

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法、半导体结构。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，MOS晶体管的特征尺寸不断缩小，各种由器件的物理极限所引起的二级效应相继出现，器件特征尺寸按比例缩小变得困难。其中，最具挑战性的是如何解决半导体器件漏电流大的问题。当前提出的解决方法是，采用高k金属栅(HKMG)技术形成金属栅结构(metal gate)，即采用具有高介电常数的电介质材料(通常称为高k栅介质材料)来形成栅介质层，并采用包含金属元素的导电材料(通常称为金属材料)来形成栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

除了MOS晶体管之外，集成电路制造领域中通常还包括电阻器。由于高k栅介质材料具有较低的电阻系数，高k金属栅不能用来作为电阻器。因此，目前在形成覆盖高k金属栅的介质层后，会在电阻器区域所对应的介质层上形成导电层，所述导电层用于形成高阻值(high resistivity，HR)器件。

但是，电阻器的形成，容易导致器件性能和良率的下降。

发明内容

本发明实施例解决的问题是提供一种半导体器件及其形成方法、半导体结构，改善器件的性能和良率。

为解决上述问题，本发明实施例提供一种半导体器件的形成方法，包括：形成基底，所述基底包括电阻区；形成覆盖所述基底的第一介质层；形成覆盖所述第一介质层的牺牲层；依次图形化所述牺牲层和第一介质层，在所述电阻区的第一介质层内形成凹槽；在所述凹槽的底部和侧壁上形成电阻材料层，所述电阻材料层还覆盖剩余牺牲层；形成覆盖所述电阻材料层的刻蚀停止材料层；去除高于所述凹槽顶部的刻蚀停止材料层和电阻材料层，保留所述凹槽中的剩余刻蚀停止材料层作为刻蚀停止层，保留所述凹槽中的剩余电阻材料层作为电阻层；形成所述刻蚀停止层和电阻层后，去除所述剩余牺牲层。

相应的，本发明实施例还提供一种半导体器件，包括：基底，所述基底包括电阻区；第一介质层，位于所述基底上，所述电阻区的第一介质层内形成有凹槽；电阻层，位于所述凹槽的底部和侧壁上；刻蚀停止层，覆盖所述电阻层。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括电阻区；介质层，位于所述基底上；牺牲层，位于所述介质层上，所述牺牲层露出所述电阻区的部分介质层；凹槽，位于所述牺牲层露出的介质层内；电阻材料层，位于所述凹槽的底部和侧壁上，所述电阻材料层还覆盖所述牺牲层；刻蚀停止材料层，覆盖所述电阻材料层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在电阻区的第一介质层内形成凹槽后，在所述凹槽的底部和侧壁上形成电阻材料层，所述电阻材料层还覆盖剩余牺牲层，并形成覆盖所述电阻材料层的刻蚀停止材料层，随后去除高于所述凹槽顶部的刻蚀停止材料层和电阻材料层，保留所述凹槽中的剩余刻蚀停止材料层作为刻蚀停止层，保留所述凹槽中的剩余电阻材料层作为电阻层；与第一介质层内未形成凹槽的方案相比，由于本发明实施例所述电阻层和刻蚀停止层形成于所述凹槽内，因此当后续形成覆盖所述第一介质层的第二介质层时，有利于提高所述第二介质层的表面平坦度，相应的，当后续在所述第二介质层和第一介质层内形成互连通孔时，能够增大形成所述互连通孔的工艺窗口；此外，由于所述电阻材料层覆盖剩余牺牲层，形成所述电阻层后，通过去除所述牺牲层的方式，能够有效避免电阻材料层的残留物(residual)，相应也提高了所述第二介质层的表面平坦度，而且还有利于降低所述残留物在刻蚀部分区域的第二介质层和第一介质层的过程中产生阻挡(blocking)的可能性，从而也能增大形成所述互连通孔的工艺窗口；综上，通过形成所述牺牲层和凹槽，增大了后续形成互连通孔的工艺窗口，从而有利于保障互连结构与基底和电阻层的电连接效果，进而改善器件的性能和良率。

附图说明

图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；

图5至图11是本发明半导体器件的形成方法一实施例中各步骤对应的结构示意图；

图12是本发明半导体结构一实施例的结构示意图。

具体实施方式

由背景技术可知，电阻器的形成，容易导致器件性能和良率的下降。现结合一种半导体结构的形成方法分析器件性能和良率下降的原因。

参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，形成基底10，所述基底10包括电阻区10b。

所述电阻区10b用于形成电阻器件，例如高阻值器件。所述基底10还包括用于形成MOS晶体管的器件区10a。

以所述MOS晶体管为鳍式场效应晶体管为例，形成所述基底10的步骤包括：形成衬底11，所述衬底11包括所述器件区10a和所述电阻区10b，所述器件区10a的衬底11上形成有多个分立的鳍部12；在所述鳍部12露出的衬底11上形成隔离结构13，所述隔离结构13覆盖所述鳍部12的部分侧壁；形成所述隔离结构13后，形成横跨所述鳍部12的伪栅结构(图未示)，所述伪栅结构覆盖所述鳍部12的部分顶部和部分侧壁；在所述伪栅结构露出的衬底11上形成底部介质层14，所述底部介质层14露出所述伪栅结构顶部；去除所述伪栅结构，在所述底部介质层14内形成栅极开口(图未示)；在所述栅极开口内形成金属栅结构15。

继续参考图1，形成覆盖所述基底10的第一介质层20；形成覆盖所述第一介质层20的电阻材料层35；形成覆盖所述电阻材料层35的刻蚀停止材料层45。

具体地，所述电阻材料层35的厚度通常为3nm至7nm，所述刻蚀停止材料层45的厚度通常为12nm至18nm。

参考图2，依次图形化所述刻蚀停止材料层45(如图1所示)和电阻材料层35(如图1所示)，保留所述电阻区10b的剩余电阻材料层35作为电阻层30，保留所述电阻层30上的剩余刻蚀停止材料层45作为刻蚀停止层40。

参考图3，对所述第一介质层20、电阻层30和刻蚀停止层40进行清洗处理。

参考图4，在所述清洗处理后，形成覆盖所述第一介质层20的第二介质层50，所述第二介质层50还覆盖所述电阻层30和刻蚀停止层40。

后续步骤还包括：在所述电阻区10b的第二介质层50内形成与所述电阻层30电连接的第一互连结构，在所述器件区10a的第二介质层50和第一介质层20内形成与所述基底10电连接的第二互连结构。

但是，由于所述基底10的图形密度的差异，在形成所述底部介质层13后，所述底部介质层13的表面平坦度较差；相应的，形成所述电阻材料层35和刻蚀停止材料层45后，所述电阻材料层35和刻蚀停止材料层45的表面平坦度也较差。

如图2所示，由于表面平坦度较差的问题，图形化所述刻蚀停止材料层45和电阻材料层35后，在所述第一介质层20的拐角处容易形成所述电阻材料层35的残留物31，而且如图3所示，在所述清洗处理的影响下，所述残留物31在所述第一介质层20表面随机分布的概率较高。

所述残留物31的形成，容易导致在形成所述第二介质层50后，出现隆起缺陷(bumpdefect)(如图4中虚线圈a所示)，所述刻蚀停止层40和电阻材料层35的厚度较大，所述刻蚀停止层40和电阻层30凸出于所述第一介质层20，这样也容易导致所述第二介质层50表面出现隆起缺陷(如图4中虚线圈b所示)；所述残留物31、以及凸出于所述第一介质层20的刻蚀停止层40和电阻层30相应也会降低所述第二介质层50的表面平坦度，在后续形成所述第一互连结构和第二互连结构的工艺制程中，容易对光刻工艺和刻蚀工艺的工艺窗口产生不良影响，从而影响所述第一互连结构与所述电阻层30的电连接效果、以及所述第二互连结构与所述基底10的电连接效果，进而降低器件的性能和良率。

此外，在形成所述第一互连结构的刻蚀工艺过程中，所述残留物31还可能导致刻蚀工艺无法正常进行，即刻蚀工艺容易受到所述残留物31的阻挡，相应也会影响所述第二互连结构与所述基底10的电连接效果，甚至出现未实现电连接的问题，进而降低器件的性能和良率。

为了解决所述技术问题，本发明实施例在电阻区的第一介质层内形成凹槽后，在所述凹槽的底部和侧壁上形成电阻材料层，所述电阻材料层还覆盖剩余牺牲层，并形成覆盖所述电阻材料层的刻蚀停止材料层，随后去除高于所述凹槽顶部的刻蚀停止材料层和电阻材料层，保留所述凹槽中的剩余刻蚀停止材料层作为刻蚀停止层，保留所述凹槽中的剩余电阻材料层作为电阻层；与第一介质层内未形成凹槽的方案相比，由于本发明实施例所述电阻层和刻蚀停止层形成于所述凹槽内，因此当后续形成覆盖所述第一介质层的第二介质层时，有利于提高所述第二介质层的表面平坦度，相应的，当后续在所述第二介质层和第一介质层内形成互连通孔时，能够增大形成所述互连通孔的工艺窗口；此外，由于所述电阻材料层覆盖剩余牺牲层，形成所述电阻层后，通过去除所述牺牲层的方式，能够有效避免电阻材料层的残留物，相应也提高了所述第二介质层的表面平坦度，而且还有利于降低所述残留物在刻蚀部分区域的第二介质层和第一介质层的过程中产生阻挡的可能性，从而也能增大形成所述互连通孔的工艺窗口；综上，通过形成所述牺牲层和凹槽，增大了后续形成互连通孔的工艺窗口，从而有利于保障互连结构与基底和电阻层的电连接效果，进而改善器件的性能和良率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图11是本发明半导体器件的形成方法一实施例中各步骤对应的结构示意图。

参考图5，形成基底100，所述基底100包括电阻区100b。

所述基底100为后续工艺提供工艺平台，所述电阻区100b用于形成电阻器件。

需要说明的是，所述基底100还包括器件区100a，所述器件区100a用于形成MOS晶体管。本实施例中，所述MOS晶体管为鳍式场效应晶体管。

具体地，所述基底100包括：衬底110；凸出于所述器件区100a衬底110的鳍部120；隔离结构130，位于所述鳍部120露出的衬底110上，所述隔离结构130覆盖所述鳍部120的部分侧壁，且所述隔离结构130的顶部低于所述鳍部120的顶部；横跨所述鳍部120的栅极结构150，所述栅极结构150覆盖所述鳍部120的部分顶部和部分侧壁；源漏掺杂层160，位于所述栅极结构150两侧的鳍部120内；底部介质层140，位于所述栅极结构150露出的衬底110上，所述底部介质层140覆盖所述源漏掺杂层160且还覆盖所述栅极结构150的侧壁。

在其他实施例中，当所述器件区用于形成平面晶体管时，所述基底相应包括：衬底；位于所述衬底上的栅极结构；隔离结构，位于所述栅极结构露出的衬底内；源漏掺杂区，位于所述栅极结构两侧的衬底内；底部介质层，位于所述栅极结构露出的衬底上，所述底部介质层覆盖所述源漏掺杂区和栅极结构的侧壁。

本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述鳍部120与所述衬底110为一体结构。因此本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

所述隔离结构130用于对相邻器件起到隔离作用。具体地，所述隔离结构130为浅沟槽隔离结构(shallow trench isolation，STI)。

本实施例中，所述隔离结构130的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，所述栅极结构150为金属栅结构，所述栅极结构150包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极(图未示)。本实施例中，为了提高器件的性能，采用后栅工艺(gate last)形成所述栅极结构150。在其他实施例中，形成所述栅极结构的工艺还可以为先栅工艺(gate first)或其他工艺。

具体地，当所形成的鳍式场效应晶体管为NMOS晶体管时，所述源漏掺杂层160包括掺杂有N型离子的应力层，所述应力层的材料可以为Si或SiC；当所形成的鳍式场效应晶体管为PMOS晶体管时，所述源漏掺杂层160包括掺杂有P型离子的应力层，所述应力层的材料可以为Si或SiGe。

所述底部介质层140用于实现相邻器件之间的电隔离，所述底部介质层140还用于在所述后栅工艺中定义所述栅极结构150的尺寸和位置。

所述底部介质层140的材料为绝缘材料。本实施例中，所述底部介质层140的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

本实施例中，在所述基底100中，所述电阻区100b的衬底110上仅形成有隔离结构130。

需要说明的是，由于所述基底100的图形密度差异，在形成所述底部介质层140后，在负载效应的影响下，不同区域的底部介质层140之间容易出现顶面高度差。

继续参考图5，形成覆盖所述基底100的第一介质层200。

所述第一介质层200用于对后续形成的电阻器件与所述基底100之间实现电隔离，所述第一介质层200还用于为后续形成电阻层和刻蚀停止层提供工艺平台，此外，所述第一介质层200还用于为后续形成与所述栅极结构150和源漏掺杂层160电连接的互连结构提供工艺平台。

所述第一介质层200的材料为绝缘材料。本实施例中，所述第一介质层200的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，形成所述第一介质层200的工艺为等离子体增强化学气相沉积(plasmaenhanced CVD，PECVD)工艺，即所述第一介质层200为等离子体增强氧化(plasma enhanceoxide，PEOX)层。通过采用等离子体增强化学气相沉积工艺，有利于提高所述第一介质层200的厚度均一性以及表面平坦度。

需要说明的是，后续所述电阻层和刻蚀停止层形成于所述电阻区100b的第一介质层200内，相应的，后续制程还包括刻蚀所述电阻区100b的第一介质层200，在所述第一介质层200内形成凹槽，在所述凹槽中的第一介质层200表面形成所述电阻层，在所述凹槽中的电阻层上形成刻蚀停止层。所以，所述第一介质层200的厚度T1不宜过小，也不宜过大。如果所述厚度T1过小，为了保证所述电阻层的长度不受影响，且满足工艺集成度的要求，所述凹槽底部的剩余第一介质层200容易出现厚度过小的问题，相应会增加工艺风险；如果所述厚度T1过大，则会造成材料和时间的浪费，且不利于工艺集成度的提高。为此，本实施例中，形成所述第一介质层200后，所述第一介质层200的厚度T1为

至

从而为后续形成凹槽提供足够的工艺窗口。例如：所述第一介质层200的厚度T1可以为：

继续参考图5，形成覆盖所述第一介质层200的牺牲层250。

后续形成电阻层的过程中，容易形成电阻层的材料残留物，因此，后续通过去除所述牺牲层250的方式，有利于实现对所述残留物的去除。

因此，所述牺牲层250的材料为易于去除的材料，且去除所述牺牲层250的工艺对所述第一介质层200以及后续所形成电阻层的影响较小。

本实施例中，所述牺牲层250的材料为无定形硅(a-Si)。无定形硅材料的工艺兼容性较高，而且无定形硅材料与所述第一介质层200的材料均包含硅元素，通过选取无定形硅材料的方式，能够避免杂质元素的引入，有利于改善污染问题，因此能有效降低对器件性能的影响。

在其他实施例中，所述牺牲层的材料还可以为无定形碳、低k介质材料、超低k介质材料或多晶硅。其中，低k介质材料指相对介电常数大于或等于2.6、小于或等于3.9的介质材料，超低k介质材料指相对介电常数小于2.6的介质材料。

本实施例中，形成所述牺牲层的工艺为化学气相沉积工艺或原子层沉积工艺。

需要说明的是，位于所述第一介质层200顶部的牺牲层250厚度T2不宜过小，也不宜过大。如果所述厚度T2过小，则容易降低所述牺牲层250的厚度均一性；如果所述厚度T2过大，则会造成材料和时间的浪费，而且后续在所述第一介质层200内形成凹槽的过程中，还会刻蚀所述牺牲层250，为了保证形成于所述第一介质层200内的电阻层长度不受影响，所述厚度T2过大还容易引起剩余牺牲层250和剩余第一介质层200所围成区域的深宽比过大的问题，相应会增加所述电阻层和刻蚀停止层的材料层在所述凹槽中的形成难度，而且还会增加后续去除所述牺牲层250的工艺难度。为此，本实施例中，形成所述牺牲层250后，位于所述第一介质层200顶部的牺牲层250厚度T2为

至

例如：位于所述第一介质层200顶部的牺牲层250厚度T2可以为

参考图6，依次图形化所述牺牲层250和第一介质层200，在所述电阻区100b的第一介质层200内形成凹槽305。

所述凹槽305为后续形成电阻材料层和刻蚀停止材料层提供空间位置。其中，后续保留所述凹槽305内的剩余电阻材料层作为电阻层，保留所述凹槽305内的剩余刻蚀停止材料层作为刻蚀停止层。

本实施例中，所述凹槽305的形状为倒梯形。通过使所述凹槽305的形状为倒梯形，增大了所述凹槽305的顶部开口尺寸，从而有利于降低后续电阻材料层和刻蚀停止材料层的形成难度，提高后续电阻材料层和刻蚀停止材料层的形成质量。在其他实施例中，所述凹槽的形状还可以为方形、碗形或U型。

本实施例中，所述凹槽305的延伸方向为第一方向(未标示)，平行于所述衬底110表面且与所述第一方向相垂直的为第二方向(未标示)。后续保留位于所述凹槽305底部和侧壁的电阻材料层作为电阻层，所述电阻层的长度受到所述凹槽305沿所述第二方向的顶部开口尺寸W、以及所述凹槽305深度H的共同影响。

因此，沿所述第二方向，所述凹槽305顶部的开口尺寸W不宜过小，也不宜过大。如果所述开口尺寸W过小，则相应会增加后续电阻材料层和刻蚀停止材料层的形成难度；如果所述开口尺寸W过大，为了保证所述电阻层的长度不受影响，所述凹槽305的深度H相应会过小，所述凹槽305的空间则过小，从而容易对后续刻蚀停止材料层的形成产生不良影响。为此，本实施例中，所述凹槽305顶部的开口尺寸W为150纳米至2000纳米。

同理，所述凹槽305的深度H不宜过小，也不宜过大。如果所述深度H过小，则容易出现后续所述凹槽305内的刻蚀停止材料层顶部高于所述凹槽305顶部的情况，还容易出现所述凹槽305内的刻蚀停止材料层顶部与所述凹槽305顶部的高度差过大的问题，反而容易引起平整度较差的问题，从而对后续光刻工艺和刻蚀工艺的工艺窗口产生不良影响；如果所述深度H过大，为了保证所述电阻层的长度不受影响，则所述凹槽305容易出现深宽比过大的问题，从而增加后续电阻材料层和刻蚀停止材料层的形成难度。为此，本实施例中，所述凹槽305的深度H为

至

例如：所述凹槽305的深度H可以为

其中，所述电阻层的长度为：沿所述第二方向，所述凹槽305的侧壁长度和底部长度之和。

需要说明的是，在实际工艺中，通过合理设定所述凹槽305顶部的开口尺寸W、以及所述凹槽305的深度H，并使所述开口尺寸W和深度H相互配合，从而在保证后续所形成电阻层的长度不受影响的同时，提高电阻材料层和刻蚀停止材料层的形成质量，相应有利于提高器件的性能。

本实施例中，为了提高所述凹槽305的形貌质量，采用干法刻蚀工艺，依次刻蚀所述牺牲层250和第一介质层200。在其他实施例中，根据所述凹槽的形貌设定，还可以采用湿法刻蚀工艺，或者湿法和干法相结合的刻蚀工艺进行刻蚀。

相应的，在形成所述凹槽305后，剩余牺牲层250露出所述凹槽305。

参考图7，在所述凹槽305(如图6所示)的底部和侧壁上形成电阻材料层350，所述电阻材料层350还覆盖剩余牺牲层250。

后续通过去除高于所述凹槽305顶部的电阻材料层350，保留所述凹槽305中的剩余电阻材料层350作为电阻层，所述电阻层用于作为电阻器件。

本实施例中，所述电阻材料层350为导电层。具体地，所述电阻材料层350为TiN层。在其他实施例中，所述电阻材料层还可以为Tac层、TaN层或WSi层。

本实施例中，形成所述电阻材料层350的工艺为原子层沉积工艺。通过采用原子层沉积工艺，有利于提高所述电阻材料层350的厚度均匀性，还有利于提高所述电阻材料层350的台阶覆盖能力，从而提高所述电阻材料层350在所述凹槽305中的形成质量，进而提高电阻器件的性能。因此，所述电阻材料层350保形覆盖所述凹槽305底部、所述凹槽305侧壁和剩余牺牲层250的侧壁和顶部。

而且，通过使所述电阻材料层350保形覆盖所述凹槽305底部和侧壁，还有利于为后续形成刻蚀停止材料层提供足够的空间位置，相应有利于提高刻蚀停止材料层的形成质量。

在其他实施例中，形成所述电阻材料层的工艺还可以为物理气相沉积工艺或金属有机物化学气相沉积。

需要说明是，所述电阻材料层350的厚度根据后续所形成电阻层的阻值要求而定。但是，所述电阻材料层350的厚度(未标示)不宜过小，也不宜过大。如果所述电阻材料层350的厚度过小，则容易降低所述电阻材料层350的厚度均一性；如果所述电阻材料层350的厚度过大，则不利于所述电阻材料层350在所述凹槽305中的形成，从而容易导致后续所形成电阻层的阻值无法满足要求，且还容易影响后续刻蚀停止材料层的形成。为此，本实施例中，所述电阻材料层350的厚度为

至

还需要说明的是，在实际工艺中，所述凹槽305顶部的开口尺寸W、所述凹槽305的深度H、以及所述电阻材料层350的厚度需合理搭配，从而提高所述电阻材料层350和刻蚀停止材料层在所述凹槽305的形成质量，使所形成的电阻层的阻值能够满足要求，并防止所述凹槽305内的刻蚀停止材料层过度高于所述凹槽305顶部的问题。

继续参考图7，形成覆盖所述电阻材料层350的刻蚀停止材料层450。

后续通过去除高于所述凹槽305(如图6所示)顶部的刻蚀停止材料层450，保留所述凹槽305中的剩余刻蚀停止材料层450作为刻蚀停止层。

后续保留所述凹槽305中的剩余电阻材料层350作为电阻层，且为了实现所述电阻层与其他电路的电连接，在后续制程中，还会形成与所述电阻层电连接的互连结构；其中，所述刻蚀停止层用于在形成所述互连结构的刻蚀工艺中定义刻蚀停止的位置，从而降低所述刻蚀工艺对所述电阻层造成刻蚀过量的概率，降低所述互连结构无法与所述电阻层实现电连接的概率。

所述刻蚀停止材料层450可以包括SiCN层、SiN层、SiC层、SiOF层、SiON层和NDC(nitrogen dopped silicon carbite，氮掺杂的碳化硅)层中的一层或多层。

本实施例中，所述刻蚀停止材料层450为SiN层。SiN材料的致密度较高，有利于保障后续刻蚀停止层在刻蚀工艺过程中所起到的刻蚀停止作用；而且，SiN材料是半导体工艺常用的材料，因此形成所述刻蚀停止材料层450的工艺较为简单，且所述刻蚀停止材料层450的工艺兼容性较高。

本实施例中，采用化学气相沉积工艺形成所述刻蚀停止材料层450。在其他实施例中，还可以采用原子层沉积工艺形成所述刻蚀停止材料层。

需要说明的是，位于所述牺牲层250顶部的刻蚀停止材料层450厚度不宜过小，也不宜过大。如果所述厚度过小，则在后续形成互连通孔的刻蚀工艺中，所述刻蚀停止层难以起到刻蚀停止的作用；如果所述厚度过大，则所述刻蚀停止材料层450顶部与所述第一介质层200顶部的高度差容易过大，反而容易引起平整度较差的问题，从而对后续光刻工艺和刻蚀工艺的工艺窗口产生不良影响。为此，本实施例中，位于所述牺牲层250顶部的刻蚀停止材料层450的厚度为

至

本实施例中，在实际工艺中，根据所述凹槽305顶部的开口尺寸W、所述凹槽305的深度H、以及所述电阻材料层350的厚度需求，合理设定位于所述牺牲层250顶部的刻蚀停止材料层450的厚度，从而使得所述刻蚀停止材料层450填充于剩余凹槽305内，使所述凹槽305内的刻蚀停止材料层450顶部具有较高的平整度，并减小所述刻蚀停止材料层450顶部和所述凹槽305顶部的高度差。在其他实施例中，所述刻蚀停止材料层还可以保形覆盖所述电阻材料层。

结合参考图8和图9，去除高于所述凹槽305(如图6所示)顶部的刻蚀停止材料层450(如图8所示)和电阻材料层350(如图8所示)，保留所述凹槽305中的剩余刻蚀停止材料层450作为刻蚀停止层400(如图9所示)，保留所述凹槽305中的剩余电阻材料层350作为电阻层300(如图9所示)。

具体地，去除高于所述凹槽305顶部的刻蚀停止材料层450和电阻材料层350的步骤包括：在所述电阻区100b的部分刻蚀停止材料层450上形成光刻胶层150(如图8所示)，所述光刻胶层150在所述第一介质层200上的投影与所述凹槽305顶部的开口图形相重合；以所述光刻胶层150为掩膜，采用第一刻蚀工艺，去除高于所述凹槽305顶部的刻蚀停止材料层450，保留所述凹槽305中的剩余刻蚀停止材料层450作为刻蚀停止层400；在所述第一刻蚀工艺后，采用第二刻蚀工艺，去除高于所述凹槽305顶部的电阻材料层350，保留所述凹槽305中的剩余电阻材料层350作为电阻层300。

通过使所述光刻胶层150在所述第一介质层200上的投影与所述凹槽305顶部的开口图形相重合，有利于去除所述凹槽305之外的其他区域的刻蚀停止材料层450和电阻材料层350，并有利于减小所述电阻层300顶部和所述凹槽305顶部的高度差、减小所述刻蚀停止层400顶部和所述凹槽305顶部的高度差，从而提高后续工艺的工艺窗口。

本实施例中，为了使所述凹槽305内的刻蚀停止材料层450和电阻材料层350能够被保留，所述第一刻蚀工艺和第二刻蚀工艺均为干法刻蚀工艺。通过干法刻蚀工艺，有利于提高所述电阻层300和刻蚀停止层400。

本实施例中，所述刻蚀停止材料层450为SiN层，因此所述第一刻蚀工艺的刻蚀气体包括CF₄，载气包括Ar。在其他实施例中，所述第一刻蚀工艺的刻蚀气体还可以为其他碳氟基气体。

需要说明的是，为了能够去除高于所述凹槽305顶部的刻蚀停止材料层450，并使所述凹槽305内的剩余刻蚀停止材料层450具有较好的形貌质量，且防止所述第一刻蚀工艺对所述凹槽305内的刻蚀停止材料层450造成过刻蚀的问题，所述第一刻蚀工艺的刻蚀时间为5秒至30秒。

本实施例中，所述电阻材料层350为TiN层，因此所述第二刻蚀工艺的刻蚀气体包括Cl₂和HBr，载气包括Ar。

同理，为了能够去除高于所述凹槽305顶部的电阻材料层350，并使所述凹槽305内的剩余电阻材料层350具有较好的形貌质量，且防止所述第二刻蚀工艺对所述凹槽305内的电阻材料层350造成过刻蚀的问题，所述第二刻蚀工艺的刻蚀时间为5秒至30秒。

还需要说明是，本实施例中，在同一刻蚀步骤中依次进行所述第一刻蚀工艺和第二刻蚀工艺，通过改变刻蚀气体，并调整相应的参数，从而依次刻蚀所述刻蚀停止材料层450和电阻材料层350。

如图9所示，本实施例中，在所述第二刻蚀工艺后，采用灰化或湿法去胶的方式去除所述光刻胶层150(如图8所示)。

参考图10，形成所述刻蚀停止层400和电阻层300后，去除所述剩余牺牲层250(如图9所示)。

本实施例中，所述牺牲层250的材料为易于去除的材料，因此通过湿法刻蚀工艺即可有效去除所述剩余牺牲层250。而且，通过湿法刻蚀的方式，还能避免所述基底100和电阻层300受到等离子体损伤的问题。

本实施例中，所述牺牲层250的材料为无定形硅，因此所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨(TMAH)溶液。

本实施例中，为了提高对所述剩余牺牲层250的刻蚀效果和刻蚀速率，并减小对所述第一介质层200、电阻层300和刻蚀停止层400的损伤，TMAH溶液的质量百分比浓度为1％至5％。

在另一些实施例中，还可以采用氨水溶液和氢氟酸溶液的混合溶液，对所述剩余牺牲层进行湿法刻蚀。在其他实施例中，还可以采用干法刻蚀工艺，或者干法和湿法相结合的工艺，去除所述剩余牺牲层。

需要说明的是，在形成所述电阻层300的工艺过程中，所述剩余牺牲层250表面容易形成有所述电阻层300的材料残留物，通过去除所述剩余牺牲层250的方式，从而实现对所述材料残留物的去除，进而为后续工艺提供良好的工艺基础。

结合参考图11，本实施例中，去除所述剩余牺牲层250(如图9所示)后，还包括：形成覆盖所述第一介质层200、电阻层300和刻蚀停止层400的第二介质层210；在所述器件区100a的第二介质层210和第一介质层200内形成与所述基底100电连接的第一互连结构215，在所述电阻区100b的第二介质层210内形成与所述电阻层300电连接的第二互连结构225。

所述第二介质层210用于实现所述电阻层300与后续金属层之间的电隔离，所述第二介质层210还用于实现相邻第一互连结构215和第二互连结构225之间的电隔离。

所述第二介质层210的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述第二介质层210的材料与所述第一介质层200的材料相同，所述第二介质层210的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，为了提高所述第二介质层210的厚度均匀性以及表面平坦度，形成所述的工艺为等离子体增强化学气相沉积工艺，即所述第二介质层210为PEOX层。

通过形成所述第一互连结构215和第二互连结构225，从而实现所述基底100中的器件以及所述电阻层300与外部电路的电连接，还用于实现器件之间的电连接。

具体地，形成所述第一互连结构215和第二互连结构225的步骤包括：依次刻蚀所述第二介质层210和第一介质层200，在所述电阻区100b的第二介质层210内形成露出所述刻蚀停止层300的初始互连通孔(图未示)，在所述器件区100a的第二介质层210和第一介质层200内形成露出所述源漏掺杂层160和栅极结构150顶部的第一互连通孔；沿所述初始互连通孔刻蚀所述刻蚀停止层300，形成贯穿所述电阻区100b的第二介质层210和刻蚀停止层300的第二互连通孔，所述第二互连通孔露出所述电阻层300顶部；向所述第一互连通孔和第二互连通孔内填充导电材料，所述第一互连通孔内的导电材料用于作为所述第一互连结构215，所述第二互连通孔内的导电材料用于作为所述第二互连结构225。其中，所述第二互连结构225与所述电阻层300实现电连接，所述第一互连结构215与所述源漏掺杂层160和栅极结构150实现电连接。

本实施例中，所述第一互连结构215和第二互连结构225为接触孔插塞(CT)。向所述第一互连通孔和第二互连通孔内填充导电材料的工艺可以为低压化学气相沉积(LPCVD)工艺、等离子体辅助化学气相沉积(PECVD)工艺、金属有机化学气相沉积(MOCVD)工艺、原子层沉积(ALD)工艺或其他沉积工艺。

所述第一互连结构215和第二互连结构225的材料可以是W、Al、Cu、Ag、Mo、Co和Au等导电材料中的一种或多种。本实施例中，所述第一互连结构215和第二互连结构225的材料均为W。

需要说明是，由于所述电阻层300和刻蚀停止层400形成于所述第一介质层200内，而且通过去除所述剩余牺牲层250(如图8所示)的方式，有效去除了所述电阻层300的材料残留物(例如：TiN残留物)，从而使所述第二介质层210的表面平坦度得到显著提高。其中，形成所述第一互连结构215和第二互连结构225的制程通常包括光刻工艺和刻蚀工艺，通过提高所述第二介质层210的表面平坦度，相应增大了所述光刻工艺和刻蚀工艺的工艺窗口。

还需要说明的是，通过有效去除所述电阻层300的材料残留物，还有利于降低所述残留物在所述刻蚀工艺过程中产生阻挡的可能性，相应也能增大形成所述第一互连通孔和第二互连通孔的工艺窗口。

综上，通过形成所述牺牲层250和凹槽305(如图6所示)，增大了形成所述第一互连通孔和第二互连通孔的工艺窗口，从而有利于保障所述第一互连结构215与基底100的电连接效果、以及所述第二互连结构225与所述电阻层300的电连接效果，进而改善器件的性能和良率。

此外，通过使所述电阻层300和刻蚀停止层400形成于所述第一介质层200内，并有效去除所述电阻层300的材料残留物，在形成所述第二介质层210后，还能有效减小所述第二介质层210表面的隆起缺陷，有利于提高工艺稳定性。

相应的，本发明实施例还提供一种半导体器件。继续参考图11，示出了本发明半导体器件一实施例的结构示意图。

所述半导体器件包括：基底100，所述基底100包括电阻区100b；第一介质层200，位于所述基底100上，所述电阻区100b的第一介质层200内形成有凹槽305(如图6所示)；电阻层300，位于所述凹槽305的底部和侧壁上；刻蚀停止层400，覆盖所述电阻层300。

所述基底100为所述半导体器件的形成工艺提供工艺平台，所述电阻区100b用于形成电阻器件。

需要说明的是，所述基底100还包括器件区100a，所述器件区100a用于形成MOS晶体管。本实施例中，所述MOS晶体管为鳍式场效应晶体管。

具体地，所述基底100包括：衬底110；凸出于所述器件区100a衬底110的鳍部120；隔离结构130，位于所述鳍部120露出的衬底110上，所述隔离结构130覆盖所述鳍部120的部分侧壁，且所述隔离结构130的顶部低于所述鳍部120的顶部；横跨所述鳍部120的栅极结构150，所述栅极结构150覆盖所述鳍部120的部分顶部和部分侧壁；源漏掺杂层160，位于所述栅极结构150两侧的鳍部120内；底部介质层140，位于所述栅极结构150露出的衬底110上，所述底部介质层140覆盖所述源漏掺杂层160且还覆盖所述栅极结构150的侧壁。

在其他实施例中，当所述器件区用于形成平面晶体管时，所述基底相应包括：衬底；位于所述衬底上的栅极结构；隔离结构，位于所述栅极结构露出的衬底内；源漏掺杂区，位于所述栅极结构两侧的衬底内；底部介质层，位于所述栅极结构露出的衬底上，所述底部介质层覆盖所述源漏掺杂区和栅极结构的侧壁。

对所述基底100的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。

所述第一介质层200用于对电阻层300与所述基底100之间实现电隔离，所述第一介质层200还用于为所述电阻层300和刻蚀停止层400的形成提供工艺平台，此外，所述第一介质层200还用于为形成与所述栅极结构150和源漏掺杂层160电连接的互连结构提供工艺平台。

所述第一介质层200的材料为绝缘材料。本实施例中，所述第一介质层200的材料为氧化硅。具体地，所述第一介质层200为等离子体增强氧化层。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

需要说明的是，所述第一介质层200的厚度T1(如图5所示)不宜过小，也不宜过大。如果所述厚度T1过小，为了保证所述电阻层300的长度不受影响，且满足工艺集成度的要求，所述凹槽305底部的第一介质层200容易出现厚度过小的问题，相应会增加工艺风险；如果所述厚度T1过大，则会造成材料和时间的浪费，且不利于工艺集成度的提高。为此，本实施例中，所述第一介质层200的厚度T1为

至从而为所述凹槽305的形成提供足够的工艺窗口。例如：所述第一介质层200的厚度T1可以为：

本实施例中，所述凹槽305的形状为倒梯形。通过使所述凹槽305的形状为倒梯形，增大了所述凹槽305的顶部开口尺寸，从而有利于降低所述电阻层300和刻蚀停止层400的材料在所述凹槽305中的形成难度，提高所述电阻层300和刻蚀停止层400的形成质量。在其他实施例中，所述凹槽的形状还可以为方形、碗形或U型。

本实施例中，本实施例中，所述凹槽305的延伸方向为第一方向(未标示)，平行于所述衬底110表面且与所述第一方向相垂直的为第二方向(未标示)，所述电阻层300的长度受到所述凹槽305沿所述第二方向的顶部开口尺寸W(如图6所示)、以及所述凹槽305深度H(如图6所示)的共同影响。

因此，沿所述第二方向，所述凹槽305顶部的开口尺寸W不宜过小，也不宜过大。如果所述开口尺寸W过小，则相应会增加所述电阻层300和刻蚀停止层400的材料层在所述凹槽305中的形成难度；如果所述开口尺寸W过大，为了保证所述电阻层的长度不受影响，所述凹槽305的深度H相应过小，所述凹槽305的空间则过小，从而容易对所述刻蚀停止层400的材料层在所述凹槽305中的形成产生不良影响。为此，本实施例中，所述凹槽305顶部的开口尺寸W为150纳米至2000纳米。

同理，所述凹槽305的深度H不宜过小，也不宜过大。如果所述深度H过小，则容易出现所述刻蚀停止层400顶部高于所述凹槽305顶部的情况，还容易出现所述刻蚀停止层400顶部与所述凹槽305顶部的高度差过大的问题，反而容易引起平整度较差的问题，从而对后续光刻工艺和刻蚀工艺的工艺窗口产生不良影响；如果所述深度H过大，为了保证所述电阻层300的长度不受影响，所述凹槽305容易出现深宽比过大的问题，从而增加所述电阻层300和刻蚀停止层400的材料层在所述凹槽305中的形成难度。为此，本实施例中，所述凹槽305的深度H为

至

例如：所述凹槽305的深度H可以为

其中，所述电阻层300的长度为：沿所述第二方向，所述凹槽305的侧壁长度和底部长度之和。

需要说明的是，在实际工艺中，通过合理设定所述凹槽305顶部的开口尺寸W、以及所述凹槽305的深度H，并使所述开口尺寸W和距离H相互配合，从而在保证所述电阻层300的长度不受影响的同时，提高电阻层300和刻蚀停止层400的形成质量，相应有利于提高器件的性能。

所述电阻层300用于作为电阻器件。本实施例中，所述电阻层300为导电层。

具体地，所述电阻层300为TiN层。在其他实施例中，所述电阻层还可以为Tac层、TaN层或WSi层。

本实施例中，所述电阻层300保形覆盖所述凹槽305的底部和侧壁。通过使所述电阻层300保形覆盖所述凹槽305底部和侧壁，有利于提高所述电阻层300的厚度均一性，从而提高电阻器件的性能；此外，通过使所述电阻层300保形覆盖所述凹槽305底部和侧壁，还有利于为所述刻蚀停止层400的形成提供足够的空间位置，相应有利于提高所述刻蚀停止层400的形成质量。

在形成与所述电阻层300电连接的互连结构的过程中，所述刻蚀停止层400用于在刻蚀工艺中定义刻蚀停止的位置，从而降低所述刻蚀工艺对所述电阻层300造成刻蚀过量的概率，降低所述互连结构无法与所述电阻层300实现电连接的概率。

所述刻蚀停止层400可以包括SiCN层、SiN层、SiC层、SiOF层、SiON层和NDC层中的一层或多层。本实施例中，所述刻蚀停止层400为SiN层。

本实施例中，所述刻蚀停止层400覆盖所述电阻层300且位于所述凹槽305内，所述刻蚀停止材料层450顶部与所述凹槽305顶部齐平，从而有利于平整度的提高。在其他实施例中，所述刻蚀停止层还可以保形覆盖所述电阻层。

需要说明的是，所述半导体器件还包括：第二介质层210，覆盖所述第一介质层200、电阻层300和刻蚀停止层400；第一互连结构215，位于所述器件区100a的第二介质层210和第一介质层200内且与所述基底100电连接；第二互连结构225，位于所述电阻区100b的第二介质层210内且与所述电阻层300电连接。

所述第二介质层210用于实现所述电阻层300与后续金属层之间的电隔离，所述第二介质层210还用于实现相邻第一互连结构215和第二互连结构225之间的电隔离。

所述第二介质层210的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述第二介质层210的材料与所述第一介质层200的材料相同，所述第二介质层210的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，为了提高所述第二介质层210的厚度均匀性以及表面平坦度，所述第二介质层210为PEOX层。

所述第一互连结构215用于实现所述基底100中的器件与外部电路的电连接，还用于实现器件之间的电连接，所述第二互连结构225用于实现所述电阻层300与外部电路的电连接。具体地，所述第一互连结构215与所述栅极结构150和源漏掺杂层160实现电连接，所述第二互连结构225贯穿所述第二介质层310和刻蚀停止层400，从而与所述电阻层300实现电连接。

所述第一互连结构215和第二互连结构225的材料可以是W、Al、Cu、Ag、Mo、Co和Au等导电材料中的一种或多种。本实施例中，所述第一互连结构215和第二互连结构225的材料为W。

需要说明是，由于所述电阻层300和刻蚀停止层400形成于所述第一介质层200内，从而使所述第二介质层210的表面平坦度得到提高。形成所述第一互连结构215和第二互连结构225的制程通常包括光刻工艺和刻蚀工艺，通过提高所述第二介质层210的表面平坦度，相应有利于增大光刻工艺和刻蚀工艺的工艺窗口，从而有利于保障所述第一互连结构215与所述基底100的电连接效果、以及所述第二互连结构225和所述电阻层300的电连接效果，进而改善器件的性能和良率。

所述半导体器件可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体器件的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底500，所述基底500包括电阻区500b；介质层600，位于所述基底500上；牺牲层650，位于所述介质层600上，所述牺牲层650露出所述电阻区500b的部分介质层600；凹槽(未标示)，位于所述牺牲层650露出的介质层600内；电阻材料层750，位于所述凹槽的底部和侧壁上，所述电阻材料层750还覆盖所述牺牲层650；刻蚀停止材料层850，覆盖所述电阻材料层750。

本实施例中，所述基底500还包括器件区500a，所述器件区500a用于形成鳍式场效应晶体管。

具体地，所述基底500包括：衬底510；凸出于所述器件区500a衬底510的鳍部520；隔离结构530，位于所述鳍部520露出的衬底510上，所述隔离结构530覆盖所述鳍部520的部分侧壁，且所述隔离结构530的顶部低于所述鳍部520的顶部；横跨所述鳍部520的栅极结构550，所述栅极结构550覆盖所述鳍部520的部分顶部和部分侧壁；源漏掺杂层560，位于所述栅极结构550两侧的鳍部520内；底部介质层540，位于所述栅极结构550露出的衬底510上，所述底部介质层540覆盖所述源漏掺杂层560且还覆盖所述栅极结构550的侧壁。

在其他实施例中，当所述器件区用于形成平面晶体管时，所述基底相应包括：衬底；位于所述衬底上的栅极结构；隔离结构，位于所述栅极结构露出的衬底内；源漏掺杂区，位于所述栅极结构两侧的衬底内；底部介质层，位于所述栅极结构露出的衬底上，所述底部介质层覆盖所述源漏掺杂区和栅极结构的侧壁。

对所述基底500的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。

所述介质层600用于实现电阻器件与所述基底500之间实现电隔离，所述介质层600还用于为电阻层和刻蚀停止层的形成提供工艺平台，此外，所述介质层600还用于为形成与所述栅极结构550和源漏掺杂层560电连接的互连结构提供工艺平台。

所述介质层600的材料为绝缘材料。本实施例中，所述介质层600的材料为氧化硅。具体地，所述介质层600为等离子体增强氧化层。等离子体增强氧化层的形成工艺通常为等离子体增强化学气相沉积工艺，因此所述介质层600的厚度均一性以及表面平坦度较高。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

需要说明的是，所述介质层600的厚度T4不宜过小，也不宜过大。所述牺牲层650露出的介质层600内形成有凹槽，所述凹槽的延伸方向为第一方向(未标示)，平行于所述衬底510表面且与所述第一方向相垂直的为第二方向，所述凹槽底部和侧壁上的电阻材料层750在所述第二方向上的长度为电阻层的长度，如果所述厚度T4过小，为了保证所述电阻层的长度不受影响，且满足工艺集成度的要求，所述凹槽底部的介质层600容易出现厚度过小的问题，相应会增加工艺风险；如果所述厚度T4过大，则会造成材料和时间的浪费，且不利于工艺集成度的提高。为此，本实施例中，所述介质层600的厚度T4为

至

从而为所述凹槽的形成提供足够的工艺窗口。例如：所述介质层400的厚度T4可以为：

所述凹槽为所述电阻材料层750和刻蚀停止材料层850的形成提供空间位置。

本实施例中，所述凹槽的形状为倒梯形。通过使所述凹槽的形状为倒梯形，增大了所述凹槽的顶部开口尺寸，从而有利于降低所述电阻材料层750和刻蚀停止材料层850的形成难度，提高所述电阻材料层750和刻蚀停止材料层850的形成质量。在其他实施例中，所述凹槽的形状还可以为方形、碗形或U型。

在半导体工艺中，通过去除高于所述凹槽顶部的电阻材料层750，保留所述凹槽底部和侧壁的电阻材料层750作为电阻层，因此所述电阻层的长度受到所述凹槽沿所述第二方向的顶部开口尺寸、以及所述凹槽深度的共同影响。

因此，沿所述第二方向，所述凹槽在顶部的开口尺寸不宜过小，也不宜过大。如果所述开口尺寸过小，则相应会增加所述电阻材料层750和刻蚀停止材料层850在所述凹槽中的形成难度；如果所述开口尺寸过大，为了保证所述电阻层的长度不受影响，所述凹槽容易出现深度过小的问题，所述凹槽的空间则过小，从而容易对所述刻蚀停止材料层850的形成产生不良影响。为此，本实施例中，所述凹槽顶部的开口尺寸为150纳米至2000纳米。

同理，所述凹槽的深度不宜过小，也不宜过大。如果所述深度过小，则容易出现所述凹槽内的刻蚀停止材料层850顶部高于所述凹槽顶部的情况，还容易出现所述凹槽内的刻蚀停止材料层850顶部与所述凹槽顶部的高度差过大的问题，反而容易引起平整度较差的问题，从而对后续光刻工艺和刻蚀工艺的工艺窗口产生不良影响；如果所述深度过大，为了保证所述电阻层的长度不受影响，则所述凹槽容易出现深宽比过大的问题，从而增加了所述电阻材料层750和刻蚀停止材料层850在所述凹槽中的形成难度。为此，本实施例中，所述凹槽的深度为

至

例如：所述凹槽的深度可以为

需要说明的是，在实际工艺中，通过合理设定所述凹槽顶部的开口尺寸、以及所述凹槽的深度，并使所述开口尺寸和深度相互配合，从而在保证所述电阻层的长度不受影响的同时，提高电阻材料层750和刻蚀停止材料层850的形成质量，相应有利于提高器件的性能。

在半导体工艺中，在去除高于所述凹槽顶部的电阻材料层750的过程中，容易形成电阻材料层750的材料残留物；所述牺牲层650位于所述介质层600上，所述电阻材料层750的材料残留物相应形成于所述牺牲层650表面，通过去除所述牺牲层650的方式，能够实现对所述残留物的去除。

因此，所述牺牲层650的材料为易于去除的材料，且去除所述牺牲层650的工艺对所述介质层600以及电阻层的影响较小。

本实施例中，所述牺牲层650的材料为无定形硅。无定形硅材料的工艺兼容性较高，而且无定形硅材料与所述介质层600的材料均包含硅元素，通过选取无定形硅材料的方式，能够避免杂质元素的引入，有利于改善污染问题，因此能有效降低对器件性能的影响。

在其他实施例中，所述牺牲层的材料还可以为无定形碳、低k介质材料、超低k介质材料或多晶硅。其中，低k介质材料指相对介电常数大于或等于2.6、小于或等于3.9的介质材料，超低k介质材料指相对介电常数小于2.6的介质材料。

需要说明的是，位于所述介质层600顶部的牺牲层650厚度T5不宜过小，也不宜过大。如果所述厚度T5过小，则容易降低所述牺牲层650的厚度均一性；如果所述厚度T5过大，则会造成材料和时间的浪费，而且在所述介质层600内形成所述凹槽过程中，还会刻蚀所述牺牲层650，为了保证电阻层长度不受影响，所述厚度T5过大还容易引起所述牺牲层650和所述第一介质层200所围成区域的深宽比过大的问题，相应会增加所述电阻材料层750和刻蚀停止材料层850在所述凹槽中的形成难度。为此，本实施例中，位于所述介质层600顶部的牺牲层650厚度T5为

至

例如：位于所述介质层600顶部的牺牲层250厚度T5可以为

本实施例中，所述电阻材料层750为导电层。具体地，所述电阻材料层750为TiN层。在其他实施例中，所述电阻材料层还可以为TaC层、TaN层或WSi层。

本实施例中，所述电阻材料层750保形覆盖所述凹槽底部和侧壁以及所述牺牲层的侧壁和顶部。通过使所述电阻材料层750保形覆盖所述凹槽底部和侧壁，有利于提高后续电阻层的厚度均一性，还有利于为所述刻蚀停止材料层850的形成提供足够的空间位置，相应有利于提高刻蚀停止材料层850的形成质量。

在半导体工艺中，通过去除高于所述凹槽顶部的刻蚀停止材料层850，保留位于所述凹槽中剩余刻蚀停止材料层850作为刻蚀停止层。

其中，后续保留所述凹槽中的剩余电阻材料层750作为电阻层，且为了实现所述电阻层与其他电路的电连接，在后续制程中，还会形成与所述电阻层电连接的互连结构；其中，所述刻蚀停止层用于在形成所述互连结构的刻蚀工艺中定义刻蚀停止的位置，从而降低所述刻蚀工艺对所述电阻层造成刻蚀过量的概率，降低所述互连结构无法与所述电阻层实现电连接的概率。

所述刻蚀停止材料层850可以包括SiCN层、SiN层、SiC层、SiOF层、SiON层、NDC层中的一层或多层。本实施例中，所述刻蚀停止材料层850为SiN层。

本实施例中，在实际工艺中，所述刻蚀停止材料层850填充于剩余凹槽内，从而使所述凹槽内的刻蚀停止材料层850顶部具有较高的平整度，并减小所述刻蚀停止材料层850顶部和所述凹槽顶部的高度差。在其他实施例中，所述刻蚀停止材料层还可以保形覆盖所述电阻材料层。

本实施例中，定义所述介质层600为第一介质层，后续制程还包括：在所述第一介质层上形成第二介质层；在所述器件区500a的第二介质层和第一介质层内形成与所述基底500电连接的第一互连结构，在所述电阻区的第二介质层内形成于所述电阻层电连接的第二互连结构。其中，电阻层和刻蚀停止层形成于所述介质层600内，而且通过去除所述牺牲层650的方式，能有效去除所述电阻材料层350的材料残留物，从而能够提高所述第二介质层的表面平坦度；形成所述第一互连结构和第二互连结构的制程通常包括光刻工艺和刻蚀工艺，通过提高所述第二介质层的表面平坦度，相应增大了光刻和刻蚀工艺的工艺窗口。

还需要说明的是，通过去除所述电阻材料层350的材料残留物，还有利于降低所述材料残留物在形成所述第一互连结构和第二互连结构的刻蚀工艺过程中产生阻挡的可能性，相应也能增大刻蚀工艺的工艺窗口。

综上，通过所述牺牲层650和凹槽，增大了形成所述互连结构的工艺窗口，从而有利于保障所述第一互连结构与基底500的电连接效果、以及所述第二互连结构与基底500的电连接效果，进而改善器件的性能和良率。此外，通过所述牺牲层650和凹槽，在形成所述第二介质层后，还能有效减小所述第二介质层的隆起缺陷。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体器件的形成方法，其特征在于，包括：

形成基底，所述基底包括电阻区；

形成覆盖所述基底的第一介质层；

形成覆盖所述第一介质层的牺牲层；

依次图形化所述牺牲层和第一介质层，在所述电阻区的第一介质层内形成凹槽；

在所述凹槽的底部和侧壁上形成电阻材料层，所述电阻材料层还覆盖剩余牺牲层；

形成覆盖所述电阻材料层的刻蚀停止材料层；

去除高于所述凹槽顶部的刻蚀停止材料层和电阻材料层，保留所述凹槽中的剩余刻蚀停止材料层作为刻蚀停止层，保留所述凹槽中的剩余电阻材料层作为电阻层；

形成所述刻蚀停止层和电阻层后，去除所述剩余牺牲层。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一介质层的步骤中，所述第一介质层的厚度为

至

3.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述牺牲层的步骤中，所述牺牲层的材料为无定形硅、无定形碳、低k介质材料、超低k介质材料或多晶硅。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述牺牲层的步骤中，位于所述第一介质层顶部的牺牲层厚度为

至

5.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述牺牲层和刻蚀停止材料层中任一个的工艺为化学气相沉积工艺或原子层沉积工艺。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述电阻区的第一介质层内形成凹槽的步骤中，所述凹槽的形状为倒梯形、方形、碗形、或U型。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述电阻区的第一介质层内形成凹槽的步骤中，所述凹槽的延伸方向为第一方向，与所述第一方向相垂直的为第二方向；

沿所述第二方向，所述凹槽顶部的开口尺寸为150纳米至2000纳米。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述电阻区的第一介质层内形成凹槽的步骤中，所述凹槽的深度为至

9.权利要求1所述的半导体器件的形成方法，其特征在于，形成覆盖所述电阻材料层的刻蚀停止材料层的步骤中，位于所述牺牲层顶部的刻蚀停止材料层的厚度为至

10.如权利要求1所述的半导体器件的形成方法，其特征在于，依次图形化所述牺牲层和第一介质层的步骤包括：采用干法刻蚀工艺，依次刻蚀所述牺牲层和第一介质层。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述电阻材料层的工艺为物理气相沉积工艺、金属有机物化学气相沉积或原子层沉积工艺。

12.如权利要求1所述的半导体器件的形成方法，其特征在于，去除高于所述凹槽顶部的刻蚀停止材料层和电阻材料层的步骤包括：在所述电阻区的部分刻蚀停止材料层上形成光刻胶层，所述光刻胶层在所述第一介质层上的投影与所述凹槽顶部的开口图形相重合；

以所述光刻胶层为掩膜，采用第一刻蚀工艺，去除高于所述凹槽顶部的刻蚀停止材料层，保留所述凹槽中的剩余刻蚀停止材料层作为刻蚀停止层；

在所述第一刻蚀工艺后，采用第二刻蚀工艺，去除高于所述凹槽顶部的电阻材料层，保留所述凹槽中的剩余电阻材料层作为电阻层；

在所述第二刻蚀工艺后，去除所述光刻胶层。

13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第一刻蚀工艺和第二刻蚀工艺均为干法刻蚀工艺。

14.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述剩余牺牲层的工艺为湿法刻蚀工艺。

15.如权利要求1所述的半导体器件的形成方法，其特征在于，形成基底的步骤中，所述基底还包括器件区；

去除所述剩余牺牲层后，还包括：形成覆盖所述第一介质层、电阻层和刻蚀停止层的第二介质层；在所述器件区的第二介质层和第一介质层内形成与所述基底电连接的第一互连结构，在所述电阻区的第二介质层内形成与所述电阻层电连接的第二互连结构。

16.一种半导体器件，其特征在于，包括：

基底，所述基底包括电阻区；

第一介质层，位于所述基底上，所述电阻区的第一介质层内形成有凹槽；

电阻层，位于所述凹槽的底部和侧壁上；

刻蚀停止层，覆盖所述电阻层。

17.如权利要求16所述的半导体器件，其特征在于，所述第一介质层厚度为

至

18.如权利要求16所述的半导体器件，其特征在于，所述凹槽的延伸方向为第一方向，与所述第一方向相垂直的为第二方向；

沿所述第二方向，所述凹槽顶部的开口尺寸为150纳米至2000纳米。

19.如权利要求16所述的半导体器件，其特征在于，所述凹槽的深度为至

20.如权利要求16所述的半导体器件，其特征在于，所述基底还包括器件区；

所述半导体器件还包括：第二介质层，覆盖所述第一介质层、电阻层和刻蚀停止层；第一互连结构，位于所述器件区的第二介质层和第一介质层内且与所述基底电连接；第二互连结构，位于所述电阻区的第二介质层内且与所述电阻层电连接。

21.一种半导体结构，其特征在于，包括：

基底，所述基底包括电阻区；

介质层，位于所述基底上；

牺牲层，位于所述介质层上，所述牺牲层露出所述电阻区的部分介质层；

凹槽，位于所述牺牲层露出的介质层内；

电阻材料层，位于所述凹槽的底部和侧壁上，所述电阻材料层还覆盖所述牺牲层；

刻蚀停止材料层，覆盖所述电阻材料层。

22.如权利要求21所述的半导体结构，其特征在于，位于所述介质层顶部的牺牲层厚度为

至

23.如权利要求21所述的半导体结构，其特征在于，所述牺牲层的材料为无定形硅、无定形碳、低k介质材料、超低k介质材料或多晶硅。

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