CN114334816A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域；在基底上形成伪栅结构；在相邻伪栅结构之间的基底上形成牺牲层，牺牲层的顶部表面与伪栅结构的顶部表面齐平；在第一区域的牺牲层上形成掩膜层，所述掩膜层在基底上具有第一投影，牺牲层在基底上具有第二投影，第一投影位于第二投影中，且第一投影的面积小于第二投影的面积；刻蚀去除掩膜层暴露出的牺牲层以及部分厚度的基底；去除掩膜层和剩余牺牲层；刻蚀相邻伪栅结构之间的基底，在第一区域形成第一沟槽；在第一沟槽中形成外延层。本发明实施例提供的形成方法，能够形成饱满的外延层，从而有利于提高半导体结构的性能。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

在制备半导体器件时往往需要在半导体衬底的不同区域外延生长两种不同的半导体材料，例如常常需要在NMOS和PMOS的源漏外延生长两种不同的半导体材料，在外延生长半导体材料之前，需要在相邻栅极结构之间的衬底中形成沟槽，半导体材料沿着沟槽的表面外延生长。

但是在长沟道器件和短沟道器件中，由于相邻栅极结构之间的距离不同，形成的沟槽的宽度和形状也不同，长沟道区域的沟槽宽度要大于短沟道区域的沟槽宽度，在外延生长半导体材料时，容易导致长沟道区域的半导体材料生长不够饱满，后续形成源漏上的接触孔时，接触孔容易穿通长沟道区域的外延层，导致接触孔内的金属层直接连接到衬底，形成肖特基接触，容易导致半导体器件失效。

因此，急需提供一种半导体结构的形成方法，能够使长沟道区域的外延层生长饱满，避免接触孔穿通外延层直接接触衬底，有利于提高半导体结构的性能。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，能够使长沟道区域的外延层生长饱满，有利于提高半导体结构的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域；在所述基底上形成伪栅结构；在相邻所述伪栅结构之间的所述基底上形成牺牲层，所述牺牲层的顶部表面与所述伪栅结构的顶部表面齐平；在所述第一区域的所述牺牲层上形成掩膜层，所述掩膜层在所述基底上具有第一投影，所述牺牲层在所述基底上具有第二投影，所述第一投影位于所述第二投影中，且所述第一投影的面积小于所述第二投影的面积；刻蚀去除所述掩膜层暴露出的所述牺牲层以及部分厚度的所述基底；去除所述掩膜层和剩余所述牺牲层；刻蚀相邻所述伪栅结构之间的所述基底，在所述第一区域形成第一沟槽；在所述第一沟槽中形成外延层。

可选的，在所述第一沟槽中形成外延层之后，还包括：形成暴露出所述外延层顶部表面的接触孔；在所述接触孔内形成导电层。

可选的，在形成暴露出所述外延层顶部表面的接触孔之前，还包括：在所述基底上形成第一介质层，所述第一介质层露出所述伪栅结构的顶部；去除所述伪栅结构，形成栅极开口；在所述栅极开口内形成栅极结构；在所述第一介质层和所述栅极结构上形成第二介质层，所述接触孔位于所述第一介质层和第二介质层内。

可选的，所述第一投影的中心点与所述第二投影的中心点重合。

可选的，形成所述掩膜层的步骤包括：在所述伪栅结构和所述牺牲层上形成初始掩膜层；图形化所述初始掩膜层，以去除部分所述初始掩膜层，形成掩膜层。

可选的，所述牺牲层为底部抗反射层或有机介电层。

可选的，所述外延层的材料包括磷化硅、锗化硅或砷化硅。

可选的，形成所述外延层的工艺包括外延生长工艺。

可选的，刻蚀去除所述掩膜层暴露出的所述牺牲层以及部分厚度的所述基底的工艺为干法刻蚀工艺。

可选的，去除所述掩膜层的工艺为干法刻蚀工艺，去除剩余所述牺牲层的工艺为湿法刻蚀工艺。

可选的，所述基底还包括第二区域。

可选的，还包括：在所述第二区域形成第二沟槽。

可选的，所述第一区域用于形成长沟道器件，所述第二区域用于形成短沟道器件，所述第一沟槽的宽度大于所述第二沟槽的宽度。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在第一区域的牺牲层上形成掩膜层，掩膜层在基底上的第一投影位于牺牲层在基底上的第二投影中，且第一投影的面积小于第二投影的面积，即掩膜层覆盖了第一区域的牺牲层的中间区域的表面，暴露出第一区域的牺牲层周围区域的表面；以掩膜层为掩膜，第一次刻蚀暴露出的牺牲层以及部分厚度的基底后，第一区域的基底形成中间高度高于周围高度的形状，去除掩膜层和牺牲层，第二次刻蚀基底时，由于第一区域的基底中间部分比较高，因此刻蚀后形成的第一沟槽呈中间凸起的驼峰型，增加了第一沟槽底部的比表面积，在第一沟槽中生长外延层时，有利于外延层生长更加饱满。

附图说明

图1至图3是一实施例中半导体结构的结构示意图；

图4至图16是本发明一实施例中半导体结构的形成过程各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前在长沟道区域外延层生长不够饱满，导致半导体结构的性能较差。

下面结合附图详细说明半导体结构性能较差的原因，图1至图3示出了一实施例中半导体结构形成过程的结构示意图。

参考图1，提供衬底10，所述衬底10包括长沟道区域A和短沟道区域B，所述长沟道区域A和短沟道区域B中分别形成有伪栅结构11；刻蚀相邻所述伪栅结构11之间的所述衬底10，在长沟道区域A中形成第一沟槽12，在短沟道区域B中形成第二沟槽13。

参考图2，在第一沟槽12和第二沟槽13中形成外延层14。

参考图3，在所述衬底10上形成第一介质层15；去除所述伪栅结构11；在所述伪栅结构11所在位置形成金属栅极结构16；在所述第一介质层15和金属栅极结构16上形成第二介质层17；在所述第一介质层15和所述第二介质层17内形成接触孔18，所述接触孔18暴露出所述外延层14的表面；在所述接触孔18中形成导电层19。

发明人发现，采用上述方法形成半导体结构，由于长沟道区域A的相邻伪栅结构11之间的间距较大，刻蚀形成第一沟槽12时，形成的第一沟槽12底部为平面，比表面积较小，在第一沟槽12和第二沟槽13内同时生长外延层时，由于第一沟槽12的宽度较宽且比表面积较小，导致第一沟槽12中的外延层14生长得不够饱满，厚度较薄，在刻蚀长沟道区域A的第二介质层17和第一介质层15形成接触孔18时，接触孔18容易穿通第一沟槽12中的外延层14与下方的衬底10直接接触，形成肖特基接触，从而导致半导体器件电容增大，开态电流偏小，可能导致半导体器件失效。

为了解决上述问题，本发明实施例提供了一种半导体结构的形成方法，通过两次刻蚀基底形成第一沟槽，在第一次刻蚀之前，在第一区域的牺牲层上形成掩膜层，所述掩膜层在所述基底上的第一投影位于所述牺牲层在所述基底上的第二投影中，且第一投影的面积小于第二投影的面积，即掩膜层覆盖了第一区域的牺牲层的中间区域，第一次刻蚀时以掩膜层为掩膜，刻蚀暴露出的牺牲层和部分厚度的基底，使基底形成中间高周围低的形状，去除掩膜层和剩余牺牲层之后，第二次刻蚀基底形成第一沟槽，由于基底中间高度较高，形成的第一沟槽的底部形状为中间凸起的驼峰型，增加了第一沟槽底部的比表面，在第一沟槽中形成外延层时，外延层沿着第一沟槽的表面生长，比表面积的增加有利于使生长的外延层更加饱满，增大了第一沟槽中外延层的尺寸，解决了后续在第一区域的外延层上形成接触孔时，接触孔穿通外延层的问题，从而有利于提高半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图16是本发明一实施例中半导体结构的形成过程各步骤对应的结构示意图。

参考图4，提供基底，所述基底包括第一区域Ⅰ。

本实施例中，所述基底包括衬底(未图示)和位于所述衬底上若干分立排布的鳍部100。

在其他实施例中，所述衬底上还可不形成有鳍部。

本实施例中，所述衬底的材料为硅。

在其他实施例中，所述衬底的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。

本实施例中，所述鳍部100的材料为硅；在其他实施例中，所述鳍部100的材料还可以为硅锗等半导体材料。

本实施例中，形成所述鳍部100的方法包括：在所述衬底上形成鳍部材料膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底表面，形成鳍部100。

本实施例中，所述基底还包括第二区域Ⅱ。

需要说明的是，所述第一区域Ⅰ为长沟道器件区域，所述第二区域Ⅱ为短沟道器件区域。具体的，所述第一区域Ⅰ可以用于形成长沟道器件，所述第二区域Ⅱ可以用于形成短沟道器件。

所述长沟道器件可以包括以下一项或多项：长沟道NMOS(Long Channel N-Metal-Oxide-Semiconductor，LC-NMOS)器件或长沟道PMOS(Long Channel P-Metal-Oxide-Semiconductor，LC-PMOS)器件。本实施例中，所述第一区域Ⅰ用于形成长沟道NMOS器件。

所述短沟道器件可以包括以下一项或多项：静态随机存取存储器(Static RandomAccess Memory，SRAM)、N型核心(N-Core)元器件或P型核心(P-Core)元器件。本实施例中，所述第二区域Ⅱ用于形成N型核心(N-Core)元器件。

继续参考图4，在所述基底上形成伪栅结构110。

本实施例中，具体为，在所述第一区域Ⅰ和所述第二区域Ⅱ的所述基底上形成伪栅结构110，所述伪栅结构110横跨所述鳍部100。

所述长沟道器件的伪栅结构110的宽度大于所述短沟道器件的伪栅结构110的宽度。其中，伪栅结构110的宽度的方向平行于鳍部100的延伸方向。

所述长沟道器件中相邻所述伪栅结构110之间的间距L1大于所述短沟道器件中相邻所述伪栅结构110之间的间距L2。其中，相邻所述伪栅结构110之间的间距为在平行于鳍部100的延伸方向上，相邻所述伪栅结构110之间的距离。

本实施例中，所述伪栅结构110包括：位于所述鳍部100上的伪栅介质层(未图示)、位于所述伪栅介质层上的伪栅极层111、以及位于所述伪栅极层111上的保护层112。

本实施例中，还在所述伪栅极层111以及所述保护层112侧壁上形成有侧墙113。

本实施例中，所述伪栅介质层的材料为氧化硅。

本实施例中，所述伪栅极层111的材料为多晶硅。

本实施例中，所述保护层112的材料为氮化硅；在其他实施例中，所述保护层112的材料还可以是碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。

本实施例中，所述侧墙113的材料为氮化硅；在其他实施例中，所述侧墙113的材料还可以是碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。

所述侧墙113用于定义后续形成的源漏的位置，且所述侧墙113用于保护所述伪栅极层111的侧壁，避免影响半导体结构的性能。

参考图5，在相邻所述伪栅结构110之间的所述基底上形成牺牲层200，所述牺牲层200的顶部表面与所述伪栅结构110的顶部表面齐平。

本实施例中，具体为，在所述第一区域Ⅰ和所述第二区域Ⅱ的相邻所述伪栅结构110之间的所述衬底和所述鳍部100上形成所述牺牲层200。

本实施例中，所述牺牲层200为底部抗反射层。

在其他实施例中，所述牺牲层200还可以为有机介电层。

本实施例中，形成所述牺牲层200的工艺为旋涂工艺。采用旋涂工艺形成的所述牺牲层200表面平整，有利于后续刻蚀工艺去除牺牲层。

形成牺牲层200后，在所述第一区域Ⅰ的所述牺牲层200上形成掩膜层。

本实施例中，具体形成所述掩膜层的步骤包括：

参考图6，在所述伪栅结构110和所述牺牲层200上形成初始掩膜层300。

本实施例中，所述初始掩膜层300为光刻胶层。

本实施例中，形成所述初始掩膜层300的工艺为化学气相沉积工艺；在其他实施例中，还可以采用原子层沉积工艺形成所述初始掩膜层300。

所述初始掩膜层300的厚度范围为

如果所述初始掩膜层300的厚度小于

在后续图形化初始掩膜层的过程中，会损耗初始掩膜层，导致后续形成的掩膜层的高度不够；如果所述初始掩膜层300的厚度大于

会导致后续形成的掩膜层的厚度也较厚，在以掩膜层为掩膜，刻蚀牺牲层和衬底时，深宽比较大，不利于刻蚀工艺的进行。

参考图7，图形化所述初始掩膜层300，以去除部分所述初始掩膜层300，掩膜层310。

本实施例中，具体为，去除所述第二区域Ⅱ的所述初始掩膜层300以及第一区域Ⅰ的部分所述初始掩膜层300，形成掩膜层310。

所述掩膜层310在所述基底上具有第一投影，所述牺牲层200在所述基底上具有第二投影，所述第一投影位于所述第二投影中，且所述第一投影的面积小于所述第二投影的面积。

本实施例中，由于第一投影位于第二投影中，且第一投影的面积小于第二投影的面积，意味着掩膜层310未完全覆盖所述第一区域Ⅰ的所述牺牲层200，且所述掩膜层310覆盖的是第一区域Ⅰ的所述牺牲层200的中间区域，暴露出所述牺牲层200的周边区域。

参考图7，在沿鳍部100的延伸方向上，所述掩膜层310暴露出所述第一区域Ⅰ的所述牺牲层200两侧的表面。

本实施例中，所述第一投影的中心点和所述第二投影的中心点重合。

说明在沿鳍部100的延伸方向上，牺牲层200的两侧、未被掩膜层310覆盖的面积相等，有利于后续第一次刻蚀基底时，掩膜层310两侧的基底刻蚀均匀，从而使第二次刻蚀基底形成第一沟槽时，第一沟槽的形状比较规则、对称，有利于提高外延层的生长质量。

参考图8，形成所述掩膜层310后，以所述掩膜层310为掩膜，刻蚀所述掩膜层310暴露出的所述牺牲层200以及部分厚度的所述基底。

本实施例中，具体为，刻蚀去除所述第二区域Ⅱ的所述牺牲层200、第一区域Ⅰ中未被所述掩膜层310覆盖的所述牺牲层200，以及未被所述掩膜层310覆盖的部分厚度的所述鳍部100。

本实施例中，刻蚀所述掩膜层310暴露出的所述牺牲层200以及部分厚度的所述基底的工艺为干法刻蚀。

本实施例中，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括CF₄和O₂，其中CF₄的气体流量为50～100ml/min。

本实施例中，所述刻蚀工艺会损耗部分掩膜层310，使所述掩膜层310的高度变矮。

本实施例中，刻蚀部分厚度的未被所述掩膜层310覆盖的所述基底，使第一区域Ⅰ的基底形成中间高、两侧低的形状，有利于后续继续刻蚀第一区域Ⅰ的基底形成第一沟槽时，第一沟槽呈中间凸起的驼峰型。

参考图9，去除所述掩膜层310和剩余所述牺牲层200。

本实施例中，采用干法刻蚀工艺去除所述掩膜层310后，再采用湿法刻蚀工艺去除剩余所述牺牲层200。

本实施例中，所述干法刻蚀的工艺参数包括：刻蚀气氛包括N₂F₂，N₂F₂的气体流量为9～11ml/min。

本实施例中，所述湿法刻蚀的工艺参数包括：湿法刻蚀溶液包括双氧水和氨水。

本实施例中，所述工艺对所述掩膜层310、所述牺牲层200和所述基底有刻蚀选择比，可以去除所述掩膜层310和所述牺牲层200，而不对基底造成损伤。

参考图10，刻蚀相邻所述伪栅结构110之间的所述基底，在所述第一区域Ⅰ形成第一沟槽410，在所述第二区域Ⅱ形成第二沟槽420。

本实施例中，具体为，刻蚀所述第一区域Ⅰ和所述第二区域Ⅱ中相邻所述伪栅结构110之间的所述鳍部100，在所述第一区域Ⅰ形成第一沟槽410，在所述第二区域Ⅱ形成第二沟槽420。

本实施例中，由于在第一区域Ⅰ中形成第一沟槽410之前，先刻蚀了未被掩膜层310覆盖的部分厚度的基底，使基底中间的高度高于周围的高度，在第二次刻蚀基底形成第一沟槽410时，由于基底中间高度较高，因此形成的第一沟槽410呈中间凸起的驼峰型，接近弧面的形状可以增加第一沟槽410底部的比表面积，后续在第一沟槽410中形成外延层时，外延层可以附着的面积增大，有利于外延层的生长，从而形成饱满的外延层。

参考图11，在所述第一沟槽410中形成外延层430。

本实施例中，还包括：在所述第二沟槽420中形成外延层430。

本实施例中，所述外延层430用于形成源区和漏区。

本实施例中，所述外延层430的材料为磷化硅(SiP)；在其他实施例中，所述外延层430的材料还可以是锗化硅或砷化硅。

本实施例中，采用外延生长工艺形成所述外延层430。所述外延层430需要沿着第一沟槽410和第二沟槽420的表面生长，第一沟槽410的比表面积增大，有利于外延层430的生长，从而可以在第一沟槽410中形成饱满的外延层430。

参考图12，在所述基底上形成第一介质层510，所述第一介质层510露出所述伪栅结构110的顶部表面。

本实施例中，所述第一介质层510的材料为氧化硅；在其他实施例中，所述第一介质层510的材料还可以是低k介质材料或超低k介质材料。

参考图13，去除所述伪栅结构110，形成栅极开口120。

本实施例中，具体为去除所述保护层112、伪栅极层111和所述伪栅介质层，在所述第一介质层510中形成所述栅极开口120。

去除所述伪栅结构110的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

参考图14，在所述栅极开口120中形成栅极结构130。

本实施例中，所述栅极结构130为金属栅极结构，所述栅极结构130的栅电极材料包括铜、铝或钨。

继续参考图14，在所述第一介质层510和所述栅极结构130上形成第二介质层520。

本实施例中，所述第二介质层520的材料为氧化硅；在其他实施例中，所述第二介质层520的材料还可以是低k介质材料或超低k介质材料。

参考图15，在所述第一介质层510和所述第二介质层520内形成接触孔530，所述接触孔530暴露出所述外延层430的顶部表面。

所述接触孔530为后续形成与外延层430电连接的导电插塞提供工艺基础。

本实施例中，在第一区域Ⅰ和第二区域Ⅱ内均形成所述接触孔530。

本实施例中，形成所述接触孔530的步骤包括：在所述第二介质层520上形成图形化的光刻胶层(未图示)，所述图形化的光刻胶层定义出待形成的接触孔的位置和尺寸；以所述图形化的光刻胶层为掩膜，刻蚀所述第二介质层520和所述第一介质层510，直至暴露出所述第一区域Ⅰ和所述第二区域Ⅱ的所述外延层的顶部表面，形成接触孔530；去除所述图形化的光刻胶层。

本实施例中，由于所述第一沟槽410中的外延层430生长的比较饱满，因此所述第一区域Ⅰ的所述接触孔530不会穿通所述外延层430接触到下方的鳍部100。

参考图16，在所述接触孔530内形成导电层531。

本实施例中，形成所述导电层531的步骤包括：在所述第一区域和所述第二区域的所述接触孔530内填充满导电材料层(未图示)，所述导电材料层还覆盖所述第二介质层520顶部；对所述导电材料层进行化学机械研磨，直至露出所述第二介质层520的顶部表面，形成所述导电层531。

本实施例中，所述导电材料层的材料为金属钨；在其它实施例中，所述导电材料层的材料还可以是铝、铜、铂、钴等。

本实施例中，填充所述导电材料层的方法为原子层沉积法；在其它实施例中，还可以采用化学气相沉积法、物理气相沉积法或电化学电镀方法填充所述导电材料层。

本实施例中，由于形成接触孔530时没有穿通所述第一区域Ⅰ的外延层430，因此在第一区域Ⅰ中的接触孔530内形成的导电层531不会接触到底部的基底，避免金属与半导体材料形成肖特基接触，解决了半导体器件电容增大、工作时开态电流较小的问题，有利于提高半导体器件的性能。

本实施例中，在所述接触孔530内形成所述导电层531之前，还包括：在所述接触孔530的底部和侧壁表面形成阻挡层(未图示)。

本实施例中，所述阻挡层用于阻挡在接触孔530内形成的导电层531的导电金属扩散到第一介质层520和第二介质层530内。

本实施例中，所述阻挡层500的材料为氮化钛；在其它实施例中，所述阻挡层500的材料还可以是氮化钽。

本实施例中，形成所述阻挡层500的方法包括化学气相沉积法；在其它实施例中，还可以采用物理气相沉积法或原子层沉积形成所述阻挡层。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括第一区域；

在所述基底上形成伪栅结构；

在相邻所述伪栅结构之间的所述基底上形成牺牲层，所述牺牲层的顶部表面与所述伪栅结构的顶部表面齐平；

在所述第一区域的所述牺牲层上形成掩膜层，所述掩膜层在所述基底上具有第一投影，所述牺牲层在所述基底上具有第二投影，所述第一投影位于所述第二投影中，且所述第一投影的面积小于所述第二投影的面积；

刻蚀去除所述掩膜层暴露出的所述牺牲层以及部分厚度的所述基底；

去除所述掩膜层和剩余所述牺牲层；

刻蚀相邻所述伪栅结构之间的所述基底，在所述第一区域形成第一沟槽；在所述第一沟槽中形成外延层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一沟槽中形成外延层之后，还包括：

形成暴露出所述外延层顶部表面的接触孔；

在所述接触孔内形成导电层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成暴露出所述外延层顶部表面的接触孔之前，还包括：

在所述基底上形成第一介质层，所述第一介质层露出所述伪栅结构的顶部；

去除所述伪栅结构，形成栅极开口；

在所述栅极开口内形成栅极结构；

在所述第一介质层和所述栅极结构上形成第二介质层，所述接触孔位于所述第一介质层和第二介质层内。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一投影的中心点与所述第二投影的中心点重合。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的步骤包括：

在所述伪栅结构和所述牺牲层上形成初始掩膜层；

图形化所述初始掩膜层，以去除部分所述初始掩膜层，形成掩膜层。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层为底部抗反射层或有机介电层。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的材料包括磷化硅、锗化硅或砷化硅。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述外延层的工艺包括外延生长工艺。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述掩膜层暴露出的所述牺牲层以及部分厚度的所述基底的工艺为干法刻蚀工艺。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述掩膜层的工艺为干法刻蚀工艺，去除剩余所述牺牲层的工艺为湿法刻蚀工艺。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括第二区域。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在所述第二区域形成第二沟槽。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一区域用于形成长沟道器件，所述第二区域用于形成短沟道器件，所述第一沟槽的宽度大于所述第二沟槽的宽度。

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