CN107919287A - 半导体器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 101
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000002955 isolation Methods 0.000 claims abstract description 235
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 claims abstract description 62
- 238000000926 separation method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims description 59
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 7
- 239000012530 fluid Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000004576 sand Substances 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 230000008569 process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000007772 electrode material Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上有鳍部，鳍部包括第一区和第二区，第一区和第二区之间有隔离槽；在半导体衬底上形成隔离结构膜，隔离结构膜覆盖鳍部侧壁且填充满隔离槽；在隔离结构膜和鳍部上形成掩膜层，掩膜层中具有目标开口，目标开口暴露出隔离槽中的隔离结构膜表面、以及隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面；在目标开口中形成隔离层膜后，去除掩膜层；之后回刻蚀隔离层膜和隔离结构膜，使隔离层膜形成隔离层，使隔离层膜周围的隔离结构膜形成隔离结构，隔离层的顶部表面高于鳍部的顶部表面，隔离结构的顶部表面低于鳍部的顶部表面。所述方法能提高隔离层的隔离性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管形成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提高隔离层的隔离性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部包括第一区和第二区，第一区和第二区之间具有隔离槽；在所述半导体衬底上形成隔离结构膜，所述隔离结构膜覆盖鳍部的侧壁且填充满所述隔离槽；在所述隔离结构膜和鳍部上形成掩膜层，所述掩膜层中具有目标开口，所述目标开口暴露出隔离槽中的隔离结构膜表面、以及隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面；在所述目标开口中形成隔离层膜后，去除掩膜层；去除掩膜层后，回刻蚀隔离层膜和隔离结构膜，使隔离层膜形成隔离层，使隔离层膜周围的隔离结构膜形成隔离结构，隔离层的顶部表面高于鳍部的顶部表面，隔离结构的顶部表面低于鳍部的顶部表面。
可选的，形成所述目标开口的方法包括：在所述隔离结构膜和鳍部上形成初始掩膜层，所述初始掩膜层中具有初始开口，所述初始开口暴露出隔离槽中的隔离结构表面；沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口，使初始掩膜层形成掩膜层，使初始开口形成掩膜层中的所述目标开口。
可选的，形成所述初始掩膜层的方法包括：在所述隔离结构膜和鳍部上形成掩膜材料层；在所述掩膜材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀掩膜材料层，形成初始掩膜层；以所述图形化的光刻胶层为掩膜刻蚀掩膜材料层后，去除所述图形化的光刻胶层。
可选的，在去除所述图形化的光刻胶层之前，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口；沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层的方法包括：以所述图形化的光刻胶层为掩膜，采用各向同性刻蚀工艺刻蚀所述初始掩膜层。
可选的，去除所述图形化的光刻胶层后，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口。
可选的，沿垂直于初始掩膜层侧壁的方向刻蚀所述初始掩膜层的工艺为各向同性刻蚀工艺。
可选的，所述掩膜层的材料为氮化硅、氮碳化硅、氮氧化硅或无定型碳。
可选的，在所述目标开口中形成隔离层膜的方法包括：在所述目标开口中、以及掩膜层上形成初始隔离层膜；去除所述掩膜层上的初始隔离层膜，形成隔离层膜。
可选的，形成所述初始隔离层膜的工艺为高密度等离子体化学气相沉积工艺或高深宽比沉积工艺。
可选的，刻蚀去除所述掩膜层；在刻蚀去除所述掩膜层的过程中，所述掩膜层相对于所述隔离层膜的刻蚀选择比值为10～50。
可选的，所述隔离层和所述隔离结构的材料为氧化硅。
可选的，所述隔离结构膜的密度小于所述隔离层膜的密度；在回刻蚀所述隔离层膜和隔离结构膜的过程中，所述隔离结构膜的刻蚀速率大于所述隔离层膜的刻蚀速率。
可选的，形成所述隔离结构膜的方法包括：在所述半导体衬底上形成初始隔离结构膜，所述初始隔离结构膜覆盖所述鳍部；去除高于鳍部顶部表面的初始隔离结构膜，形成隔离结构膜。
可选的，形成所述初始隔离结构膜的工艺包括流体化学气相沉积工艺。
可选的，所述隔离层的顶部表面相对于所述鳍部的顶部表面的高度差为100埃～300埃。
可选的，形成所述隔离层和所述隔离结构后，还包括：形成横跨所述第一区鳍部的第一栅极结构，所述第一栅极结构覆盖第一区鳍部的部分侧壁表面和部分顶部表面；形成横跨所述第二区鳍部的第二栅极结构，所述第二栅极结构覆盖第二区鳍部的部分侧壁表面和部分顶部表面；在所述第一栅极结构两侧的第一区鳍部中形成第一源漏掺杂区；在所述第二栅极结构两侧的第二区鳍部中形成第二源漏掺杂区，所述第二源漏掺杂区和第一源漏掺杂区分别位于所述隔离层两侧。
可选的，还包括：形成所述隔离层和所述隔离结构后，在所述隔离层上形成附加栅极结构。
可选的，同时形成所述第一栅极结构、第二栅极结构和附加栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，形成具有目标开口的掩膜层，所述目标开口不仅暴露出隔离槽中的隔离结构膜表面，还暴露出隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面，使得所述目标开口在鳍部延伸方向上的尺寸较大。相应的，所述隔离层膜在鳍部延伸方向上的尺寸较大。即使在回刻蚀隔离层膜和隔离结构膜的过程中隔离层膜在顶角区域有较大的损耗，所述隔离层中心区域也能具有足够大高度。因此提高了隔离层的隔离性能。
进一步，先形成具有初始开口的初始掩膜层，然后沿着垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口，使初始掩膜层形成掩膜层，使初始开口形成掩膜层中的所述目标开口。由于刻蚀初始掩膜层的工艺主要沿着垂直于初始掩膜层侧壁的方向进行刻蚀，因此所述刻蚀初始掩膜层的工艺在沿垂直于半导体衬底表面方向上的刻蚀程度较弱，相应的对鳍部的刻蚀损耗降低。
进一步，在沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层过程中，以所述图形化的光刻胶层作为掩膜，所述图形化的光刻胶层能够保护初始掩膜层的顶部表面，避免初始掩膜层在垂直于半导体衬底方向上产生损耗，因此无需形成较厚的初始掩膜层以使隔离层膜具有工艺设计的目标厚度。从而降低了工艺成本。其次，无需形成额外的掩膜，使得工艺简化，且成本降低。
附图说明
图1至图5是一种半导体器件形成过程的结构示意图；
图6至图18是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能有待提高。
图1至图5是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部110，所述鳍部110包括第一区A和第二区B，第一区A和第二区B之间具有隔离槽(未图示)。
结合参考图2和图3，图3为沿着图2中切割线A1-A2获得的剖面图，在半导体衬底100上形成隔离结构膜120，隔离结构膜120覆盖鳍部110侧壁且填充满所述隔离槽。
参考图4，图4为在图3基础上的示意图，在所述隔离结构膜120和鳍部110上形成掩膜层130，所述掩膜层130中具有开口(未图示)，所述开口仅暴露出第一区A和第二区B之间的隔离结构膜120；在所述开口中形成隔离膜140。
参考图5，去除所述掩膜层130(参考图4)后，回刻蚀隔离膜140(参考图4)和隔离结构膜120，使隔离膜140形成隔离层141，使隔离层膜120周围的隔离结构膜120形成隔离结构，隔离层141的顶部表面高于鳍部110的顶部表面，所述隔离结构的顶部表面低于鳍部110的顶部表面。
接着，形成横跨第一区A鳍部110的第一栅极结构；形成横跨第二区B鳍部110的第二栅极结构；采用外延生长工艺在第一栅极结构两侧的第一区A鳍部110中形成第一源漏掺杂区；采用外延生长工艺在第二栅极结构两侧的第二区B鳍部110中形成第二源漏掺杂区。
所述隔离层141的顶部表面高于鳍部110的顶部表面的作用为：在形成第一源漏掺杂区和第二源漏掺杂区的过程中，阻挡第一源漏掺杂区和第二源漏掺杂区在隔离层141顶部表面上连接在一起。
然而，上述方法中，所述开口仅暴露出隔离区的隔离结构膜。随着特征尺寸的不断减小，所述开口在平行于鳍部延伸方向上的尺寸较小，相应的，在开口中形成的隔离膜在平行于鳍部延伸方向上的尺寸较小。回刻蚀所述隔离膜和隔离结构膜的方法为各向同性刻蚀工艺。在回刻蚀所述隔离膜和隔离结构膜的过程中，隔离膜顶角处不仅受到垂直于半导体衬底表面方向上的刻蚀，还受到平行于半导体衬底表面方向上的刻蚀，因此所述隔离膜顶角处受到的刻蚀损耗相对于隔离膜其它区域的刻蚀损耗较大。由于隔离膜在平行于鳍部延伸方向上的尺寸较小，因此随着回刻蚀所述隔离膜和隔离结构膜的进行，隔离膜顶部表面中心区域容易受到边缘区域刻蚀损耗的影响，导致隔离层中心区域的高度较小，隔离层的隔离性能较差。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部包括第一区和第二区，第一区和第二区之间具有隔离槽；在所述半导体衬底上形成隔离结构膜，所述隔离结构膜覆盖鳍部的侧壁且填充满所述隔离槽；在所述隔离结构膜和鳍部上形成掩膜层，所述掩膜层中具有目标开口，所述目标开口暴露出隔离槽中的隔离结构膜表面、以及隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面；在所述目标开口中形成隔离层膜后，去除掩膜层；去除掩膜层后，回刻蚀隔离层膜和隔离结构膜，使隔离层膜形成隔离层，使隔离层膜周围的隔离结构膜形成隔离结构，隔离层的顶部表面高于鳍部的顶部表面，隔离结构的顶部表面低于鳍部的顶部表面。
所述方法中，形成具有目标开口的掩膜层，所述目标开口不仅暴露出隔离槽中的隔离结构膜表面，还暴露出隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面，使得所述目标开口在鳍部延伸方向上的尺寸较大。相应的，所述隔离层膜在鳍部延伸方向上的尺寸较大。即使在回刻蚀隔离层膜和隔离结构膜的过程中隔离层膜在顶角区域有较大的损耗，所述隔离层中心区域也能具有足够大高度。因此提高了隔离层的隔离性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图18是本发明一实施例中半导体器件形成过程的结构示意图。
参考图6，提供半导体衬底200，所述半导体衬底200上具有鳍部210，所述鳍部210包括第一区Ⅰ和第二区Ⅱ，第一区Ⅰ和第二区Ⅱ之间具有隔离槽(未标示)。
所述半导体衬底200为后续形成半导体器件提供工艺平台。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
所述第一区Ⅰ和第二区Ⅱ之间具有隔离槽，所述隔离槽暴露出半导体衬底200。本实施例中，所述隔离槽沿垂直于鳍部210延伸方向且平行于半导体衬底200表面的方向贯穿鳍部210。
参考图7，在半导体衬底200上形成隔离结构膜220，所述隔离结构膜220覆盖鳍部210的侧壁且填充满所述隔离槽。
所述隔离结构膜220的材料为氧化硅。所述隔离结构膜220的材料还可以为碳氧化硅。
部分隔离结构膜220用于后续形成隔离结构。
形成隔离结构膜220的方法包括：在所述半导体衬底200上形成覆盖鳍部210的初始隔离结构膜(未图示)，所述初始隔离结构膜的整个表面高于鳍部210的顶部表面；去除高于鳍部210顶部表面的初始隔离结构膜，从而形成隔离结构膜220。
形成所述初始隔离结构膜的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺、流体化学气相沉积工艺或高密度等离子体沉积工艺。
当采用流体化学气相沉积工艺或高密度等离子体沉积工艺形成所述初始隔离结构膜时，使得对相邻鳍部210之间的区域、以及隔离槽中的填充效果较好。
接着，在所述隔离结构膜220和鳍部210上形成掩膜层，所述掩膜层中具有目标开口，所述目标开口暴露出隔离槽中的隔离结构膜220表面、以及隔离槽周围的第一区Ⅰ鳍部210的部分顶部表面和第二区Ⅱ鳍部210的部分顶部表面。
下面具体介绍形成所述掩膜层以及目标开口的方法。
结合参考图8、图9和图10，图8为在图7基础上的示意图，图9为沿着图8中切割线B-B1获得的剖面图，图10为沿着图8中切割线B2-B3获得的剖面图，在所述隔离结构膜220和鳍部210上形成初始掩膜层240，所述初始掩膜层240中具有初始开口241，所述初始开口241暴露出隔离槽中的隔离结构膜220表面。
所述初始掩膜层240的材料为氮化硅、氮氧化硅、氮碳化硅或无定型碳。
本实施例中，所述初始开口241还暴露出相邻隔离槽之间的隔离结构膜220表面，所述初始开口241的延伸方向垂直于鳍部210的延伸方向。
形成所述初始掩膜层240的方法包括：在所述隔离结构膜220和鳍部210上形成掩膜材料层(未图示)；在所述掩膜材料层上形成图形化的光刻胶层250；以所述图形化的光刻胶层250为掩膜刻蚀所述掩膜材料层，形成初始掩膜层240；以所述图形化的光刻胶层250为掩膜刻蚀掩膜材料层后，去除所述图形化的光刻胶层250。
以所述图形化的光刻胶层250为掩膜刻蚀所述掩膜材料层的工艺为各向异性干法刻蚀工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，沿垂直于初始掩膜层240侧壁的方向刻蚀所述初始掩膜层240以扩大初始开口241，使初始掩膜层240形成掩膜层242，使初始开口241形成掩膜层242中的目标开口243，所述目标开口243暴露出隔离槽中的隔离结构膜220表面、以及隔离槽周围的第一区Ⅰ鳍部210的部分顶部表面和第二区Ⅱ鳍部210的部分顶部表面。
本实施例中，所述目标开口243还暴露出相邻隔离槽之间的隔离结构膜220表面。
本实施例中，沿垂直于初始掩膜层240侧壁的方向刻蚀初始掩膜层240以扩大初始开口241后，且在后续形成隔离层膜之前，去除所述图形化的光刻胶层250。
本实施例中，沿垂直于初始掩膜层240侧壁的方向刻蚀初始掩膜层240的方法包括：以所述图形化的光刻胶层250为掩膜，采用各向同性刻蚀工艺刻蚀所述初始掩膜层240。
当所述初始掩膜层240的材料为氮化硅、氮氧化硅或氮碳化硅时，以图形化的光刻胶层250为掩膜刻蚀初始掩膜层240所采用的各向同性刻蚀工艺的参数包括：采用的气体包括Cl2和N2，Cl2的流量为30sccm～100sccm，N2的流量为30sccm～100sccm，源射频功率为200瓦～500瓦，腔室压强为10mtorr～30mtorr。
当所述初始掩膜层240的材料为无定型碳时，以图形化的光刻胶层250为掩膜刻蚀初始掩膜层240所采用的各向同性刻蚀工艺的参数包括：采用的气体包括O2和SO2，O2的流量为20sccm～50sccm，SO2的流量为150sccm～180sccm，源射频功率为800瓦～1000瓦，腔室压强为8mtorr～12mtorr。
本实施例中，在沿垂直于初始掩膜层240侧壁的方向刻蚀初始掩膜层240过程中，以所述图形化的光刻胶层250作为掩膜，所述图形化的光刻胶层250能够保护初始掩膜层240的顶部表面，避免初始掩膜层240在垂直于半导体衬底200方向上产生损耗，因此无需形成较厚的初始掩膜层240以使后续形成的隔离层膜具有工艺设计的目标厚度。从而降低了工艺成本。其次，无需形成额外的掩膜，使得工艺简化，且成本降低。
再次，以所述图形化的光刻胶层250为掩膜，采用各向同性刻蚀工艺刻蚀所述初始掩膜层240后，会使得目标开口243向掩膜层242内凹陷。在目标开口243沿鳍部210延伸方向上的尺寸较大的情况下，目标开口243暴露出的第一区鳍部210的顶部表面和第二区鳍部210的顶部表面较少。从而减小了第一区鳍部210和第二区鳍部210的刻蚀损耗。
在其它实施例中，以所述图形化的光刻胶层为掩膜图形化掩膜材料层后，去除所述图形化的光刻胶层；去除所述图形化的光刻胶层后，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口，使初始掩膜层形成掩膜层，使初始开口形成掩膜层中的目标开口。相应的，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层的工艺为各向同性刻蚀工艺，如各向同性干法刻蚀工艺或者各向同性湿法刻蚀工艺。沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层的参数参照前述内容，不再详述。
需要说明的是，本实施例中，由于刻蚀初始掩膜层240的工艺主要沿着垂直于初始掩膜层240侧壁的方向进行刻蚀，因此所述刻蚀初始掩膜层240的工艺在沿垂直于半导体衬底200表面方向上的刻蚀程度较弱，因此对鳍部210的刻蚀损耗降低。
在其它实施例中，在所述隔离结构膜和鳍部上形成掩膜材料层；在所述掩膜材料层上形成图形化的光刻胶，所述图形化的光刻胶定义出目标开口的位置；以所述图形化的光刻胶为掩膜采用各向异性干法刻蚀工艺刻蚀掩膜材料层，形成掩膜层，所述掩膜层中具有目标开口，所述目标开口暴露出隔离槽中的隔离结构膜表面、以及隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面。
本实施例中，形成具有目标开口243的掩膜层242，所述目标开口243不仅暴露出隔离槽中的隔离结构膜220表面，还暴露出隔离槽周围的第一区Ⅰ鳍部210的部分顶部表面和第二区Ⅱ鳍部210的部分顶部表面，使得所述目标开口243在鳍部210延伸方向上的尺寸较大。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图12基础上的示意图，在所述目标开口243(参考图11和图12)中形成隔离层膜260。
所述隔离层膜260的材料为氧化硅。
所述隔离层膜260用于后续形成隔离层。
在所述目标开口243中形成隔离层膜260的方法包括：在所述目标开口243中、以及掩膜层242上形成初始隔离层膜(未图示)；去除所述掩膜层242上的初始隔离层膜，形成隔离层膜260。
形成所述初始隔离层膜的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺、流体化学气相沉积工艺或高密度等离子体沉积工艺。
由于所述目标开口243在鳍部210延伸方向上的尺寸较大，因此使得所述隔离层膜260在鳍部210延伸方向上的尺寸较大。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，形成隔离层膜260后，去除所述掩膜层242(参考图13和图14)。
本实施例中，刻蚀去除掩膜层242，去除所述掩膜层242的工艺为干法刻蚀工艺或湿法刻蚀工艺。
在刻蚀去除掩膜层242的过程中，所述掩膜层242相对于隔离层膜260的刻蚀选择比值为10～50。选择此范围的意义为：在刻蚀去除掩膜层242的过程中，若掩膜层242相对于隔离层膜260的刻蚀选择比值大于50，对于工艺的要求过高，导致工艺的难度过大；在刻蚀去除掩膜层242的过程中，若掩膜层242相对于隔离层膜260的刻蚀选择比值小于10，会导致对隔离层膜260在垂直于半导体衬底200表面方向上的损耗较大。
结合参考图17和图18，图17为在图15基础上的示意图，图18为在图16基础上的示意图，去除所述掩膜层242(参考图13和图14)后，回刻蚀隔离层膜260和隔离结构膜220，使隔离层膜260形成隔离层261，使隔离层膜260周围的隔离结构膜220形成隔离结构221，隔离层261的顶部表面高于鳍部210的顶部表面，隔离结构221的顶部表面低于鳍部210的顶部表面。
本实施例中，回刻蚀隔离层膜260和隔离结构膜220的工艺为各向同性刻蚀工艺。
所述隔离结构221用于实现相邻鳍部210之间的电学隔离。
所述隔离层261的顶部表面高于鳍部210的顶部表面，作用为：在后续形成第一源漏掺杂区和第二源漏掺杂区的过程中，阻挡第一源漏掺杂区和第二源漏掺杂区在隔离层261顶部表面上连接在一起。
由于所述隔离层膜260在鳍部210延伸方向上的尺寸较大，即使在回刻蚀隔离层膜260和隔离结构膜220的过程中隔离层膜260在顶角区域有较大的损耗，所述隔离层261中心区域也能具有足够大高度。因此提高了隔离层261的隔离性能。
若隔离层261的顶部表面相对于鳍部210的顶部表面的高度差小于100埃，不利于抑制后续形成的第一源漏掺杂区和第二源漏掺杂区在隔离层261顶部表面上连接在一起；若隔离层261的顶部表面相对于鳍部210的顶部表面的高度差大于300埃，导致后续形成的附加栅极结构分别相对于第一栅极结构和第二栅极结构的高度差较大，形成后续第一栅极结构和第二栅极结构过程中所采用的刻蚀工艺容易将附加栅极结构底部区域的两侧刻穿，导致附加栅极结构容易倾倒。故本实施例中，隔离层261的顶部表面相对于鳍部210的顶部表面的高度差为100埃～300埃。
本实施例中，在回刻蚀隔离层膜260和隔离结构膜220的过程中，隔离结构膜220的刻蚀速率大于隔离层膜260的刻蚀速率，使得在隔离层261的顶部表面高于鳍部210顶部表面的情况下，无需形成过高的隔离层膜260。
在回刻蚀隔离层膜260和隔离结构膜220的过程中，隔离结构膜220的刻蚀速率大于隔离层膜260的刻蚀速率，为了达到此结果，在本实施例中，采取使隔离结构膜220的密度小于隔离层膜260的密度的方法。相应的，形成初始隔离结构膜的工艺为高密度等离子体化学气相沉积工艺(HDP)或高深宽比沉积工艺(HARP)，形成初始隔离层膜的工艺为流体化学气相沉积工艺或低压化学气相沉积工艺。
在其它实施例中，在回刻蚀隔离层膜和隔离结构膜的过程中，对隔离结构膜的刻蚀速率可以小于或者等于对隔离层膜的刻蚀速率。
形成所述隔离层261和所述隔离结构221后，形成横跨所述第一区Ⅰ鳍部210的第一栅极结构，所述第一栅极结构覆盖第一区Ⅰ鳍部210的部分侧壁表面和部分顶部表面；形成横跨所述第二区Ⅱ鳍部210的第二栅极结构，所述第二栅极结构覆盖第二区Ⅱ鳍部210的部分侧壁表面和部分顶部表面；在所述第一栅极结构两侧的第一区Ⅰ鳍部210中形成第一源漏掺杂区；在所述第二栅极结构两侧的第二区Ⅱ鳍部210中形成第二源漏掺杂区，所述第二源漏掺杂区和第一源漏掺杂区分别位于所述隔离层261两侧。
形成所述第一源漏掺杂区和第二源漏掺杂区的步骤包括：在所述第一栅极结构两侧的第一区Ⅰ鳍部210中形成第一凹槽；在所述第二栅极结构两侧的第二区Ⅱ鳍部210中形成第二凹槽；采用外延生长工艺在所述第一凹槽中形成第一源漏掺杂区；采用外延生长工艺在所述第二凹槽中形成第二源漏掺杂区。
本实施例中，形成所述隔离层261和所述隔离结构221后之后，还包括：在所述隔离层261上形成附加栅极结构。
所述附加栅极结构用于在形成所述第一凹槽和第二凹槽的过程中保护所述隔离层261。
本实施例中，同时形成第一栅极结构、第二栅极结构和附加栅极结构，使得工艺得到简化。
形成第一栅极结构、第二栅极结构和附加栅极结构的方法包括：在所述半导体衬底200、鳍部210、隔离结构221和隔离层261上形成栅介质材料层和位于栅介质材料层上的栅电极材料层；平坦化所述栅电极材料层；平坦化所述栅电极材料层后，图形化栅电极材料层和栅介质材料层，形成第一栅极结构、第二栅极结构和附加栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部包括第一区和第二区，第一区和第二区之间具有隔离槽；
在所述半导体衬底上形成隔离结构膜，所述隔离结构膜覆盖鳍部的侧壁且填充满所述隔离槽；
在所述隔离结构膜和鳍部上形成掩膜层，所述掩膜层中具有目标开口，所述目标开口暴露出隔离槽中的隔离结构膜表面、以及隔离槽周围的第一区鳍部的部分顶部表面和第二区鳍部的部分顶部表面；
在所述目标开口中形成隔离层膜后，去除掩膜层；
去除掩膜层后，回刻蚀隔离层膜和隔离结构膜，使隔离层膜形成隔离层，
使隔离层膜周围的隔离结构膜形成隔离结构，隔离层的顶部表面高于鳍部的顶部表面，隔离结构的顶部表面低于鳍部的顶部表面。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述目标开口的方法包括：在所述隔离结构膜和鳍部上形成初始掩膜层，所述初始掩膜层中具有初始开口，所述初始开口暴露出隔离槽中的隔离结构表面；
沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口，使初始掩膜层形成掩膜层，使初始开口形成掩膜层中的所述目标开口。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成所述初始掩膜层的方法包括：在所述隔离结构膜和鳍部上形成掩膜材料层；在所述掩膜材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀掩膜材料层，形成初始掩膜层；以所述图形化的光刻胶层为掩膜刻蚀掩膜材料层后，去除所述图形化的光刻胶层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，在去除所述图形化的光刻胶层之前，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口；沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层的方法包括：以所述图形化的光刻胶层为掩膜，采用各向同性刻蚀工艺刻蚀所述初始掩膜层。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，去除所述图形化的光刻胶层后，沿垂直于初始掩膜层侧壁的方向刻蚀初始掩膜层以扩大初始开口。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，沿垂直于初始掩膜层侧壁的方向刻蚀所述初始掩膜层的工艺为各向同性刻蚀工艺。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氮碳化硅、氮氧化硅或无定型碳。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述目标开口中形成隔离层膜的方法包括：在所述目标开口中、以及掩膜层上形成初始隔离层膜；去除所述掩膜层上的初始隔离层膜，形成隔离层膜。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成所述初始隔离层膜的工艺为高密度等离子体化学气相沉积工艺或高深宽比沉积工艺。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除所述掩膜层；在刻蚀去除所述掩膜层的过程中，所述掩膜层相对于所述隔离层膜的刻蚀选择比值为10～50。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层和所述隔离结构的材料为氧化硅。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构膜的密度小于所述隔离层膜的密度；在回刻蚀所述隔离层膜和隔离结构膜的过程中，所述隔离结构膜的刻蚀速率大于所述隔离层膜的刻蚀速率。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述隔离结构膜的方法包括：在所述半导体衬底上形成初始隔离结构膜，所述初始隔离结构膜覆盖所述鳍部；去除高于鳍部顶部表面的初始隔离结构膜，
形成隔离结构膜。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，形成所述初始隔离结构膜的工艺包括流体化学气相沉积工艺。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的顶部表面相对于所述鳍部的顶部表面的高度差为100埃～300埃。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述隔离层和所述隔离结构后，还包括：形成横跨所述第一区鳍部的第一栅极结构，所述第一栅极结构覆盖第一区鳍部的部分侧壁表面和部分顶部表面；形成横跨所述第二区鳍部的第二栅极结构，所述第二栅极结构覆盖第二区鳍部的部分侧壁表面和部分顶部表面；在所述第一栅极结构两侧的第一区鳍部中形成第一源漏掺杂区；在所述第二栅极结构两侧的第二区鳍部中形成第二源漏掺杂区，所述第二源漏掺杂区和第一源漏掺杂区分别位于所述隔离层两侧。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，还包括：形成所述隔离层和所述隔离结构后，在所述隔离层上形成附加栅极结构。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，同时形成所述第一栅极结构、第二栅极结构和附加栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610888896.0A CN107919287A (zh) | 2016-10-11 | 2016-10-11 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610888896.0A CN107919287A (zh) | 2016-10-11 | 2016-10-11 | 半导体器件的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107919287A true CN107919287A (zh) | 2018-04-17 |
Family
ID=61892743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610888896.0A Pending CN107919287A (zh) | 2016-10-11 | 2016-10-11 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107919287A (zh) |
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