CN104103516A - 浅沟槽隔离结构及其形成方法 - Google Patents

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Abstract

一种浅沟槽隔离结构及其形成方法，所述浅沟槽隔离结构的形成方法包括：提供半导体衬底，所述半导体衬底表面具有掩膜层；图形化所述掩膜层，在所述掩膜层内形成开口，所述开口暴露出半导体衬底的部分表面；沿所述开口刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第一介质层，所述第一介质层的表面低于半导体衬底的表面；在所述沟槽两侧未被介质层覆盖的侧壁表面形成外延层，所述外延层暴露出第一介质层的部分表面；在所述沟槽内形成第二介质层，所述第二介质层填充满所述沟槽。所述浅沟槽隔离结构的形成方法，可以提高所述浅沟槽隔离结构之间的有源区的宽度。

Description

浅沟槽隔离结构及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种浅沟槽隔离结构及其形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，器件的特征尺寸（CD，Critical Dimension）进一步下降，场效应晶体管的沟道宽度也不断下降，就会出现窄沟道效应，导致场效应晶体管驱动电流降低。
目前，已有采用多栅器件，例如鳍式场效应晶体管等来提高晶体管沟道宽度以提高驱动电流，但是，形成所述多栅器件的工艺较为复杂，成本较高。
在集成电路制作工艺中，目前大多采用浅沟槽隔离结构作为器件之间的横向隔离结构。
请参考图1，为现有的浅沟槽隔离结构的示意图。
所述浅沟槽隔离结构20的具体形成工艺包括：在半导体衬底10上形成浅沟槽，所述浅沟槽用于隔离衬底上的有源区，所述浅沟槽的形成工艺可以是干法刻蚀工艺；在所述浅沟槽内形成介质材料层，所述介质材料层填充满所述沟槽，并覆盖所述半导体衬底10的表面，所述介质材料可以是氧化硅；采用化学机械研磨工艺平坦化所述介质材料层，形成浅沟槽隔离结构20。
请参考图2，为在所述浅沟槽隔离结构之间的半导体衬底10上形成晶体管之后的俯视示意图。
所述晶体管包括栅极30和位于所述栅极30两侧的源/漏极31。所述晶体管的沟道宽度为栅极30下方的半导体衬底的宽度D1。
随着集成电路的集成度的不断提高，相邻浅沟槽隔离结构之间的半导体衬底的宽度D1也不断下降，导致在所述有源区表面形成的晶体管的沟道宽度也逐渐减小，而沟道宽度下降会导致晶体管的驱动电流较低。
发明内容
本发明解决的问题是提供一种浅沟槽隔离结构及其形成方法，提高所述浅沟槽隔离结构之间的有源区的宽度，从而提高在所述有源区上形成的晶体管的沟道宽度，提高晶体管的驱动电流。
为解决上述问题，本发明提供一种浅沟槽隔离结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有掩膜层；图形化所述掩膜层，在所述掩膜层内形成开口，所述开口暴露出半导体衬底的部分表面；沿所述开口刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第一介质层，所述第一介质层的表面低于半导体衬底的表面；在所述沟槽两侧未被介质层覆盖的侧壁表面形成外延层，所述外延层暴露出部分介质层的部分表面；在所述第一介质层表面形成第二介质层，所述第二介质层填充满所述沟槽。
可选的，所述开口的宽度为5nm～100nm。
可选的，所述沟槽的深度为10nm或200nm。
可选的，所述沟槽的形状为U形、V形或Σ形。
可选的，所述Σ形的沟槽的形成方法包括：采用干法刻蚀工艺，沿所述开口刻蚀所述半导体衬底形成第一沟槽；采用湿法刻蚀工艺，沿所述第一沟槽刻蚀所述半导体衬底，形成所述Σ形沟槽。
可选的，所述半导体衬底的晶面为（100）。
可选的，所述第一介质层的表面低于半导体衬底表面5nm～20nm。
可选的，所述第一介质层的形成方法包括：在所述沟槽内形成介质材料层，所述介质材料层填充满所述沟槽；回刻蚀所述介质材料层，使所述介质材料层的表面低于所述半导体衬底的表面，形成第一介质层。
可选的，回刻蚀所述介质材料层的工艺为干法刻蚀工艺或湿法刻蚀工艺。
可选的，所述第一介质层的材料为氧化硅或氮氧化硅，所述第二介质层的材料为氧化硅或氮氧化硅。
可选的，所述第一介质层的材料为高K介质材料，所述第二介质层的材料为高K介质材料。
可选的，所述外延层的材料为硅。
可选的，所述外延层内掺杂了Ge、Xe、In或As中的一种或几种。
可选的，形成所述外延层的工艺为化学气相沉积，温度范围为700℃～800℃，时间范围为20min～40min。
为解决上述问题，本发明的技术方案还提供了一种浅沟槽隔离结构，半导体衬底；位于所述半导体衬底内的介质层，所述介质层包括第一介质层和位于所述第一介质层表面的第二介质层，所述第二介质层的表面与半导体衬底的表面齐平，并且所述第二介质层的宽度小于第一介质层的宽度；位于所述第二介质层两侧以及位于第一介质层表面的外延层，所述外延层的表面与半导体衬底的表面齐平。
可选的，所述第一介质层的宽度为5nm～100nm，所述第一介质层和第二介质层的总厚度为10nm～200nm。
可选的，所述第一介质层的材料为氧化硅、氮氧化硅，第二介质层的材料为氧化硅、氮氧化硅。
可选的，所述第一介质层的材料为高K介质材料，第二介质层的材料为高K介质材料。
可选的，所述外延层的材料与半导体衬底的材料相同。
可选的，所述外延层内具有掺杂离子，所述掺杂离子包括Ge、Xe、In或As中的一种或几种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在所述沟槽内形成表面低于所述半导体衬底表面的第一介质层，然后在所述沟槽未被覆盖的两侧侧壁表面形成外延层。所述外延层形成在相邻沟槽之间的半导体衬底的两侧，并且所述外延层的材料和半导体衬底的材料相同，所述相邻沟槽之间的半导体衬底及其两侧的外延层共同作为有源区，后续在所述相邻沟槽之间的有源区上形成的晶体管的栅极会覆盖所述外延层与沟槽之间的半导体衬底，所述晶体管的沟槽宽度为沟槽之间的半导体衬底的宽度与所述半导体衬底两侧的外延层的宽度之和，而与现有技术相比，本发明的技术方案提高了所述有源区的宽度，从而后续在所述有源区表面形成的晶体管的沟道宽度也得到提高，进而改善晶体管的短沟道效应，提高所述晶体管的驱动电流。
进一步的，所述第一介质层表面低于所述半导体衬底表面5nm～20nm，可以有效控制后续形成所述外延层的过程中外延生长的速率以及所述外延层的厚度，从而准确控制所述浅沟槽隔离结构之间的有源区的宽度。如果所述第一介质层的表面与半导体衬底表面的高度差较大，会使得所述沟槽两侧暴露的侧壁面积较大，使得外延生长的速率过快，较难控制，容易使外延层之间互相连接，从而使所述隔离结构失效。
附图说明
图1是本发明的现有技术形成的浅沟槽隔离结构的剖面示意图；
图2是本发明的现有技术在所述浅沟槽隔离结构之间的半导体衬底上形成晶体管之后的俯视示意图；
图3至图14是本发明的实施例中形成所述浅沟槽隔离结构的剖面示意图；
图15是本发明的实施例中在所述浅沟槽隔离结构之间的半导体衬底上形成晶体管之后的俯视示意图。
具体实施方式
如背景技术中所述，由于集成电路的集成度越来越高，现有形成的浅沟槽隔离结构之间的有源区的宽度也越来越小，导致在所述较小宽度的有源区表面形成的晶体管的沟道宽度也逐渐降低，就会出现窄沟道效应，使得晶体管的驱动电流下降。采用多栅结构的晶体管虽然能够提高晶体管的沟道宽度，但是需要较高的工艺成本，工艺难度较大。所以提高所述浅沟槽隔离结构之间的有源区的宽度是提高在所述有源区上形成的晶体管的沟道宽度的有效途径。
而现有提高所述有源区宽度的方法，一般都是通过增大所述浅沟槽隔离结构之间的距离来实现的，但是浅沟槽隔离结构之间的距离增加，就会降低集成电路的集成度，提高芯片的面积。
经过进一步的研究，本发明的技术方案提出了一种浅沟槽隔离结构及其形成方法，可以在不降低电路集成度的情况下，提高所述浅沟槽隔离结构之间的有源区的宽度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图3，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为硅。
请参考图4，在半导体衬底100表面形成掩膜层110。
所述掩膜层110包括位于所述半导体衬底100表面的衬垫氧化层101和位于所述衬垫氧化层101表面的氮化硅层102。
所述衬垫氧化层101的材料为氧化硅，所述衬垫氧化层101为后续形成的氮化硅层102提供缓冲层。如果氮化硅层101直接形成在所述半导体衬底上，由于应力较大会在半导体衬底表面造成位错，而衬垫氧化层101形成在半导体衬底100和氮化硅层102之间，避免了直接在半导体衬底100上形成氮化硅层102会产生位错的缺点，并且衬垫氧化层101还可以作为后续刻蚀氮化硅层102步骤中的刻蚀停止层。
所述衬垫氧化层101可以采用热氧化工艺形成。所述氮化硅层102可以采用为化学气相沉积工艺形成。
请参考图5，图形化所述掩膜层110，在所述掩膜层110内形成开口201，所述开口201暴露出半导体衬底100的部分表面。
采用干法刻蚀工艺形成所述开口201，具体包括：在所述氮化硅层102表面形成与开口201对应的光刻胶图形（未示出）；以所述光刻胶图形为掩膜，采用干法刻蚀工艺依次刻蚀氮化硅层102和衬垫氧化层101，直至形成开口201；形成所述开口201后采用灰化工艺或者化学试剂去除工艺去除光刻胶图形。在本实施例中，所述干法刻蚀工艺为等离子体刻蚀工艺。
所述开口201的宽度为5nm～100nm，所述开口201的位置定义了后续形成的浅沟槽隔离结构的位置。相邻开口201之间的距离以及开口201的宽度，可以根据实际电路的集成度以及电路的密度分布来调整。
请参考图6，沿所述开口201刻蚀半导体衬底100，形成沟槽301。
采用干法刻蚀工艺，以所述图形化所述掩膜层110为掩膜，沿所述开口201刻蚀所述半导体衬底100，形成沟槽301。
本实施例中，采用等离子体刻蚀工艺刻蚀所述半导体衬底100。所述沟槽301的深度为10nm～200nm，后续在所述沟槽301内填充介质材料，形成浅沟槽隔离结构。
本实施例中，形成的所述沟槽301的形状为U形。在本发明的其他实施例中，由于在沟槽顶部的刻蚀速率较快，可能会形成侧壁倾斜的沟槽，例如V形沟槽。
在本发明的其他实施例中，所述沟槽的形状还可以是Σ形。
具体的，可以采用湿法干法结合的刻蚀工艺形成所述Σ形的沟槽，包括：请参考图7，采用干法刻蚀工艺刻蚀所述半导体衬底600，形成第一沟槽604，所述干法刻蚀工艺为等离子体刻蚀工艺；请参考图8，沿所述第一沟槽604，采用湿法刻蚀工艺刻蚀所述半导体衬底600，形成Σ形的沟槽605。所述湿法刻蚀工艺可以采用KOH溶液刻蚀所述半导体衬底，由于KOH溶液在硅的不同晶向上具有不同的刻蚀速率，该实施例中，采用（100）晶面的硅衬底，最终会形成Σ形的沟槽。在本发明的其他实施例中，也可以采用采用湿法刻蚀或者干法刻蚀形成所述Σ形的沟槽。
采用所述Σ形的沟槽形成的浅沟槽隔离结构，由于所述Σ形的浅沟槽隔离结构的中部宽度较大，能够提高所述浅沟槽隔离结构一侧的晶体管的源/漏极与所述浅沟槽隔离结构下方的半导体衬底之间的距离，提高相邻器件之间的隔离效果。
请参考图9，本实施例中，在所述半导体衬底100上，形成填充满所述沟槽301（请参考图6）和开口201（请参考图6）的介质材料层401。
所述介质材料层401的材料为氧化硅、氮氧化硅或高K介质材料等绝缘介质。本实施例中，所述介质材料层401的材料为氧化硅。
具体的，采用化学气相沉积工艺，在所述沟槽301（请参考图6）和开口201（请参考图6）内填充介质材料，所述介质材料填充满所述沟槽301和开口201，并且覆盖所述氮化硅层102的表面；采用化学机械研磨工艺，以所述氮化硅层102为停止层进行平坦化，形成表面与所述氮化硅层102齐平的介质材料层401。
在本发明的其他实施例中，在形成所述介质材料层401之前，可以在所述沟槽301的内壁表面形成保护氧化层。由于直接在所述沟槽301内填充介质材料时，介质材料与沟槽301的侧壁硅粘附性较差，容易出现空洞，而所述保护氧化层与介质材料的粘附性较高，可以避免产生空洞。并且，所述保护氧化层还可以避免介质材料层401与沟槽侧壁的硅不匹配形成较大应力，并且可以修复在刻蚀所述半导体衬底形成沟槽时对沟槽侧壁表面造成的损伤，提高后续形成的浅沟槽隔离结构的隔离效果。所述保护氧化层的形成工艺可以为化学气相沉积工艺。
请参考图10，回刻蚀所述介质材料层401（请参考图9），形成第一介质层402，所述第一介质层402的表面低于所述半导体衬底100的表面。
采用湿法刻蚀工艺回刻蚀所述介质材料层401（请参考图9），形成第一介质层402，所述第一介质层402的表面低于半导体衬底100表面5nm～20nm。在本发明的其他实施例中，也可以采用干法刻蚀工艺回刻蚀所述介质材料层。
由于第一介质层402的表面低于半导体衬底100的表面，所以暴露出所述沟槽301（请参考图6）两侧的位于所述第一介质层402上方的部分侧壁。后续以所述部分暴露的侧壁为基底，进行外延生长形成外延层。所述第一介质层402的表面与半导体衬底100表面之间的高度差较小，所述高度差的范围为5nm～20nm，即所述暴露的侧壁的高度为5nm～20nm。由于所述暴露侧壁高度较底，在后续的外延工艺中，较容易控制外延生长的速率，能较好的控制后续形成的外延层的宽度。
在本发明的其他实施例中，也可以直接采用化学气相沉积工艺，通过控沉积工艺的参数，控制沉积的介质材料的厚度，形成表面低于半导体衬底表面的第一介质层。
请参考图11，在所述沟槽301（请参考图6）两侧未被第一介质层402覆盖的侧壁表面形成外延层501，所述外延层501暴露出部分第一介质层402的表面。
本实施例中，采用外延工艺形成所述外延层501，所述外延工艺的温度为700℃～800℃，外延时间为20min～40min，所述外延层的材料与半导体衬底100的材料相同。本实施例中，所述外延层501的材料为硅。
在本发明的其他实施例中，还可以采用原位掺杂工艺，在形成所述外延层501的同时，在所述外延层501内掺杂Ge、Xe、In或As中的一种或几种离子，所述掺杂离子的掺杂浓度为5E16atom/cm-3～5E18atom/cm-3。所述掺杂离子可以提高相邻浅沟槽隔离结构之间有源区的应力，并且调节所述外延层的电阻和禁带宽度，从而改善在所述有源区表面形成的半导体器件的电流特性。
所述外延层501在沟槽301（请参考图6）的未被覆盖的侧壁表面和第一介质层402的表面，沿平行于半导体衬底100表面的方向生长，逐渐覆盖第一介质层402的部分表面。所述外延层501增加了相邻的浅沟槽隔离结构之间的有源区的宽度。
所述第一介质层402的表面不能低于半导体衬底100的表面过多，如果所述第一介质层402与半导体衬底100表面高度相差较大，使得沟槽301暴露的侧壁面积较大，在采用化学气相沉积工艺形成所述外延层501的时候，所述外延生长的速率较快，较难控制其生长过程，在短时间内，所述外延层501就会完全覆盖第一介质层402的表面，使得所述半导体衬底100的表面有源区相互连接，从而无法形成隔离结构。
所以，本实施例中，所述第一介质层402的表面低于半导体衬底100的表面5nm～20nm，可以较好的控制所述外延生长形成外延层501的过程，通过控制外延的时间，使在两侧侧壁表面形成的外延层501之间具有一定距离，暴露出第一介质层402的部分表面，以便后续再在所述沟槽的剩余空间内填充介质材料，形成浅沟槽隔离结构。
请参考图12，将介质材料填充满所述沟槽301（请参考图6）和开口201（请参考图6），形成第二介质材料层403，所述第二介质材料层403的表面与氮化硅层102的表面齐平。
具体的，可以采用化学气相沉积工艺，将所述介质材料填充满所述沟槽301和开口201，然后以所述氮化硅层102为研磨停止层，进行平坦化，形成表面与氮化硅层102表面齐平的第二介质材料层403。所述第二介质材料层403使相邻的外延层501之间隔离。所述第二介质材料层403的材料包括氧化硅、氮氧化硅或高K介质材料等绝缘介质材料中的一种或几种的组合。所述第二介质材料层403的材料可以与所述第一介质层402的材料相同或者不同。
请参考图13，以所述半导体衬底100作为停止层，进行平坦化，去除所述掩膜层110，形成第二介质层404，所述第二介质层404的表面与半导体衬底100的表面齐平。
采用化学机械研磨工艺，以所述半导体衬底100的表面为研磨停止层，去除所述掩膜层110，并且使介质层404的表面与半导体衬底100表面齐平，形成浅沟槽隔离结构。
由于在相邻浅沟槽隔离结构之间的半导体衬底有源区两侧外延形成了外延层501，相邻浅沟槽隔离结构之间的有源区的宽度为浅沟槽隔离结构之间的半导体衬底的宽度与两侧的外延层501的宽度之和，提高了有源区的宽度。
请参考图14，在本发明的其他实施例中，采用上述方法，在Σ形的沟槽内形成的浅沟槽隔离结构，包括第一介质层702，第二介质层704，以及位于所述第二介质层两侧的外延层701。
由于所述浅沟槽隔离结构700的中部宽度较大，能够进一步提高相邻器件之间的隔离效果。
请参考图15，本实施例中，在所述浅沟槽隔离结构之间的半导体衬底100上形成晶体管的俯视示意图。
所述晶体管包括栅极80及位于所述栅极80两侧的源/漏极81。所述栅极80位于外延层501和半导体衬底100表面，所述晶体管的沟道宽度D2为相邻沟槽之间的半导体衬底的宽度及其两侧的外延层的宽度之和，与现有技术相比，所述晶体管的沟道宽度提高，从而可以改善所述晶体管的短沟道效应，提高所述晶体管的驱动电流。
本实施例还提供了一种采用上述方法形成的浅沟槽隔离结构。
请参考图13，为上述浅沟槽隔离结构的示意图。
所述浅沟槽隔离结构包括：半导体衬底100；位于所述半导体衬底100内的介质层，所述介质层包括第一介质层402和位于所述第一介质层402表面的第二介质层404，所述第二介质层404的表面与半导体衬底100的表面齐平，并且所述第二介质层404的宽度小于第一介质层402的宽度；位于所述第二介质层404两侧以及位于第一介质层402表面的外延层501，所述外延层501的表面与半导体衬底100的表面齐平。
所述第一介质层402的宽度为5nm～100nm，所述第一介质层402和第二介质层404的总厚度为10nm～200nm。所述第一介质层402和第二介质层404的材料为氧化硅、氮氧化硅或高K介质材料中的一种或者几种的组合。
所述外延层501的材料与半导体衬底100的材料相同，所述外延层的厚度为5nm～20nm。在本发明的其他实施例中，所述外延层501内具有掺杂离子，所述掺杂离子包括Ge、Xe、In或As中的一种或几种。所述掺杂离子的掺杂浓度为5E16atom/cm-3～5E18atom/cm-3。所述掺杂离子可以提高相邻浅沟槽隔离结构之间有源区的应力，并且调节所述外延层的电阻和禁带宽度，从而改善在所述有源区表面形成的半导体器件的电流特性。
在本发明的其他实施例中，所述第一介质层的形状还可以是V形或者Σ形。
请参考图14，为所述第一介质层的形状为Σ形的浅沟槽隔离结构的示意图。
所述介质层包括第一介质层702和位于所述第一介质层702表面的第二介质层704，所述第二介质层704的表面与半导体衬底600的表面齐平，并且所述第二介质层704的宽度小于第一介质层702的宽度；位于所述第二介质层704两侧以及位于第一介质层702表面的外延层701，所述外延层701的表面与半导体衬底600的表面齐平。所述第一介质层702的中部宽度较大，能够提高所述浅沟槽隔离结构一侧的晶体管的源/漏极与所述浅沟槽隔离结构下方的半导体衬底之间的距离，提高相邻器件之间的隔离效果。
本发明的技术方案在不降低电路集成度的情况下，提高了相邻浅沟槽隔离结构之间的有源区宽度。后续在所述浅沟槽隔离结构之间形成的晶体管的沟道宽度增加，可以提高晶体管的驱动电流，以及晶体管的击穿电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种浅沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有掩膜层；
图形化所述掩膜层，在所述掩膜层内形成开口，所述开口暴露出半导体衬底的部分表面；
沿所述开口刻蚀半导体衬底，形成沟槽；
在所述沟槽内形成第一介质层，所述第一介质层的表面低于半导体衬底的表面；
在所述沟槽两侧未被第一介质层覆盖的侧壁表面形成外延层，所述外延层暴露出第一介质层的部分表面；
在所述第一介质层表面形成第二介质层，所述第二介质层填充满所述沟槽。
2.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述开口的宽度为5nm～100nm。
3.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述沟槽的深度为10nm～200nm。
4.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述沟槽的形状为U形、V形或Σ形。
5.根据权利要求4所述的浅沟槽隔离结构的形成方法，其特征在于，所述Σ形的沟槽的形成方法包括：采用干法刻蚀工艺，沿所述开口刻蚀所述半导体衬底形成第一沟槽；采用湿法刻蚀工艺，沿所述第一沟槽刻蚀所述半导体衬底，形成所述Σ形沟槽。
6.根据权利要求5所述的浅沟槽隔离结构的形成方法，其特征在于，所述半导体衬底的晶面为（100）。
7.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述第一介质层的表面低于半导体衬底表面5nm～20nm。
8.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述第一介质层的形成方法包括：在所述沟槽内形成介质材料层，所述介质材料层填充满所述沟槽；回刻蚀所述介质材料层，使所述介质材料层的表面低于所述半导体衬底的表面，形成第一介质层。
9.根据权利要求8所述的浅沟槽隔离结构的形成方法，其特征在于，回刻蚀所述介质材料层的工艺为干法刻蚀工艺或湿法刻蚀工艺。
10.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅或氮氧化硅，所述第二介质层的材料为氧化硅或氮氧化硅。
11.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述第一介质层的材料为高K介质材料，所述第二介质层的材料为高K介质材料。
12.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述外延层的材料与半导体衬底的材料相同。
13.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，所述外延层内具有掺杂离子，所述掺杂离子包括Ge、Xe、In或As中的一种或几种。
14.根据权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，形成所述外延层的工艺为化学气相沉积，所述化学气相沉积的温度范围为700℃～800℃，时间范围为20min～40min。
15.一种浅沟槽隔离结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底内的介质层，所述介质层包括第一介质层和位于第一介质层表面的第二介质层，所述第二介质层的表面与半导体衬底表面齐平，并且所述第二介质层的宽度小于所述第一介质层的宽度；
位于所述第二介质层两侧并且位于所述第一介质层表面的外延层，所述外延层的表面与半导体衬底的表面齐平。
16.根据权利要求15所述的浅沟槽隔离结构，其特征在于，所述第一介质层的宽度为5nm～100nm，所述第一介质层和第二介质层的总厚度为10nm～200nm。
17.根据权利要求15所述的浅沟槽隔离结构，其特征在于，所述第一介质层的材料为氧化硅、氮氧化硅，所述第二介质层的材料为氧化硅、氮氧化硅。
18.根据权利要求15所述的浅沟槽隔离结构，其特征在于，所述第一介质层的材料为高K介质材料，所述第二介质层的材料为高K介质材料。
19.根据权利要求15所述的浅沟槽隔离结构，其特征在于，所述外延层的材料与半导体衬底的材料相同。
20.根据权利要求15所述的浅沟槽隔离结构，其特征在于，所述外延层内具有掺杂离子，所述掺杂离子包括Ge、Xe、In或As中的一种或几种。
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