CN102468213A - 沟槽隔离结构及其形成方法 - Google Patents
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Abstract
一种沟槽隔离结构及其形成方法，所述沟槽隔离结构包括：半导体基底；第一沟槽，内嵌于所述半导体基底中，所述第一沟槽中填满第一介质层；第二沟槽，形成于所述半导体基底的表面且与所述第一沟槽相接，其中填满第二介质层，所述第二介质层的表面与所述半导体基底的表面齐平，所述第二沟槽的宽度小于所述第一沟槽的宽度。本发明利于减小边沟的尺寸，改善器件性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种沟槽隔离结构及其形成方法。
背景技术
随着半导体工艺进入深亚微米时代，注入MOS晶体管等半导体器件的有源区(active area)之间大多采用浅沟槽隔离结构(STI)进行隔离。其具体形成工艺主要包括：在半导体基底上通过刻蚀等工艺形成浅沟槽，所述浅沟槽用于隔离半导体基底上的有源区；之后，在所述浅沟槽中填充介质材料，所述介质材料填满所述浅沟槽并覆盖在半导体基底的表面上；最后，对所述介质材料进行平坦化，至暴露出所述半导体基底的表面，所述平坦化的方法可以是化学机械抛光。在形成所述浅沟槽隔离结构之后，可以在浅沟槽隔离结构之间的有源区上形成MOS晶体管等半导体器件。
图1示出了现有技术形成的浅沟槽隔离结构，包括：半导体基底10；形成于所述半导体基底10中的浅沟槽，所述浅沟槽中填充有介质层11，在所述浅沟槽之间的半导体基底10中还包括有源区，所述有源区中形成有半导体器件，如包括栅极结构、源区和漏区的MOS晶体管。但是，由于平坦化工艺以及平坦化之后的清洗工艺等后续步骤的影响，现有技术的浅沟槽隔离结构中，介质层11的表面和相邻的半导体基底10的表面之间会形成有向下的凹陷区，称为边沟(Divot)12，边沟容易导致漏电流等问题，影响半导体器件的性能。而且随着器件尺寸的不断减小，边沟的尺寸相对于形成在浅沟槽隔离结构之间的半导体器件的尺寸显得越来越大，对半导体器件性能的影响也越来越严重。
发明内容
本发明解决的问题是提供一种隔离沟槽结构及其形成方法，减小边沟的尺寸，改善器件性能。
为解决上述问题，本发明提供了一种隔离沟槽结构，包括：
半导体基底；
第一沟槽，内嵌于所述半导体基底中，所述第一沟槽中填满第一介质层；
第二沟槽，形成于所述半导体基底的表面且与所述第一沟槽相接，其中填满第二介质层，所述第二介质层的表面与所述半导体基底的表面齐平，所述第二沟槽的宽度小于所述第一沟槽的宽度。
可选的，所述半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
可选的，所述半导体基底包括第一半导体基底和位于其上的外延层，所述第一沟槽形成于所述第一半导体基底中，所述第二沟槽形成于所述外延层中。
可选的，所述外延层的厚度小于100nm。
为解决上述问题，本发明提供了一种隔离沟槽结构的形成方法，包括：
提供第一半导体基底，所述第一半导体基底具有相对的第一表面和第二表面，所述第一表面上形成有第一沟槽，所述第一沟槽中填满第一介质层；
在所述第一半导体基底的第二表面上形成第二沟槽，所述第二沟槽的底部暴露出所述第一介质层，所述第二沟槽的宽度小于所述第一沟槽的宽度；
在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述第二表面齐平。
可选的，所述第一介质层还覆盖所述第一表面，所述沟槽隔离结构的形成方法还包括：提供第二半导体基底，所述第二半导体基底的表面形成有第三介质层；将所述第一介质层和第三介质层键合。
可选的，所述第一半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或金刚石衬底。
可选的，所述第二沟槽的深度小于100nm。
为解决上述问题，本发明提供了一种隔离沟槽结构的形成方法，包括：
提供半导体基底，所述半导体基底的表面上形成有第一沟槽，所述第一沟槽中填充有第一介质层；
在所述半导体基底上形成外延层，覆盖所述半导体基底和第一介质层；
在所述外延层中形成第二沟槽，所述第二沟槽的宽度小于所述第一沟槽的宽度，其底部暴露出所述第一介质层；
在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述外延层的表面齐平。
可选的，所述第一半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
可选的，所述外延层的材料为硅、碳化硅、锗硅、III-V族元素化合物或其组合。
可选的，所述外延层的厚度小于100nm。
与现有技术相比，本发明具有以下优点：
本技术方案的隔离沟槽结构包括第一沟槽和第二沟槽，所述第一沟槽内嵌于半导体基底中，所述第二沟槽形成于所述半导体基底的表面且与所述第一沟槽相接，而且所述第二沟槽的宽度小于所述第一沟槽的宽度，由于半导体基底表面的第二沟槽的宽度较小，因而其中填充的第二介质层与半导体基底之间的边沟的尺寸也相应的较小，利于改善器件性能。
进一步的，由于本技术方案中位于半导体基底表面的第二沟槽的宽度较小，因而其在半导体基底表面占据的面积也较小，使得形成于第二沟槽之间的半导体器件可以使用的面积增大，利于降低半导体器件与上层互连结构之间的接触电阻，改善器件性能。
附图说明
图1是现有技术形成的一种浅沟槽隔离结构的剖面图；
图2是本发明沟槽隔离结构的实施例的剖面图；
图3是本发明沟槽隔离结构的形成方法的第一实施例的流程示意图；
图4至图8是本发明沟槽隔离结构的形成方法的第一实施例的中间结构的剖面图；
图9是本发明沟槽隔离结构的形成方法的第二实施例的流程示意图；
图10至图14是本发明沟槽隔离结构的形成方法的第二实施例的中间结构的剖面图。
具体实施方式
现有技术形成的浅沟槽隔离结构中，填充在浅沟槽中的介质层的表面和半导体基底表面之间存在边沟，会导致漏电流，影响器件性能。
本技术方案的隔离沟槽结构包括第一沟槽和第二沟槽，所述第一沟槽内嵌于半导体基底中，所述第二沟槽形成于所述半导体基底的表面且与所述第一沟槽相接，而且所述第二沟槽的宽度小于所述第一沟槽的宽度，由于半导体基底表面的第二沟槽的宽度较小，因而其中填充的第二介质层与半导体基底之间的边沟的尺寸也相应的较小，利于改善器件性能。
进一步的，由于本技术方案中位于半导体基底表面的第二沟槽的宽度较小，因而其在半导体基底表面占据的面积也较小，使得形成于第二沟槽之间的半导体器件可以使用的面积增大，利于降低半导体器件与上层互连结构之间的接触电阻，改善器件性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图2示出了本发明沟槽隔离结构的实施例的剖面图，如图2所示，包括：半导体基底20；第一沟槽21a，内嵌于所述半导体基底20中，所述第一沟槽中填满第一介质层；第二沟槽21b，形成于所述半导体基底20的表面且与所述第一沟槽21a相接，其中填满第二介质层，所述第二介质层的表面与所述半导体基底20的表面齐平，所述第二沟槽21b的宽度w小于所述第一沟槽21a的宽度W。所述第一沟槽21a和第二沟槽21b共同构成了本实施例的隔离沟槽20，在所述第二沟槽21b之间的半导体基底20上可以形成有半导体器件，如包括栅极结构22、源极和漏极(图中未示出)的MOS晶体管，或者双极型晶体管等。
所述半导体基底20可以为硅衬底、锗硅衬底、III-V族元素化合物衬底(如砷化镓、磷化铟、氮化镓等)、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。若选用绝缘体上硅结构，则所述第一沟槽21a和第二沟槽21b形成于绝缘层上的硅材料中，所述第一沟槽21a下方为绝缘层，所述绝缘层下方仍然为硅材料。
所述第一沟槽21a的底部和其侧壁可以相垂直或相倾斜。
所述第一介质层和第二介质层的材料可以为氧化硅、氮化硅或其组合，或是本领域技术人员公知的其他介质材料，二者的材料可以相同也可以不同。在一具体实施例中，在所述第一介质层下方的第一沟槽21a的底部和侧壁上还可以形成有衬垫层(liner)，所述衬垫层的材料可以为氧化硅。
在一具体实施例中，所述半导体基底20可以包括第一半导体基底和位于其上的外延层，为了清楚简要的说明本技术方案，图2中并未标示出所述第一半导体基底和外延层，所述第一沟槽21a形成于所述第一半导体基底中，而所述第二沟槽21b形成于所述外延层中。所述第一半导体基底可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，所述外延层可以是通过外延生长等工艺在所述第一半导体基底的表面上形成的硅、碳化硅、锗硅、III-V族元素化合物、碳化硅或是它们的组合，或是本领域技术人员公知的其他半导体材料。在一具体实施例中，所述外延层的厚度小于100nm。
由于所述第二沟槽21b的宽度较小，小于所述第一沟槽21a的宽度，因而使得第二沟槽21b中的第二介质层的表面与半导体基底20的表面之间的边沟(图中未示出)的尺寸相应的也比较小，利于减小边沟引起的漏电流等问题，改善器件性能。
此外，在实际的生产应用中，在特定工艺水平下，有源区的面积往往是在一固定范围内的，隔离沟槽结构用于有源区之间的隔离，由于本实施例中位于半导体基底20表面的第二沟槽21b的宽度较小，因而其表面积也较小，使得半导体器件可以利用的面积相对变大，如对于MOS晶体管而言，其源极和漏极的面积与现有技术相比可以具有更大的表面积，从而使得与源漏极相连的栓塞可以有更大的接触面积，利于降低接触电阻，改善器件性能。
图3示出了本发明沟槽隔离结构的形成方法的第一实施例的流程示意图，包括：
步骤S31，提供第一半导体基底，所述第一半导体基底具有相对的第一表面和第二表面，所述第一表面上形成有第一沟槽，所述第一沟槽中填满第一介质层；
步骤S32，在所述第一半导体基底的第二表面上形成第二沟槽，所述第二沟槽的底部暴露出所述第一介质层，所述第二沟槽的宽度小于所述第一沟槽的宽度；
步骤S33，在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述第二表面齐平。
图4至图8示出了本发明沟槽隔离结构的形成方法的第一实施例的中间结构的剖面图，下面结合图3和图4至图8，对第一实施例进行详细说明。
结合图3和图4，执行步骤S31，提供第一半导体基底，所述第一半导体基底具有相对的第一表面和第二表面，所述第一表面上形成有第一沟槽，所述第一沟槽中填满第一介质层。具体的，提供第一半导体基底30，所述第一半导体基底30具有相对的第一表面30a和第二表面30b，所述第一表面形成有第一沟槽31，所述第一沟槽31中填满第一介质层，本实施例中，所述第一介质层还覆盖所述第一表面30a。
所述第一半导体基底30可以为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或金刚石衬底。所述第一沟槽31的形成方法可以包括：在所述第一半导体基底30的第一表面30a上依次形成刻蚀衬垫层和硬掩膜层，所述刻蚀衬垫层的材料可以是氧化硅，所述硬掩膜层的材料可以是氮化硅；在所述硬掩膜层上形成光刻胶层并图形化，定义出所述第一沟槽31的图形；以所述图形化后的光刻胶层为掩膜对所述硬掩膜层和刻蚀衬垫层进行刻蚀；去除所述光刻胶层，以所述硬掩膜层为掩膜对所述第一半导体基底30的第一表面30a进行刻蚀，形成所述第一沟槽31，所述第一沟槽31的侧壁可以和其底部垂直，也可以和其侧壁倾斜。所述第一介质层的材料可以是氧化硅、氮化硅或其组合，其形成方法可以是化学气相沉积，在形成所述第一介质层之前，还可以形成一衬垫层，覆盖所述第一沟槽31的底部和侧壁，所述第一介质层形成在所述衬垫层之上。所述衬垫层的材料可以为氧化硅。
参考图5，提供第二半导体基底35，所述第二半导体基底35的表面形成有第三介质层36；将所述第三介质层36和所述第一介质层键合，即通过所述第三介质层36和第一介质层的键合，将所述第一半导体基底30和第二半导体基底35贴合在一起。
所述第二半导体基底35可以为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或金刚石衬底，可以和所述第一半导体基底30相同，也可以不同。为了便于键合，所述第三介质层36的材料与所述第一介质层的材料相同。
结合图3和图6，执行步骤S32，在所述第一半导体基底的第二表面上形成第二沟槽，所述第二沟槽的底部暴露出所述第一介质层，所述第二沟槽的宽度小于所述第一沟槽的宽度。具体的，在所述第一半导体基底30的第二表面30b上形成第二沟槽32，所述第二沟槽32的底部暴露出所述第一沟槽31中的第一介质层，所述第二沟槽32的宽度w小于所述第一沟槽31的宽度W。
所述第二沟槽32的形成方法可以是在所述第一半导体基底30的第二表面30b上形成光刻胶层并图形化，定义出第二沟槽32的图形；之后，以所述图形化后的光刻胶层为掩膜进行刻蚀，形成所述第二沟槽32；再之后，去除所述光刻胶层。所述第二沟槽32的深度h在本实施例中小于100nm，也即在形成所述第一沟槽31后，第一沟槽31的底部与所述第二表面30b之间的距离小于100nm。由于第二沟槽32的深度h较小，因此在刻蚀过程中，其形貌也更容易控制。
结合图3和图7，执行步骤S33，在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述第二表面齐平。具体的，在所述第二沟槽32中填充第二介质层并进行平坦化，使所述第二介质层的表面与所述第二表面30b齐平。所述第二介质层的材料可以是氧化硅、氮化硅或其组合，其形成方法可以是化学气相沉积，在一具体实施例中，第二介质层的材料可以与第一介质层的材料相同或不同。所述平坦化的方法可以是化学机械抛光(CMP)。
至此，即形成了第一实施例的沟槽隔离结构，包括：第一半导体基底30；第一沟槽31，形成于所述第一半导体基底30的第一表面30a，其中填充有第一介质层；第二沟槽32，形成于所述第一半导体基底30的第二表面30b，与所述第一沟槽31相接，其中填充有第二介质层。此外，还包括第二半导体基底35和形成在第二半导体基底35上的第三介质层36，所述第三介质层36和所述第一介质层键合相接。所述第三介质层36和覆盖在第一表面30a上的第一介质层使得器件结构形成了绝缘体上硅结构，第一沟槽31和第二沟槽32形成在绝缘体上的硅材料中。
结合图8，在所述第二沟槽32之间的第一半导体基底30的第二表面30b上形成半导体器件，所述半导体器件可以是包括栅极结构33、源极和漏极的MOS晶体管，当然，在其他实施例中也可以是双极型晶体管或其他半导体器件。
结合图7，本实施例中，由于第二沟槽32的宽度w小于第一沟槽31的宽度，也即第二沟槽32的宽度较小，因此使得第二沟槽中的第二介质层与第一半导体基底30之间的边沟的尺寸较小，有利于改善器件性能。此外，第二沟槽32的表面积较小，使得第二沟槽32之间的半导体器件可以利用的面积增大，利于增大半导体器件与后续的互连结构的接触面积，降低接触电阻，改善器件性能。
图9示出了本发明沟槽隔离结构的第二实施例的流程示意图，包括：
步骤S41，提供半导体基底，所述半导体基底的表面上形成有第一沟槽，所述第一沟槽中填充有第一介质层；
步骤S42，在所述半导体基底上形成外延层，覆盖所述半导体基底和第一介质层；
步骤S43，在所述外延层中形成第二沟槽，所述第二沟槽的宽度小于所述第一沟槽的宽度，其底部暴露出所述第一介质层；
步骤S44，在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述外延层的表面齐平。
图10至图14示出了本发明沟槽隔离结构的形成方法的第二实施例的中间结构的剖面图，下面结合图9和图10至图14进行详细说明。
结合图9和图10，执行步骤S41，提供半导体基底，所述半导体基底的表面上形成有第一沟槽，所述第一沟槽中填充有第一介质层。具体的，提供半导体基底40，所述半导体基底40上形成有第一沟槽41，所述第一沟槽41中填充有第一介质层。所述第一沟槽41的形成方法可以包括：在所述半导体基底40的表面上依次形成刻蚀衬垫层和硬掩膜层，所述刻蚀衬垫层的材料可以是氧化硅，所述硬掩膜层的材料可以是氮化硅；在所述硬掩膜层上形成光刻胶层并图形化，定义出所述第一沟槽41的图形；以所述图形化后的光刻胶层为掩膜对所述硬掩膜层和刻蚀衬垫层进行刻蚀；去除所述光刻胶层，以所述硬掩膜层为掩膜对所述半导体基底40进行刻蚀，形成所述第一沟槽41，所述第一沟槽41的侧壁可以和其底部相垂直或相倾斜。所述第一介质层的材料可以是氧化硅、氮化硅或其组合，其形成方法可以是化学气相沉积，在形成所述第一介质层之前，还可以形成一衬垫层，覆盖所述第一沟槽41的底部和侧壁，所述第一介质层形成在所述衬垫层之上。所述衬垫层的材料可以为氧化硅。
结合图9和图11，执行步骤S42，在所述半导体基底上形成外延层，覆盖所述半导体基底和第一介质层。具体的，在所述半导体基底40上形成外延层42，所述外延层42覆盖所述半导体基底40和第一介质层的表面。所述外延层42的形成方法可以是外延生长，其材料可以为硅、碳化硅、锗硅、III-V族元素化合物或是它们的组合，在一具体实施例中，所述外延层42的厚度小于100nm。
结合图9和图12，执行步骤S43，在所述外延层中形成第二沟槽，所述第二沟槽的宽度小于所述第一沟槽的宽度，其底部暴露出所述第一介质层。具体的，在所述外延层42中形成第二沟槽43，所述第二沟槽43的宽度小于所述第一沟槽41的宽度，所述第二沟槽43的底部暴露出所述第一沟槽41中的第一介质层。所述第二沟槽43的形成方法包括：在所述外延层42的表面上形成光刻胶层并进行图形化，定义出所述第二沟槽43的图形；以所述图形化后的光刻胶层为掩膜对所述外延层42进行刻蚀，形成所述第二沟槽42；之后，去除所述光刻胶层。由于所述外延层42的厚度小于100nm，相应的，所述第二沟槽43的深度也小于100nm。由于所述外延层42的厚度较小，第二沟槽43的深度相应的也较小，因而有利于在刻蚀过程中控制第二沟槽43的形貌，较好的第二沟槽43的形貌也有利于改善器件性能。
结合图9和图13，执行步骤S44，在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述外延层的表面齐平。具体的，在所述第二沟槽43中填充第二介质层并进行平坦化，使得所述第二介质层的表面与所述外延层42的表面齐平，所述平坦化的方法可以是化学机械抛光。所述第二介质层的材料为氧化硅、氮化硅或它们的组合，可以和所述第一介质层相同或不同。
之后，参考图14，在所述第二沟槽42之间的外延层42上形成半导体器件，所述半导体器件可以是包括栅极结构44、源极和漏极的MOS晶体管，也可以是双极型晶体管或其他半导体器件。
与第一实施例类似的，本实施例的第二沟槽43的宽度较小，因而相应的边沟的尺寸也较小，有利于改善器件性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (12)
1.一种沟槽隔离结构，其特征在于，包括：
半导体基底；
第一沟槽，内嵌于所述半导体基底中，所述第一沟槽中填满第一介质层；
第二沟槽，形成于所述半导体基底的表面且与所述第一沟槽相接，其中填满第二介质层，所述第二介质层的表面与所述半导体基底的表面齐平，所述第二沟槽的宽度小于所述第一沟槽的宽度。
2.根据权利要求1所述的沟槽隔离结构，其特征在于，所述半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
3.根据权利要求1所述的沟槽隔离结构，其特征在于，所述半导体基底包括第一半导体基底和位于其上的外延层，所述第一沟槽形成于所述第一半导体基底中，所述第二沟槽形成于所述外延层中。
4.根据权利要求3所述的沟槽隔离结构，其特征在于，所述外延层的厚度小于100nm。
5.一种沟槽隔离结构的形成方法，其特征在于，包括：
提供第一半导体基底，所述第一半导体基底具有相对的第一表面和第二表面，所述第一表面上形成有第一沟槽，所述第一沟槽中填满第一介质层；
在所述第一半导体基底的第二表面上形成第二沟槽，所述第二沟槽的底部暴露出所述第一介质层，所述第二沟槽的宽度小于所述第一沟槽的宽度；
在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述第二表面齐平。
6.根据权利要求5所述的沟槽隔离结构的形成方法，其特征在于，所述第一介质层还覆盖所述第一表面，所述沟槽隔离结构的形成方法还包括：提供第二半导体基底，所述第二半导体基底的表面形成有第三介质层；将所述第一介质层和第三介质层键合。
7.根据权利要求5所述的沟槽隔离结构的形成方法，其特征在于，所述第一半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或金刚石衬底。
8.根据权利要求5所述的沟槽隔离结构的形成方法，其特征在于，所述第二沟槽的深度小于100nm。
9.一种沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底的表面上形成有第一沟槽，所述第一沟槽中填充有第一介质层；
在所述半导体基底上形成外延层，覆盖所述半导体基底和第一介质层；
在所述外延层中形成第二沟槽，所述第二沟槽的宽度小于所述第一沟槽的宽度，其底部暴露出所述第一介质层；
在所述第二沟槽中填充第二介质层，所述第二介质层的表面与所述外延层的表面齐平。
10.根据权利要求9所述的沟槽隔离结构的形成方法，其特征在于，所述第一半导体基底为硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
11.根据权利要求9所述的沟槽隔离结构的形成方法，其特征在于，所述外延层的材料为硅、碳化硅、锗硅、III-V族元素化合物或其组合。
12.根据权利要求9所述的沟槽隔离结构的形成方法，其特征在于，所述外延层的厚度小于100nm。
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