CN102479738B - 沟槽隔离结构及其形成方法 - Google Patents

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Abstract

一种沟槽隔离结构及其形成方法，所述沟槽隔离结构包括：半导体基底；沟槽，形成于所述半导体基底的表面上，其中填充有介质层，所述介质层的材料为晶体材料。本发明利于减小边沟的尺寸，改善半导体器件性能的影响。

Description

沟槽隔离结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种沟槽隔离结构及其形成方法。
背景技术
随着半导体工艺进入深亚微米时代，注入MOS晶体管等半导体器件的有源区(active area)之间大多采用浅沟槽隔离结构(STI)进行隔离。其具体形成工艺主要包括：在半导体基底上通过刻蚀等工艺形成浅沟槽，所述浅沟槽用于隔离半导体基底上的有源区；之后，在所述浅沟槽中填充介质材料，所述介质材料填满所述浅沟槽并覆盖在半导体基底的表面上；最后，对所述介质材料进行平坦化，至暴露出所述半导体基底的表面，所述平坦化的方法可以是化学机械抛光。在形成所述浅沟槽隔离结构之后，可以在浅沟槽隔离结构之间的有源区上形成MOS晶体管等半导体器件。
图1示出了现有技术形成的浅沟槽隔离结构，包括：半导体基底10；形成于所述半导体基底10中的浅沟槽，所述浅沟槽中填充有介质层11，在所述浅沟槽之间的半导体基底10中还包括有源区，所述有源区中形成有半导体器件，如包括栅极结构、源区和漏区的MOS晶体管。但是，由于平坦化工艺以及平坦化之后的清洗工艺等后续步骤的影响，现有技术的浅沟槽隔离结构中，介质层11的表面和相邻的半导体基底10的表面之间会形成有向下的凹陷区，称为边沟(Divot)12，边沟容易导致漏电流等问题，影响半导体器件的性能。而且随着器件尺寸的不断减小，边沟的尺寸相对于形成在浅沟槽隔离结构之间的半导体器件的尺寸显得越来越大，对半导体器件性能的影响也越来越严重。
发明内容
本发明解决的问题是提供一种隔离沟槽结构及其形成方法，减少边沟对器件性能的影响。
为解决上述问题，本发明提供了一种沟槽隔离结构，包括：
半导体基底；
沟槽，形成于所述半导体基底上，其中填充有介质层，其特征在于，
所述介质层的材料为晶体材料。
可选的，所述半导体基底为硅衬底、硅锗衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
可选的，所述介质层的材料为氧化钆(Gd2O3)或氧化钕(Nd2O3)晶体。
可选的，所述介质层中具有掺杂离子，使所述介质层的晶格常数大于或小于所述半导体基底的晶格常数。
可选的，所述沟槽之间的半导体基底上形成有PMOS晶体管，所述沟槽位于所述PMOS晶体管沟道长度方向的两侧，所述介质层的晶格常数大于所述半导体基底的晶格常数。
可选的，所述沟槽之间的半导体基底上形成有NMOS晶体管，所述沟槽位于所述NMOS晶体管沟道长度方向的两侧，所述介质层的晶格常数小于所述半导体基底的晶格常数。
可选的，所述介质层为至少两层的叠层结构。
可选的，所述介质层的表面高于所述半导体基底的表面。
可选的，所述介质层的表面高于所述半导体基底的表面20nm至30nm。
可选的，所述沟槽的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁处于所述半导体基底的{111}晶面。
为解决上述问题，本发明提供了一种沟槽隔离结构的形成方法，包括：
提供半导体基底；
在所述半导体基底上形成沟槽；
在所述沟槽中形成介质层，所述介质层的材料为晶体材料。
可选的，所述半导体基底为硅衬底、硅锗衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
可选的，所述介质层的材料为氧化钆或氧化钕晶体。
可选的，所述介质层的形成方法为外延生长或固相外延。
可选的，所述外延生长或固相外延中还引入掺杂离子，使所述介质层的晶格常数大于或小于所述半导体基底的晶格常数。
可选的，所述介质层的晶格常数大于所述半导体基底的晶格常数，所述沟槽隔离结构的形成方法还包括：在所述沟槽之间的半导体基底上形成PMOS晶体管，所述沟槽位于所述PMOS晶体管沟道长度方向的两侧。
可选的，所述介质层的晶格常数小于所述半导体基底的晶格常数，所述沟槽隔离结构的形成方法还包括：在所述沟槽之间的半导体基底上形成NMOS晶体管，所述沟槽位于所述NMOS晶体管沟道长度方向的两侧。
可选的，所述在所述沟槽中形成介质层包括：在所述沟槽中依次形成至少两层介质材料，所述介质材料为晶体材料。
可选的，所述在所述半导体基底上形成沟槽包括：
在所述半导体基底上依次形成衬垫层和硬掩膜层；
对所述硬掩膜层和衬垫层进行刻蚀，定义出所述沟槽的图形；
以所述硬掩膜层为掩膜，对所述半导体基底进行刻蚀，形成所述沟槽。
可选的，所述在所述沟槽中形成介质层包括：
在所述沟槽中形成介质层，所述介质层的表面与所述硬掩膜层的表面齐平；
去除所述衬垫层和硬掩膜层。
可选的，所述衬垫层和硬掩膜层的总厚度为20nm至30nm。
可选的，在形成所述沟槽后还包括：对所述沟槽的侧壁进行湿法刻蚀。
与现有技术相比，本发明具有以下优点：
本技术方案的沟槽隔离结构中，使用晶体材料的介质层填充沟槽，使得介质层与半导体基底之间结合的更加紧密，利于减小边沟的尺寸，减少边沟对半导体器件性能的影响。
进一步的，本技术方案中填充在沟槽中的介质层的表面高于所述半导体基底的表面，有利于进一步减小边沟的尺寸，改善半导体器件的性能。
进一步的，本技术方案还在沟槽中的介质层中引入掺杂离子，使得所述介质层的晶格常数大于或小于所述半导体基底的晶格常数，从而产生压应力或张应力，分别改善PMOS晶体管和NMOS晶体管的性能。
附图说明
图1是现有技术形成的浅沟槽隔离结构的剖面图；
图2是本发明的沟槽隔离结构的形成方法的实施例的流程图；
图3至图9是本发明的沟槽隔离结构的形成方法的第一实施例的中间结构的剖面图；
图10是本发明的第二实施例形成的沟槽隔离结构的剖面图；
图11是本发明第三实施例形成的沟槽隔离结构的剖面图。
具体实施方式
现有技术形成的浅沟槽隔离结构中，填充在浅沟槽中的介质层的表面和半导体基底表面之间存在边沟，会产生漏电流，影响半导体器件的性能。
现有技术的浅沟槽隔离结构中，介质层所采用的材料为非晶材料，如氧化硅、氮化硅等，发明人经研究发现，由于半导体基底的材料为晶体材料，使得非晶材料的介质层与晶体材料的半导体基底之间结合不够紧密，使得在平坦化以及后续的清洗过程中容易在非晶材料和晶体材料的结合部产生边沟，产生漏电流，影响半导体器件的性能。
本技术方案的沟槽隔离结构中，使用晶体材料的介质层填充沟槽，晶体材料内部的晶格排布结构有利于两种晶体材料之间的紧密结合，使得介质层与半导体基底之间结合的更加紧密，利于减小边沟的尺寸，减少边沟对半导体器件性能的影响。
此外，本技术方案还在所述介质层中形成掺杂离子，所述掺杂离子的晶格常数大于或小于半导体基底的晶格常数，从而产生压应力或张应力，分别有利于改善PMOS晶体管和NMOS晶体管的性能。
进一步的，本技术方案中填充在沟槽中的介质层的表面高于所述半导体基底的表面，有利于进一步减小边沟的尺寸，改善半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图2示出了本发明第一实施例的沟槽隔离结构的形成方法的流程示意图，如图2所示，包括：
步骤S21，提供半导体基底；
步骤S22，在所述半导体基底上形成沟槽；
步骤S23，在所述沟槽中形成介质层，所述介质层的材料为晶体材料.
图3至图8示出了本实施例的沟槽隔离结构的形成方法的中间结构的剖面图，下面结合图2和图3至图8对本实施例进行详细描述。
结合图2和图3，执行步骤S21，提供半导体基底。具体的，提供半导体基底20，所述半导体基底20可以为硅衬底、硅锗衬底、III-V族元素化合物衬底(如砷化镓、磷化铟、氮化镓等)、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，本实施例中所述半导体基底20为硅衬底。
结合图2和图4至图6，执行步骤S22，在所述半导体基底上形成沟槽。
具体的，首先参考图4，在所述半导体基底20上依次形成有衬垫层21和硬掩膜层22，所述衬垫层21的材料为氧化硅，所述硬掩膜层22的材料为氮化硅。
之后参考图5，对所述衬垫层21和硬掩膜层22进行刻蚀，定义出沟槽23的图形，刻蚀过程可以包括在所述硬掩膜层22上形成光刻胶层(图中未示出)，对所述光刻胶层进行图形化，定义出所述沟槽23的图形；之后，以所述图形化后的光刻胶层为掩膜对硬掩膜层22和衬垫层21进行刻蚀，将所述沟槽23的图形转移至硬掩膜层22和衬垫层21上；再之后通过灰化(ashing)等方法去除所述光刻胶层。
之后参考图6，以所述硬掩膜层22为掩膜，对所述半导体基底20进行刻蚀，形成所述沟槽23，刻蚀方法可以是各向异性的干法刻蚀。在本步骤中，在使用干法刻蚀形成所述沟槽23之后，还可以对所述沟槽23的侧壁进行湿法刻蚀，湿法腐蚀的溶液包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)，使所述沟槽23的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁处于所述半导体基底20的{111}晶面，即所述沟槽23的侧壁呈现“钻石型”。
结合图2、图7和图8，执行步骤S23，在所述沟槽中形成介质层，所述介质层的材料为晶体材料。
具体的，首先参考图7，在所述沟槽中形成介质层24，所述介质层24的形成方法可以是外延生长，固相外延或本领域技术人员公知的其他方法，使得所述介质层24的表面与所述硬掩膜层22的表面齐平。所述介质层24的材料为晶体材料，可以是氧化钆或氧化钕晶体，或本领域技术人员公知的其他晶体材料的介质。在其他具体实施例中，所述介质层24可以是叠层结构，其形成方法可以是在所述沟槽中依次形成至少两层介质材料，其中每一层介质材料都为晶体材料。
在形成所述介质层24的过程中，还可以在所述介质层24中引入掺杂离子，如在外延生长的过程中引入掺杂离子，所述掺杂离子的晶格常数大于或小于所述半导体基底20的晶格常数。具体的，根据后续预计形成的半导体器件的类型，对于PMOS晶体管，则通过引入掺杂离子使所述介质层24的晶格常数大于半导体基底20的晶格常数，从而在沟道长度方向产生压应力，提高PMOS晶体管的性能；对于NMOS晶体管，则通过引入掺杂离子使所述介质层24的晶格常数小于所述半导体基底20的晶格常数，从而在沟道长度方向产生张应力，提高NMOS晶体管的性能。此外，叠层结构的介质层24可以在各层介质材料之间实现晶格常数的过渡，有利于应力的产生。
参考图8，去除所述衬垫层和硬掩膜层，暴露出所述半导体基底20的表面。由于本实施例中，所述衬垫层和硬掩膜层的总厚度为20nm至30nm，因此使得所述介质层24的表面较半导体基底20的表面高，高度差等于所述衬垫层和硬掩膜层的总厚度，即介质层24的表面高于半导体基底20的表面20nm至30nm。由于所述介质层24的材料为晶体材料，与半导体基底20的结合较为紧密，有利于减小存在于介质层24和半导体基底20之间的边沟的尺寸；此外，由于本实施例中介质层24的表面高于半导体基底20的表面，减少了平坦化以及清洗过程对二者结合部的直接影响，进一步有利于减小边沟的尺寸，改善半导体器件的性能。当然，在其他具体实施例中，可以对所述介质层24进行平坦化，使其表面与所述半导体基底20的表面齐平。
之后参考图9，在所述沟槽之间的半导体基底20上形成MOS晶体管，所述MOS晶体管包括栅堆叠结构25以及位于栅堆叠结构25两侧的半导体基底20内的源区和漏区(图中未示出)，所述沟槽中的介质层24位于MOS晶体管的沟槽长度方向的两侧。形成MOS晶体管的过程需与之前在介质层24中引入掺杂离子的过程相对应，对于PMOS晶体管，经过掺杂离子的引入之后，所述介质层24的晶格常数大于半导体基底20的晶格常数，对于NMOS晶体管，所述介质层24的晶格常数小于半导体基底20的晶格常数。
本实施例形成的沟槽隔离结构如图9所示，包括：半导体基底20；沟槽，形成于所述半导体基底20上，其中填充有介质层24，所述介质层24的材料为晶体材料。所述介质层24的表面可以高于半导体基底20的表面或与半导体基底20的表面齐平；所述介质层24中可以引入掺杂离子，使其晶格常数小于或大于半导体基底20的晶格常数。所述沟槽之间的半导体基底20中还可以形成有半导体器件，如MOS晶体管。
图10示出了本发明第二实施例形成沟槽隔离结构的剖面图，包括：半导体基底30；沟槽，形成于所述半导体基底30上，其中填充有介质层31，所述介质层31的材料为晶体材料。具体的，所述介质层31为叠层结构，包括第一介质材料层31a和第二介质材料层31b，当然，在其他具体实施例中，还可以包括更多层介质材料，如3层、4层等。所述介质层31中可以引入掺杂离子，以使其晶格常数大于或小于半导体基底30的晶格常数。所述沟槽之间的半导体基底30还可以形成有MOS晶体管，所述MOS晶体管包括栅堆叠结构32和位于所述栅堆叠结构32两侧的半导体基底30内的源区和漏区，叠层结构的介质层31有利于各层介质材料之间的晶格常数的过渡，促进应力的产生，提高载流子迁移率，改善器件性能。
图11示出了本发明第三实施例形成沟槽隔离结构的剖面图，包括：半导体基底40；沟槽，形成于所述半导体基底40的表面上，其中填充有介质层41，所述介质层41的材料为晶体材料。具体的，所述沟槽的侧壁呈钻石型，包括相接的上侧壁41a和下侧壁41b，所述上侧壁41a和下侧壁41b处于所述半导体基底40的{111}晶面。所述介质层41中可以引入掺杂离子，以使其晶格常数大于或小于半导体基底40的晶格常数。所述沟槽之间的半导体基底40还可以形成有MOS晶体管，所述MOS晶体管包括栅堆叠结构42和位于所述栅堆叠结构42两侧的半导体基底40内的源区和漏区，所述钻石型的沟槽侧壁有利于促进引入掺杂离子之后的介质层41对相邻沟槽之间的半导体基底40产生应力，根据MOS晶体管的类型和掺杂后的介质层41的晶格常数，促进对PMOS晶体管的压应力，以及对NMOS晶体管的张应力，而且钻石型的沟槽侧壁尤其能够促进嵌入式硅锗(Embedded SiGe)PMOS晶体管的压应力，提高载流子迁移率，改善器件性能。
综上，本技术方案的沟槽隔离结构中，使用晶体材料的介质层填充沟槽，使得介质层与半导体基底之间结合的更加紧密，利于减小边沟的尺寸，减少边沟对半导体器件性能的影响。
进一步的，本技术方案中填充在沟槽中的介质层的表面高于所述半导体基底的表面，有利于进一步减小边沟的尺寸，改善半导体器件的性能。
进一步的，本技术方案还在沟槽中的介质层中引入掺杂离子，使得所述介质层的晶格常数大于或小于所述半导体基底的晶格常数，从而产生压应力或张应力，分别改善PMOS晶体管和NMOS晶体管的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种沟槽隔离结构，包括：
半导体基底；
沟槽，形成于所述半导体基底上，其中填充有介质层，其特征在于，
所述介质层的材料为晶体材料；
所述介质层中具有掺杂离子，使所述介质层的晶格常数大于或小于所述半导体基底的晶格常数。
2.根据权利要求1所述的沟槽隔离结构，其特征在于，所述半导体基底为硅衬底、硅锗衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
3.根据权利要求1所述的沟槽隔离结构，其特征在于，所述介质层的材料为氧化钆或氧化钕晶体。
4.根据权利要求1所述的沟槽隔离结构，其特征在于，所述沟槽之间的半导体基底上形成有PMOS晶体管，所述沟槽位于所述PMOS晶体管沟道长度方向的两侧，所述介质层的晶格常数大于所述半导体基底的晶格常数。
5.根据权利要求1所述的沟槽隔离结构，其特征在于，所述沟槽之间的半导体基底上形成有NMOS晶体管，所述沟槽位于所述NMOS晶体管沟道长度方向的两侧，所述介质层的晶格常数小于所述半导体基底的晶格常数。
6.根据权利要求1所述的沟槽隔离结构，其特征在于，所述介质层为至少两层的叠层结构。
7.根据权利要求1所述的沟槽隔离结构，其特征在于，所述介质层的表面高于所述半导体基底的表面。
8.根据权利要求7所述的沟槽隔离结构，其特征在于，所述介质层的表面高于所述半导体基底的表面20nm至30nm。
9.根据权利要求1所述的沟槽隔离结构，其特征在于，所述沟槽的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁处于所述半导体基底的{111}晶面。
10.一种沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体基底；
在所述半导体基底上形成沟槽；
在所述沟槽中形成介质层，所述介质层的材料为晶体材料；
其中，在形成所述介质层的过程中，在所述介质层中引入掺杂离子，所述掺杂离子的晶格常数大于或小于所述半导体基底的晶格常数。
11.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述半导体基底为硅衬底、硅锗衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底。
12.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述介质层的材料为氧化钆或氧化钕晶体。
13.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述介质层的形成方法为外延生长或固相外延。
14.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述介质层的晶格常数大于所述半导体基底的晶格常数，还包括：在所述沟槽之间的半导体基底上形成PMOS晶体管，所述沟槽位于所述PMOS晶体管沟道长度方向的两侧。
15.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述介质层的晶格常数小于所述半导体基底的晶格常数，还包括：在所述沟槽之间的半导体基底上形成NMOS晶体管，所述沟槽位于所述NMOS晶体管沟道长度方向的两侧。
16.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述在所述沟槽中形成介质层包括：在所述沟槽中依次形成至少两层介质材料，所述介质材料为晶体材料。
17.根据权利要求10所述的沟槽隔离结构的形成方法，其特征在于，所述在所述半导体基底上形成沟槽包括：
在所述半导体基底上依次形成衬垫层和硬掩膜层；
对所述硬掩膜层和衬垫层进行刻蚀，定义出所述沟槽的图形；
以所述硬掩膜层为掩膜，对所述半导体基底进行刻蚀，形成所述沟槽。
18.根据权利要求17所述的沟槽隔离结构的形成方法，其特征在于，所述在所述沟槽中形成介质层包括：
在所述沟槽中形成介质层，所述介质层的表面与所述硬掩膜层的表面齐平；
去除所述衬垫层和硬掩膜层。
19.根据权利要求18所述的沟槽隔离结构的形成方法，其特征在于，所述衬垫层和硬掩膜层的总厚度为20nm至30nm。
20.根据权利要求17所述的沟槽隔离结构的形成方法，其特征在于，在形成所述沟槽后还包括：对所述沟槽的侧壁进行湿法刻蚀。
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