TWI540648B - 具有增加的緩衝崩潰電壓之三族氮化物hemt - Google Patents

具有增加的緩衝崩潰電壓之三族氮化物hemt Download PDF

Info

Publication number
TWI540648B
TWI540648B TW100136918A TW100136918A TWI540648B TW I540648 B TWI540648 B TW I540648B TW 100136918 A TW100136918 A TW 100136918A TW 100136918 A TW100136918 A TW 100136918A TW I540648 B TWI540648 B TW I540648B
Authority
TW
Taiwan
Prior art keywords
layer
buffer layer
top surface
well
substrate
Prior art date
Application number
TW100136918A
Other languages
English (en)
Other versions
TW201222677A (en
Inventor
山蒂普 巴爾
康史坦丁 布魯西亞
Original Assignee
國家半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國家半導體公司 filed Critical 國家半導體公司
Publication of TW201222677A publication Critical patent/TW201222677A/zh
Application granted granted Critical
Publication of TWI540648B publication Critical patent/TWI540648B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

具有增加的緩衝崩潰電壓之三族氮化物HEMT
本發明涉及三族氮化物HEMT,更特別的,涉及具有增加的緩衝崩潰電壓的三族氮化物HEMT。
由於三族氮化物較寬的能帶隙和高的電子飽和速度,三族氮化物的高電子遷移率電晶體(HEMT)展現出對於功率電子的潛在優勢。這些材料的特性轉化為高崩潰電壓、低導通電阻和快速切換。三族氮化物HEMT還可以工作在比矽基電晶體還高的溫度。這些特性使得三族氮化物HEMT非常適合用於高效率的功率調節應用,如照明設備和車輛控制。
圖1顯示了常規的三族氮化物HEMT 100的橫截面視面。如圖1所示,三族氮化物HEMT 100包括基板110和形成在該基板110的頂部表面上的疊層區域112。反過來,疊層區域112包括在頂部的阻隔層114、在中間的通道層116和在底部且位於基板110和通道層116之間的緩衝層118。阻隔層114、通道層116和緩衝層118通常每個以一個或多個連續的三族氮化物層或者以包括一個或多個In、Ga和Al的三族氮化物來實施。例如,阻隔層114通常由AlGaN形成,而通道層116通常是由GaN形成。
在Mishra等人於2002年6月6號發表在IEEE第90卷第1022至1031頁的“AlGaN/GaN HEMT-An Overview of Device Operation and Applications”所述,HEMT的通道層和阻隔層有不同的偏振特性和能帶隙,其促使位在該通道層的頂部處的二維電子氣(2DEG)形成。具有高濃度電子的2DEG是相似於在常規的場效應電晶體(FET)中的通道。
自然的三族氮化物基板是不容易可利用的,所以疊層區域112係使用磊晶沉積技術而常規地增成長在基板110上,如有機金屬化學氣相沉積(MOCVD)及分子束磊晶(MBE)。緩衝層118提供了在基板110和通道層116之間的過渡層,以解決在晶格常數的差異,並提供了錯位最小化的成長表面。
基板110通常以SiC來實施,因為SiC具有合理地低的晶格不匹配(~3%)和高導熱。但SiC基板是價格昂貴,而且尺寸有限。因為矽的成本低,基板110通常也以SiC實施而作為矽處理的下部結構。但是,由於壓力和隨後的晶圓彎曲,Si基板限制了在6英寸基板上的緩衝層118的厚度為2-3微米。
2-3微米的緩衝厚度的限制之一是薄的緩衝層排定了裝置的崩潰電壓上的限制。這是因為緩衝崩潰電壓是相當低的。例如,2um厚的緩衝崩潰在300V。增加緩衝崩潰電壓的方法之一是浮接基板。藉由浮接基板,緩衝崩潰電壓加倍至600V,因為電壓是由兩個緩衝層厚度所支持。
例如,如圖1,當Si基板是浮接的並且汲極-到-源極(drain-to-source)崩潰,崩潰電流依循從汲極到源極的路徑,其包括崩潰路徑段A、B和C。崩潰路徑段A和C每個具有約300V的崩潰電壓,而崩潰路徑B是歐姆。因此,為了實現完整的崩潰電壓(600V),基板110必須能夠向上浮接到一半的崩潰電壓(300V)。
然而,由於裝置之間的電容耦合,對於浮接基板的要求構成了對於串擾的重大關切。此外,浮接基板導致了封裝的主要問題。如果使用傳統的封裝,三族氮化物HEMT使用非傳導環氧樹脂所附著。然而,非傳導環氧樹脂具有比導熱傳導環氧樹脂還差的導熱。這將導致一個嚴重的問題,由於三族氮化物裝置的目的是為了功率應用,並且需要有良好的散熱。
具有提高散熱的封裝,其使用具有像AlN的高導熱的中間絕緣層。然而,這些價格昂貴,而且還具有比直接與傳導環氧樹脂附著還低的導熱係數。浮接基板的電壓也沒有明確說明,因為基板不直接接觸。紊亂電壓在電路設計中是不理想的。因此,需要替代方法以形成三族氮化物HEMT。
本發明的態樣是一種增加緩衝崩潰的電晶體。該電晶體包括第一傳導型的基板和位於基板中的第二傳導型的阱(well)。基板以及阱每個具有頂部表面。電晶體進一步包括:緩衝層,其觸及基板的頂部表面和阱的頂部表面;和通道層,其觸及緩衝層的頂部表面。緩衝層和通道層,每個都有頂部表面,而通道層包括三族氮化物。該電晶體進一步包括:阻隔層,其觸及通道層的頂部表面;和分離的金屬源極和汲極區域,其連接通道層。阻隔層包括三族氮化物。金屬汲極區域直接位在阱上方。
本發明的另一個態樣是一種形成增加緩衝崩潰的電晶體的方法。該方法包括形成了第一傳導型的基板,在基板中形成第二傳導型的阱。基板以及阱每個具有頂部表面。該方法進一步包括:形成緩衝層以觸及基板的頂部表面和阱的頂部表面,以及形成通道層以觸及緩衝層的頂部表面。緩衝層和通道層每個都有頂部表面,而通道層包括三族氮化物。該方法進一步包括形成阻隔層以觸及通道層的頂部表面,並且分離的金屬源極和汲極區域連接通道層。阻隔層包括三族氮化物。金屬汲極區域直接位在阱上方。
圖2-6是說明按照本發明來形成三族氮化物HEMT 200的方法的例子的一系列橫截面視圖。在下文作更詳細的描述,本發明的方法形成在汲極下的矽基板中的pn接面,以形成接面隔離阻隔,其與緩衝崩潰電壓串聯,並且從而增加緩衝崩潰電壓。
如圖2所示,本發明的方法是利用傳統地形成的、單晶的、輕微摻雜的、p型Si半導體基板210(例如,<111>)。如同圖2的進一步顯示,本發明的方法藉由形成圖案化的光阻層212在基板210的頂部表面上來開始。
圖案化的光阻層212是以傳統方式來形成,其中包括:沉積一層光阻;透過作為遮罩而知的圖案化的黑色/透明玻璃板來投影光,以形成圖案化的影像在該層光阻上而軟化藉由光所暴露的光阻區域;並且移除經軟化的光阻區域。在形成圖案化的光阻層212後,基板210的暴露區域被蝕刻以形成中間HEMT結構214,其包括對準標記216。然後移除圖案化的光阻層212。
如圖3所示,隨著圖案化的光阻層212的移除,圖案化的光阻層220是以傳統的方式來形成在基板210的頂部表面上。在圖案化的光阻層220已形成後,如磷和/或砷的n型摻雜物透過在圖案化的光阻層220中的開口而被佈植到基板210。退火是在下一步進行以擴散和激活該佈植,從而形成中間HEMT結構230,其包括在基板210中的n阱232。然後移除圖案化的光阻層220。
如圖4所示,一旦圖案化的光阻層220已被移除時,疊層區域240是形成在基板210上。反過來,疊層區域240包括緩衝層242、通道層244和阻隔層246。緩衝層242、通道層244和阻隔層246每個都可以一個或多個連續的三族氮化物層來實現,其中三族包括一個或多個In、Ga和Al。例如,緩衝層242可以AlN(熱穩定的材料)、AlGaN和GaN的連續層來實現。此外,通道層244可以例如GaN來實現,並且阻隔層246可以例如AlGaN來實施。
疊層區域240可以傳統方式來形成,如藉由配置中間HEMT結構230在MOCVD反應器中,並且將緩衝層242磊晶成長在基板結構210的頂部表面上,通道層244磊晶成長在緩衝層242的頂部表面上,以及阻隔層246磊晶成長在通道層244的頂部表面上。
如圖5所示,隨著疊層區域240的傳統形成,該方法完成三族氮化物HEMT 200的形成,藉由以傳統方式來形成金屬閘極區域250、金屬源極區域252和金屬汲極區域254,除了對準標記216是用來直接定位位在n阱232上方的金屬汲極區域254。
金屬閘極區域250是被形成以達成蕭特基接觸,而金屬源極區域252和金屬汲極區域254係形成以與通道層244達成歐姆接觸。另外,由圖5中虛線所示,閘極250可以藉由絕緣層ISO而與阻隔層246隔離。
此外,該方法藉由移除阻隔層246和通道層244而隔離相鄰的裝置,其位在對準標記216和非裝置區域上。當阻隔層246和通道層244是從對準標記216和非裝置區域移除時,該移除形成了開口256,此處的開口256的底部暴露了部分緩衝層242,並且開口256的側牆暴露了部分通道層244和阻隔層246。
另外,如圖6所示,該方法可以藉由佈植如氮的隔離物種到阻隔層246和通道層244的區域而隔離相鄰的裝置,其中阻隔層246和通道層244的區域位在對準標記216和非裝置區域上方。(佈植也驅動隔離物種部分方式到緩衝層242。)當阻隔層246和通道層244被佈植時,佈植形成位於緩衝層242上的佈植隔離區域258,並且觸及和橫向位於通道層244和阻隔層246的區域之間。
圖7A及7B說明按照本發明的三族氮化物HEMT 200的操作的橫截面視圖。圖7A顯示單一三族氮化物HEMT 200的操作。如圖7A所示,當汲極-到-源極崩潰時,崩潰電流依循由金屬汲極區域254至金屬源極區域252的路徑,其包括崩潰路徑段A、B和C。
然而,在p基板210中的n阱232的形成與耗盡區域260形成了中斷路徑段B的pn接面。崩潰路徑A是仍然激活的,但事實證明,它反向偏置該pn接面,從而關閉崩潰路徑B和C。因為它是增加緩衝崩潰電壓的pn接面的反向偏置崩潰電壓,用於形成n阱232的摻雜濃度係被選擇以最大化反向偏置崩潰電壓。
因此,本發明的優點之一是藉由形成pn接面在金屬汲極區域254下方,當薄的緩衝層(如,2-3微米厚)是成長在Si基板上,該緩衝崩潰電壓能是實質上增加。反過來,改進的緩衝崩潰電壓提供了作為三族氮化物HEMT 200的更高的崩潰電壓。
圖7B顯示一對肩並肩的三族氮化物HEMT 200的操作。如圖7B所示,三族氮化物HEMT 200的每個汲極254集中在相應的n阱232上方。反過來說,n阱232可以向左橫向延伸直到三族氮化物HEMT 200的源極252,並且向右延伸到具有等效距離的一個點,如圖7B所示,約與三族氮化物的HEMT 200的一對相鄰的閘極之間的中點一致。
n阱232的寬度是實驗地決定,以確保任何崩潰電流已經下降到大約相當於n阱232的反向偏置崩潰電壓的電壓,其中從汲極254流動到緩衝層242的任何至基板210的崩潰電壓,從而行經相應的n阱232的pn接面周圍。由於三族氮化物HEMT 200是側向高的電壓電晶體,其具比橫向尺寸相對較小的縱向尺寸,電晶體具足以容納n阱232的寬度的橫向尺寸。
進一步如圖7B所示,pn接面允許n阱232電性浮動,並且允許p型基板210是被電性接地。因此,本發明的另一個優點是,接地p型基板210以減少在相鄰裝置之間的串擾。此外,接地p型基板210以允許傳導環氧樹脂,其提供了比非傳導環氧樹脂更好的導熱性,以用來連接三族氮化物HEMT 200以封裝。
圖8-12是說明根據本發明的第一替代實施例來形成三族氮化物HEMT 800的方法的例子的一系列橫截面視圖。形成三族氮化物HEMT 800的方法是與透過圖案化光阻層212的移除來形成三族氮化物HEMT 200的方法相同,因此,採用相同的參考數字來指示兩種方法中的常見的結構。
如圖8所示,一旦圖案化的光阻層212已被刪除,第一緩衝層810係形成,例如,藉由配置中間HEMT結構214在MOCVD反應器中,並且以傳統的方式來將第一緩衝層810磊晶成長在基板210的頂部表面上。第一緩衝層810的成長(實質上比緩衝層242更薄)形成了中間HEMT結構812。第一緩衝層810可以一個或多個連續的三族氮化物層來實現,其中三族包括一個或多個In、Ga和Al。第一緩衝層810最好以熱穩定的物質來實施,如AlN或是與具有高Al組成的頂層(例如,50%以上)的一個或多個三族氮化物的材料的序列。
如圖9所示,在第一緩衝層810已經形成後,中間HEMT結構812是從反應器移除,並且圖案化的光阻層814係以傳統的方式來形成在第一緩衝層810的頂部表面上。在圖案化的光阻層814已經形成後,如磷和/或砷的n型摻雜物透過在圖案化的光阻層814中的開口並且透過第一緩衝層810而佈植以形成n型佈植區域在基板210中。佈植的摻雜濃度可以被選擇以約等於用於形成n阱232的形成摻雜濃度。
在此之後,如Si的n型摻雜物透過在圖案化的光阻層814中的開口而被佈植到第一緩衝層810,以形成在第一緩衝層810中的n型佈植區域。佈植的摻雜濃度可以被選擇以約等於用於形成n阱232的摻雜濃度。然後圖案化的光阻層814被移除以形成中間HEMT結構816。
如圖10所示,一旦圖案化的光阻層814已被移除,中間HEMT結構816被返回到反應器,並執行退火以擴散和激活被佈植的摻雜物,從而在基板210中形成n阱820,並且在位於和觸及n阱820的第一緩衝層810中形成n型區域822。
(n阱820和n型區域822可以交替地使用分離的遮罩來形成。例如,在第一緩衝層810使用如圖3所示的圖案化的光阻層220而已經形成時,n阱可被形成,使得如圖9說明的圖案化的光阻層814不僅被用於形成n型區域822)。
隨著退火,第二緩衝層824是以傳統的方式藉由磊晶成長第二緩衝層824在第一緩衝層810的頂部表面上。第一緩衝層810的厚度和第二緩衝層824的厚度約等於緩衝層242的厚度。
一旦第二緩衝層824已經形成,通道層826以傳統的方式被磊晶成長在第二緩衝層824上,並且阻隔層828以傳統的方式被磊晶成長在通道層826上。第二緩衝層824、通道層826和阻隔層828都可以一個或多個連續的三族氮化物層來實施,其中三族包括一個或多個In、Ga和Al。
例如,第二緩衝層824可以AlGaN和GaN的連續層來形成,通道層826可從AlGaN而形成,並且阻隔層828可從AlGaN而形成。第一緩衝層810、第二緩衝層824、通道層826和阻隔層828形成了疊層區域830。
如圖11所示,隨著阻隔層828的傳統的形成,方法以傳統的方式藉由形成金屬閘極區域840、金屬源極區域842和金屬汲極區域844來完成了三族氮化物HEMT 800的形成,除了對準標記216是用來直接定位在n阱820和n型區域822中的金屬汲極區域844。
金屬閘極區域840係形成以達到蕭特基接觸,而金屬源極區域842和金屬汲極區域844係與通道層826形成以達到歐姆接觸。另外,由圖11中虛線所示,金屬閘極區域840可藉由絕緣層ISO與阻隔層828隔離。
此外,該方法藉由移除位在對準標記216和非裝置區域上的阻隔層828和通道層826來隔離相鄰裝置。當阻隔層828和通道層826是自對準標記216和非裝置區域上移除,這個移除形成了開口846,此處的開口846的底部暴露了部分緩衝層824,並且開口846的側面暴露了部分通道層826和阻隔層828。
另外,如圖12所示,該方法可以藉由佈植如氮的隔離的物種到位在對準標記216和非裝置區域上的阻隔層828和通道層826的區域而隔離相鄰的裝置。(佈植也驅動了隔離物種部分的方法到緩衝層824。)當阻隔層828和通道層826係佈植,該佈植形成了位於緩衝層824上的佈植隔離區域848,並且觸及和橫向位於通道層826和阻隔層828的區域之間。
因此,本發明的第一交替實施例的優勢之一是直接形成n型區域822在n阱820上的第一緩衝層810以最小化任何漏電流,其可呈現在基板210和緩衝層之間的介面處。否則三族氮化物HEMT 800與三族氮化物HEMT 200操作相同。
圖13-16是說明根據本發明的第二替代實施例來形成三族氮化物HEMT 1300的方法的例子的一系列橫截面視圖。形成三族氮化物HEMT 1300的方法是與透過圖案化光阻層814的移除來形成三族氮化物HEMT 800的方法相同,因此,採用相同的參考數字來指示兩種方法中常見的結構。
如圖13所示,隨著圖案化光阻層814的移除,圖案化 光阻層1310係以傳統的方式而形成在第一緩衝層810上。在圖案化光阻層1310已經被形成之後,如Mg的p型摻雜物透過在圖案化光阻層1310中的開口而被佈植到第一緩衝層810,以形成經佈植的光阻層在第一緩衝層810中。
用來形成佈植區域的摻雜濃度可被選擇成約等於用於形成p型基板210的摻雜濃度。然後圖案化的光阻層1310被移除以形成中間HEMT結構1314。(在圖案化的光阻層814係形成之前,圖案化的光阻層1310可以有選擇地形成。)
如圖14所示,在圖案化的光阻層1310已被移除後,中間HEMT結構1314返回到反應器,並執行退火以擴散和激活經佈植的摻雜,從而在基板210中形成n阱820、在位在並觸及n阱820的第一緩衝層810中形成n型區域822,以及在第一緩衝層810中形成p型區域1316。隨著擴散,如圖14所示,p型區域1316觸及n型區域822,從而在第一緩衝層810中形成pn接面。
如圖15所示,在退火已經完成後,該方法繼續如第一替代的實施例所描述地形成三族氮化物HEMT 1300,即,藉由形成第二緩衝層824、通道層826和阻隔層828以及金屬閘極區域840、金屬源極區域842和金屬汲極區域844。
因此,本發明的第二替代實施例的優點之一是以p型區域1316在第一緩衝層810中形成pn接面,並且n型區域822進一步最小化可以存在於基板210和緩衝層之間的介面的任何漏電流。
另外,如圖16所示,圖案化的光阻層1310可被定位, 使得在退火後,經擴散的p型摻雜沒有延伸以觸及形成n型區域822的經擴散的n型摻雜,從而形成在p型區域1316和n型區域822的溝槽1320。否則,三族氮化物HEMT 1300的兩個變化操作與三族氮化物HEMT 800相同。
應該了解,上述說明是本發明的例子,並且此處所描述的發明的各種替代方案可以實踐發明而使用。例如,三族氮化物HEMT是作為耗盡模式裝置而傳統地形成,但也可作為增強模式裝置而形成。
本發明同樣適用於增強模式裝置,同樣地這些裝置的基板和緩衝層結構是相同的。因此,它意圖就隨後的申請專利範圍來定義本發明的範圍,並且從而涵蓋在這些申請專利範圍和等價物的範疇內的結構和方法。
100...三族氮化物HEMT
110...基板
112...疊層區域
114...阻隔層
116...通道層
118...緩衝層
200...三族氮化物HEMT
210...基板
212...圖案化光阻層
214...中間HEMT結構
216...對準標記
220...圖案化光阻層
230...中間HEMT結構
232...n阱
240...疊層區域
242...緩衝層
244...通道層
246...阻隔層
250...金屬閘極區域
252...金屬源極區域
254...金屬汲極區域
256...開口
258...佈植隔離區域
260...耗盡區域
800...三族氮化物HEMT
810...第一緩衝層
812...中間HEMT結構
814...圖案化光阻層
816...中間HEMT結構
820...n阱
822...n型區域
824...第二緩衝層
826...通道層
828...阻隔層
830...疊層區域
840...金屬閘極區域
842...金屬源極區域
844...金屬汲極區域
846...開口
848...佈植隔離區域
1300...三族氮化物HEMT
1310...圖案化光阻層
1314...中間HEMT結構
1316...p型區域
1320...溝槽
圖1是說明常規三族氮化物HEMT 100的橫截面視圖。
圖2-6是說明按照本發明來形成三族氮化物HEMT 200的方法的例子的一系列橫截面視圖。
圖7A及7B說明按照本發明分別操作單一三族氮化物HEMT 200和一對肩並肩的三族氮化物HEMT 200的橫截面視圖。
圖8-12是說明根據本發明的第一替代實施例來形成三族氮化物HEMT 800的方法的例子的一系列橫截面視圖。
圖13-16是說明根據本發明的第二替代實施例來形成三族氮化物HEMT 1300的方法的例子的一系列橫截面視圖。
200...三族氮化物HEMT
210...基板
216...對準標記
232...n阱
240...疊層區域
242...緩衝層
244...通道層
246...阻隔層
250...金屬閘極區域
252...金屬源極區域
254...金屬汲極區域
256...開口

Claims (20)

  1. 一種形成電晶體的方法,其包括:形成第一傳導型的基板,該基板具有頂部表面;形成在該基板上的第二傳導型的阱,該阱具有頂部表面;形成緩衝層以觸及該基板的頂部表面和該阱的頂部表面,該緩衝層具有頂部表面;形成通道層以觸及該緩衝層的頂部表面,該通道層包括三族氮化物並且具有頂部表面;形成阻隔層以觸及該通道層的頂部表面,該阻隔層包括三族氮化物;以及形成分離的金屬源極和汲極區域,其連接該通道層,該金屬汲極區域直接位在該阱上方。
  2. 根據申請專利範圍第1項的方法,其中該金屬汲極區域是與該阱分離。
  3. 根據申請專利範圍第1項的方法,進一步包括移除該阻隔層和該通道層的一部分以形成開口,該開口的底部暴露該緩衝層的一部分,該開口的側壁暴露該通道層和該阻隔層的部分。
  4. 根據申請專利範圍第1項的方法,進一步包括:形成對準標記開口在該基板中。
  5. 根據申請專利範圍第1項的方法,進一步包括形成金屬閘極以觸及該阻隔層,或藉由絕緣層隔開該阻隔層。
  6. 根據申請專利範圍第1項的方法,其中形成該緩衝層 的方法包括:形成第一緩衝層以觸及該基板的頂部表面和該阱的頂部表面,該第一緩衝層具有頂部表面;在該第一緩衝層中形成該第二傳導型的區域;以及形成第二緩衝層以觸及該第一緩衝層的頂部表面,該通道層觸及該第二緩衝層的頂部表面。
  7. 根據申請專利範圍第6項的方法,其中該第一緩衝層比該第二緩衝層更薄。
  8. 根據申請專利範圍第6項的方法,其中在該第一緩衝層中的第二傳導型的區域直接位在該阱上方並且觸及該阱。
  9. 根據申請專利範圍第6項的方法,進一步包括形成第一傳導型的區域在該第一緩衝層中。
  10. 根據申請專利範圍第9項的方法,其中在該第一緩衝層中的第一傳導型的區域觸及在該第一緩衝層中的第二傳導型的區域。
  11. 一種電晶體,包括:第一傳導型的基板,該基板具有頂部表面;位於該基板中的第二傳導型的阱,該阱具有頂部表面;緩衝層,其觸及該基板的頂部表面和該阱的頂部表面,該緩衝層具有頂部表面;通道層,其觸及該緩衝層的頂部表面,該通道層包括三族氮化物並且具有頂部表面;阻隔層,其觸及該通道層的頂部表面,該阻隔層包括 三族氮化物;以及分離的金屬源極和汲極區域,其連接該通道層,該金屬汲極區域直接位於該阱上方。
  12. 根據申請專利範圍第11項的電晶體,其中該金屬汲極區域是與該阱分離。
  13. 根據申請專利範圍第11項的電晶體,進一步包括佈植隔離區,其觸及該緩衝層,並且橫向位在該通道層和該阻隔層的區域之間。
  14. 根據申請專利範圍第11項的電晶體,進一步包括位於該基板中的對準標記開口。
  15. 根據申請專利範圍第11項的電晶體,進一步包括金屬閘極,其觸及該阻隔層,或藉由絕緣層隔開該阻隔層。
  16. 根據申請專利範圍第11項的電晶體,其中該緩衝層包括:第一緩衝層,其觸及該基板的頂部表面和該阱的頂部表面;該第二傳導型的區域,其位於該第一緩衝層中;第二緩衝層,其觸及該第一緩衝層,該通道層觸及該第二緩衝層的頂部表面。
  17. 根據申請專利範圍第16項的電晶體,其中該第一緩衝層比該第二緩衝層更薄。
  18. 根據申請專利範圍第16項的電晶體,其中位於該第一緩衝層中的第二傳導型的區域直接位於該阱上方並且觸及該阱。
  19. 根據申請專利範圍第16項的電晶體,進一步包括位於該第一緩衝層中的第一傳導型的區域。
  20. 根據申請專利範圍第19項的電晶體,其中位於該第一緩衝層中的第一傳導型的區域觸及位於該第一緩衝層中的第二傳導型的區域。
TW100136918A 2010-10-20 2011-10-12 具有增加的緩衝崩潰電壓之三族氮化物hemt TWI540648B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/908,458 US8502273B2 (en) 2010-10-20 2010-10-20 Group III-nitride HEMT having a well region formed on the surface of substrate and contacted the buffer layer to increase breakdown voltage and the method for forming the same

Publications (2)

Publication Number Publication Date
TW201222677A TW201222677A (en) 2012-06-01
TWI540648B true TWI540648B (zh) 2016-07-01

Family

ID=45972253

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100136918A TWI540648B (zh) 2010-10-20 2011-10-12 具有增加的緩衝崩潰電壓之三族氮化物hemt

Country Status (5)

Country Link
US (1) US8502273B2 (zh)
JP (1) JP5885750B2 (zh)
CN (1) CN103201840B (zh)
TW (1) TWI540648B (zh)
WO (1) WO2012054122A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120126334A1 (en) * 2010-11-24 2012-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltage improvement with a floating substrate
JP5879805B2 (ja) * 2011-08-09 2016-03-08 富士通株式会社 スイッチング素子及びこれを用いた電源装置
DE102012207501B4 (de) * 2012-05-07 2017-03-02 Forschungsverbund Berlin E.V. Halbleiterschichtenstruktur
US9076763B2 (en) * 2012-08-13 2015-07-07 Infineon Technologies Austria Ag High breakdown voltage III-nitride device
JP6017248B2 (ja) 2012-09-28 2016-10-26 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
CN103117303B (zh) * 2013-02-07 2016-08-17 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
EP3708699A1 (en) * 2013-02-15 2020-09-16 AZUR SPACE Solar Power GmbH P-d0ping of group-i i i-nitride buffer later structure on a heterosubstrate
CN104347695A (zh) * 2013-07-31 2015-02-11 浙江大学苏州工业技术研究院 一种提高器件纵向耐压能力的半导体装置
CN103531615A (zh) * 2013-10-15 2014-01-22 苏州晶湛半导体有限公司 氮化物功率晶体管及其制造方法
KR102127441B1 (ko) 2013-12-02 2020-06-26 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
CN103887325A (zh) * 2013-12-18 2014-06-25 杭州恩能科技有限公司 一种提高器件耐压能力的半导体装置及其制备方法
JP2017055008A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
US10312378B2 (en) * 2017-01-30 2019-06-04 QROMIS, Inc. Lateral gallium nitride JFET with controlled doping profile
US11139290B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage cascode HEMT device
US11251294B2 (en) * 2020-03-24 2022-02-15 Infineon Technologies Austria Ag High voltage blocking III-V semiconductor device
CN117897818A (zh) * 2022-07-15 2024-04-16 英诺赛科(珠海)科技有限公司 半导体器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3029366A (en) 1959-04-22 1962-04-10 Sprague Electric Co Multiple semiconductor assembly
US3859127A (en) 1972-01-24 1975-01-07 Motorola Inc Method and material for passivating the junctions of mesa type semiconductor devices
US4980315A (en) 1988-07-18 1990-12-25 General Instrument Corporation Method of making a passivated P-N junction in mesa semiconductor structure
US6120909A (en) 1998-08-19 2000-09-19 International Business Machines Corporation Monolithic silicon-based nitride display device
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP2006196869A (ja) * 2004-12-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7800097B2 (en) * 2004-12-13 2010-09-21 Panasonic Corporation Semiconductor device including independent active layers and method for fabricating the same
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
US20070018198A1 (en) 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US7566918B2 (en) 2006-02-23 2009-07-28 Cree, Inc. Nitride based transistors for millimeter wave operation
US20080001173A1 (en) * 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
JP2010010262A (ja) * 2008-06-25 2010-01-14 Panasonic Electric Works Co Ltd 半導体装置
JPWO2010001607A1 (ja) * 2008-07-03 2011-12-15 パナソニック株式会社 窒化物半導体装置
JP2010206048A (ja) * 2009-03-05 2010-09-16 Panasonic Corp 電界効果トランジスタ装置
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
WO2011024367A1 (ja) * 2009-08-27 2011-03-03 パナソニック株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
CN103201840B (zh) 2016-11-02
WO2012054122A1 (en) 2012-04-26
CN103201840A (zh) 2013-07-10
US20120098035A1 (en) 2012-04-26
JP5885750B2 (ja) 2016-03-15
US8502273B2 (en) 2013-08-06
JP2013544021A (ja) 2013-12-09
TW201222677A (en) 2012-06-01

Similar Documents

Publication Publication Date Title
TWI540648B (zh) 具有增加的緩衝崩潰電壓之三族氮化物hemt
US10312131B2 (en) Semiconductor devices with back surface isolation
KR101562879B1 (ko) 반도체 장치
EP1946378B1 (en) Method of manufacturing a semiconductor device
KR101418615B1 (ko) 반절연 에피텍시 상의 실리콘 탄화물 및 관련 와이드 밴드갭 트랜지스터들
US9087704B2 (en) Semiconductor devices and methods of manufacturing the semiconductor device
US20140374766A1 (en) Bi-directional gallium nitride switch with self-managed substrate bias
US20130240951A1 (en) Gallium nitride superjunction devices
TWI518898B (zh) 具有浮接基板區域和接地基板區域之三族氮化物hemt
KR20120032531A (ko) 이온주입 없이 vjfet와 bjt를 제조하는 방법 및 그 장치
US20100244044A1 (en) GaN-BASED FIELD EFFECT TRANSISTOR
US20150357481A1 (en) Junction field effect transistor
CN104377198A (zh) 具有第一和第二开关器件的集成电路、半桥电路及其制造方法
KR102071019B1 (ko) 노멀리 오프 타입 트랜지스터 및 그 제조방법
US9960159B2 (en) Monolithic bi-directional current conducting device and method of making the same
US11923448B2 (en) High voltage blocking III-V semiconductor device
TWI732813B (zh) 半導體裝置,電子部件,電子設備及用於製造半導體裝置之方法
KR101018239B1 (ko) 질화물계 이종접합 전계효과 트랜지스터
KR102363128B1 (ko) 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
WO2024000431A1 (zh) 一种半导体器件及其制造方法
CN213660413U (zh) 氮化镓高电子迁移率晶体管
JP5947233B2 (ja) 電界効果トランジスタ
US10446677B2 (en) Semiconductor structures and method for fabricating the same
KR101480068B1 (ko) 질화물 반도체 소자 및 그 제조방법