JPWO2010001607A1 - 窒化物半導体装置 - Google Patents

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Abstract

耐圧の高いシリコン基板上ＧａＮ系トランジスタを提供する。窒化物半導体装置（１０）であって、シリコン基板（１０１）と、シリコン基板（１０１）上に積層された膜厚１００ｎｍ以上のＳｉＯ2層（１０２）と、ＳｉＯ2層（１０２）の上に積層されたシリコン層（１０３）と、シリコン層（１０３）の上に積層されたバッファ層（１０４）と、バッファ層（１０４）の上に積層されたＧａＮ層（１０５）と、ＧａＮ層（１０５）の上に積層されたＡｌＧａＮ層（１０６）と、ＡｌＧａＮ層（１０６）の上に形成されたソース電極（１０７）、ドレイン電極（１０８）及びゲート電極（１０９）とを備え、シリコン層（１０３）、バッファ層（１０４）、ＧａＮ層（１０５）及びＡｌＧａＮ層（１０６）の端部側壁は、高抵抗化領域（１１０）と接している。

Description

本発明は、窒化物半導体装置に関し、特に、ＧａＮなどの窒化物半導体を用いたパワーデバイスの耐圧特性改善に関する。
近年のパワーデバイス市場は着実に伸張しており、２００６年には２兆円に近い市場規模にまで拡大するに至っている。この市場における主要デバイスは、シリコンを用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）とＭＯＳＦＥＴ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。これらのデバイスの性能は日々改善され、シリコンの材料限界が引き出される領域にまで達している。そのため、シリコンの物性限界を越える特性を有する新しいパワー半導体材料を用いたデバイスの出現に期待がかかっている。その中で、ＧａＮは、パワーデバイス用材料としての極めて高いポテンシャルをもつため、次世代のパワーデバイス用材料として、急速に開発が進められる状況にある。ＧａＮ系の材料は、シリコンと比較して絶縁破壊電界が高いという特徴の他に、ＡｌＧａＮ層とＧａＮ層でヘテロ接合を形成したときに、その界面に１０13（ｃｍ-2）オーダーの高いシートキャリア濃度の二次元電子ガスを誘起できるため、パワー用途の電界効果型トランジスタを実現するための材料として極めて有望である。
従来、ＧａＮ系材料は、サファイア基板やＳｉＣ基板上にヘテロエピタキシャル成長されてきたが、近年、シリコン基板上に成長する技術が開発されるようになった。その結果、シリコン基板上のＧａＮ系トランジスタの研究開発が盛んにおこなわれるようになった。
以下、特許文献１に開示されている従来のシリコン基板上の窒化物半導体材料を用いたＦＥＴについて、図１２を用いて説明する。図１２は、シリコン基板上に作製した従来のＧａＮ系トランジスタの断面図である。同図に記載されているＧａＮ系トランジスタ５００は、シリコン基板５０１と、遷移層５０２と、ＧａＮ系材料層５０３と、ソース電極５０４と、ゲート電極５０５と、ドレイン電極５０６と、パッシベーション膜５０７とを備える。遷移層５０２は、シリコン基板５０１とＧａＮ系材料層５０３との熱膨張係数の差が原因として発生するクラックや反りを低減する機能を有する。ＧａＮ系トランジスタ５００は、ＧａＮ系材料層５０３を、例えば、ＡｌＧａＮ／ＧａＮのヘテロ接合とすることにより、電界効果型トランジスタとして機能することができる。
また、特許文献１には、シリコン基板５０１として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ ｓａｐｐｈｉｒｅ）、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などが使用可能であることが開示されている。
米国特許第７０７１４９８号明細書
しかしながら、前述した従来のシリコン基板上のＧａＮ系トランジスタにおいては、トランジスタの耐圧が低いという問題がある。
従来のＧａＮ系トランジスタは、ソース電極に対して、ゲート電圧をトランジスタがＯＦＦする電圧、例えば−５Ｖとし、ドレイン電圧を徐々に印加していった場合、ドレイン電圧が十分に高くなる前にデバイスが破壊する。このような状況や原因に関しては、十分に検討されてこなかったのが現状である。
我々は、従来のシリコン基板上ＧａＮ系トランジスタの耐圧が低い原因を明らかにするために、鋭意検討を繰り返した。図１３Ａは、シリコン基板上ＧａＮ系トランジスタの回路構成図である。具体的には、図１３Ａに記載された回路を用いて、ドレイン、ゲート、ソース及び基板に流入する各電流を測定し、デバイスの破壊に至るまでの各端子の当該電流の挙動を観測した。図１３Ｂは、シリコン基板上ＧａＮ系トランジスタについての、ドレイン電圧に対する各電流の測定結果を表すグラフである。同図から、ドレイン電圧の増加に伴い、ドレイン電流のほとんどが、基板電流としてシリコン基板に流入していることがわかる。この流入した基板電流が破壊の原因になるという事実を、我々は実験的に明らかにすることができた。
また、我々は、サファイア基板上に同様の構造をもつＧａＮ系トランジスタを作製し、そのデバイスの耐圧が、シリコン基板上のものと比較して、極めて高いという結果に着目した。この事実より、シリコン基板上のＧａＮ系デバイスは耐圧が低いということを課題として認識するに至った。
そこで我々は、シリコン基板として、ＳＯＩ構造あるいはＰＮ接合を有するものを適用することを検討した。しかし、単にＳＯＩ構造などを適用するだけでは、耐圧を向上させることが難しいことを実験的に確認した。ＳＯＩ構造などを適用し、さらに耐圧の高いデバイスを実現するためには、さらなるデバイス構造の改善が必要である。
本発明は上記の課題に鑑みてなされたものであり、耐圧の高いシリコン基板上の窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、シリコン基板と、前記シリコン基板の上に積層され、前記シリコン基板へ流れる電流を抑制する電流抑制層と、前記電流抑制層の上に積層されたバッファ層と、前記バッファ層の上に積層された第一の窒化物半導体層と、前記第一の窒化物半導体層の上に積層され、前記第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、前記第二の窒化物半導体層の上に形成された電極とを備え、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接していることを特徴とする。
本態様によれば、電極とシリコン基板との間に電流抑制層が形成されているので、電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、耐圧が向上する。その結果、デバイスの破壊を防ぐことが可能となる。さらに、少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が、それぞれ、高抵抗化処理された領域と接しているので、当該側壁を介して電極からシリコン基板に流れ込むリーク電流を効果的に抑制することが可能となる。
また、前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がイオン注入された領域であってもよい。
バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層が形成された時点において、少なくとも当該バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の外周部にイオン注入することにより、少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が高抵抗化処理された領域と接する構成となる。本態様によれば、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することが可能となる。
また、前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がエッチング除去された領域であってもよい。
バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層が形成された時点において、少なくとも当該バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の外周部をエッチングにより除去することにより、電極からシリコン基板へ流れ込む少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が高抵抗化処理された除去領域と接する構成となる。本態様においても、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、基板電流を確実に抑制することが可能となる。
また、前記窒化物半導体装置は、さらに、前記電流抑制層と前記バッファ層との間に形成され、端部側壁が前記高抵抗化処理された領域と接しているシリコン層を備え、前記電流抑制層は、膜厚１００ｎｍ以上のＳｉＯ2層であってもよい。
本態様によれば、非常に高い絶縁破壊電界を有するＳｉＯ2が、電極からシリコン基板に流れ込む基板電流を効果的に抑制することが可能となる。
また、前記ＳｉＯ2層の膜厚は、３μｍ以下であることが好ましい。
本態様によれば、デバイスの熱抵抗を増加させることなく、耐圧を高めることが可能となる。
また、前記シリコン層の抵抗率は、１ｋΩcm以上であることが好ましい。
本態様によれば、ＳｉＯ2上のシリコン層が絶縁体として機能するため、デバイスの縦方向の電圧は、第一の窒化物半導体層とバッファ層に加えて、ＳｉＯ2を含めた全層で分圧されるため、さらなる高耐圧化が可能となる。
また、前記シリコン層の面方位は、（１１１）面からの傾きが５°以内であることが好ましい。
本態様によれば、シリコン層の上に成長させるバッファ層、第一の窒化物半導体層、第二の窒化物半導体層の結晶性が極めて良好なものとなる。その結果、電極からシリコン基板に流れるリークの原因となる結晶欠陥を低減することが可能となり、そのことがデバイスの耐圧向上に有効に働く。
また、前記シリコン層の膜厚は、５μｍ以下であることが好ましい。
本態様によれば、シリコン層は、完全に空乏化しトランジスタ機能をＯＮ／ＯＦＦさせた際に、絶縁体層に接するシリコン層に過渡的な電流が流れる現象を抑制することができる。よって、トランジスタのＯＮ/ＯＦＦによる発熱を抑制することが可能となる。
また、前記バッファ層は、多結晶ＡｌＮ層と、当該多結晶ＡｌＮ層の上に形成された単結晶ＡｌＮ層とを含むことが好ましい。
本態様によれば、単結晶ＡｌＮ層とシリコン層との界面に形成される分極電荷に起因する電子蓄積層を除去することができるため、耐圧はより一層向上する。
また、前記高抵抗層は、膜厚１００ｎｍ以上のサファイア層であってもよい。
本態様によれば、シリコン基板上のサファイア層が極めて高抵抗な絶縁体であるため、デバイスの縦方向の電圧は、第一の窒化物半導体層とバッファ層に加えて、サファイア層を含めた全層で分圧されるため、高耐圧化が可能となる。
また、前記高抵抗層は、膜厚１００ｎｍ以上のＳｉＣ層であってもよい。
本態様によれば、シリコン基板上のＳｉＣ層の抵抗が高いことに加えて、第一の窒化物半導体層との格子定数がサファイアと比較して近いために、第一および第二の窒化物半導体層の結晶性が高くなるために、高耐圧化が可能となる。
また、前記電流抑制層は、端部側壁が前記高抵抗化処理された領域と接しているｎ型シリコン層であり、前記シリコン基板は、ｐ型シリコン基板であってもよい。
本態様によれば、シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成されるので、高い耐圧を実現することが可能となる。
また、前記ｎ型シリコン層の膜厚は、５μｍ以上であることが好ましい。
これにより、ｐｎ接合の十分な逆方向耐圧を実現することが可能となる。
また、前記ｎ型シリコン層のキャリア濃度は、５×１０15ｃｍ-3以下であることが好ましい。
これにより、ｐｎ接合の十分な逆方向耐圧を実現することが可能となる。
また、前記バッファ層は、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造を繰り返した周期構造を含むことが好ましい。
これにより、電極とシリコン基板との間に多数のヘテロバリアが形成されるために、高い耐圧を実現することが可能となる。
本発明の半導体装置によれば、電極とシリコン基板との間のリーク電流を抑制できると同時に、耐圧を向上させることができる。その結果、電極／基板間の破壊が抑制され、耐圧の高いトランジスタを実現することが可能となる。
図１は、本発明の実施の形態１に係る窒化物半導体装置の構造断面図である。 図２は、本発明の実施の形態１に係る第１の変形例を示す窒化物半導体装置の構造断面図である。 図３Ａは、デバイス端部未処理の場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。 図３Ｂは、デバイス端部を高抵抗化処理した場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。 図４は、本発明の実施の形態１に係る窒化物半導体装置の耐圧及び熱抵抗の、ＳｉＯ2層膜厚依存性を表すグラフである。 図５は、本発明の実施の形態１に係る窒化物半導体装置の有するシリコン層の配向方位とＧａＮ層の結晶性との関係を表すグラフである。 図６Ａは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の上面図及び構造断面図である。 図６Ｂは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の斜視図である。 図７は、本発明の実施の形態１に係る第３の変形例を示す窒化物半導体装置の構造断面図である。 図８は、本発明の実施の形態１に係る第４の変形例を示す窒化物半導体装置の構造断面図である。 図９は、本発明の実施の形態２に係る窒化物半導体装置の構造断面図である。 図１０は、本発明の実施の形態２に係る窒化物半導体装置の耐圧の、ｎ型シリコン層膜厚依存性を表すグラフである。 図１１は、本発明の実施の形態２に係る窒化物半導体装置の有するｎ型シリコン層のキャリア濃度と耐圧との関係を表すグラフである。 図１２は、シリコン基板上に作製した従来のＧａＮ系トランジスタの断面図である。 図１３Ａは、シリコン基板上ＧａＮ系トランジスタの回路構成図である。 図１３Ｂは、シリコン基板上ＧａＮ系トランジスタについての、ドレイン電圧に対する各電流の測定結果を表すグラフである。
(実施の形態１)
本実施の形態における窒化物半導体装置は、シリコン基板上に、絶縁膜と、シリコン層と、バッファ層と、第一の窒化物半導体層と、当該第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、電極とがこの順で積層されている。さらに、シリコン層、バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接している。これにより、電極とシリコン基板との間が絶縁膜により絶縁され、また、結晶欠陥によるリーク電流、さらにデバイス端面を介したリーク電流が抑制されるので、電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
以下、本発明の実施の形態１について図面を参照して詳細に説明する。
図１は、本発明の実施の形態１に係る窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１０は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９と、高抵抗化領域１１０とを備える。
ＳｉＯ2層１０２は、上部電極からシリコン基板へ流れる電流を抑制する電流抑制層であり、シリコン基板１０１の上に積層され、膜厚が１００ｎｍ以上である。ＳｉＯ2層１０２は、窒化物半導体装置１０のトランジスタとしての耐圧を確保する機能を有する。
なお、上記耐圧を確保するために、シリコン基板１０１とドレイン電極１０８との耐圧は、１００Ｖ以上であることが好ましい。
シリコン層１０３はＳｉからなり、ＳｉＯ2層１０２の上に積層され、比抵抗が１００Ωｃｍで、面方位が(１１１)である。シリコン層１０３の配向性は、その上に積層されるバッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の結晶性に影響を与える。よって、シリコン層１０３の面方位は、（１１１）からの傾きが５°以内であることが好ましい。
バッファ層１０４は、第１のバッファ層であり、シリコン層１０３の上に積層され、下層であるシリコン層１０３と上層の窒化物半導体層であるＧａＮ層１０５及びＡｌＧａＮ層１０６との熱膨張係数の差を緩和する機能を有する。材料としては、例えば、ＡｌＮ、あるいは、ＡｌＮとＡｌＧａＮとＧａＮとを組み合わせた積層膜が適用できる。
ＧａＮ層１０５は、第一の窒化物半導体層であり、バッファ層１０４の上に積層され、バンドギャップの大きい半導体であるＧａＮで構成されている。
ＡｌＧａＮ層１０６は、第二の窒化物半導体層であり、ＧａＮ層１０５の上に積層され、下層のＧａＮ層１０５よりさらにバンドギャップの大きい半導体ＡｌＧａＮで構成されている。また、ＡｌＧａＮ層１０６の化学量論組成比は、例えば、Ａｌ0.2Ｇａ0.8Ｎである。
ＧａＮ層１０５は、ＡｌＧａＮ層１０６との界面に、１０13（ｃｍ-2）オーダーの高いシートキャリア濃度の二次元電子ガスを誘起させ、チャネル層としての機能を有する。また、ＡｌＧａＮ層１０６は、上記界面に電子を供給する電子供給層としての機能を有する。
ソース電極１０７、ドレイン電極１０８及びゲート電極１０９は、ＡｌＧａＮ層１０６の上に形成され、電極としての機能を有する。ソース電極１０７及びドレイン電極１０８は、Ｔｉ／Ａｌ系の材料で構成され、ゲート電極１０９は、Ｎｉ／ＡｕやＰｄ／Ｐｔ／Ａｕで構成されている。
さらに、デバイスの端面には、ボロンなどのイオン注入で形成された高抵抗化領域１１０を備えており、デバイス端面のリーク電流を抑制している。
高抵抗化領域１１０は、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁と接している。高抵抗化領域１１０の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
また、高抵抗化領域１１０は、図２に記載された構造断面図のように、材料のエッチングにより形成することも可能である。
図２は、本発明の実施の形態１に係る第１の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１１は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９とを備える。図２に記載された窒化物半導体装置１１は、図１に記載された窒化物半導体装置１０と比較して、高抵抗化領域１１０が、除去領域１１１となっている点のみが異なる。以下、図１に記載された窒化物半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
除去領域１１１は、シリコン基板１０１上に、ＳｉＯ2層１０２、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６がこの順で形成された後、エッチングにより、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６の外周部がエッチング除去された領域である。ここで、ＳｉＯ2層１０２を、エッチングストップ層として機能させても良い。
つまり、除去領域１１１は、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁と接している。除去領域１１１の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を確実に抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
図２のようにして形成した端面リーク抑制の効果を図３Ａ及び図３Ｂに比較して示す。
図３Ａは、デバイス端部未処理の場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。また、図３Ｂは、デバイス端部を高抵抗化処理した場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。図３Ａのグラフに示すように、デバイス端面が高抵抗化処理されていない場合は、ＳｉＯ2層１０２の膜厚に関わらず、大きなリーク電流が流れ、高耐圧特性を実現することができない。一方、図３Ｂのグラフに示すように、デバイス端面が高抵抗化処理された構造においては、ＳｉＯ2層１０２の膜厚を増加させることにより、耐圧が増加していることがわかる。このように、デバイス端面の高抵抗化は極めて重要である。
上記構成により、本実施の形態に係る窒化物半導体装置１０及び１１は、ハイパワー用の電界効果型トランジスタとしての機能を有する。例えば、閾値電圧以上でゲート電極１０９に印加する電圧を正方向に増加させていくと、チャネル層であるＧａＮ層１０５を流れるドレイン電流が増加する。
上述した電界効果型トランジスタとしての窒化物半導体装置１０及び１１において、当該トランジスタがオフ状態である場合の動作を以下に説明する。このオフ状態では、ゲート電極１０９とソース電極１０７との間の電圧をトランジスタの閾値電圧以下、例えば−５Ｖに設定した状態で、ドレイン電極１０８には、正の電圧、例えば、２００Ｖが印加された状態となる。このとき、ドレイン電極１０８とソース電極１０７の間には、ほぼ２００Ｖが印加されることになるが、ドレイン電極１０８とゲート電極１０９との距離を大きく、例えば５μｍ程度とすれば、ゲート−ドレイン間での耐圧は確保され、破壊に至ることはない。
ここで、耐圧とは、トランジスタである窒化物半導体装置をゲート電圧の制御によりスイッチオフさせた場合の、素子が耐えうる電圧、つまり、素子が破壊される最大電圧のことである。
一方、ドレイン電極１０８とシリコン基板１０１との間には、大きな電界が印加されるようになる。従来のトランジスタでは、このドレイン−シリコン基板間で破壊されることを発明者らは見出した。これに対し、本発明の窒化物半導体装置１０によれば、ＳｉＯ2層１０２にその電界が印加されることになり、その結果、ドレイン電極１０８とシリコン基板１０１との間で破壊に至ることはなく、結果として高い耐圧をもつトランジスタが実現される。
なお、シリコン基板１０１の面方位は（１００）、（１１１）など、どのような面方位でもよい。
また、ＳｉＯ2層１０２が厚すぎると、トランジスタで発生した熱を有効にシリコン基板１０１に放熱することができなくなり、トランジスタの性能が悪化する。
図４は、本発明の実施の形態１に係る窒化物半導体装置の耐圧及び熱抵抗の、ＳｉＯ2層膜厚依存性を表すグラフである。同図に記載されたグラフは、ＳｉＯ2層１０２の膜厚が大きいほど、窒化物半導体装置１０及び１１の耐圧特性は向上することを示している。一方、ＳｉＯ2層１０２の膜厚が大きいほど、熱抵抗が上昇することを示唆しており、特に、ＳｉＯ2層１０２の膜厚が３μｍより大きな範囲では熱抵抗が顕著に上昇することがわかる。よって、窒化物半導体装置１０の用途によっては、ＳｉＯ2層１０２の厚さは３μｍ以下にする必要がある。
図５は、本発明の実施の形態１に係る窒化物半導体装置の有するシリコン層の配向方位とＧａＮ層の結晶性との関係を表すグラフである。同図に記載されたグラフにおいて、横軸はシリコン層１０３の面方位の、（１１１）面からの傾きであり、縦軸はＧａＮ層１０５のＸ線回折波形の半値幅である。同図に記載されたグラフは、５°より大きい面方位の傾斜により、ＧａＮ層１０５の結晶性が大きく悪化することを示唆している。
また、シリコン層１０３の膜厚は５μｍ以下が好ましい。これより大きい膜厚になると、シリコン層１０３が空乏化しないために、トランジスタ機能をＯＮ、ＯＦＦさせる時に、過渡電流がシリコン層１０３に流れ、その結果、デバイスが発熱するという問題が生じる。
また、バッファ層１０４は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造が望ましく、特に、ＡｌＮとＧａＮのヘテロ構造が周期的に多数積層された構造が好ましい。これにより、電子に対して多数のヘテロバリアが存在する構成となるので、ドレイン−シリコン基板間のキャリアの伝導が抑制され、ドレイン−シリコン基板間の耐圧をより一層高くすることができる。
なお、図１及び図２に記載された窒化物半導体装置１０及び１１は、ゲート電極１０９、ソース電極１０７及びドレイン電極１０８のユニット部で構成された半導体チップのみが示されているが、ユニット部が複数配置された半導体チップを構成要素として備えていても、図１及び図２に記載された窒化物半導体装置と同様の効果を奏する。
図６Ａは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の上面図及び構造断面図である。また、図６Ｂは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の斜視図である。図６Ａ及び図６Ｂに記載された窒化物半導体装置１２は、マルチフィンガ型トランジスタチップを構成している。窒化物半導体装置１２は、ゲート電極１０９、ソース電極１０７及びドレイン電極１０８からなるユニット部が並列配置され、その両側に各電極に電気的に接続された電極パッドが配置された半導体チップを構成している。なお、図６Ａに記載された構造断面図のように、シリコン基板１０１から、ＡｌＧａＮ層１０６までの積層構造は、図１及び図２に記載された窒化物半導体装置１０及び１１と同じ構造である。
上記構造を有する窒化物半導体装置１２において、上記ユニット部が並列配置された半導体チップの外周部には、除去領域１１１が配置されている。
除去領域１１１は、シリコン基板１０１上に、ＳｉＯ2層１０２、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６がこの順で形成された後、エッチングにより、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６の外周部がエッチング除去された領域である。ここで、ＳｉＯ2層１０２を、エッチングストップ層として機能させてもよい。
窒化物半導体装置１２においても、除去領域１１１の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を確実に抑制することが可能となり、耐圧が向上し窒化物半導体装置の破壊を防ぐことができる。
なお、窒化物半導体装置１２の外周部に配置された除去領域１１１のかわりに、同様の位置にイオン注入された高抵抗化領域１１０が形成されていても、窒化物半導体装置１２と同様の効果を奏する。
つまり、除去領域１１１及び高抵抗化領域１１０は、ゲート電極、ソース電極及びドレイン電極からなるユニット部ごとに、当該ユニット部の外周部に形成されている必要はなく、デバイスとしての機能を発揮する半導体チップごとに、当該半導体チップの外周部に形成されていることが好ましい。
なお、シリコン層１０３の比抵抗は抵抗率が１ｋΩcm以上が好ましい。これより小さい比抵抗になると、トランジスタ機能をＯＮ、ＯＦＦさせる時に、過渡電流がシリコン層１０３に流れ、その結果、デバイスが発熱するという問題が生じる。
図７は、本発明の実施の形態１に係る第３の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１３は、シリコン基板１０１と、ＳｉＯ2層１０２と、高抵抗シリコン層１１４と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９とを備える。図７に記載された窒化物半導体装置１３は、図２に記載された窒化物半導体装置１１と比較して、シリコン層が高抵抗となっている点のみが異なる。以下、図２に記載された窒化物半導体装置１１と同じ点は説明を省略し、異なる点のみ説明する。
高抵抗シリコン層１１４は、高抵抗化されたシリコン層であり、抵抗率は１ｋΩｃｍ以上である。このようにシリコン層を高抵抗化することにより、ＳｉＯ2層１０２が同じ膜厚であっても耐圧を飛躍的に増加させることができる。
その理由を以下に説明する。まず、ＳＯＩ基板を適用しない通常のシリコン基板上に形成した窒化物トランジスタを考える。この場合、基板裏面の電位を接地（基板接地）した場合、ドレイン電極と基板間に大きなドレイン電圧が印加される。一方、基板電位をフローティングにすることにより、裏面の電位がドレイン電圧とソース電位の中間的な電位となるため、ドレイン電極とドレイン電極直下の基板間に印加される電圧が低減するので、耐圧は基板接地の場合と比較して増加させることができる。ここでＳＯＩ基板を適用することで、基板接地の場合であっても通常のシリコン基板上デバイスの基板電位フローティング状態と同等の耐圧を実現することができる。ここで、さらにシリコン層を高抵抗化すると、ＳｉＯ2層１０２、高抵抗シリコン層１１４、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６すべてが絶縁体として機能するために、より一層耐圧を増加させることができる。
なお、窒化物半導体装置１２の外周部に配置された除去領域１１１のかわりに、同様の位置にイオン注入された高抵抗化領域１１０が形成されていても、窒化物半導体装置１２と同様の効果を奏する。
なお、本実施の形態に係る窒化物半導体装置１０、１１、１２及び１３において、ＳｉＯ2層１０２上のシリコン層１０３または高抵抗シリコン層１１４は、絶縁性の高いサファイアであってもよい。また、サファイアを有する本構成において、ＳｉＯ2層１０２がなくてもよい。これにより、シリコン基板１０１上のサファイア層が極めて高抵抗な絶縁体であるため、デバイスの縦方向の電圧は、ＧａＮ層１０５とバッファ層１０４に加えて、サファイア層を含めた全層で分圧されるため、高耐圧化が可能となる。
また、本実施の形態に係る窒化物半導体装置１０、１１、１２及び１３において、ＳｉＯ2層１０２上のシリコン層１０３または高抵抗シリコン層１１４は、ＳｉＣであってもよい。この場合、ＳｉＣの抵抗が高いことに加えて、ＳｉＣとバッファ層１０４との格子定数差が小さいために、窒化物層の欠陥密度を低減でき、その結果、さらに高耐圧化できる。
図８は、本発明の実施の形態１に係る第４の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１４は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９と、高抵抗化領域１１０と、多結晶ＡｌＮ層１１２と、単結晶ＡｌＮ層１１３とを備える。図８に記載された窒化物半導体装置１４は、図１に記載された窒化物半導体装置１０と比較して、シリコン層１０３とバッファ層１０４との間に、多結晶ＡｌＮ層１１２と、単結晶ＡｌＮ層１１３とが形成されている点のみが異なる。以下、図１に記載された窒化物半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
単結晶ＡｌＮ層１１３は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造であるバッファ層１０４、及びＧａＮ層１０５の結晶性を確保するため、第２のバッファ層の一部として形成される。
多結晶ＡｌＮ層１１２は、シリコン層１０３と単結晶ＡｌＮ層１１３との間に形成された、第２のバッファ層の一部である。多結晶ＡｌＮ層１１２が形成されない場合には、単結晶ＡｌＮ層１１３とシリコン層１０３との界面には、分極電荷が蓄積され、これが面方向のチャネルを形成してしまう。多結晶ＡｌＮ層１１２の存在により、単結晶ＡｌＮ層１１３とシリコン層１０３との界面に形成される分極電荷に起因する電子蓄積層を除去することができるため、耐圧はより一層向上する。
なお、窒化物半導体装置１４の外周部に配置された高抵抗化領域１１０のかわりに、同様の位置にエッチングによる除去領域１１１が配置されていても、窒化物半導体装置１４と同様の効果を奏する。
以上のように、本発明の実施の形態１による窒化物半導体装置によれば、電極とシリコン基板との間が絶縁膜により絶縁され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、電極の電位が高くなっても、電極からシリコン基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
なお、本実施の形態においては、三端子デバイスの電界効果型トランジスタを例としたが、これが二端子デバイスのショットキーバリアダイオードなどであっても同様の効果を奏する。
(実施の形態２)
本実施の形態における窒化物半導体装置は、ｐ型シリコン基板上に、ｎ型シリコン層と、バッファ層と、第一の窒化物半導体層と、当該第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、電極とがこの順で積層されている。さらに、ｎ型シリコン層、バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接している。これにより、ｐ型シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、高い耐圧を実現することが可能となる。
以下、本発明の実施の形態２について図面を参照して詳細に説明する。
図９は、本発明の実施の形態２に係る窒化物半導体装置の構造断面図である。同図における窒化物半導体装置２０は、ｐ型シリコン基板２０１と、ｎ型シリコン層２０２と、バッファ層２０３と、ＧａＮ層２０４と、ＡｌＧａＮ層２０５と、ソース電極２０６と、ドレイン電極２０７と、ゲート電極２０８と、高抵抗化領域２０９とを備える。
図９に記載された窒化物半導体装置２０は、図１に記載された窒化物半導体装置１０と比較して、シリコン基板がｐ型であること、ＳｉＯ2層１０２及びシリコン層１０３の代わりにｎ型シリコン層２０２が積層されている点が、構成として異なる。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明をする。
ｐ型シリコン基板２０１はｐ型のシリコン基板であり、上層であるｎ型シリコン層２０２とｐｎ接合を形成する。
ｎ型シリコン層２０２はｎ型のシリコン層であり、ｐ型シリコン基板２０１の上に積層され、下層であるｐ型シリコン基板２０１とｐｎ接合を形成する。また、形成されたｐｎ接合は、逆バイアスされた場合には空乏層を形成するので、高電界に対してもｐｎ接合を通過する電流を抑制する機能を有する。
なお、上記高電界に対する耐圧性を確保するために、ｐ型シリコン基板２０１とドレイン電極２０７との耐圧は、１００Ｖ以上であることが好ましい。
バッファ層２０３は、ｎ型シリコン層２０２の上に積層され、下層であるｎ型シリコン層２０２と上層の窒化物半導体層であるＧａＮ層２０４及びＡｌＧａＮ層２０５との熱膨張係数の差を緩和する機能を有する。
ＧａＮ層２０４及びＡｌＧａＮ層２０５は、それぞれ、実施の形態１におけるＧａＮ層１０５及びＡｌＧａＮ層１０６と同様の構成及び機能を有する。
ソース電極２０６、ドレイン電極２０７及びゲート電極２０８は、実施の形態１におけるソース電極１０７、ドレイン電極１０８及びゲート電極１０９と同様の構成及び機能を有する。
高抵抗化領域２０９は、ｐ型シリコン基板２０１からＡｌＧａＮ層２０５までの積層体の端部側壁に形成される。高抵抗化領域２０９の形成方法は、イオン注入が代表的であるが、その他の方法であってもよい。例えば、実施の形態１に係る窒化物半導体装置１１〜１３のように、高抵抗化領域２０９の代わりに、同様の位置にエッチングによる除去領域１１１が配置されていても、窒化物半導体装置２０と同様の効果を奏する。
高抵抗化領域２０９は、ドレイン電極２０７からｐ型シリコン基板２０１への上記積層体側壁を経由したリーク電流を効果的に低減する機能を有する。これにより、極めて高い耐圧を有するトランジスタを実現することができる。
上記構成により、窒化物半導体装置２０は、ハイパワー用の電界効果型トランジスタとしての機能を有する。
上述した電界効果型トランジスタとしての窒化物半導体装置２０において、トランジスタ機能がオフ状態である場合の動作を以下に説明する。このオフ状態では、ゲート電極２０８とソース電極２０６との間の電圧をトランジスタの閾値電圧以下、例えば−５Ｖに設定した状態で、ドレイン電極２０７には、正の電圧、例えば、２００Ｖが印加された状態となる。このとき、ドレイン電極２０７とソース電極２０６との間には、ほぼ２００Ｖが印加されることになるが、ドレイン電極２０７とゲート電極２０８との距離を大きく、例えば５μｍ程度とすれば、ゲート−ドレイン間での耐圧が確保され、破壊に至ることはない。
一方、ドレイン電極２０７とｐ型シリコン基板２０１との間には、大きな電界が印加されるようになる。従来のトランジスタでは、このドレイン−シリコン基板間で破壊される。これに対し、本発明の窒化物半導体装置２０によれば、ｐ型シリコン基板２０１とｎ型シリコン層２０２との間のｐｎ接合が逆方向バイアスされて形成された空乏層が、その電界を支えることができる。
なお、ｐ型シリコン基板２０１の面方位は（１００）、（１１１）など、どのような面方位でもよい。
また、ｎ型シリコン層２０２の膜厚は５μｍ以上が好ましい。これにより、トランジスタとしての耐圧が確保される。
図１０は、本発明の実施の形態２に係る窒化物半導体装置の耐圧の、ｎ型シリコン層膜厚依存性を表すグラフである。同図に記載されたグラフは、ｎ型シリコン層２０２の膜厚が５μｍ以上であることにより、耐圧が劇的に改善されることを示している。この膜厚範囲を選択することにより、ドレイン電極２０７とｐ型シリコン基板２０１との間での破壊に至ることはなく、高い耐圧をもつトランジスタが実現される。
また、ｎ型シリコン層２０２のキャリア濃度は、５×１０15ｃｍ-3以下であることが好ましい。これにより、窒化物半導体装置２０は十分な耐圧を確保することが可能となる。
図１１は、本発明の実施の形態２に係る窒化物半導体装置の有するｎ型シリコン層のキャリア濃度と耐圧との関係を表すグラフである。同図に記載されたグラフは、ｎ型シリコン層２０２のキャリア濃度が５×１０15ｃｍ-3以下であることで、窒化物半導体装置２０の耐圧が劇的に改善されることを示している。
また、バッファ層２０３は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造が望ましく、特に、ＡｌＮとＧａＮのヘテロ構造が周期的に多数積層された構造が好ましい。これにより、電子に対して多数のヘテロバリアが存在する構成となるので、ドレイン−シリコン基板間のキャリアの伝導が抑制され、ドレイン−シリコン基板間の耐圧をより一層高くすることができる。
なお、図９に記載された窒化物半導体装置２０は、ゲート電極２０８、ソース電極２０６及びドレイン電極２０７のユニット部で構成された半導体チップのみが示されているが、ユニット部が複数配置された半導体チップを構成要素として備えていても、図９に記載された窒化物半導体装置と同様の効果を奏する。例えば、図６Ａに記載されたようなマルチフィンガ型トランジスタチップの外周部に除去領域または高抵抗化領域が配置された窒化物半導体装置がこれに相当する。
以上のように、本発明の実施の形態２による窒化物半導体装置によれば、ｐ型シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、高い耐圧を実現することが可能となる。
なお、本実施の形態においては、三端子デバイスの電界効果型トランジスタを例としたが、これが二端子デバイスのショットキーバリアダイオードなどであっても同様の効果を奏する。
以上、本発明の窒化物半導体装置について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明は、高耐圧特性が要求されるシリコン基板上のＧａＮ系パワーデバイスとして有用であり、特に、それを内蔵するパワーアンプに用いるのに最適である。これにより、パワーデバイス用半導体材料として期待されている窒化物半導体デバイスのポテンシャルを十分に引き出すことが可能となるので、その工業的価値は極めて高い。
１０、１１、１２、１３、１４、２０ 窒化物半導体装置
１０１ シリコン基板
１０２ ＳｉＯ2層
１０３ シリコン層
１０４、２０３ バッファ層
１０５、２０４ ＧａＮ層
１０６、２０５ ＡｌＧａＮ層
１０７、２０６、５０４ ソース電極
１０８、２０７、５０６ ドレイン電極
１０９、２０８、５０５ ゲート電極
１１０、２０９ 高抵抗化領域
１１１ 除去領域
１１２ 多結晶ＡｌＮ層
１１３ 単結晶ＡｌＮ層
１１４ 高抵抗シリコン層
２０１ ｐ型シリコン基板
２０２ ｎ型シリコン層
５００ ＧａＮ系トランジスタ
５０１ シリコン基板
５０２ 遷移層
５０３ ＧａＮ系材料層
５０７ パッシベーション膜
本発明は、窒化物半導体装置に関し、特に、ＧａＮなどの窒化物半導体を用いたパワーデバイスの耐圧特性改善に関する。
近年のパワーデバイス市場は着実に伸張しており、２００６年には２兆円に近い市場規模にまで拡大するに至っている。この市場における主要デバイスは、シリコンを用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）とＭＯＳＦＥＴ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。これらのデバイスの性能は日々改善され、シリコンの材料限界が引き出される領域にまで達している。そのため、シリコンの物性限界を越える特性を有する新しいパワー半導体材料を用いたデバイスの出現に期待がかかっている。その中で、ＧａＮは、パワーデバイス用材料としての極めて高いポテンシャルをもつため、次世代のパワーデバイス用材料として、急速に開発が進められる状況にある。ＧａＮ系の材料は、シリコンと比較して絶縁破壊電界が高いという特徴の他に、ＡｌＧａＮ層とＧａＮ層でヘテロ接合を形成したときに、その界面に１０13（ｃｍ-2）オーダーの高いシートキャリア濃度の二次元電子ガスを誘起できるため、パワー用途の電界効果型トランジスタを実現するための材料として極めて有望である。
従来、ＧａＮ系材料は、サファイア基板やＳｉＣ基板上にヘテロエピタキシャル成長されてきたが、近年、シリコン基板上に成長する技術が開発されるようになった。その結果、シリコン基板上のＧａＮ系トランジスタの研究開発が盛んにおこなわれるようになった。
以下、特許文献１に開示されている従来のシリコン基板上の窒化物半導体材料を用いたＦＥＴについて、図１２を用いて説明する。図１２は、シリコン基板上に作製した従来のＧａＮ系トランジスタの断面図である。同図に記載されているＧａＮ系トランジスタ５００は、シリコン基板５０１と、遷移層５０２と、ＧａＮ系材料層５０３と、ソース電極５０４と、ゲート電極５０５と、ドレイン電極５０６と、パッシベーション膜５０７とを備える。遷移層５０２は、シリコン基板５０１とＧａＮ系材料層５０３との熱膨張係数の差が原因として発生するクラックや反りを低減する機能を有する。ＧａＮ系トランジスタ５００は、ＧａＮ系材料層５０３を、例えば、ＡｌＧａＮ／ＧａＮのヘテロ接合とすることにより、電界効果型トランジスタとして機能することができる。
また、特許文献１には、シリコン基板５０１として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ ｓａｐｐｈｉｒｅ）、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などが使用可能であることが開示されている。
米国特許第７０７１４９８号明細書
しかしながら、前述した従来のシリコン基板上のＧａＮ系トランジスタにおいては、トランジスタの耐圧が低いという問題がある。
従来のＧａＮ系トランジスタは、ソース電極に対して、ゲート電圧をトランジスタがＯＦＦする電圧、例えば−５Ｖとし、ドレイン電圧を徐々に印加していった場合、ドレイン電圧が十分に高くなる前にデバイスが破壊する。このような状況や原因に関しては、十分に検討されてこなかったのが現状である。
我々は、従来のシリコン基板上ＧａＮ系トランジスタの耐圧が低い原因を明らかにするために、鋭意検討を繰り返した。図１３Ａは、シリコン基板上ＧａＮ系トランジスタの回路構成図である。具体的には、図１３Ａに記載された回路を用いて、ドレイン、ゲート、ソース及び基板に流入する各電流を測定し、デバイスの破壊に至るまでの各端子の当該電流の挙動を観測した。図１３Ｂは、シリコン基板上ＧａＮ系トランジスタについての、ドレイン電圧に対する各電流の測定結果を表すグラフである。同図から、ドレイン電圧の増加に伴い、ドレイン電流のほとんどが、基板電流としてシリコン基板に流入していることがわかる。この流入した基板電流が破壊の原因になるという事実を、我々は実験的に明らかにすることができた。
また、我々は、サファイア基板上に同様の構造をもつＧａＮ系トランジスタを作製し、そのデバイスの耐圧が、シリコン基板上のものと比較して、極めて高いという結果に着目した。この事実より、シリコン基板上のＧａＮ系デバイスは耐圧が低いということを課題として認識するに至った。
そこで我々は、シリコン基板として、ＳＯＩ構造あるいはＰＮ接合を有するものを適用することを検討した。しかし、単にＳＯＩ構造などを適用するだけでは、耐圧を向上させることが難しいことを実験的に確認した。ＳＯＩ構造などを適用し、さらに耐圧の高いデバイスを実現するためには、さらなるデバイス構造の改善が必要である。
本発明は上記の課題に鑑みてなされたものであり、耐圧の高いシリコン基板上の窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、シリコン基板と、前記シリコン基板の上に積層され、前記シリコン基板へ流れる電流を抑制する電流抑制層と、前記電流抑制層の上に積層されたバッファ層と、前記バッファ層の上に積層された第一の窒化物半導体層と、前記第一の窒化物半導体層の上に積層され、前記第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、前記第二の窒化物半導体層の上に形成された電極とを備え、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接していることを特徴とする。
本態様によれば、電極とシリコン基板との間に電流抑制層が形成されているので、電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、耐圧が向上する。その結果、デバイスの破壊を防ぐことが可能となる。さらに、少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が、それぞれ、高抵抗化処理された領域と接しているので、当該側壁を介して電極からシリコン基板に流れ込むリーク電流を効果的に抑制することが可能となる。
また、前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がイオン注入された領域であってもよい。
バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層が形成された時点において、少なくとも当該バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の外周部にイオン注入することにより、少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が高抵抗化処理された領域と接する構成となる。本態様によれば、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することが可能となる。
また、前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がエッチング除去された領域であってもよい。
バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層が形成された時点において、少なくとも当該バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の外周部をエッチングにより除去することにより、電極からシリコン基板へ流れ込む少なくともバッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の側壁が高抵抗化処理された除去領域と接する構成となる。本態様においても、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、基板電流を確実に抑制することが可能となる。
また、前記窒化物半導体装置は、さらに、前記電流抑制層と前記バッファ層との間に形成され、端部側壁が前記高抵抗化処理された領域と接しているシリコン層を備え、前記電流抑制層は、膜厚１００ｎｍ以上のＳｉＯ2層であってもよい。
本態様によれば、非常に高い絶縁破壊電界を有するＳｉＯ2が、電極からシリコン基板に流れ込む基板電流を効果的に抑制することが可能となる。
また、前記ＳｉＯ2層の膜厚は、３μｍ以下であることが好ましい。
本態様によれば、デバイスの熱抵抗を増加させることなく、耐圧を高めることが可能となる。
また、前記シリコン層の抵抗率は、１ｋΩcm以上であることが好ましい。
本態様によれば、ＳｉＯ2上のシリコン層が絶縁体として機能するため、デバイスの縦方向の電圧は、第一の窒化物半導体層とバッファ層に加えて、ＳｉＯ2を含めた全層で分圧されるため、さらなる高耐圧化が可能となる。
また、前記シリコン層の面方位は、（１１１）面からの傾きが５°以内であることが好ましい。
本態様によれば、シリコン層の上に成長させるバッファ層、第一の窒化物半導体層、第二の窒化物半導体層の結晶性が極めて良好なものとなる。その結果、電極からシリコン基板に流れるリークの原因となる結晶欠陥を低減することが可能となり、そのことがデバイスの耐圧向上に有効に働く。
また、前記シリコン層の膜厚は、５μｍ以下であることが好ましい。
本態様によれば、シリコン層は、完全に空乏化しトランジスタ機能をＯＮ／ＯＦＦさせた際に、絶縁体層に接するシリコン層に過渡的な電流が流れる現象を抑制することができる。よって、トランジスタのＯＮ／ＯＦＦによる発熱を抑制することが可能となる。
また、前記バッファ層は、多結晶ＡｌＮ層と、当該多結晶ＡｌＮ層の上に形成された単結晶ＡｌＮ層とを含むことが好ましい。
本態様によれば、単結晶ＡｌＮ層とシリコン層との界面に形成される分極電荷に起因する電子蓄積層を除去することができるため、耐圧はより一層向上する。
また、さらに、前記電流抑制層と前記バッファ層との間に形成された高抵抗層を備え、前記高抵抗層は、膜厚１００ｎｍ以上のサファイア層であってもよい。
本態様によれば、シリコン基板上のサファイア層が極めて高抵抗な絶縁体であるため、デバイスの縦方向の電圧は、第一の窒化物半導体層とバッファ層に加えて、サファイア層を含めた全層で分圧されるため、高耐圧化が可能となる。
また、さらに、前記電流抑制層と前記バッファ層との間に形成された高抵抗層を備え、前記高抵抗層は、膜厚１００ｎｍ以上のＳｉＣ層であってもよい。
本態様によれば、シリコン基板上のＳｉＣ層の抵抗が高いことに加えて、第一の窒化物半導体層との格子定数がサファイアと比較して近いために、第一および第二の窒化物半導体層の結晶性が高くなるために、高耐圧化が可能となる。
また、前記電流抑制層は、端部側壁が前記高抵抗化処理された領域と接しているｎ型シリコン層であり、前記シリコン基板は、ｐ型シリコン基板であってもよい。
本態様によれば、シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成されるので、高い耐圧を実現することが可能となる。
また、前記ｎ型シリコン層の膜厚は、５μｍ以上であることが好ましい。
これにより、ｐｎ接合の十分な逆方向耐圧を実現することが可能となる。
また、前記ｎ型シリコン層のキャリア濃度は、５×１０15ｃｍ-3以下であることが好ましい。
これにより、ｐｎ接合の十分な逆方向耐圧を実現することが可能となる。
また、前記バッファ層は、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造を繰り返した周期構造を含むことが好ましい。
これにより、電極とシリコン基板との間に多数のヘテロバリアが形成されるために、高い耐圧を実現することが可能となる。
本発明の半導体装置によれば、電極とシリコン基板との間のリーク電流を抑制できると同時に、耐圧を向上させることができる。その結果、電極／基板間の破壊が抑制され、耐圧の高いトランジスタを実現することが可能となる。
図１は、本発明の実施の形態１に係る窒化物半導体装置の構造断面図である。 図２は、本発明の実施の形態１に係る第１の変形例を示す窒化物半導体装置の構造断面図である。 図３Ａは、デバイス端部未処理の場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。 図３Ｂは、デバイス端部を高抵抗化処理した場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。 図４は、本発明の実施の形態１に係る窒化物半導体装置の耐圧及び熱抵抗の、ＳｉＯ2層膜厚依存性を表すグラフである。 図５は、本発明の実施の形態１に係る窒化物半導体装置の有するシリコン層の配向方位とＧａＮ層の結晶性との関係を表すグラフである。 図６Ａは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の上面図及び構造断面図である。 図６Ｂは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の斜視図である。 図７は、本発明の実施の形態１に係る第３の変形例を示す窒化物半導体装置の構造断面図である。 図８は、本発明の実施の形態１に係る第４の変形例を示す窒化物半導体装置の構造断面図である。 図９は、本発明の実施の形態２に係る窒化物半導体装置の構造断面図である。 図１０は、本発明の実施の形態２に係る窒化物半導体装置の耐圧の、ｎ型シリコン層膜厚依存性を表すグラフである。 図１１は、本発明の実施の形態２に係る窒化物半導体装置の有するｎ型シリコン層のキャリア濃度と耐圧との関係を表すグラフである。 図１２は、シリコン基板上に作製した従来のＧａＮ系トランジスタの断面図である。 図１３Ａは、シリコン基板上ＧａＮ系トランジスタの回路構成図である。 図１３Ｂは、シリコン基板上ＧａＮ系トランジスタについての、ドレイン電圧に対する各電流の測定結果を表すグラフである。
（実施の形態１)
本実施の形態における窒化物半導体装置は、シリコン基板上に、絶縁膜と、シリコン層と、バッファ層と、第一の窒化物半導体層と、当該第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、電極とがこの順で積層されている。さらに、シリコン層、バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接している。これにより、電極とシリコン基板との間が絶縁膜により絶縁され、また、結晶欠陥によるリーク電流、さらにデバイス端面を介したリーク電流が抑制されるので、電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
以下、本発明の実施の形態１について図面を参照して詳細に説明する。
図１は、本発明の実施の形態１に係る窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１０は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９と、高抵抗化領域１１０とを備える。
ＳｉＯ2層１０２は、上部電極からシリコン基板へ流れる電流を抑制する電流抑制層であり、シリコン基板１０１の上に積層され、膜厚が１００ｎｍ以上である。ＳｉＯ2層１０２は、窒化物半導体装置１０のトランジスタとしての耐圧を確保する機能を有する。
なお、上記耐圧を確保するために、シリコン基板１０１とドレイン電極１０８との耐圧は、１００Ｖ以上であることが好ましい。
シリコン層１０３はＳｉからなり、ＳｉＯ2層１０２の上に積層され、比抵抗が１００Ωｃｍで、面方位が（１１１）である。シリコン層１０３の配向性は、その上に積層されるバッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の結晶性に影響を与える。よって、シリコン層１０３の面方位は、（１１１）からの傾きが５°以内であることが好ましい。
バッファ層１０４は、第１のバッファ層であり、シリコン層１０３の上に積層され、下層であるシリコン層１０３と上層の窒化物半導体層であるＧａＮ層１０５及びＡｌＧａＮ層１０６との熱膨張係数の差を緩和する機能を有する。材料としては、例えば、ＡｌＮ、あるいは、ＡｌＮとＡｌＧａＮとＧａＮとを組み合わせた積層膜が適用できる。
ＧａＮ層１０５は、第一の窒化物半導体層であり、バッファ層１０４の上に積層され、バンドギャップの大きい半導体であるＧａＮで構成されている。
ＡｌＧａＮ層１０６は、第二の窒化物半導体層であり、ＧａＮ層１０５の上に積層され、下層のＧａＮ層１０５よりさらにバンドギャップの大きい半導体ＡｌＧａＮで構成されている。また、ＡｌＧａＮ層１０６の化学量論組成比は、例えば、Ａｌ0.2Ｇａ0.8Ｎである。
ＧａＮ層１０５は、ＡｌＧａＮ層１０６との界面に、１０13（ｃｍ-2）オーダーの高いシートキャリア濃度の二次元電子ガスを誘起させ、チャネル層としての機能を有する。また、ＡｌＧａＮ層１０６は、上記界面に電子を供給する電子供給層としての機能を有する。
ソース電極１０７、ドレイン電極１０８及びゲート電極１０９は、ＡｌＧａＮ層１０６の上に形成され、電極としての機能を有する。ソース電極１０７及びドレイン電極１０８は、Ｔｉ／Ａｌ系の材料で構成され、ゲート電極１０９は、Ｎｉ／ＡｕやＰｄ／Ｐｔ／Ａｕで構成されている。
さらに、デバイスの端面には、ボロンなどのイオン注入で形成された高抵抗化領域１１０を備えており、デバイス端面のリーク電流を抑制している。
高抵抗化領域１１０は、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁と接している。高抵抗化領域１１０の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
また、高抵抗化領域１１０は、図２に記載された構造断面図のように、材料のエッチングにより形成することも可能である。
図２は、本発明の実施の形態１に係る第１の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１１は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９とを備える。図２に記載された窒化物半導体装置１１は、図１に記載された窒化物半導体装置１０と比較して、高抵抗化領域１１０が、除去領域１１１となっている点のみが異なる。以下、図１に記載された窒化物半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
除去領域１１１は、シリコン基板１０１上に、ＳｉＯ2層１０２、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６がこの順で形成された後、エッチングにより、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６の外周部がエッチング除去された領域である。ここで、ＳｉＯ2層１０２を、エッチングストップ層として機能させても良い。
つまり、除去領域１１１は、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁と接している。除去領域１１１の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を確実に抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
図２のようにして形成した端面リーク抑制の効果を図３Ａ及び図３Ｂに比較して示す。
図３Ａは、デバイス端部未処理の場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。また、図３Ｂは、デバイス端部を高抵抗化処理した場合の、ＳｉＯ2層の膜厚をパラメータとしたリーク電流と印加電圧との関係を表すグラフである。図３Ａのグラフに示すように、デバイス端面が高抵抗化処理されていない場合は、ＳｉＯ2層１０２の膜厚に関わらず、大きなリーク電流が流れ、高耐圧特性を実現することができない。一方、図３Ｂのグラフに示すように、デバイス端面が高抵抗化処理された構造においては、ＳｉＯ2層１０２の膜厚を増加させることにより、耐圧が増加していることがわかる。このように、デバイス端面の高抵抗化は極めて重要である。
上記構成により、本実施の形態に係る窒化物半導体装置１０及び１１は、ハイパワー用の電界効果型トランジスタとしての機能を有する。例えば、閾値電圧以上でゲート電極１０９に印加する電圧を正方向に増加させていくと、チャネル層であるＧａＮ層１０５を流れるドレイン電流が増加する。
上述した電界効果型トランジスタとしての窒化物半導体装置１０及び１１において、当該トランジスタがオフ状態である場合の動作を以下に説明する。このオフ状態では、ゲート電極１０９とソース電極１０７との間の電圧をトランジスタの閾値電圧以下、例えば−５Ｖに設定した状態で、ドレイン電極１０８には、正の電圧、例えば、２００Ｖが印加された状態となる。このとき、ドレイン電極１０８とソース電極１０７の間には、ほぼ２００Ｖが印加されることになるが、ドレイン電極１０８とゲート電極１０９との距離を大きく、例えば５μｍ程度とすれば、ゲート−ドレイン間での耐圧は確保され、破壊に至ることはない。
ここで、耐圧とは、トランジスタである窒化物半導体装置をゲート電圧の制御によりスイッチオフさせた場合の、素子が耐えうる電圧、つまり、素子が破壊される最大電圧のことである。
一方、ドレイン電極１０８とシリコン基板１０１との間には、大きな電界が印加されるようになる。従来のトランジスタでは、このドレイン−シリコン基板間で破壊されることを発明者らは見出した。これに対し、本発明の窒化物半導体装置１０によれば、ＳｉＯ2層１０２にその電界が印加されることになり、その結果、ドレイン電極１０８とシリコン基板１０１との間で破壊に至ることはなく、結果として高い耐圧をもつトランジスタが実現される。
なお、シリコン基板１０１の面方位は（１００）、（１１１）など、どのような面方位でもよい。
また、ＳｉＯ2層１０２が厚すぎると、トランジスタで発生した熱を有効にシリコン基板１０１に放熱することができなくなり、トランジスタの性能が悪化する。
図４は、本発明の実施の形態１に係る窒化物半導体装置の耐圧及び熱抵抗の、ＳｉＯ2層膜厚依存性を表すグラフである。同図に記載されたグラフは、ＳｉＯ2層１０２の膜厚が大きいほど、窒化物半導体装置１０及び１１の耐圧特性は向上することを示している。一方、ＳｉＯ2層１０２の膜厚が大きいほど、熱抵抗が上昇することを示唆しており、特に、ＳｉＯ2層１０２の膜厚が３μｍより大きな範囲では熱抵抗が顕著に上昇することがわかる。よって、窒化物半導体装置１０の用途によっては、ＳｉＯ2層１０２の厚さは３μｍ以下にする必要がある。
図５は、本発明の実施の形態１に係る窒化物半導体装置の有するシリコン層の配向方位とＧａＮ層の結晶性との関係を表すグラフである。同図に記載されたグラフにおいて、横軸はシリコン層１０３の面方位の、（１１１）面からの傾きであり、縦軸はＧａＮ層１０５のＸ線回折波形の半値幅である。同図に記載されたグラフは、５°より大きい面方位の傾斜により、ＧａＮ層１０５の結晶性が大きく悪化することを示唆している。
また、シリコン層１０３の膜厚は５μｍ以下が好ましい。これより大きい膜厚になると、シリコン層１０３が空乏化しないために、トランジスタ機能をＯＮ、ＯＦＦさせる時に、過渡電流がシリコン層１０３に流れ、その結果、デバイスが発熱するという問題が生じる。
また、バッファ層１０４は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造が望ましく、特に、ＡｌＮとＧａＮのヘテロ構造が周期的に多数積層された構造が好ましい。これにより、電子に対して多数のヘテロバリアが存在する構成となるので、ドレイン−シリコン基板間のキャリアの伝導が抑制され、ドレイン−シリコン基板間の耐圧をより一層高くすることができる。
なお、図１及び図２に記載された窒化物半導体装置１０及び１１は、ゲート電極１０９、ソース電極１０７及びドレイン電極１０８のユニット部で構成された半導体チップのみが示されているが、ユニット部が複数配置された半導体チップを構成要素として備えていても、図１及び図２に記載された窒化物半導体装置と同様の効果を奏する。
図６Ａは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の上面図及び構造断面図である。また、図６Ｂは、本発明の実施の形態１に係る第２の変形例を示す窒化物半導体装置の斜視図である。図６Ａ及び図６Ｂに記載された窒化物半導体装置１２は、マルチフィンガ型トランジスタチップを構成している。窒化物半導体装置１２は、ゲート電極１０９、ソース電極１０７及びドレイン電極１０８からなるユニット部が並列配置され、その両側に各電極に電気的に接続された電極パッドが配置された半導体チップを構成している。なお、図６Ａに記載された構造断面図のように、シリコン基板１０１から、ＡｌＧａＮ層１０６までの積層構造は、図１及び図２に記載された窒化物半導体装置１０及び１１と同じ構造である。
上記構造を有する窒化物半導体装置１２において、上記ユニット部が並列配置された半導体チップの外周部には、除去領域１１１が配置されている。
除去領域１１１は、シリコン基板１０１上に、ＳｉＯ2層１０２、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６がこの順で形成された後、エッチングにより、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５、及びＡｌＧａＮ層１０６の外周部がエッチング除去された領域である。ここで、ＳｉＯ2層１０２を、エッチングストップ層として機能させてもよい。
窒化物半導体装置１２においても、除去領域１１１の構成により、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９とシリコン基板１０１との間において、シリコン層１０３、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６の端部側壁を介したリーク電流が抑制される。よって、上記リーク電流が流れ易い領域を高抵抗化する構成を実現することができ、上記電極の電位が高くなっても、電極から基板に流れ込む基板電流を確実に抑制することが可能となり、耐圧が向上し窒化物半導体装置の破壊を防ぐことができる。
なお、窒化物半導体装置１２の外周部に配置された除去領域１１１のかわりに、同様の位置にイオン注入された高抵抗化領域１１０が形成されていても、窒化物半導体装置１２と同様の効果を奏する。
つまり、除去領域１１１及び高抵抗化領域１１０は、ゲート電極、ソース電極及びドレイン電極からなるユニット部ごとに、当該ユニット部の外周部に形成されている必要はなく、デバイスとしての機能を発揮する半導体チップごとに、当該半導体チップの外周部に形成されていることが好ましい。
なお、シリコン層１０３の比抵抗は抵抗率が１ｋΩcm以上が好ましい。これより小さい比抵抗になると、トランジスタ機能をＯＮ、ＯＦＦさせる時に、過渡電流がシリコン層１０３に流れ、その結果、デバイスが発熱するという問題が生じる。
図７は、本発明の実施の形態１に係る第３の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１３は、シリコン基板１０１と、ＳｉＯ2層１０２と、高抵抗シリコン層１１４と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９とを備える。図７に記載された窒化物半導体装置１３は、図２に記載された窒化物半導体装置１１と比較して、シリコン層が高抵抗となっている点のみが異なる。以下、図２に記載された窒化物半導体装置１１と同じ点は説明を省略し、異なる点のみ説明する。
高抵抗シリコン層１１４は、高抵抗化されたシリコン層であり、抵抗率は１ｋΩｃｍ以上である。このようにシリコン層を高抵抗化することにより、ＳｉＯ2層１０２が同じ膜厚であっても耐圧を飛躍的に増加させることができる。
その理由を以下に説明する。まず、ＳＯＩ基板を適用しない通常のシリコン基板上に形成した窒化物トランジスタを考える。この場合、基板裏面の電位を接地（基板接地）した場合、ドレイン電極と基板間に大きなドレイン電圧が印加される。一方、基板電位をフローティングにすることにより、裏面の電位がドレイン電圧とソース電位の中間的な電位となるため、ドレイン電極とドレイン電極直下の基板間に印加される電圧が低減するので、耐圧は基板接地の場合と比較して増加させることができる。ここでＳＯＩ基板を適用することで、基板接地の場合であっても通常のシリコン基板上デバイスの基板電位フローティング状態と同等の耐圧を実現することができる。ここで、さらにシリコン層を高抵抗化すると、ＳｉＯ2層１０２、高抵抗シリコン層１１４、バッファ層１０４、ＧａＮ層１０５及びＡｌＧａＮ層１０６すべてが絶縁体として機能するために、より一層耐圧を増加させることができる。
なお、窒化物半導体装置１２の外周部に配置された除去領域１１１のかわりに、同様の位置にイオン注入された高抵抗化領域１１０が形成されていても、窒化物半導体装置１２と同様の効果を奏する。
なお、本実施の形態に係る窒化物半導体装置１０、１１、１２及び１３において、ＳｉＯ2層１０２上のシリコン層１０３または高抵抗シリコン層１１４は、絶縁性の高いサファイアであってもよい。また、サファイアを有する本構成において、ＳｉＯ2層１０２がなくてもよい。これにより、シリコン基板１０１上のサファイア層が極めて高抵抗な絶縁体であるため、デバイスの縦方向の電圧は、ＧａＮ層１０５とバッファ層１０４に加えて、サファイア層を含めた全層で分圧されるため、高耐圧化が可能となる。
また、本実施の形態に係る窒化物半導体装置１０、１１、１２及び１３において、ＳｉＯ2層１０２上のシリコン層１０３または高抵抗シリコン層１１４は、ＳｉＣであってもよい。この場合、ＳｉＣの抵抗が高いことに加えて、ＳｉＣとバッファ層１０４との格子定数差が小さいために、窒化物層の欠陥密度を低減でき、その結果、さらに高耐圧化できる。
図８は、本発明の実施の形態１に係る第４の変形例を示す窒化物半導体装置の構造断面図である。同図における窒化物半導体装置１４は、シリコン基板１０１と、ＳｉＯ2層１０２と、シリコン層１０３と、バッファ層１０４と、ＧａＮ層１０５と、ＡｌＧａＮ層１０６と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９と、高抵抗化領域１１０と、多結晶ＡｌＮ層１１２と、単結晶ＡｌＮ層１１３とを備える。図８に記載された窒化物半導体装置１４は、図１に記載された窒化物半導体装置１０と比較して、シリコン層１０３とバッファ層１０４との間に、多結晶ＡｌＮ層１１２と、単結晶ＡｌＮ層１１３とが形成されている点のみが異なる。以下、図１に記載された窒化物半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
単結晶ＡｌＮ層１１３は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造であるバッファ層１０４、及びＧａＮ層１０５の結晶性を確保するため、第２のバッファ層の一部として形成される。
多結晶ＡｌＮ層１１２は、シリコン層１０３と単結晶ＡｌＮ層１１３との間に形成された、第２のバッファ層の一部である。多結晶ＡｌＮ層１１２が形成されない場合には、単結晶ＡｌＮ層１１３とシリコン層１０３との界面には、分極電荷が蓄積され、これが面方向のチャネルを形成してしまう。多結晶ＡｌＮ層１１２の存在により、単結晶ＡｌＮ層１１３とシリコン層１０３との界面に形成される分極電荷に起因する電子蓄積層を除去することができるため、耐圧はより一層向上する。
なお、窒化物半導体装置１４の外周部に配置された高抵抗化領域１１０のかわりに、同様の位置にエッチングによる除去領域１１１が配置されていても、窒化物半導体装置１４と同様の効果を奏する。
以上のように、本発明の実施の形態１による窒化物半導体装置によれば、電極とシリコン基板との間が絶縁膜により絶縁され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、電極の電位が高くなっても、電極からシリコン基板に流れ込む基板電流を抑制することが可能となり、窒化物半導体装置の破壊を防ぐことができる。
なお、本実施の形態においては、三端子デバイスの電界効果型トランジスタを例としたが、これが二端子デバイスのショットキーバリアダイオードなどであっても同様の効果を奏する。
（実施の形態２)
本実施の形態における窒化物半導体装置は、ｐ型シリコン基板上に、ｎ型シリコン層と、バッファ層と、第一の窒化物半導体層と、当該第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、電極とがこの順で積層されている。さらに、ｎ型シリコン層、バッファ層、第一の窒化物半導体層及び第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接している。これにより、ｐ型シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、高い耐圧を実現することが可能となる。
以下、本発明の実施の形態２について図面を参照して詳細に説明する。
図９は、本発明の実施の形態２に係る窒化物半導体装置の構造断面図である。同図における窒化物半導体装置２０は、ｐ型シリコン基板２０１と、ｎ型シリコン層２０２と、バッファ層２０３と、ＧａＮ層２０４と、ＡｌＧａＮ層２０５と、ソース電極２０６と、ドレイン電極２０７と、ゲート電極２０８と、高抵抗化領域２０９とを備える。
図９に記載された窒化物半導体装置２０は、図１に記載された窒化物半導体装置１０と比較して、シリコン基板がｐ型であること、ＳｉＯ2層１０２及びシリコン層１０３の代わりにｎ型シリコン層２０２が積層されている点が、構成として異なる。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明をする。
ｐ型シリコン基板２０１はｐ型のシリコン基板であり、上層であるｎ型シリコン層２０２とｐｎ接合を形成する。
ｎ型シリコン層２０２はｎ型のシリコン層であり、ｐ型シリコン基板２０１の上に積層され、下層であるｐ型シリコン基板２０１とｐｎ接合を形成する。また、形成されたｐｎ接合は、逆バイアスされた場合には空乏層を形成するので、高電界に対してもｐｎ接合を通過する電流を抑制する機能を有する。
なお、上記高電界に対する耐圧性を確保するために、ｐ型シリコン基板２０１とドレイン電極２０７との耐圧は、１００Ｖ以上であることが好ましい。
バッファ層２０３は、ｎ型シリコン層２０２の上に積層され、下層であるｎ型シリコン層２０２と上層の窒化物半導体層であるＧａＮ層２０４及びＡｌＧａＮ層２０５との熱膨張係数の差を緩和する機能を有する。
ＧａＮ層２０４及びＡｌＧａＮ層２０５は、それぞれ、実施の形態１におけるＧａＮ層１０５及びＡｌＧａＮ層１０６と同様の構成及び機能を有する。
ソース電極２０６、ドレイン電極２０７及びゲート電極２０８は、実施の形態１におけるソース電極１０７、ドレイン電極１０８及びゲート電極１０９と同様の構成及び機能を有する。
高抵抗化領域２０９は、ｐ型シリコン基板２０１からＡｌＧａＮ層２０５までの積層体の端部側壁に形成される。高抵抗化領域２０９の形成方法は、イオン注入が代表的であるが、その他の方法であってもよい。例えば、実施の形態１に係る窒化物半導体装置１１〜１３のように、高抵抗化領域２０９の代わりに、同様の位置にエッチングによる除去領域１１１が配置されていても、窒化物半導体装置２０と同様の効果を奏する。
高抵抗化領域２０９は、ドレイン電極２０７からｐ型シリコン基板２０１への上記積層体側壁を経由したリーク電流を効果的に低減する機能を有する。これにより、極めて高い耐圧を有するトランジスタを実現することができる。
上記構成により、窒化物半導体装置２０は、ハイパワー用の電界効果型トランジスタとしての機能を有する。
上述した電界効果型トランジスタとしての窒化物半導体装置２０において、トランジスタ機能がオフ状態である場合の動作を以下に説明する。このオフ状態では、ゲート電極２０８とソース電極２０６との間の電圧をトランジスタの閾値電圧以下、例えば−５Ｖに設定した状態で、ドレイン電極２０７には、正の電圧、例えば、２００Ｖが印加された状態となる。このとき、ドレイン電極２０７とソース電極２０６との間には、ほぼ２００Ｖが印加されることになるが、ドレイン電極２０７とゲート電極２０８との距離を大きく、例えば５μｍ程度とすれば、ゲート−ドレイン間での耐圧が確保され、破壊に至ることはない。
一方、ドレイン電極２０７とｐ型シリコン基板２０１との間には、大きな電界が印加されるようになる。従来のトランジスタでは、このドレイン−シリコン基板間で破壊される。これに対し、本発明の窒化物半導体装置２０によれば、ｐ型シリコン基板２０１とｎ型シリコン層２０２との間のｐｎ接合が逆方向バイアスされて形成された空乏層が、その電界を支えることができる。
なお、ｐ型シリコン基板２０１の面方位は（１００）、（１１１）など、どのような面方位でもよい。
また、ｎ型シリコン層２０２の膜厚は５μｍ以上が好ましい。これにより、トランジスタとしての耐圧が確保される。
図１０は、本発明の実施の形態２に係る窒化物半導体装置の耐圧の、ｎ型シリコン層膜厚依存性を表すグラフである。同図に記載されたグラフは、ｎ型シリコン層２０２の膜厚が５μｍ以上であることにより、耐圧が劇的に改善されることを示している。この膜厚範囲を選択することにより、ドレイン電極２０７とｐ型シリコン基板２０１との間での破壊に至ることはなく、高い耐圧をもつトランジスタが実現される。
また、ｎ型シリコン層２０２のキャリア濃度は、５×１０15ｃｍ-3以下であることが好ましい。これにより、窒化物半導体装置２０は十分な耐圧を確保することが可能となる。
図１１は、本発明の実施の形態２に係る窒化物半導体装置の有するｎ型シリコン層のキャリア濃度と耐圧との関係を表すグラフである。同図に記載されたグラフは、ｎ型シリコン層２０２のキャリア濃度が５×１０15ｃｍ-3以下であることで、窒化物半導体装置２０の耐圧が劇的に改善されることを示している。
また、バッファ層２０３は、例えば、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造が繰り返された周期構造が望ましく、特に、ＡｌＮとＧａＮのヘテロ構造が周期的に多数積層された構造が好ましい。これにより、電子に対して多数のヘテロバリアが存在する構成となるので、ドレイン−シリコン基板間のキャリアの伝導が抑制され、ドレイン−シリコン基板間の耐圧をより一層高くすることができる。
なお、図９に記載された窒化物半導体装置２０は、ゲート電極２０８、ソース電極２０６及びドレイン電極２０７のユニット部で構成された半導体チップのみが示されているが、ユニット部が複数配置された半導体チップを構成要素として備えていても、図９に記載された窒化物半導体装置と同様の効果を奏する。例えば、図６Ａに記載されたようなマルチフィンガ型トランジスタチップの外周部に除去領域または高抵抗化領域が配置された窒化物半導体装置がこれに相当する。
以上のように、本発明の実施の形態２による窒化物半導体装置によれば、ｐ型シリコン基板に対して電極が正にバイアスされた時に、ｐｎ接合が逆方向にバイアスされることにより空乏層が形成され、また、結晶欠陥による電流リークパスが抑制され、さらに、デバイス端面を介したリーク電流が抑制されるので、高い耐圧を実現することが可能となる。
なお、本実施の形態においては、三端子デバイスの電界効果型トランジスタを例としたが、これが二端子デバイスのショットキーバリアダイオードなどであっても同様の効果を奏する。
以上、本発明の窒化物半導体装置について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明は、高耐圧特性が要求されるシリコン基板上のＧａＮ系パワーデバイスとして有用であり、特に、それを内蔵するパワーアンプに用いるのに最適である。これにより、パワーデバイス用半導体材料として期待されている窒化物半導体デバイスのポテンシャルを十分に引き出すことが可能となるので、その工業的価値は極めて高い。
１０、１１、１２、１３、１４、２０ 窒化物半導体装置
１０１ シリコン基板
１０２ ＳｉＯ2層
１０３ シリコン層
１０４、２０３ バッファ層
１０５、２０４ ＧａＮ層
１０６、２０５ ＡｌＧａＮ層
１０７、２０６、５０４ ソース電極
１０８、２０７、５０６ ドレイン電極
１０９、２０８、５０５ ゲート電極
１１０、２０９ 高抵抗化領域
１１１ 除去領域
１１２ 多結晶ＡｌＮ層
１１３ 単結晶ＡｌＮ層
１１４ 高抵抗シリコン層
２０１ ｐ型シリコン基板
２０２ ｎ型シリコン層
５００ ＧａＮ系トランジスタ
５０１ シリコン基板
５０２ 遷移層
５０３ ＧａＮ系材料層
５０７ パッシベーション膜

Claims (15)

  1. シリコン基板と、
    前記シリコン基板の上に積層され、前記シリコン基板へ流れる電流を抑制する電流抑制層と、
    前記電流抑制層の上に積層されたバッファ層と、
    前記バッファ層の上に積層された第一の窒化物半導体層と、
    前記第一の窒化物半導体層の上に積層され、前記第一の窒化物半導体層よりバンドギャップの大きい第二の窒化物半導体層と、
    前記第二の窒化物半導体層の上に形成された電極とを備え、
    前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の端部側壁は、高抵抗化処理された領域と接している
    窒化物半導体装置。
  2. 前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がイオン注入された領域である
    請求項１に記載の窒化物半導体装置。
  3. 前記高抵抗化処理された領域は、前記バッファ層、前記第一の窒化物半導体層及び前記第二の窒化物半導体層の外周部がエッチング除去された領域である
    請求項１に記載の窒化物半導体装置。
  4. さらに、
    前記電流抑制層と前記バッファ層との間に形成され、端部側壁が前記高抵抗化処理された領域と接しているシリコン層を備え、
    前記電流抑制層は、膜厚１００ｎｍ以上のＳｉＯ2層である
    請求項１〜３のうちいずれか１項に記載の窒化物半導体装置。
  5. 前記ＳｉＯ2層の膜厚は、３μｍ以下である
    請求項４に記載の窒化物半導体装置。
  6. 前記シリコン層の抵抗率は、１ｋΩcm以上である
    請求項４または５に記載の窒化物半導体装置。
  7. 前記シリコン層の面方位は、（１１１）面からの傾きが５°以内である
    請求項４〜６のうちいずれか１項に記載の窒化物半導体装置。
  8. 前記シリコン層の膜厚は、５μｍ以下である
    請求項４〜７のうちいずれか１項に記載の窒化物半導体装置。
  9. 前記バッファ層は、多結晶ＡｌＮ層と、当該多結晶ＡｌＮ層の上に形成された単結晶ＡｌＮ層とを含む
    請求項４〜８のうちいずれか１項に記載の窒化物半導体装置。
  10. 前記高抵抗層は、膜厚１００ｎｍ以上のサファイア層である
    請求項１〜３のうちいずれか１項に記載の窒化物半導体装置。
  11. 前記高抵抗層は、膜厚１００ｎｍ以上のＳｉＣ層である
    請求項１〜３のうちいずれか１項に記載の窒化物半導体装置。
  12. 前記電流抑制層は、端部側壁が前記高抵抗化処理された領域と接しているｎ型シリコン層であり、
    前記シリコン基板は、ｐ型シリコン基板である
    請求項１〜３のうちいずれか１項に記載の窒化物半導体装置。
  13. 前記ｎ型シリコン層の膜厚は、５μｍ以上である
    請求項１２に記載の窒化物半導体装置。
  14. 前記ｎ型シリコン層のキャリア濃度は、５×１０15ｃｍ-3以下である
    請求項１２または１３に記載の窒化物半導体装置。
  15. 前記バッファ層は、ＡｌXＧａ1-XＮ層（０≦Ｘ＜１）及びＡｌYＧａ1-YＮ層（０＜Ｙ≦１）からなるヘテロ構造を繰り返した周期構造を含む
    請求項１〜１４のうちいずれか１項に記載の窒化物半導体装置。
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