JP5136867B2 - 半導体基板、半導体装置、および半導体基板の製造方法 - Google Patents

半導体基板、半導体装置、および半導体基板の製造方法 Download PDF

Info

Publication number
JP5136867B2
JP5136867B2 JP2011022086A JP2011022086A JP5136867B2 JP 5136867 B2 JP5136867 B2 JP 5136867B2 JP 2011022086 A JP2011022086 A JP 2011022086A JP 2011022086 A JP2011022086 A JP 2011022086A JP 5136867 B2 JP5136867 B2 JP 5136867B2
Authority
JP
Japan
Prior art keywords
layer
gan
plane
semiconductor
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011022086A
Other languages
English (en)
Other versions
JP2012164717A (ja
Inventor
正之 岩見
拓也 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Power Device Research Association
Original Assignee
Advanced Power Device Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Power Device Research Association filed Critical Advanced Power Device Research Association
Priority to JP2011022086A priority Critical patent/JP5136867B2/ja
Priority to CN2012800041566A priority patent/CN103262214A/zh
Priority to EP12741613.9A priority patent/EP2672510A4/en
Priority to KR1020137018263A priority patent/KR20140045303A/ko
Priority to PCT/JP2012/000406 priority patent/WO2012105179A1/ja
Publication of JP2012164717A publication Critical patent/JP2012164717A/ja
Application granted granted Critical
Publication of JP5136867B2 publication Critical patent/JP5136867B2/ja
Priority to US13/952,649 priority patent/US9099383B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02499—Monolayers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、半導体基板、半導体装置、および半導体基板の製造方法に関する。
窒化物化合物系半導体は、シリコン半導体よりバンドギャップエネルギーが大きく、絶縁破壊電圧が大きいので、高耐圧素子の材料として期待されている。窒化物化合物半導体を用いたデバイスとして、窒化物化合物半導体に炭素を添加して耐圧を高くしたＡｌＧａＮ／ＧａＮ−ＨＦＥＴが知られている（例えば、特許文献１参照）。
関連する先行技術文献として下記の文献がある。
特許文献１ 特開２００７−２５１１４４号公報
非特許文献１ J. E. Northrup, "Screw dislocations in GaN: The Ga-filled core model", Appl. Phys. Lett., American Institute of Physics, 2001, Vol. 78, Issue 16, p. 2288
非特許文献２ Debdeep Jana, et. al., "Effect of scattering by strain fields surrounding edge dislocations on electron transport in two-dimensional electron gases", Appl. Phys. Lett., American Institute of Physics, 2002, Vol. 80, Issue 1, p. 64
窒化ガリウム（ＧａＮ）系半導体は、面方位（１１１）のシリコン基板上にエピタキシャル成長できるが、ＧａＮの格子定数とシリコン（１１１）面の格子定数の差が約１７％と大きいので、成長されたＧａＮの転位密度が１０１０ｃｍ−２を超えてしまう。ＧａＮに導入される転位としては、らせん転位および刃状転位がある。らせん転位の密度が増えると、ＧａＮを用いたトランジスタのリーク電流が増大する（例えば非特許文献１参照）。リーク電流が増大すると、トランジスタの耐圧を高くすることができない。また、刃状転位の密度が増えると、ＧａＮを用いたトランジスタの移動度が低下する（例えば非特許文献２参照）。
窒化物化合物半導体に炭素を添加して、耐圧を高くした場合でも、らせん転位に起因するリーク電流を低減することができない。また、刃状転位に起因する移動度の低下を解消することができない。
上記課題を解決するために、本発明の第１の態様においては、シリコン基板と、シリコン基板の（１５０）面上に、エピタキシャル成長された窒化物半導体層と、を備え、窒化物半導体層が、ＧａＮ、ＡｌＧａＮ、およびＡｌＮのいずれか、あるいは、これらを積層した層であり、窒化物半導体層の成長面が（０００１）面である半導体基板を提供する。
本発明の第２の態様においては、シリコン基板の（１５０）面上に、窒化物半導体からなる窒化物半導体層をエピタキシャル成長する窒化物半導体層形成段階を備え、窒化物半導体層が、ＧａＮ、ＡｌＧａＮ、およびＡｌＮのいずれか、あるいは、これらを積層した層であり、窒化物半導体層の成長面が（０００１）面である半導体基板の製造方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
Ｓｉ（１ｋ０）面と、窒化物半導体（０００１）面の結晶軸の関係を表す模式図である。 結晶面の方位と、格子整合の関係を示したグラフである。 シリコン基板、ＡｌＮバッファ層、中間バッファ層、ＧａＮバッファ層、電子走行層、および、電子供給層を備える半導体基板の断面図である。 中間バッファ層の積層の繰り返し回数と、窒化物半導体層のＸ線回折（対称回折）の半値幅の関係を示したグラフである。 中間バッファ層の積層の繰り返し回数と、窒化物半導体層のＸ線回折（非対称回折）の半値幅の関係を示したグラフである。 シリコン基板、ＳｉＮ層、ＡｌＮバッファ層、中間バッファ層、ＧａＮバッファ層、電子走行層、および、電子供給層を備える半導体基板の断面図である。 窒化時間と半値幅の関係を示したグラフである。 半導体基板のそりを示した模式図である。 本発明の第１の実施形態に係るＨＦＥＴの断面図である。 本発明の第２の実施形態に係るＨＦＥＴの断面図である。 本発明の第３の実施形態に係るショットキーバリアダイオードの断面図である。 ショットキーバリアダイオードの特性を示すグラフである。 本発明の第４の実施形態に係るＭＯＳＦＥＴの断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、Ｓｉ（１ｋ０）面と、窒化物半導体（０００１）面の結晶軸の関係を示す。ｋは１以上の整数である。太い点線がＳｉ（１ｋ０）面の結晶軸を表す。細い実線が窒化物半導体の（０００１）面の結晶軸を表す。Ｓｉ（１ｋ０）面に窒化物半導体（０００１）面を積層すると、Ｓｉの＜ｋ−１０＞軸と、窒化物半導体のａ軸が整合する。また、Ｓｉの＜００１＞軸と、窒化物半導体のｍ軸が整合する。窒化物半導体は、例えばＧａＮ、ＡｌＮ、あるいは、ＡｌＧａＮであってよい。
Ｓｉ（００１）面の間隔と、窒化物半導体のｍ面の間隔の差は、１．７％である。Ｓｉ（ｋ−１０）面の間隔と、窒化物半導体のａ面の間隔は、一般的には差が大きい。しかし、Ｓｉの（１ｋ０）面と、窒化物半導体（０００１）面を整合させると、長周期での整合が許される。これは、Ｓｉ（１ｋ０）面が２回対称を有するためである。
図２は、Ｓｉ（１ｋ０）面と、ＧａＮ（０００１）面とを整合させたときに、格子間距離が、どの程度整合するのかを算出した結果を示す。比較として、Ｓｉ（１１１）面とＧａＮ（０００１）面とを整合させた場合も示す。図２において横軸は、Ｓｉの面方位を示す。図２の黒丸が、左軸に対応し、ＧａＮのａ面の間隔と、Ｓｉ（ｋ−１０）面の間隔の差が最小となったときの値を示す。白丸が、右軸に対応し、ＧａＮのａ面の間隔と、Ｓｉ（ｋ−１０）面の間隔が最小となるときのＳｉの周期数を示す。
図２に示すように、Ｓｉ（１１１）面とＧａＮ（０００１）面とを整合させた場合に比べ、ｋ＝１〜６のＳｉ（１ｋ０）面において、ＧａＮのａ面の間隔と、Ｓｉ（ｋ−１０）面とを整合させると、格子定数差が長周期で小さくなることがわかる。なお、ｋ＝１〜６以外のＳｉ（１ｋ０）面を用いた場合、整合する周期が大きくなりすぎ（１２以上）、良好なＧａＮ結晶が成長できない。
図２に示すように、Ｓｉ（１ｋ０）面のうち、Ｓｉ（１５０）面にＧａＮ（０００１）面を形成すると、６周期で、ＧａＮのａ面の間隔とＳｉ（５−１０）面の間隔が最小となる。そのときの格子間隔の差は０．１９％である。格子間隔の差が小さいので、Ｓｉ（１５０）面にＧａＮ（０００１）面をエピタキシャル成長すると、他のＳｉの面にエピタキシャル成長させた場合に比べ、らせん転位および刃状転位（まとめて「転位」という）の少ないＧａＮ層が形成される。エピタキシャル成長されたＧａＮは、結晶構造を有するので、格子間距離の差が小さいことにより、転位が少なくなる。
ＡｌＮ、および、ＡｌＧａＮについても、同様の結果が得られる。すなわち、Ｓｉ（１５０）面に、ＡｌＮ（０００１）面、または、ＡｌＧａＮ（０００１）面をエピタキシャル成長すると、転位の少ないＡｌＮ層、または、ＡｌＧａＮ層が形成される。
図３は、半導体基板１００の模式的な断面図である。半導体基板１００は、シリコン基板１０２、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６を備える。
ＡｌＮバッファ層１０６は、シリコン基板１０２の（１５０）面上にエピタキシャル成長される。中間バッファ層１０８は、ＡｌＮバッファ層１０６上にエピタキシャル成長される。中間バッファ層１０８は、シリコン基板１０２側から、ＧａＮからなる層と、ＡｌＮからなる層とを、交互に積層して、エピタキシャル成長されてよい。
ＧａＮバッファ層１１０は、中間バッファ層１０８上にエピタキシャル成長される。ＧａＮバッファ層１１０はＧａＮからなる。電子走行層１１２は、ＧａＮバッファ層１１０上にエピタキシャル成長される。電子走行層１１２は、ＧａＮからなる。電子供給層１１６は電子走行層１１２上にエピタキシャル成長される。電子供給層１１６はＡｌＧａＮからなる。
半導体基板１００に形成されている窒化物半導体層はエピタキシャル成長されているので、結晶構造を有する。図３において、窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および電子供給層１１６をいう。図２に示したように、窒化物半導体層はＳｉ（１５０）面との格子整合がよいので、窒化物半導体層の転位密度が低い。
シリコン基板１０２は、ＣＺ（チョコラルスキー）法で成長された、厚さが１ｍｍのシリコン基板であってよい。ＣＺ法で成長されたシリコン基板は、ＦＺ法で成長されたシリコン基板より、残留酸素濃度が高い。また、これに伴って、機械的性質が異なる。ＣＺ法で成長されたシリコン基板１０２は、ＦＺ法で成長されたシリコン基板１０２より、窒化物半導体層を形成したときに、窒化物半導体層にクラックが入りにくい。例えば、ＦＺ法で成長されたシリコン基板１０２上に、ＧａＮバッファ層１１０と電子走行層１１２とを、厚さの合計が５００ｎｍを超えて形成すると、窒化物半導体層にクラックが発生することがあるので、厚さの合計は５００ｎｍ以下であることが好ましい。
シリコン基板１０２の面方位が、（１５０）面から、所定のずれ量以下でずれていてもよい。すれ量が小さければ、シリコン基板１０２上に形成された窒化物半導体の転位密度が低くなるからである。当該ずれ量は、シリコンのインゴットから基板を切り出すときに通常含まれる程度の誤差であってよい。例えば、±２度以下である。
ＡｌＮバッファ層１０６は、厚さ４０ｎｍのＡｌＮで形成されてよい。ＡｌＮは、Ｓｉ（１５０）面との格子整合がよいので、転位密度が低い。ＡｌＮバッファ層１０６は、シリコン基板１０２をＭＯＣＶＤ装置に設置してから、トリメチルアルミ（ＴＭＡｌ）とＮＨ３とを、それぞれ、１７５μｍｏｌ／ｍｉｎ、３５Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は、例えば１０００℃である。
中間バッファ層１０８は、シリコン基板１０２側から、ＧａＮからなる層と、ＡｌＮからなる層とを、４回〜１２回、繰り返し積層して形成してよい。ＡｌＮおよびＧａＮはＳｉ（１５０）面と格子整合が良いので、転位密度が低い。中間バッファ層１０８によって、エピタキシャル膜に発生するクラックを抑制し、半導体基板１００のそり量を制御できる。
中間バッファ層１０８のＧａＮからなる層は厚さ１８０ｎｍであってよい。中間バッファ層１０８のＡｌＮからなる層は厚さが２０ｎｍであってよい。図３では、ＧａＮからなる層の厚さが、ＡｌＮバッファ層１０６、および、中間バッファ層１０８のＡｌＮからなる層の厚さより厚い。したがって、中間バッファ層１０８のＧａＮからなる層とシリコンの格子整合が、ＡｌＮバッファ層１０６および中間バッファ層１０８のＡｌＮからなる層とシリコンの格子整合より、転位密度に与える影響が大きい。ＧａＮ（０００１）面と、Ｓｉ（１５０）面の格子整合が良いので、中間バッファ層１０８は転位密度が低い。
中間バッファ層１０８のＧａＮからなる層は、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。中間バッファ層１０８のＡｌＮからなる層は、ＴＭＡｌとＮＨ３とを、それぞれ、１９５μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。
ＧａＮバッファ層１１０は、厚さ６００ｎｍのＧａＮで形成されてよい。ＧａＮはＳｉ（１５０）面と格子整合が良いので、転位密度が低い。ＧａＮバッファ層１１０は、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、５０Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。
電子走行層１１２は、厚さ１００ｎｍのＧａＮで形成されてよい。ＧａＮはＳｉ（１５０）面と格子整合が良いので、転位密度が低い。電子走行層１１２は、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。
電子供給層１１６は、厚さ３０ｎｍのＡｌＧａＮで形成されてよい。ＡｌＧａＮはＳｉ（１５０）面と格子整合が良いので、転位密度が低い。電子供給層１１６が、ＴＭＡｌ、ＴＭＧａおよびＮＨ３を、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度で、エピタキシャル成長されてよい。電子供給層１１６のＡｌＧａＮをＸ線回折で評価したところ、Ａｌの組成比は０．２２であった。
半導体基板１００は、ウェハ状の基板であってよい。シリコンウェハをシリコン基板１０２として利用し、ウェハ状の半導体基板１００としてよい。また、半導体基板１００は、チップ状の基板であってもよい。シリコンチップをシリコン基板１０２として利用し、チップ状の半導体基板１００としてよい。
図４は、中間バッファ層１０８の積層の繰り返し回数と、窒化物半導体層のＸ線回折の半値幅（ＦＷＨＭ）との関係を示す。三角印が、図３に示した半導体基板１００の窒化物半導体層の半値幅を示す。すなわち、シリコン基板１０２の（１５０）面上にエピタキシャル成長した窒化物半導体層のＸ線回折の半値幅である。図４のグラフに関して窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６を積層したものをいう。横軸は、中間バッファ層１０８の、ＧａＮからなる層と、ＡｌＮからなる層との積層が、繰り返されている回数（「繰り返し回数」という）である。縦軸は、（０００２）面を回折面とするピークの半値幅（対称回折（０００２）の半値幅）である。
図４には、シリコン基板１０２の（１１０）面に形成した窒化物半導体層のＸ線回折の半値幅を四角印で示した。また、シリコン基板１０２のＳｉ（１１１）面に形成した窒化物半導体層のＸ線回折の半値幅を丸印で示した。
Ｓｉ（１５０）面上にエピタキシャル成長させた窒化物半導体層は、Ｓｉ（１１１）面またはＳｉ（１１０）面にエピタキシャル成長させた窒化物半導体層より、対称回折（０００２）の半値幅が小さい。また、中間バッファ層１０８の繰り返し回数を増やすと対称回折（０００２）の半値幅が小さくなる。
対称回折（０００２）の半値幅は、らせん転位密度と相関がある。そして、らせん転位密度はリーク電流と相関がある。したがって、Ｓｉ（１５０）面にエピタキシャル成長させた窒化物半導体層は、Ｓｉ（１１１）面またはＳｉ（１１０）面にエピタキシャル成長させた窒化物半導体層より、らせん転位密度が小さく、リーク電流の小さい半導体装置を形成できる。また、中間バッファ層１０８の繰り返し回数を増やすと、らせん転位密度が小さくなり、リーク電流の小さい半導体装置を形成できる。
中間バッファ層１０８の、積層の繰り返し回数が１２回の場合に、Ｓｉ（１５０）面に形成された窒化物半導体層の、対称回折（０００２）の半値幅が５００秒に減少する。繰り返し回数が８回の場合には７００秒、４回の場合には、７４０秒である。シリコン基板１０２の（１５０）面に窒化物半導体層をエピタキシャル成長すると、シリコン（１１１）面の場合に比べて、対称回折（０００２）の半値幅は２０％以上減少する。
図５は、中間バッファ層１０８の積層の繰り返し回数と、窒化物半導体層のＸ線回折の半値幅（ＦＷＨＭ）との関係を示す。三角印が、半導体基板１００の窒化物半導体層の半値幅を示す。横軸は、中間バッファ層１０８の、ＧａＮからなる層と、ＡｌＮからなる層との積層が、繰り返されている回数である。縦軸は、（３０−３２）面を回折面とするピークの半値幅（非対称回折（３０−３２）の半値幅）である。シリコン基板１０２の（１１０）面に形成した窒化物半導体層のＸ線回折の半値幅を四角印で示した。シリコン基板１０２のＳｉ（１１１）面に形成した窒化物半導体層のＸ線回折の半値幅を丸印で示した。
Ｓｉ（１５０）面上にエピタキシャル成長させた窒化物半導体層は、Ｓｉ（１１１）面上またはＳｉ（１１０）面上にエピタキシャル成長させた窒化物半導体層より、非対称回折（３０−３２）の半値幅が小さい。また、中間バッファ層１０８の積層の繰り返し回数を増やすと非対称回折（３０−３２）の半値幅が小さくなる。
非対称回折（３０−３２）の半値幅は、刃状転位密度と相関がある。そして、刃状転位密度は移動度と相関がある。したがって、Ｓｉ（１５０）面上にエピタキシャル成長させた窒化物半導体層は、Ｓｉ（１１１）面上またはＳｉ（１１０）面上にエピタキシャル成長させた窒化物半導体層より、刃状転位密度が小さく、移動度の大きい半導体装置を形成できる。また、中間バッファ層１０８の繰り返し回数を増やすと、刃状転位密度が小さくなり、移動度の大きい半導体装置を形成できる。
中間バッファ層１０８の、積層の繰り返し回数が１２回の場合に、Ｓｉ（１５０）面に形成された窒化物半導体層の、非対称回折（３０−３２）の半値幅が２５５０秒に減少する。繰り返し回数が８回の場合には３３００秒、４回の場合には、３４００秒である。シリコン基板１０２の（１５０）面に窒化物半導体層をエピタキシャル成長すると、シリコンの（１１１）面の場合に比べて、非対称回折（３０−３２）の半値幅は２０％以上減少する。
図６は、半導体基板１３０の模式的な断面図である。図６において図３と同一の符号を付した要素は、図３において説明した要素と同一の機能および構成を有してよい。半導体基板１３０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６を備える。ＳｉＮ層１０４を備える以外は、図３の半導体基板１００と同様の構成を有する。
ＳｉＮ層１０４が、シリコン基板１０２上に形成される。表面にＮ原子が存在するので、窒化物半導体のエピタキシャル成長が容易になる。ＳｉＮ層１０４は、２原子層以下の厚さが好ましい。ＳｉＮ層１０４は１原子層以下の厚さでもよい。１原子層より薄いＳｉＮ層１０４とは、シリコン基板１０２の表面全体を、１原子層分のＳｉＮ層１０４が覆うまでに至っていないことをいう。
ＳｉＮ層１０４は、シリコン基板１０２の（１５０）面の表面を窒化して形成してよい。例えば、シリコン基板１０２をＭＯＣＶＤ装置に設置してから、ＮＨ３を３５Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、ＳｉＮ層１０４が形成される。ＳｉＮ層１０４は、ＣＶＤ法で形成されてもよい。
図７は、図６に示した半導体基板１３０の、窒化物半導体層のＸ線回折の半値幅を示す。図７のグラフに関して窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６を積層したものをいう。中間バッファ層１０８の積層の繰り返し回数は、８回である。横軸は、シリコン基板１０２を設置したＭＯＣＶＤ装置にＮＨ３を流して窒化した時間を示す。左側の縦軸は、（０００２）面を回折面とするピークの半値幅（対称回折（０００２）の半値幅）である。黒丸が左側の縦軸に対応する。右側の縦軸は、（３０−３２）面を回折面とするピークの半値幅（非対称回折（３０−３２）の半値幅）である。白四角が右側の縦軸に対応する。
横軸の０．２５分で、対称回折（０００２）の半値幅および非対称回折（３０−３２）の半値幅が最小となる。横軸の０．２５分は、シリコン基板１０２をＮＨ３で０．２５分窒化したことに対応する。このとき、ＳｉＮ層１０４の厚さは、１原子層〜２原子層の厚さである。ＳｉＮ層１０４の厚さが、１原子層〜２原子層より薄くても、ＳｉＮ層１０４が形成されないときより半値幅が小さくなる。したがって、Ｓｉ（１５０）面の表面にＳｉＮ層１０４を形成することにより、リーク電流の小さい半導体装置が形成される半導体基板１３０が得られる。また、Ｓｉ（１５０）面の表面にＳｉＮ層１０４を形成することにより、移動度の大きい半導体装置が形成される半導体基板１３０が得られる。
図７の半値幅の値を、図４および図５のＳｉ（１１１）面に形成された窒化物半導体層の場合の半値幅と比べると、ＳｉＮ層１０４を１原子層〜２原子層の厚さで形成すると、半値幅が３０％以上狭くなっていることがわかる。窒化時間が１．５分を超えると、半値幅を小さくする効果が小さい。図７に示した例では、対称回折（０００２）の半値幅が大きくなるので、らせん転位密度が増加して、リーク電流の小さい半導体装置が形成される半導体基板が得られない。
図８は、半導体基板１３０の、そりを測定する状態を示す。半導体基板１３０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６を備える。半導体基板１３０は、図６に示した構成を有する。そり量ｈは、基板の中央部を含む水平面からの、半導体基板１３０の端部の高さである。曲率半径ｒは、基板の底面を通る円の半径である。
シリコン基板１０２の（１５０）面に窒化物半導体層が形成されている。シリコン基板１０２は、ＣＺ法で成長した、直径４インチ、厚さ１ｍｍの基板であってよい。ＳｉＮ層１０４は、シリコン基板１０２を設置したＭＯＣＶＤ装置内に、ＮＨ３を３５Ｌ／ｍｉｎの流量で導入し、１０００℃で形成してよい。ＡｌＮバッファ層１０６は、厚さ４０ｎｍのＡｌＮで形成してよい。
中間バッファ層１０８は、シリコン基板１０２側から、ＧａＮからなる層と、ＡｌＮからなる層とを、交互に６回積層して形成されてよい。ＡｌＮバッファ層１０６上に形成されるＧａＮからなる層から、ＧａＮバッファ層１１０の下に形成されるＡｌＮからなる層までの厚さは、下から順に次のとおりとしてよい。２９０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）、３３０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）、３９０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）、４７０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）、５８０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）、７４０ｎｍ（ＧａＮ）、５０ｎｍ（ＡｌＮ）。
中間バッファ層１０８に含まれるＧａＮからなる層の厚さを、シリコン基板１０２に近い方から遠い方に向かって厚くしてよい。これにより、クラックの抑制効果とそり量の抑制効果が増大して、エピタキシャル膜をより厚く積層することができる。
ＧａＮバッファ層１１０が、厚さ１００ｎｍのＧａＮで形成されてよい。ＧａＮバッファ層１１０が、図３の半導体基板１００と同様に形成されてよい。電子走行層１１２が、厚さ１００ｎｍのＧａＮからなってよい。電子供給層１１６が、厚さ３０ｎｍのＡｌＧａＮで形成されてよい。Ｘ線回折で評価した結果、Ａｌの組成比は０．２３であった。ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６が、図３の半導体基板１００と同様に形成されてよい。
表１は、半導体基板１３０のそり量ｈおよび曲率半径ｒを示す。比較例として、シリコンの（１１１）面上に窒化物半導体層を形成した半導体基板１３０のそり量ｈおよび曲率半径ｒを示した。シリコンの（１１１）面上に形成された窒化物半導体層は、シリコン基板１０２の（１５０）面上に形成された窒化物半導体層と同一である。半導体基板１３０では、窒化物半導体層は、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および、電子供給層１１６からなる。
Figure 0005136867
シリコン基板１０２の（１５０）面に窒化物半導体層を形成した半導体基板１３０は、シリコン基板１０２の（１１１）面に窒化物半導体層を形成した半導体基板１３０より、そり量ｈが小さく、曲率半径が大きい。したがって、シリコン基板１０２の（１５０）面に窒化物半導体層を形成した半導体基板１３０は、シリコンの（１１１）面に窒化物半導体層を形成した半導体基板１３０より、そりが低減されている。
シリコン基板１０２の（１５０）面上に窒化物半導体層を形成した半導体基板１３０は、そり量が１５μｍ以下で、曲率半径が２０ｍ以上となった。そりが低減されていることは、結晶の歪みが小さいことにつながり、好ましい。また、これにより、半導体基板１３０に、成膜あるいはエッチングなどを行うときに、基板に均一に処理がなされる。
図９は、本発明の第１の実施形態に係るＨＦＥＴ１４０の模式的な断面図である。図９において図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有してよい。ＨＦＥＴ１４０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、合金散乱抑制層１１４、電子供給層１１６、ソース電極１１８、ドレイン電極１２０、および、ゲート電極１２２を備える。
シリコン基板１０２は、面方位（１５０）のシリコンからなる基板である。合金散乱抑制層１１４、ソース電極１１８、ドレイン電極１２０、およびゲート電極１２２を備える以外は、図６の半導体基板１３０と同様の構成を有する。
合金散乱抑制層１１４は、電子走行層１１２上に、エピタキシャル成長される。電子供給層１１６が合金散乱抑制層１１４上にエピタキシャル成長される。合金散乱抑制層１１４を、電子走行層１１２と、電子供給層１１６との間に形成することにより、２次元電子ガスの合金散乱が抑制されて、ＨＦＥＴ１４０において、移動度が向上する。
電子走行層１１２はＧａＮで形成されてよい。合金散乱抑制層１１４は、ＡｌＮで形成されてよい。合金散乱抑制層１１４は厚さ１ｎｍであってよい。電子供給層１１６はＡｌＧａＮで形成されてよい。
ソース電極１１８、ドレイン電極１２０、およびゲート電極１２２は、電子供給層１１６上に形成される。ソース電極１１８およびドレイン電極１２０は、電子供給層１１６にオーミック接合してよい。ゲート電極１２２は電子供給層１１６にショットキー接合してよい。シリコン基板１０２の（１５０）面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。ＨＦＥＴ１４０における窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、合金散乱抑制層１１４、および電子供給層１１６である。
ＳｉＮ層１０４は、シリコン基板１０２の（１５０）面の表面を窒化して形成してよい。シリコン基板１０２をＭＯＣＶＤ装置に設置してから、ＮＨ３を３５Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに、０．３分間、導入して、１０００℃の温度で、ＳｉＮ層１０４を形成してよい。
ＡｌＮバッファ層１０６は、厚さ４０ｎｍのＡｌＮで形成されてよい。ＡｌＮバッファ層１０６は、ＴＭＡｌとＮＨ３とを、それぞれ、１７５μｍｏｌ／ｍｉｎ、３５Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。成長温度は、例えば１０００℃である。
中間バッファ層１０８は、シリコン基板１０２側から、ＧａＮからなる層と、ＡｌＮからなる層とを、１２回、繰り返し積層して形成してよい。中間バッファ層１０８のＧａＮからなる層は厚さ１８０μｍであってよい。中間バッファ層１０８のＡｌＮからなる層は厚さ２０ｎｍであってよい。中間バッファ層１０８のＧａＮからなる層が、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長されてよい。中間バッファ層１０８のＡｌＮからなる層は、ＴＭＡｌとＮＨ３とを、それぞれ、１９５μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。成長温度はいずれも１０５０℃であってよい。圧力は、いずれも５０Ｔｏｒｒであってよい。
ＧａＮバッファ層１１０が、ＧａＮで形成されてよい。ＧａＮバッファ層１１０が、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、５０Ｔｏｒｒの圧力下で、エピタキシャル成長されてよい。
電子走行層１１２が、厚さ１００ｎｍのＧａＮで形成されてよい。電子走行層１１２は、ＨＦＥＴ１４０の電子走行層として機能する。電子走行層１１２が、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長されてよい。
電子供給層１１６はＡｌＧａＮで形成されてよい。電子供給層１１６は、厚さ３２ｎｍであってよい。電子供給層１１６は、ＨＦＥＴ１４０の電子供給層として機能する。電子供給層１１６が、ＴＭＡｌ、ＴＭＧａおよびＮＨ３を、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度で、エピタキシャル成長されてよい。電子供給層１１６のＡｌＧａＮをＸ線回折で評価したところ、Ａｌの組成比は０．２４であった。
ソース電極１１８およびドレイン電極１２０が、Ｔｉからなる層で形成されてよい。ソース電極１１８およびドレイン電極１２０が、Ｔｉからなる層の上に、Ａｌからなる層を有してよい。Ｔｉからなる層が電子供給層１１６に接することでオーミック接合する。ソース電極１１８およびドレイン電極１２０を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行ってよい。ソース電極１１８およびドレイン電極１２０が、スパッタまたは、蒸着で形成されてよい。
ゲート電極１２２が、Ｎｉからなる層で形成されてよい。ゲート電極１２２が、Ｎｉからなる層の上に、Ａｕからなる層を有してよい。Ｎｉからなる層が電子供給層１１６に接することでショットキー接合する。ゲート電極１２２が、スパッタまたは、蒸着で形成されてよい。
表２は、図９に示したＨＦＥＴ１４０の特性を示す。比較例として、シリコン基板１０２の（１１１）面に形成したＨＦＥＴ１４０の特性を示した。ＨＦＥＴ１４０の、ゲート長が２μｍ、ゲート幅が２００μｍ、ソース・ドレイン間距離が１５μｍとした。ゲート長は、電子走行層１１２を流れる電流と平行な方向のゲート電極１２２の長さである。ゲート幅は、ゲート電極１２２の幅である。ソース・ドレイン間距離は、ソース電極１１８のゲート電極１２２側の端部と、ドレイン電極１２０のゲート電極１２２側の端部との間の距離である。リーク電流は、ソース電極１１８およびドレイン電極１２０間の電圧が２００Ｖのときの値である。
Figure 0005136867
ＨＦＥＴ１４０は、シリコンの（１５０）面と、窒化物半導体層の格子整合が良いので、エピタキシャル成長された結晶の転位密度が低い。ＨＦＥＴ１４０は、比較例より、らせん転位密度が低いので、リーク電流が低く、破壊電圧が高い。ＨＦＥＴ１４０は、比較例より、刃状転位密度が低いので、移動度が高い。ＨＦＥＴ１４０は、移動度が１４００ｃｍ２／Ｖｓ以上である。ＨＦＥＴ１４０は、リーク電流が４．０×１０−８Ａ／ｍｍ以下である。ＨＦＥＴ１４０は、破壊電圧が９００Ｖ以上である。
図１０は、本発明の第２の実施形態に係るＨＦＥＴ１５０の模式的な断面図である。図１０において図９と同一の符号を付した要素は、図９において説明した要素と同一の機能および構成を有してよい。ＨＦＥＴ１４０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、電子供給層１１６、ソース電極１１８、ドレイン電極１２０、および、ゲート電極１２２を備える。ＨＦＥＴ１５０は、合金散乱抑制層１１４を備えない点を除き、図９に示したＨＦＥＴ１４０と、同様である。合金散乱抑制層１１４を備えないので、電子供給層１１６が、電子走行層１１２上に形成される。
ＨＦＥＴ１５０は、シリコン基板１０２の（１５０）面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図１０における窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１１２、および電子供給層１１６である。ＨＦＥＴ１５０は、シリコンの（１５０）面と、窒化物半導体層の格子整合が良いので、エピタキシャル成長された結晶の転位密度が低い。ＨＦＥＴ１５０は、シリコン（１１１）面上に形成したＨＦＥＴより、らせん転位密度が低いので、リーク電流が低く、破壊電圧が高い。ＨＦＥＴ１５０は、シリコン（１１１）面上に形成したＨＦＥＴより、刃状転位密度が低いので、移動度が高い。
図１１は、本発明の第３の実施形態に係るショットキーバリアダイオード１６０の模式的な断面図である。図１１において図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有してよい。ショットキーバリアダイオード１６０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、電子走行層１６２、オーミック電極１６４、およびショットキー電極１６６を備える。
図１１に示したシリコン基板１０２は、面方位（１５０）のシリコンからなる基板である。ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０は、図９のＨＦＥＴ１４０と同様の構成を有する。ＧａＮバッファ層１１０上に、電子走行層１６２が形成される。電子走行層１６２上にオーミック電極１６４およびショットキー電極１６６が形成される。オーミック電極１６４は電子走行層１６２にオーミック接合する。ショットキー電極１６６は電子走行層１６２にショットキー接合する。
ショットキーバリアダイオード１６０では、シリコン基板１０２の（１５０）面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図１１における窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、および、電子走行層１６２である。
電子走行層１６２が、ｎ−ＧａＮで形成されてよい。電子走行層１６２はシリコンをドープしたｎ−ＧａＮであってよい。電子走行層１６２のキャリア濃度は２×１０１６ｃｍ−３であってよい。
電子走行層１６２が、厚さ５００ｎｍのｎ−ＧａＮであってよい。電子走行層１６２が、ＴＭＧａ、ＮＨ３およびＳＨ４を、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎおよび所定の流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長されてよい。
オーミック電極１６４が、Ｔｉからなる層で形成されてよい。オーミック電極１６４が、Ｔｉからなる層の上に、Ａｌからなる層を有してよい。Ｔｉからなる層が電子走行層１６２に接することでオーミック接合する。オーミック電極１６４を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行ってよい。オーミック電極１６４が、スパッタまたは、蒸着で形成されてよい。
ショットキー電極１６６が、Ｎｉからなる層で形成されてよい。電子供給層１１６が、Ｎｉからなる層の上に、Ａｕからなる層を有してよい。Ｎｉからなる層が電子走行層１６２に接することでショットキー接合する。ショットキー電極１６６が、スパッタまたは、蒸着で形成されてよい。
図１２は、図１１に示したショットキーバリアダイオード１６０の特性を示す。実線が図１１に示したショットキーバリアダイオード１６０に対応する。ショットキー電極１６６を、直径１６０μｍの円形とした。オーミック電極１６４とショットキー電極１６６の電極間距離は１０μｍとして、オーミック電極１６４をショットキー電極１６６と同心円形状に形成した。比較例として、シリコン（１１１）面に同様にして形成したショットキーバリアダイオード１６０の特性を破線で示した。
図１１に示したショットキーバリアダイオード１６０は、シリコン（１１１）面に同様にして形成したショットキーバリアダイオード１６０と比べて、移動度が１．５倍になった。ショットキーバリアダイオード１６０は、シリコン基板１０２の（１５０）面に窒化物半導体層が形成されているので、転位密度が低いからである。特に刃状転位密度が低くなったことの効果である。ショットキーバリアダイオード１６０は、１Ｖの電圧で、１５ｍＡの電流が流れた。
図１３は、本発明の第４の実施形態に係るＭＯＳＦＥＴ１７０の模式的な断面図である。図１３において図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有してよい。ＭＯＳＦＥＴ１７０は、シリコン基板１０２、ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、反転層１７２、ゲート酸化膜１７６、ソース電極１７８、ゲート電極１８０、およびドレイン電極１８２を備える。反転層１７２は、ｐ−ＧａＮからなる。反転層１７２は、ソース電極１７８およびドレイン電極１８２の下に接して、コンタクト領域１７４を有する。これにより、ソース電極１７８およびドレイン電極１８２が、反転層１７２と、オーミック接続する。
図１３に示したシリコン基板１０２は、面方位（１５０）のシリコンからなる基板である。ＳｉＮ層１０４、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０は、図９のＨＦＥＴ１４０と同様の構成を有する。ＧａＮバッファ層１１０上に、反転層１７２が形成される。ゲート酸化膜１７６が、反転層１７２上に形成される。ゲート電極１８０がゲート酸化膜１７６上に形成される。
ＭＯＳＦＥＴ１７０では、シリコン基板１０２の（１５０）面に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図１３に示した窒化物半導体層とは、ＡｌＮバッファ層１０６、中間バッファ層１０８、ＧａＮバッファ層１１０、および、反転層１７２である。図１３に示したシリコン基板１０２の（１５０）面に形成したＭＯＳＦＥＴ１７０は、Ｓｉ（１１１）面に同様に形成したＭＯＳＦＥＴ１７０より界面準位が低く、オン抵抗が低く、移動度が高く、かつ、耐圧が高い。これは、窒化物半導体層の転位密度が低いからである。
反転層１７２は、マグネシウムをドープしたｐ−ＧａＮであってよい。ｐ型ドーパントはＺｎあるいはＢｅであってもよい。反転層１７２のキャリア濃度は１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３であってよい。反転層１７２の厚さは３００ｎｍであってよい。
反転層１７２が、ＴＭＧａ、ＮＨ３およびビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎおよび所定の流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長されてよい。
コンタクト領域１７４は、ｎ＋ＧａＮ領域であってよい。ｎ＋ＧａＮとは、ｎ型キャリアの濃度が、ｎ−ＧａＮのｎ型キャリア濃度あるいはｐ−ＧａＮのｐ型キャリア濃度より、高い領域をいう。ｎ＋ＧａＮ領域のキャリア濃度は１×１０１８ｃｍ−３以上であってよい。コンタクト領域１７４は、反転層１７２にｎ型ドーパントをドープして形成してよい。当該ドープはｎ型ドーパントをイオン注入して行われてよい。コンタクト領域１７４は、反転層１７２に、加速電圧１５０ｋｅＶで、Ｓｉをドープして、キャリア濃度を５×１０１８ｃｍ−３としてよい。
ゲート酸化膜１７６は、酸化膜で形成されてよい。ゲート酸化膜１７６は、ＳｉＯ２で形成されてよい。ゲート酸化膜１７６は、厚さ６０ｎｍ〜１００ｎｍで形成してよい。ゲート酸化膜１７６は、プラズマＣＶＤで形成してよい。ゲート酸化膜１７６を形成後に、加熱してアニール処理してよい。アニール処理により、反転層１７２とゲート酸化膜１７６との界面にある界面準位の密度が減少する。アニール処理は、８００℃〜１０００℃で３０分間行ってよい。
ゲート電極１８０が、導体で形成されてよい。ゲート電極１８０がポリシリコンで形成されてよい。ソース電極１７８およびドレイン電極１８２が、コンタクト領域１７４とオーミックコンタクトする材料で形成されてよい。ソース電極１７８およびドレイン電極１８２が、Ｔｉからなる層で形成されてよい。ソース電極１７８およびドレイン電極１８２が、Ｔｉからなる層の上に、Ａｌからなる層を有してよい。Ｔｉからなる層が電子走行層１６２に接することでオーミック接合する。ソース電極１７８およびドレイン電極１８２を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行ってよい。ソース電極１７８およびドレイン電極１８２が、スパッタまたは、蒸着で形成されてよい。
ゲート・ソース間距離と、ゲート・ドレイン間距離を同じにしてよい。ゲート・ソース間距離は、ゲート電極１８０のソース電極１７８側の端部と、ソース電極１７８のゲート電極１８０側の端部との距離である。ゲート・ドレイン間距離は、ゲート電極１８０のドレイン電極１８２側の端部と、ドレイン電極１８２のゲート電極１８０側の端部との距離である。ゲート・ソース間距離およびゲート・ドレイン間距離を１０μｍとしてよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 半導体基板、１０２ シリコン基板、１０４ ＳｉＮ層、１０６ ＡｌＮバッファ層、１０８ 中間バッファ層、１１０ ＧａＮバッファ層、１１２ 電子走行層、１１４ 合金散乱抑制層、１１６ 電子供給層、１１８ ソース電極、１２０ ドレイン電極、１２２ ゲート電極、１３０ 半導体基板、１４０ ＨＦＥＴ、１５０ ＨＦＥＴ、１６０ ショットキーバリアダイオード、１６２ 電子走行層、１６４ オーミック電極、１６６ ショットキー電極、１７０ ＭＯＳＦＥＴ、１７２ 反転層、１７４ コンタクト領域、１７６ ゲート酸化膜、１７８ ソース電極、１８０ ゲート電極、１８２ ドレイン電極

Claims (13)

  1. シリコン基板と、
    前記シリコン基板の（１５０）面上に、エピタキシャル成長された窒化物半導体層と、を備え、
    前記窒化物半導体層が、ＧａＮ、ＡｌＧａＮ、およびＡｌＮのいずれか、あるいは、これらを積層した層であり、
    前記窒化物半導体層の成長面が（０００１）面である半導体基板。
  2. 前記シリコン基板と、前記窒化物半導体層の間に形成された窒化珪素層をさらに備える請求項１に記載の半導体基板。
  3. 前記窒化珪素層が、２原子層以下の厚さである、請求項２に記載の半導体基板。
  4. 前記シリコン基板が、ＣＺ法で成長したシリコン単結晶から切り出された請求項１から３のいずれか一項に記載の半導体基板。
  5. 請求項１から４のいずれか一項の半導体基板に形成された半導体装置。
  6. 前記窒化物半導体層が、電子が走行する電子走行層であり、
    前記半導体装置が電界効果トランジスタである請求項５に記載の半導体装置。
  7. 移動度が１４００ｃｍ２／Ｖｓ以上である請求項６に記載の半導体装置。
  8. ショットキーバリアダイオード、および、ＭＯＳトランジスタのいずれかである、請求項５に記載の半導体装置。
  9. シリコン基板の（１５０）面上に、窒化物半導体からなる窒化物半導体層をエピタキシャル成長する窒化物半導体層形成段階を備え、
    前記窒化物半導体層が、ＧａＮ、ＡｌＧａＮ、およびＡｌＮのいずれか、あるいは、これらを積層した層であり、
    前記窒化物半導体層の成長面が（０００１）面である半導体基板の製造方法。
  10. 前記窒化物半導体層形成段階の前に、前記シリコン基板の（１５０）面を窒化して窒化珪素層を形成する工程をさらに備える請求項９に記載の半導体基板の製造方法。
  11. 前記窒化珪素層が２原子層以下の膜厚である、請求項１０に記載の半導体基板の製造方法。
  12. 前記シリコン基板が、ＣＺ法で成長したシリコン単結晶から切り出された請求項９から１１のいずれか一項に記載の半導体基板の製造方法。
  13. 請求項９から１２のいずれか一項に記載の半導体基板の製造方法によって製造された半導体基板上に形成された半導体装置。
JP2011022086A 2011-02-03 2011-02-03 半導体基板、半導体装置、および半導体基板の製造方法 Active JP5136867B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011022086A JP5136867B2 (ja) 2011-02-03 2011-02-03 半導体基板、半導体装置、および半導体基板の製造方法
CN2012800041566A CN103262214A (zh) 2011-02-03 2012-01-23 半导体基板、半导体装置、以及半导体基板的制造方法
EP12741613.9A EP2672510A4 (en) 2011-02-03 2012-01-23 SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, AND METHOD FOR PRODUCING SEMICONDUCTOR SUBSTRATE
KR1020137018263A KR20140045303A (ko) 2011-02-03 2012-01-23 반도체 기판, 반도체 장치, 및 반도체 기판의 제조 방법
PCT/JP2012/000406 WO2012105179A1 (ja) 2011-02-03 2012-01-23 半導体基板、半導体装置、および半導体基板の製造方法
US13/952,649 US9099383B2 (en) 2011-02-03 2013-07-28 Semiconductor substrate and semiconductor device, and manufacturing method of semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011022086A JP5136867B2 (ja) 2011-02-03 2011-02-03 半導体基板、半導体装置、および半導体基板の製造方法

Publications (2)

Publication Number Publication Date
JP2012164717A JP2012164717A (ja) 2012-08-30
JP5136867B2 true JP5136867B2 (ja) 2013-02-06

Family

ID=46602406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011022086A Active JP5136867B2 (ja) 2011-02-03 2011-02-03 半導体基板、半導体装置、および半導体基板の製造方法

Country Status (6)

Country Link
US (1) US9099383B2 (ja)
EP (1) EP2672510A4 (ja)
JP (1) JP5136867B2 (ja)
KR (1) KR20140045303A (ja)
CN (1) CN103262214A (ja)
WO (1) WO2012105179A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014103125A1 (ja) * 2012-12-26 2014-07-03 パナソニック株式会社 窒化物半導体装置および窒化物半導体基板
JP2015002341A (ja) * 2013-06-18 2015-01-05 富士通株式会社 化合物半導体装置及びその製造方法
JP2015060883A (ja) * 2013-09-17 2015-03-30 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
CN104465373A (zh) * 2014-10-28 2015-03-25 中国电子科技集团公司第五十五研究所 在硅片上制作氮化镓高电子迁移率晶体管的方法
FI129628B (en) * 2019-09-25 2022-05-31 Beneq Oy Method and apparatus for processing a substrate surface
TW202144599A (zh) * 2020-03-30 2021-12-01 日商東曹股份有限公司 積層膜、結構體、半導體元件、電子機器、積層膜的製造方法以及結構體的製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3436152B2 (ja) * 1997-10-10 2003-08-11 豊田合成株式会社 ＧａＮ系の半導体素子
US20040224459A1 (en) * 1999-07-07 2004-11-11 Matsushita Electric Industrial Co., Ltd. Layered structure, method for manufacturing the same, and semiconductor element
US6610144B2 (en) * 2000-07-21 2003-08-26 The Regents Of The University Of California Method to reduce the dislocation density in group III-nitride films
JP4179539B2 (ja) * 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
US7012016B2 (en) * 2003-11-18 2006-03-14 Shangjr Gwo Method for growing group-III nitride semiconductor heterostructure on silicon substrate
US7687827B2 (en) 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
CN100418199C (zh) * 2004-07-28 2008-09-10 中国科学院半导体研究所 铝镓氮/氮化镓高电子迁移率晶体管的制作方法
JP2006140397A (ja) * 2004-11-15 2006-06-01 Ritsumeikan 窒化物系化合物半導体製造装置
CN100397655C (zh) * 2004-12-02 2008-06-25 中国科学院半导体研究所 提高氮化镓基高电子迁移率晶体管性能的结构及制作方法
JP2006196631A (ja) 2005-01-13 2006-07-27 Hitachi Ltd 半導体装置及びその製造方法
ITVA20050034A1 (it) * 2005-05-13 2006-11-14 St Microelectronics Srl Celle a combustibile realizzate in un singolo strato di silicio monocristallino e processo di fabbricazione
US7338826B2 (en) * 2005-12-09 2008-03-04 The United States Of America As Represented By The Secretary Of The Navy Silicon nitride passivation with ammonia plasma pretreatment for improving reliability of AlGaN/GaN HEMTs
JP5064824B2 (ja) 2006-02-20 2012-10-31 古河電気工業株式会社 半導体素子
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
KR20140045303A (ko) 2014-04-16
EP2672510A1 (en) 2013-12-11
US20130306979A1 (en) 2013-11-21
JP2012164717A (ja) 2012-08-30
CN103262214A (zh) 2013-08-21
EP2672510A4 (en) 2015-07-15
US9099383B2 (en) 2015-08-04
WO2012105179A1 (ja) 2012-08-09

Similar Documents

Publication Publication Date Title
JP5781292B2 (ja) 窒化物半導体素子および窒化物半導体パッケージ
US9966259B2 (en) Silicon-based substrate, semiconductor device, and method for manufacturing semiconductor device
JP5634681B2 (ja) 半導体素子
JP5782033B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
US20140361337A1 (en) Semiconductor Device and Method for Manufacturing Semiconductor Device
JP5136867B2 (ja) 半導体基板、半導体装置、および半導体基板の製造方法
TW201513342A (zh) 半導體裝置及其製造方法
WO2014024310A1 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
CN107946187B (zh) 氮化物半导体外延晶片以及场效应型氮化物晶体管
US20150084163A1 (en) Epitaxial substrate, semiconductor device, and method for manufacturing semiconductor device
JP2012015304A (ja) 半導体装置
JP2012109344A (ja) 窒化物半導体素子および窒化物半導体パッケージ
CN108352327B (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
JP2012051774A (ja) 化合物半導体基板
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP2014090065A (ja) 窒化物系半導体エピタキシャルウエハ及び窒化物系電界効果型トランジスタ
JP6101565B2 (ja) 窒化物半導体エピタキシャルウェハ
JP5776344B2 (ja) 半導体装置
WO2012140915A1 (ja) 半導体デバイス
JP2013149959A (ja) 窒化物系半導体装置
JP2015053340A (ja) 窒化物系化合物半導体素子、および、窒化物系化合物半導体素子の製造方法
JP6205497B2 (ja) 窒化物半導体の製造方法
JP7037801B2 (ja) 電界効果トランジスタ及びその製造方法
JP2018206786A (ja) 窒化物半導体、窒化物半導体の製造方法、および電子デバイス
JP6305041B2 (ja) 窒化物半導体積層物及び窒化物半導体装置

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20120705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121031

R150 Certificate of patent or registration of utility model

Ref document number: 5136867

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151122

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350