JP6089122B2 - 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置 - Google Patents

窒化物半導体積層体およびその製造方法並びに窒化物半導体装置 Download PDF

Info

Publication number
JP6089122B2
JP6089122B2 JP2015559839A JP2015559839A JP6089122B2 JP 6089122 B2 JP6089122 B2 JP 6089122B2 JP 2015559839 A JP2015559839 A JP 2015559839A JP 2015559839 A JP2015559839 A JP 2015559839A JP 6089122 B2 JP6089122 B2 JP 6089122B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
substrate
degrees
algan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015559839A
Other languages
English (en)
Other versions
JPWO2015115126A1 (ja
Inventor
淳 小河
淳 小河
学 遠崎
学 遠崎
陽介 藤重
陽介 藤重
伸之 伊藤
伸之 伊藤
舞 岡崎
舞 岡崎
雄史 井上
雄史 井上
雅之 田尻
雅之 田尻
信明 寺口
信明 寺口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Application granted granted Critical
Publication of JP6089122B2 publication Critical patent/JP6089122B2/ja
Publication of JPWO2015115126A1 publication Critical patent/JPWO2015115126A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、窒化物半導体積層体およびその製造方法並びに窒化物半導体装置に関する。
窒化物半導体は、一般式ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される。この窒化物半導体は、その組成によって、バンドギャップを１．９５ｅＶ〜６ｅＶの範囲で変化させることができることから、紫外域から赤外域に及ぶ広波長範囲の発光デバイスの材料として研究開発され、実用化されている。
また、窒化物半導体を用いた制御デバイスは、高周波かつ高出力で動作するパワー素子などに用いられており、中でも、高周波帯域での増幅に適した制御デバイスとして、例えば高電子移動度電界効果トランジスタ（ＨＥＭＴ）などのＦＥＴが知られている。
従来の窒化物半導体積層体としては、特開２００８−１６６３４９号公報（特許文献１）に記載のものがある。この従来の窒化物半導体積層体は、Ｓｉ基板上に、バリア層としてＡｌＮ層と、Ａｌ組成を層厚方向に変化させたバッファ層としてのＡｌＧａＮ層と、ＧａＮ層を順次エピタキシャル成長している。
上記従来の窒化物半導体積層体は、ＳｉとＧａが反応し易いため、Ｓｉ基板とＧａＮ層との間にバリア層としてＡｌＮ層を設けているが、ＡｌＮ層上にＧａＮ層を直接成長させると、反り、クラックが発生し易く、良好なＧａＮ層を得ることができない。このため、ＡｌＮ層とＧａＮ層との間に、Ａｌ組成を層厚方向に変化させたＡｌＧａＮ層を挟み込んでいる。
特開２００８−１６６３４９号公報
しかしながら、上記従来の窒化物半導体積層体では、２ＤＥＧ層（２次元電子ガス層）近傍で発生する電子の移動度が小さいため、電圧印加時に空乏化された領域が発生し、オン抵抗が増加するという問題がある。
そこで、本発明の課題は、２ＤＥＧ層近傍で発生する電子の移動度を向上させて、オン抵抗の増加を抑制可能な窒化物半導体装置を提供することを目的とする。
上記課題を解決するため、本発明の窒化物半導体積層体は、
（１１１）面から０．８度以上２．７度以下のオフ角度で傾斜した面を主面とするＳｉ基板と、
上記Ｓｉ基板の上に形成した窒化物半導体層と
を備えることを特徴としている。

なお、本明細書で、窒化物半導体とは、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ等のことを言い、より詳しくは、一般式ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される半導体のことを言う。
本発明によれば、２ＤＥＧ層近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
図１は本発明の第１実施形態の窒化物半導体積層体の模式断面図である。 図２は本発明の第２実施形態の窒化物半導体積層体の模式断面図である。 図３は本発明の第３実施形態の窒化物半導体積層体の模式断面図である。 図４は本発明の第４実施形態の窒化物半導体積層体の模式断面図である。 図５は本発明の第５実施形態の窒化物半導体装置の断面模式図である。 図６は上記窒化物半導体装置の上面模式図である。 図７は図６の上面模式図の拡大図である。 図８は上記窒化物半導体装置のＳｉ原子層ステップを示す模式図である。
以下、本発明を図示の実施の形態により詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態の窒化物半導体積層体の模式断面図を示している。図１に示すように、この第１実施形態の窒化物半導体積層体は、Ｓｉ基板１０１と、このＳｉ基板１０１上に形成された窒化物半導体層１１０とを備えている。Ｓｉ基板１０１の主面上にＡｌＮバッファ層１０２が形成されている。
Ｓｉ基板１０１の主面は、（１１１）面から（０１１）方向に０．８度以上かつ２．７度以下のオフ角度で傾斜した面である。また、Ｓｉ基板１０１の表面は、上記表面の領域のうち３０％の領域に上記主面が存在するように凹凸加工されている。
ＡｌＮバッファ層１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮ層である。
ＡｌＮバッファ層１０２上に、ＡｌＧａＮ−１層１０３、ＡｌＧａＮ−２層１０４、およびＡｌＧａＮ−３層１０５が順次積層されたＡｌＧａＮバッファ層１０６が形成されている。このＡｌＧａＮバッファ層１０６上にＧａＮ層１０７が形成され、ＧａＮ層１０７上にＡｌＧａＮバリア層１０８が形成されている。これらＡｌＮバッファ層１０２、ＡｌＧａＮバッファ層１０６、ＧａＮ層１０７、およびＡｌＧａＮバリア層１０８が、窒化物半導体層１１０を構成している。
次に、上記窒化物半導体積層体の製造方法を以下に説明する。
まず、希釈フッ酸でＳｉ基板１０１の表面酸化膜を除去する。
次に、Ｓｉ基板１０１をＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）装置のリアクタ内に導入する。そして、Ｓｉ基板１０１の温度を１１００℃に昇温させた後、ＮＨ３（アンモニア）およびＴＭＡ（トリメチルアルミニウム）を供給し、エピタキシャル成長により、Ｓｉ基板１０１の主面に、成長速度４００ｎｍ／ｈｒで厚さ１８０ｎｍのＡｌＮバッファ層１０２を形成する。
次に、Ｓｉ基板１０１の温度を１１００℃にしたまま、ＮＨ３、ＴＭＡ、およびＴＭＧ（トリメチルガリウム）を供給し、エピタキシャル成長により、ＡｌＮバッファ層１０２上に、厚さ２００ｎｍのＡｌＧａＮ−１層１０３、厚さ３００ｎｍのＡｌＧａＮ−２層１０４、および厚さ４００ｎｍのＡｌＧａＮ−３層１０５を順次形成する。ＡｌＧａＮバッファ層１０６のＡｌ組成比は、５０％である。
次に、Ｓｉ基板１０１の温度を１１００℃にしたまま、ＮＨ３およびＴＭＧを供給し、エピタキシャル成長により、ＡｌＧａＮバッファ層１０６上に厚さ１０００ｎｍのＧａＮ層１０７を形成する。
次に、Ｓｉ基板１０１の温度を１０５０℃にして、ＮＨ３、ＴＭＡ、およびＴＭＧを供給し、エピタキシャル成長により、ＧａＮ層１０７上に厚さ３０ｎｍのＡｌＧａＮバリア層１０８を形成する。
このようにして、上記第１実施形態の窒化物半導体積層体を製造する。
次に、本発明の第１実施形態の窒化物半導体積層体におけるサンプルとしての実施例１−１〜実施例１−５と、上記第１実施形態との比較例におけるサンプルとしての比較例１−１〜比較例１−３との８種類のサンプルを製造した。
（実施例１−１）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、０．８度〜１．１度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。
（実施例１−２）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、１．２度〜１．５度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１−２では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（実施例１−３）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、１．６度〜１．９度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１−３では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（実施例１−４）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．０度〜２．３度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１−４では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（実施例１−５）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．４度〜２．７度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１−５では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（比較例１−１）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、０．５度〜０．７度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１−１では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（比較例１−２）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．８度〜３．１度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１−２では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
（比較例１−３）
Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、３．２度〜３．５度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１−３では、Ｓｉ基板１０１のオフ角度が実施例１−１と異なる以外は、実施例１−１の窒化物半導体積層体と同じ構造である。
実施例１−１〜実施例１−５および比較例１−１〜比較例１−３の各サンプルについて、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）を用いて、１００μｍ×１００μｍのエリア当たりの表面平坦性を算出し、表１に示す。ここで、上記表面平坦性は、上記エリアの表面における凸部の最大の高さと凹部の最小の高さとの差分を平均した値である。
Figure 0006089122
表１に示すように、実施例１−１〜実施例１−５のサンプルの表面平坦性は、２５．２ｎｍ以下である。実施例１−１のサンプルの平面平坦性は、比較例１−１のサンプルの平面平坦性の約半分である。この理由は、Ｓｉ基板の主面が、（１１１）面から（０１１）方向に０．８度より小さいオフ角度で傾斜した面であるときに比べて、成長表面のテラス幅が短くなる。成長前の原子、分子である前駆体（プレカーサー）は、成長温度が比較的低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長が抑制され、表面の凹凸が減少するからである。
一方、比較例１−２のサンプルの表面平坦性は、実施例１−５のサンプルの表面平坦性の約３倍になっている。この理由は、Ｓｉ基板の主面が、（１１１）面から（０１１）方向に２．７度より大きいオフ角度で傾斜した面であるとき、成長表面のテラス幅が短くなり過ぎ、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長が進む。そして、この異常成長がヒロック状の突起の成長等の表面荒れの要因となるからである。
また、ヒロック状の突起を含む凹凸のあるエピタキシャル膜を有する窒化物半導体積層体を製造した場合、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位や、表面の凹凸差によるフォトリソグラフィー等のプロセスの差異が発生する。これらがリークや面内の不均一性等に繋がり、窒化物半導体積層体の性能を低下させると考えられる。
したがって、Ｓｉ基板１０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有しているのが好ましい。この場合、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
したがって、窒化物半導体層１１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
また、上記Ｓｉ基板１０１の主面が上記表面の領域のうち３０％の領域に存在するように凹凸加工されている。このため、上記領域で、成長表面のテラス幅が短くなり、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１の反りをより確実に抑制し、ＡｌＮバッファ層１０２に歪応力が加わるのを抑制でき、ピットの発生をより確実に低減できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
（第２実施形態）
次に、本発明の第２実施形態の窒化物半導体積層体を説明する。
図２は、上記第２実施形態の窒化物半導体積層体の模式断面図を示している。図２に示すように、この第２実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板２０１の主面上にＡｌＮバッファ層２０２が形成され、このＡｌＮバッファ層２０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮ層である。
上記ＡｌＮバッファ層２０２上に、ＡｌＧａＮ−１層２０３、ＡｌＧａＮ−２層２０４、およびＡｌＧａＮ−３層２０５が順次積層されたＡｌＧａＮバッファ層２０６が形成されている。このＡｌＧａＮバッファ層２０６のＡｌ組成比は、５０％である。
上記ＡｌＧａＮバッファ層２０６上に厚さ１０００ｎｍのＧａＮ層２０７が形成され、ＧａＮ層２０７上にＡｌＧａＮバリア層２０８が形成されている。これらＡｌＮバッファ層２０２、ＡｌＧａＮバッファ層２０６、ＧａＮ層２０７、およびＡｌＧａＮバリア層２０８が、窒化物半導体層２１０を構成している。
次に、上記第２実施形態の窒化物半導体積層体におけるサンプルとしての実施例２−１〜実施例２−４と、上記第２実施形態との比較例におけるサンプルとしての比較例２−１〜比較例２−３との７種類のサンプルを製造した。
（実施例２−１）
Ｓｉ基板２０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板２０１上に上記製造方法によって窒化物半導体層２１０を形成して、窒化物半導体積層体のサンプルを製造する。ここで、ＡｌＮバッファ層２０２の厚さは、５０ｎｍである。
（実施例２−２）
実施例２−２では、ＡｌＮバッファ層２０２の厚さが１００ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
（実施例２−３）
実施例２−３では、ＡｌＮバッファ層２０２の厚さが１８０ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
（実施例２−４）
実施例２−４では、ＡｌＮバッファ層２０２の厚さが４００ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
（比較例２−１）
比較例２−１では、ＡｌＮバッファ層２０２の厚さが４０ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
（比較例２−２）
比較例２−２では、ＡｌＮバッファ層２０２の厚さが４５０ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
（比較例２−３）
比較例２−３では、ＡｌＮバッファ層２０２の厚さが５００ｎｍである以外は、実施例２−１の窒化物半導体積層体と同じ構造である。
実施例２−１〜実施例２−４および比較例２−１〜比較例２−３の各サンプルにおけるＡｌＧａＮバッファ層２０６の表面状態をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）で観察した。そして、ＡｌＧａＮバッファ層２０６表面の１００μｍ２のエリア当たりのピットの平均数を算出した。この平均数を表２に示す。ここで、上記ピットは、上記エリアにおける直径１０ｎｍ以上かつ５０ｎｍ以下のサイズのものである。ピットは、窒化物半導体積層体の特性に対して、リーク等の悪影響を与えるものである。
Figure 0006089122
表２に示すように、実施例２−１〜実施例２−４のサンプルにおけるピットの数は、１．４個以下である。これに対して、比較例２−１のサンプルにおけるピットの数は、実施例２−１のサンプルにおけるピットの数の約２０倍の２５．６個である。この理由は、ＡｌＮバッファ層２０２の厚さが５０ｎｍより小さくなると、ＡｌＮバッファ層２０２がカバー層として充分に機能しない。このため、ＡｌＧａＮバッファ層２０６のエピタキシャル成長に使用するＴＭＧのＧａとＳｉ基板２０１とが反応して、Ｓｉ基板２０１の表面を荒らし、ピット等の発生要因となる貫通転位が発生しやすくなるからと考えられる。
一方、比較例２−２のサンプルにおけるピットの数は、実施例２−４のサンプルのピットの数の約１０倍の１３．８個である。この理由は、ＡｌＮバッファ層２０２の厚さが４００ｎｍより大きくなると、ＡｌＮバッファ層２０２およびＡｌＧａＮバッファ層２０６が成長する間、ＳｉとＡｌＮの格子定数差が要因となって、Ｓｉ基板２０１の反りが大きくなる。そして、ＡｌＮバッファ層２０２およびＡｌＧａＮバッファ層２０６に歪応力が加わって、ＡｌＮバッファ層２０２にピットが発生しやすくなるからと考えられる。
したがって、Ｓｉ基板２０１上のＡｌＮバッファ層２０２の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であることが好ましい。ＡｌＮバッファ層２０２の厚さが５０ｎｍ以上である場合、ＡｌＮバッファ層２０２がカバー層として十分に機能する。したがって、ＡｌＮバッファ層２０２上にＧａＮ層２０７を積層するとき、ＳｉとＧａとの反応を抑制できて、さらにヒロック状の突起の成長を抑制できると共にピットの発生の要因となる貫通転位の発生を低減できる。
また、ＡｌＮバッファ層２０２の厚さが４００ｎｍ以下であるので、ＳｉとＡｌＮとの格子定数差によるＳｉ基板２０１の反りを抑制し、ＡｌＮバッファ層２０２に加わる歪応力を低減でき、ＡｌＮバッファ層２０２のピットの発生を低減できる。
（第３実施形態）
次に、本発明の第３実施形態の窒化物半導体積層体を説明する。
図３は、上記第３実施形態の窒化物半導体積層体の模式断面図を示している。図３に示すように、この第３実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板３０１の主面上に厚さ１８０ｎｍのＡｌＮバッファ層３０２が形成され、このＡｌＮバッファ層３０２上に、ＡｌＧａＮ−１層３０３、ＡｌＧａＮ−２層３０４、およびＡｌＧａＮ−３層３０５が順次積層されたＡｌＧａＮバッファ層３０６が形成されている。このＡｌＧａＮバッファ層３０６のＡｌ組成比は、５０％である。
上記ＡｌＧａＮバッファ層３０６上に厚さ１０００ｎｍのＧａＮ層３０７が形成され、ＧａＮ層３０７上にＡｌＧａＮバリア層３０８が形成されている。これらＡｌＮバッファ層３０２、ＡｌＧａＮバッファ層３０６、ＧａＮ層３０７、およびＡｌＧａＮバリア層３０８が、窒化物半導体層３１０を構成している。
次に、上記第３実施形態の窒化物半導体積層体におけるサンプルとしての実施例３−１〜実施例３−３と、上記第３実施形態との比較例におけるサンプルとしての比較例３−１との４種類のサンプルを製造した。
（実施例３−１）
Ｓｉ基板３０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板３０１上に上記製造方法によって窒化物半導体層３１０を形成して、窒化物半導体積層体のサンプルを製造する。ここで、ＡｌＮバッファ層３０２の成長速度を変化させて、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃである。
なお、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅は、予備実験として、Ｓｉ基板上に、それぞれ成長速度を変化させて、層の厚さが１８０ｎｍのＡｌＮバッファ層を成長させた半導体積層体をＸ線回折評価を行った結果を反映させている。
（実施例３−２）
実施例３−２では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２２００ａｒｃｓｅｃである以外は、実施例３−１の窒化物半導体積層体と同じ構造である。
（実施例３−３）
実施例３−３では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃである以外は、実施例３−１の窒化物半導体積層体と同じ構造である。
（比較例３−１）
比較例３−１では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２６５０ａｒｃｓｅｃである以外は、実施例３−１の窒化物半導体積層体と同じ構造である。
実施例３−１〜実施例３−３および比較例３−１の各サンプルにおけるＡｌＧａＮバッファ層３０６の表面状態をＳＥＭで観察した。そして、ＡｌＧａＮバッファ層３０６表面の１００μｍ２のエリア当たりの上記ピットの平均数を算出した。この平均数を表３に示す。
Figure 0006089122
表３に示すように、実施例３−１〜実施例３−３のサンプルにおけるピットの数は、１．８個以下である。これに対して、比較例３−１のサンプルにおけるピットの数は、実施例３−３におけるサンプルのピットの数の約７倍の１２．３個である。この理由は、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃよりも大きく、ＡｌＮバッファ層３０２の結晶性が悪いため、ピットの要因となる貫通転位等が入り易くなるからと考えられる。
したがって、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であることが好ましい。ロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である場合、転位の発生を低減し、ＡｌＮバッファ層３０２上にＧａＮ層３０７を積層するとき、ＳｉとＧａとの反応を抑制できる。また、ロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であるため、ＡｌＮバッファ層３０２の結晶性が良好で、転位の発生を低減して、ピットの発生を低減できる。したがって、窒化物半導体層３１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
（第４実施形態）
次に、本発明の第４実施形態の窒化物半導体積層体を説明する。
図４は、上記第４実施形態の窒化物半導体積層体の模式断面図を示している。図４に示すように、この第４実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板４０１の主面上にＡｌＮバッファ層４０２が形成されている。
ＡｌＮバッファ層１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮバッファ層である。
ＡｌＮバッファ層４０２上に、ＡｌＧａＮ−１層４０３、ＡｌＧａＮ−２層４０４、およびＡｌＧａＮ−３層４０５が順次積層されたＡｌＧａＮバッファ層４０６が形成されている。このＡｌＧａＮバッファ層４０６上にＧａＮ層４０７が形成され、ＧａＮ層４０７上にＡｌＧａＮバリア層４０８が形成されている。これらＡｌＮバッファ層４０２、ＡｌＧａＮバッファ層４０６、ＧａＮ層４０７、およびＡｌＧａＮバリア層４０８が、窒化物半導体層４１０を構成している。
次に、上記第４実施形態の窒化物半導体積層体の製造方法を以下に説明する。
まず、上記第１実施形態の窒化物半導体積層体の製造方法と同様に、Ｓｉ基板４０１の主面に、厚さ１８０ｎｍのＡｌＮバッファ層４０２を形成し、このＡｌＮバッファ層４０２上に、厚さ２００ｎｍのＡｌＧａＮ−１層４０３、厚さ３００ｎｍのＡｌＧａＮ−２層４０４、および厚さ４００ｎｍのＡｌＧａＮ−３層４０５を順次形成する。ここで、上記第４実施形態の窒化物半導体積層体の製造方法では、ＡｌＧａＮバッファ層４０６のＡｌ組成比は、２０％である。
次に、Ｓｉ基板４０１の温度を１１００℃にしたまま、ＮＨ３およびＴＭＧを供給し、エピタキシャル成長により、ＡｌＧａＮバッファ層４０６上に厚さ２００ｎｍのＧａＮ層４０７を形成する。
次に、Ｓｉ基板４０１の温度を１１００℃にしたまま、ＮＨ３、ＴＭＧおよびＴＭＡを供給し、エピタキシャル成長により、ＧａＮ層４０７上に厚さ２５ｎｍであって、Ａｌ組成比が１０％のＡｌＧａＮバリア層４０８を形成する。
このようにして、上記第４実施形態の窒化物半導体積層体を製造する。
次に、上記第４実施形態の窒化物半導体積層体におけるサンプルとしての実施例４−１〜実施例４−３と、上記第４実施形態との比較例におけるサンプルとしての比較例４−１〜比較例４−３との６種類のサンプルを製造した。
（実施例４−１）
Ｓｉ基板４０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板４０１上に上記第４実施形態の製造方法によって窒化物半導体層４１０を形成して、窒化物半導体積層体のサンプルを製造する。
（実施例４−２）
実施例４−２では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が２０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
（実施例４−３）
実施例４−３では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が３０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
（実施例４−４）
実施例４−４では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が５０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
（実施例４−５）
実施例４−５では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が８０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
（比較例４−１）
比較例４−１では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が７．０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
（比較例４−２）
比較例４−２では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が９０％である以外は、実施例４−１の窒化物半導体積層体と同じ構造である。
実施例４−１〜実施例４−３および比較例４−１〜比較例４−３の各サンプルにおけるＡｌＧａＮバリア層４０８の表面状態をＳＥＭで観察した。そして、ＡｌＧａＮバリア層４０８表面の１００μｍ２のエリア当たりの上記ピットの平均数を算出した。この平均数を表４に示す。
Figure 0006089122
表４に示すように、実施例４−１〜実施例４−５のサンプルにおけるピットの数は、２．１個以下である。これに対して、比較例４−１のサンプルにおけるピットの数は、実施例４−１のサンプルにおけるピットの数の約４倍の８．１個である。この理由は、Ａｌ組成が低い場合、Ｓｉや他の層との歪応力のバランスが崩れて、転位からピットが発生しやすくなることが考えられる。
一方、比較例４−２のサンプルにおけるピットの数は、実施例４−５のサンプルのピットの数の約６倍の１２．３個である。この理由は、上記同様に、Ａｌ組成が高すぎる場合においても、Ｓｉや他の層との歪応力のバランスが崩れて、転位からピットが発生しやすくなることが考えられる。
したがって、ＡｌＧａＮバッファ層４０６のＡｌ組成比は、１０％以上かつ８０％以下であることが好ましい。ＡｌＧａＮバッファ層４０６のＡｌ組成比が１０％以上である場合、ＡｌＮバッファ層４０２上に上記ＡｌＧａＮバッファ層４０６を積層するとき、ＳｉとＧａとの反応を抑制して、基板全体の反りを抑制できる。そして、上記反りが窒化物半導体層４１０に与える歪応力を低減させ、転位およびピットの発生を抑制できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
（第５実施形態）
本発明の第５実施形態の窒化物半導体積層体は、Ｓｉ基板４０１として、（１１１）面から２．０度のオフ角のＳｉ基板を用いたこと以外は、上記第４実施形態の窒化物半導体積層体と同じ構造である。この第５実施形態の窒化物半導体積層体において、ＧａＮ層４０７の厚さを変化させて、第１実施形態と同様にＡＦＭを用いて、１００×１００μｍのエリア当たりの表面平坦性を算出した。この表面平坦性を表５に示す。ここで、上記表面平坦性は、上記エリアの表面における凸部の最大の高さと凹部の最小の高さとの差分を平均した値である。
Figure 0006089122
ＧａＮ厚が１００ｎｍ以上になると、表面平坦性は、大きく改善されていることがわかる。この理由として、ＧａＮ厚が厚くなることで、ＧａＮ成長中の横方向成長が促進されて、ヒロック等の凹凸が抑制されていることが考えられる。
（第６実施形態）（オフ角依存性及びオフ角の回転軸依存性）
図５に示すように、第６実施形態の窒化物半導体装置は、Ｓｉ基板１１０１と、このＳｉ基板１１０１上に積層されたＡｌＮバッファ層１１０２と、このＡｌＮバッファ層１１０２上に積層されたＡｌＧａＮバッファ層１１０３と、このＡｌＧａＮバッファ層１１０３上に積層された６０周期のＡｌＮ／ＡｌＧａＮ超格子層１１０４と、この超格子層１１０４上に積層された下地ＧａＮ層１１０５と、この下地ＧａＮ層１１０５上に積層されたチャネルＧａＮ層１１０６と、このチャネルＧａＮ層１１０６上に積層されたＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７とで構成されている。ＡｌＮバッファ層１１０２，ＡｌＧａＮバッファ層１１０３，超格子層１１０４、下地ＧａＮ層１１０５、チャネルＧａＮ層１１０６および２ＤＥＧバリア層１１０７は、窒化物半導体層の一例である。
また、上記チャネルＧａＮ層１１０６と２ＤＥＧバリア層１１０７とが、ヘテロ接合を有するＧａＮ系積層体１１１０を構成しており、チャネルＧａＮ層１１０６と２ＤＥＧバリア層１１０７との界面に２ＤＥＧ層（２次元電子ガス層）１１１１が発生する。
上記ＧａＮ系積層体１１１０には、チャネルＧａＮ層１１０６に達するリセスを形成し、このリセスにソース電極１２０１とドレイン電極１２０３とをオーミック電極として形成している。このソース電極１２０１およびドレイン電極１２０３は、例えば、一例として、Ｔｉ層、Ａｌ層、ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極である。また、上記２ＤＥＧバリア層１１０７に、ゲート電極１２０２を形成している。このゲート電極１２０２は、例えば、２ＤＥＧバリア層１１０７とショットキー接合するショットキー電極であり、例えば、ＴｉＮで作製している。尤も、ゲート電極１２０２は、絶縁膜上に形成して、絶縁ゲート電極構造としてもよい。
上記２ＤＥＧバリア層１１０７、ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２上に、図示しない層間絶縁膜を形成し、この層間絶縁膜上に図示しないドレイン電極パッド、ソース電極パッドおよびゲート電極パッドを設けている。そして、上記ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２を、夫々、図示しないビアホールを介して、ドレイン電極パッド、ソース電極パッドおよびゲート電極パッドに電気接続している。
上記Ｓｉ基板１１０１は、（１１１）面に対するオフ角を有し、図６に示すように、（１−１０）面に、オリエンテーションフラット部１１２１（以下、オリフラ部という）を設けている。そして、上記窒化物半導体装置は、図７に示すように、ソース電極１２０１の重心１２１１およびドレイン電極１２０３の重心１２１３を通り、かつ、ソース電極１２０１からドレイン電極１２０３に向かう方向（以下、電極の並び方向という）の直線Ｌ０と、オリフラ部１１２１とが、平行になるように構成されている。言い換えると、オリフラ部１１２１に対して平行な方向＜１−１２＞に、ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２を順に配置している。
また、上記オフ角は、直線Ｌ０に対して角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１を回転軸としている。
ここで、上記オフ角の回転軸である直線Ｌ１が電極の並び方向の直線Ｌ０と成す角度αと、２ＤＥＧ層１１１１近傍における電子の移動度および電流コラプスの値との関係を説明する。
まず、サンプルとして、
・電極の並び方向の直線Ｌ０に対して角度α＝０度（Ｌ０と平行）を成す直線Ｌ１を回転軸としたオフ角の角度（オフ角度）２度のＳｉ（１１１）を基板として使用したサンプル１−１の窒化物半導体装置（ＨＥＭＴ）と、
・電極の並び方向の直線Ｌ０に対して角度α＝１０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−２のＨＥＭＴと、
・電極の並び方向の直線Ｌ０に対して角度α＝２０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−３のＨＥＭＴと、
・電極の並び方向の直線Ｌ０に対して角度α＝２５度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−４のＨＥＭＴと、
・電極の並び方向の直線Ｌ０に対して角度α＝３０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−５のＨＥＭＴと、
・電極の並び方向の直線Ｌ０に対して角度α＝３５度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−６のＨＥＭＴと、
・電極の並び方向の直線Ｌ０に対して角度α＝４０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１−７のＨＥＭＴと、
の７種類のサンプルを準備した。
このサンプルでは、６７５μｍ、６インチのＳｉ基板１１０１上に、層厚４０ｎｍのＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、層厚３．５ｎｍ／２３ｎｍのＡｌＮ／Ａｌ０．１５Ｇａ０．８５Ｎの６０周期の超格子層１１０４、層厚６００ｎｍの下地ＧａＮ層１１０５、層厚６００ｎｍのチャネルＧａＮ層１１０６、および、層厚３２ｎｍのＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７を順に積層させた窒化物半導体積層基板（窒化物半導体エピタキシャル基板）を用いた。全てのサンプルにおいて、同じ電極（ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２）を用い、同一の配置とした。また、図６に示すように、電極の並び方向の直線Ｌ０および直線Ｌ０に対して角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１は、これらの直線Ｌ０，Ｌ１がＳｉ基板１１０１の外周上で交わるように配置した。
上記サンプルについて、電極１２０１，１２０２，１２０３近傍でホール（Ｈａｌｌ）効果測定を行った。
その結果、移動度の中央値（メジアン）は、
・サンプル１−１は１８１５ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−２は１７８３ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−３は１７６２ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−４は１７４８ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−５は１７２６ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−６は１６５８ｃｍ２／Ｖ・ｓｅｃ、
・サンプル１−７は１５８０ｃｍ２／Ｖ・ｓｅｃ、
であった。
また、オン抵抗の変化率である電流コラプスの値の中央値（メジアン）は、
・サンプル１−１は１．０５、
・サンプル１−２は１．０９、
・サンプル１−３は１．１１、
・サンプル１−４は１．１０、
・サンプル１−５は１．１４、
・サンプル１−６は１．２８、
・サンプル１−７は１．３２、
であった。
上記結果から、直線Ｌ０と直線Ｌ１との成す角度αが３０度を超えると、２ＤＥＧ層１１１１近傍での移動度が大きく低下し、電流コラプスの値が著しく上昇することが分かった。
図８に示すように、Ｓｉ原子層におけるステップ１３０１とテラス１３０２の境界は、オフ角の回転軸である直線Ｌ１と略平行な方向に延在している。このステップとテラスの境界の延在方向は、Ｓｉ基板１１０１上の窒化物半導体を結晶成長させた２ＤＥＧ層１１１１近傍でも殆ど変化がない。このため、上記角度αが０度に近いほど、電極の並び方向の直線Ｌ０とステップとテラスの境界の延在方向を示す直線Ｌ２とが平行に近づき、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが平行に近づく。その結果、電圧印加時の電子（キャリア）の移動度が向上し、空乏化された領域に電子が補充され易くなる。すなわち、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１をオフ角の回転軸とすることで、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
一方、電極の並び方向の直線Ｌ０に対して３０度を超える角度αを成す方向の直線をオフ角の回転軸とした場合、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが、平行から外れる。その結果、電圧印加時のキャリアの移動度が低下し、空乏化された領域に電子が補充され難くなり、窒化物半導体装置のオン抵抗が増大し、電流コラプスが増大してしまう。
従って、上記Ｓｉ基板１１０１のオフ角は、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１を回転軸としている。
なお、直線Ｌ１は、直線Ｌ０に対して０度以上３０度以下の角度αを成す直線であればよく、Ｓｉ基板１１０１上において、任意に配置できる。
また、上記オフ角を（１１１）面から０度以上４．０度以下の角度で設けている。
これは、６７５μｍ、６インチのＳｉ基板１１０１を用いた場合、オフ角が４．０度を超えると、室温におけるＳｉ基板１１０１の反り（窒化物半導体層を上にして下に凸の反り）が大きく（１２０μｍ以上）なってしまうため、プロセス処理が困難になるからである。
一方、オフ角が４．０度以下では、室温におけるＳｉ基板１１０１の反りが１００μｍ以下となり、プロセス処理が可能になる。特に、オフ角が２．７度以下では、室温におけるＳｉ基板１１０１の反りが７０μｍ以下になり、プロセス処理が容易になる。このため、オフ角は、２．７度以下であるのが好ましく、１．７度以下であるのがより好ましい。
また、オフ角を小さくしすぎる（０度に近くしすぎる）と、オフ角が僅かにずれた場合であっても、ステップ１３０１の間隔および方向等に差異が生じ、所望の基板１１０１の表面状態が得られなくなってしまう。このため、オフ角は、０．１度以上であるのが好ましく、０．３度以上であるのがより好ましい。
（第７実施形態）（ＡｌＮ層／Ｓｉ基板 ＡｌＮ厚依存性）
第７実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２が、３０ｎｍ以上、４００ｎｍ以下の層厚を有するように構成したものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
まず、ＡｌＮバッファ層１１０２の層厚と、ＡｌＮバッファ層１１０２の表面の最大高さと最小高さの差を説明する。
サンプルとして、
・ＡｌＮバッファ層１１０２の層厚を２０ｎｍとした製造したサンプル２−１の窒化物半導体積層基板（窒化物半導体エピタキシャル基板）と、
・ＡｌＮバッファ層１１０２の層厚を３０ｎｍとした製造したサンプル２−２の窒化物半導体積層基板と、
・ＡｌＮバッファ層１１０２の層厚を５０ｎｍとした製造したサンプル２−３の窒化物半導体積層基板と、
・ＡｌＮバッファ層１１０２の層厚を１８０ｎｍとした製造したサンプル２−４の窒化物半導体積層基板と、
・ＡｌＮバッファ層１１０２の層厚を４００ｎｍとした製造したサンプル２−５の窒化物半導体積層基板と、
・ＡｌＮバッファ層１１０２の層厚を４５０ｎｍとした製造したサンプル２−６の窒化物半導体積層基板と、
・ＡｌＮバッファ層１１０２の層厚を５００ｎｍとした製造したサンプル２−７の窒化物半導体積層基板と、
の７種類のサンプルを用意した。
このサンプルでは、６７５μｍ、６インチのＳｉ基板１１０１上に、ＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、層厚３．５ｎｍ／２３ｎｍのＡｌＮ／Ａｌ０．１５Ｇａ０．８５Ｎの６０周期の超格子層１１０４、層厚６００ｎｍの下地ＧａＮ層１１０５、層厚６００ｎｍのチャネルＧａＮ層１１０６、および、層厚３２ｎｍのＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７を順に積層させた窒化物半導体エピタキシャル基板を用いた。
このサンプルの窒化物半導体積層基板のそれぞれＡｌＮバッファ層１１０２の表面に対して、ＡＦＭ（原子間力顕微鏡）を用いて、５μｍ×５μｍエリアにおける最大高さと最小高さとの差を評価した。
その結果、
・サンプル２−１は、１１３ｎｍ、
・サンプル２−２は、４８ｎｍ、
・サンプル２−３は、４１ｎｍ、
・サンプル２−４は、３１ｎｍ、
・サンプル２−５は、３６ｎｍ、
・サンプル２−６は、８３ｎｍ、
・サンプル２−７は、１２１ｎｍ、
であった。
上記結果から、ＡｌＮバッファ層１１０２の層厚が、３０ｎｍ未満、または、４００ｎｍを超えると、窒化物半導体層を成長させるためのＡｌＮバッファ層１１０２の表面の最大高さと最小高さとの差が大きくなりすぎることが分かった。
このように、ＡｌＮバッファ層１１０２の表面の最大高さと最小高さとの差が大きくなりすぎると、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１をオフ角の回転軸としても、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが、平行から外れ、電圧印加時のキャリアの移動度が低下すると想定される。このため、ＡｌＮバッファ層１１０２の層厚を３０ｎｍ以上４００ｎｍ以下にしている。ＡｌＮバッファ層１１０２の層厚を３０ｎｍ以上４００ｎｍ以下にすることで、ＡｌＮバッファ層１１０２の表面形状による電圧印加時のキャリアの移動度の低下を抑制できる。その結果、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
（第８実施形態）（ＡｌＮ層／Ｓｉ基板 結晶依存性）
第８実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２が、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下であるように構成したものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
ＡｌＮバッファ層１１０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下の場合、結晶が良好で、転位の発生が抑制される（転位が比較的少なくなる）ため、ＡｌＧａＮバッファ層１１０３を積層する際に、ＳｉとＧａの反応を抑制することが可能になると考えられる。その結果、転位によるキャリアの移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
（第９実施形態）（ＡｌＧａＮ層／ＡｌＮ層／Ｓｉ基板 Ａｌ組成依存性）
第９実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２上に、Ａｌ組成が１０％以上８０％以下のＡｌＧａＮバッファ層１１０３およびＡｌＮ／ＡｌＧａＮ超格子層１１０４を設け、この超格子層１１０４上に層厚が１００ｎｍ以上の下地ＧａＮ層１１０５を積層させたものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
第９実施形態の窒化物半導体装置によれば、窒化物半導体積層基板全体の反りを抑えることができて、窒化物半導体層、つまり、ＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、超格子層１１０４、下地ＧａＮ層１１０５、チャネルＧａＮ層１１０６および２ＤＥＧバリア層１１０７に与える歪応力を低減して、転位の発生を抑制できる。その結果、転位によるキャリアの移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
（第１０実施形態）
第１０施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＳｉ基板１１０１の表面に、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向の直線Ｌ１を回転軸として、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面がＳｉ基板１１０１の表面の３０％以上となるような凹凸を設けたものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
Ｓｉ基板１１０１の表面に、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向の直線Ｌ１を回転軸として、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面がＳｉ基板１１０１の表面の３０％以上となるような凹凸を設けることで、確実に窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
なお、上記第２から第４実施形態では、Ｓｉ基板２０１，３０１，４０１の主面は、（１１１）面から（０１１）方向に２．０度のオフ角度で傾斜した面であったが、これに限られない。Ｓｉ基板の主面は、（１１１）面から（０１１）方向に、０．８度以上かつ２．７度以下のオフ角度で傾斜した面であればよい。
また、上記第１、第３、および第４実施形態では、ＡｌＮバッファ層１０２，３０２，４０２の厚さは、１８０ｎｍであったが、これに限られない。ＡｌＮバッファ層の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であればよい。
また、上記第１、第２、および第４実施形態では、ＡｌＮバッファ層１０２，２０２，４０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮバッファ層であったが、これに限られない。ＡｌＮバッファ層の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であればよい。
また、上記第１から第３実施形態では、ＧａＮ層１０７，２０７，３０７の厚さは１０００ｎｍ、上記第４実施形態では、ＧａＮ層４０７の厚さは２００ｎｍであったが、これに限られない。ＧａＮ層の厚さは、１００ｎｍ以上であればよい。
また、上記第１から第３実施形態では、Ｓｉ基板１０１，２０１，３０１，４０１の表面は、上記表面の領域のうち３０％以上の領域に上記主面が存在するように凹凸加工されていたが、これに限らず、Ｓｉ基板の表面の領域のうち３０％以上の領域にＳｉ基板の主面が存在するように凹凸加工されていればよい。また、Ｓｉ基板１０１，２０１，３０１，４０１の表面が凹凸加工されていなくてもよい。
また、上記第１から第５実施形態では、ＭＯＣＶＤ装置を使用するＭＯＣＶＤ法を用いて各層を結晶成長させたが、これに限らず、ＨＶＰＥ(ハイドライド気相成長法)法、ＭＢＥ(分子線エピタキシャル)法などを用いてもよく、ＭＯＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法などを組み合わせてもよい。また、各層の成長条件は、この窒化物半導体積層体を用いて作製する半導体装置の構成などに応じて適宜設定してよい。
また、上記第６〜第１０実施形態では、ＧａＮ系積層体１１１０は、チャネルＧａＮ層１１０６と、このチャネルＧａＮ層１１０６上に積層されたＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７とで構成しているが、これに限らない。ＧａＮ系積層体は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるＧａＮ系半導体層を積層したものであればよい。例えば、ＧａＮ系積層体は、ＧａＮ、ＡｌＧａＮの他に、例えば、ＧａＮと窒化インジウム（ＩｎＮ）との混晶であるＩｎＧａＮ、あるいは、ＧａＮ、ＡｌＮおよびＩｎＮの混晶であるＡｌＩｎＧａＮ等を含むものであってもよい。
また、上記第６〜第１０実施形態では、２ＤＥＧバリア層１１０７に、チャネルＧａＮ層１１０６に達するリセスを形成し、このリセスにソース電極１２０１とドレイン電極１２０３をオーミック電極として形成したが、これに限らない。例えば、上記リセスを形成しないで、上記チャネルＧａＮ層上の２ＤＥＧバリア層の上にソース電極およびドレイン電極を形成し、２ＤＥＧバリア層の層厚を薄くすることによってドレイン電極とソース電極がオーミック電極になるようにしてもよい。
上記窒化物半導体装置は、例えば、ＨＥＭＴ（高電子移動度トランジスタ：High Electron Mobility Transistor）、ＭＩＳＦＥＴ（金属−絶縁体−半導体 電界効果トランジスタ：Metal Insulator Semiconductor Field Effect Transistor）、接合型ＦＥＴ、ＬＥＤ（発光ダイオード）、半導体レーザ等であってもよい。
また、窒化物半導体装置の種類に応じて、電極は、ドレイン電極、ソース電極、ゲート電極、エミッタ電極、コレクタ電極、ベース電極、アノード電極、カソード電極等となることは勿論である。
また、上記第６〜第１０実施形態では、Ｓｉ基板１１０１のオリフラ部１１２１を＜１１−２＞と平行に設けているが、これに限らない。例えば、オリフラ部が＜１−１０＞と平行に設けてもよいし、その他の方向に設けてもよい。
また、上記第６〜第１０実施形態では、バリア層としてＡｌＮバッファ層１１０２を用いているが、それに代えて、例えば、ｐ−ＧａＮ、ｐ−ＡｌＧａＮ等からなる層を用いることができる。また、バッファ層としてのＡｌＧａＮバッファ層１１０３は、特許文献１のように、Ａｌ組成を層厚方向に変化させてもよい。
また、上記第１〜第１０実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
本発明および実施形態を纏めると、次のようになる。
本発明の窒化物半導体積層体は、
（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面とするＳｉ基板１０１，２０１，３０１，４０１，１１０１と、
上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１上に形成された窒化物半導体層１１０，２１０，３１０，４１０，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７と
を備えることを特徴としている。
上記構成の窒化物半導体積層体によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１は、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面としている。このため、このような窒化物半導体積層体と、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７上に設けられ、互いに所定の間隔を隔てて配置されたソース電極およびドレイン電極とを備え、ソース電極の重心からドレイン電極の重心に向かう方向の直線Ｌ０に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１上の直線Ｌ１を、上記オフ角の回転軸とすることにより、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができる。したがって、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
ところで、従来の窒化物半導体積層体は、Ｓｉ基板上に形成されたＡｌＮ層と、このＡｌＮ層上に形成されたＡｌの組成比が３０％以上かつ６０％以下のＡｌＧａＮ層と、このＡｌＧａＮ層上に形成されたＧａＮ層とを備えている。
しかし、本発明者は、Ｓｉ基板上にＡｌＮ層を成長させるとき、ＡｌＮ層表面もしくは上記ＡｌＮ層上のＡｌＧａＮ層表面にヒロックやステップバンチングに由来する凹凸が発生しやすいという問題に直面した。
そこで、本発明者は、ＡｌＧａＮ層表面にヒロック状の突起が発生する問題について特に検討を行った結果、次のように推定した。すなわち、Ｓｉ基板の主面のオフ角が小さいとき、原子レベルでの基板表面のステップ数が少なくなる。テラス上でＡｌ等の原子が表面マイグレーションの途中で止まり、そこから核形成がなされ、通常のステップフロー成長とは異なる結晶核が育つ。この結晶核がヒロック状の突起の発生要因であると考えられた。
また、ヒロック状の突起を含む凹凸のあるエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位や、表面の凹凸差によるフォトリソグラフィー等のプロセスの差異が発生する。これらがリークや面内の不均一性等に繋がり、窒化物半導体積層体の性能を低下させると考えられた。
そこで、本発明の別の課題は、窒化物半導体層の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体およびその製造方法を提供することにある。
上記別の課題を解決するため、一実施形態の窒化物半導体積層体では、
上記Ｓｉ基板の主面のオフ角度は、（１１１）面から０．８度以上２．７度以下である。
上記実施形態の窒化物半導体積層体によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。このため、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。このとき、成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
また、一実施形態の窒化物半導体積層体では、
上記窒化物半導体層は、上記Ｓｉ基板１０１，２０１，３０１，４０１の上記主面上に形成されたＡｌＮ層１０２，２０２，３０２，４０２を含み、
上記ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、５０ｎｍ以上かつ４００ｎｍ以下である。
上記実施形態によれば、ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、５０ｎｍ以上であるので、ＡｌＮ層１０２，２０２，３０２，４０２がカバー層として十分に機能する。したがって、ＡｌＮ層１０２，２０２，３０２，４０２上にＧａＮ層１０７，２０７，３０７，４０７を積層するとき、ＳｉとＧａとの反応を抑制できて、ヒロック状の突起の成長を抑制できると共にピットの発生の要因となる貫通転位の発生を低減できる。
また、ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、４００ｎｍ以下であるので、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１，２０１，３０１，４０１の反りを抑制し、ＡｌＮ層１０２，２０２，３０２，４０２に歪応力が加わるのを抑制でき、ピットの発生を低減できる。
また、一実施形態の窒化物半導体積層体では、
上記ＡｌＮ層１０２，２０２，３０２，４０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である。
上記実施形態によれば、上記ＡｌＮ層１０２，２０２，３０２，４０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である。このため、転位の発生を低減し、ＡｌＮ層１０２，２０２，３０２，４０２上にＧａＮ層１０７，２０７，３０７，４０７を積層するとき、ＳｉとＧａとの反応を抑制できる。また、ＡｌＮ層１０２，２０２，３０２，４０２の結晶性が良好なため、転位の発生を低減して、ピットの発生を低減できる。したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
また、一実施形態の窒化物半導体積層体では、
上記ＡｌＮ層１０２，２０２，３０２，４０２上に少なくとも１つ形成されたＡｌＧａＮ層１０６，２０６，３０６，４０６と、
上記ＡｌＧａＮ層１０６，２０６，３０６，４０６上に形成されたＧａＮ層１０７，２０７，３０７，４０７と
を備え、
上記ＡｌＧａＮ層１０６，２０６，３０６，４０６のＡｌ組成比は、１０％以上かつ８０％以下であり、
上記ＧａＮ層１０７，２０７，３０７，４０７の厚さは、１００ｎｍ以上である。
上記実施形態によれば、上記ＡｌＧａＮ層１０６，２０６，３０６，４０６のＡｌ組成比は、１０％以上かつ８０％以下であり、上記ＧａＮ層１０７，２０７，３０７，４０７の厚さは、１００ｎｍ以上である。このため、ＡｌＮ層１０２，２０２，３０２，４０２上に上記ＡｌＧａＮ層１０６，２０６，３０６，４０６を積層するとき、ＳｉとＧａとの反応を抑制して、基板全体の反りを抑制できる。そして、上記反りが窒化物半導体層１１０，２１０，３１０，４１０に与える歪応力を低減させ、転位およびピットの発生を抑制できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
また、一実施形態の窒化物半導体積層体では、
上記Ｓｉ基板１０１，２０１，３０１，４０１の表面は、上記表面の領域のうち３０％以上の領域に上記主面が存在するように凹凸加工されている。
上記実施形態によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１の主面が上記表面の領域のうち３０％以上の領域に存在するように凹凸加工されている。このため、上記領域で、成長表面のテラス幅が短くなり、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１，２０１，３０１，４０１の反りをより確実に抑制し、ＡｌＮ層１０２，２０２，３０２，４０２に歪応力が加わるのを抑制でき、ピットの発生をより確実に低減できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
また、この発明の窒化物半導体積層体の製造方法では、
Ｓｉ基板１０１，２０１，３０１，４０１上に窒化物半導体層１１０，２１０，３１０，４１０をエピタキシャル成長により形成する工程を含み、
上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。
上記構成によれば、Ｓｉ基板１０１，２０１，３０１，４０１上に窒化物半導体層１１０，２１０，３１０，４１０をエピタキシャル成長により形成し、その上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。このため、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。このとき、成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
また、本発明の窒化物半導体装置では、
上記窒化物半導体積層体と、
上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７上に設けられ、互いに所定の間隔を隔てて配置されたソース電極１２０１およびドレイン電極１２０３と、
を備え、
上記ソース電極１２０１の重心から上記ドレイン電極１２０３の重心に向かう方向の直線Ｌ０に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板１１０１上の直線Ｌ１を、上記オフ角の回転軸としたことを特徴としている。
上記構成の窒化物半導体装置によれば、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
一実施形態の窒化物半導体装置によれば、
上記Ｓｉ基板１０１上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としての層厚が３０ｎｍ以上４００ｎｍ以下のＡｌＮ層１１０２を積層している。
上記実施形態によれば、ＡｌＮ層１１０２の表面形状による電圧印加時の電子の移動度の低下を抑制できる。その結果、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
一実施形態の窒化物半導体装置によれば、
上記ＡｌＮ層１１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下である。
上記実施形態によれば、結晶が良好で、転位の発生が抑制される（転位が比較的少なくなる）ため、ＡｌＧａＮ層１１０３を積層する際に、ＳｉとＧａの反応を抑制することが可能になると考えられる。その結果、転位による電子の移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
一実施形態の窒化物半導体装置によれば、
上記ＡｌＮ層１０２上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としてのＡｌ組成１０％以上８０％以下のＡｌＧａＮ層１１０３，１１０４を少なくとも１つ積層し、
上記ＡｌＧａＮ層１１０４上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としての層厚が１００ｎｍ以上のＧａＮ層１１０５を積層している。
上記実施形態によれば、窒化物半導体積層基板全体の反りを抑えることができて、窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７に与える歪応力を低減して、転位の発生を抑制できる。その結果、転位による電子の移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
一実施形態の窒化物半導体装置によれば、
（１１１）面から０度以上４．０度以下のオフ角で傾斜した面が、上記Ｓｉ基板１１０１の表面の３０％以上となるように、上記Ｓｉ基板１１０１の表面に凹凸を有している。
上記実施形態によれば、確実に窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
１０１，２０１，３０１，４０１，１１０１ Ｓｉ基板
１０２，２０２，３０２，４０２，１１０２ ＡｌＮバッファ層
１０３，２０３，３０３，４０３ ＡｌＧａＮ−１層
１０４，２０４，３０４，４０４ ＡｌＧａＮ−２層
１０５，２０５，３０５，４０５ ＡｌＧａＮ−３層
１０６，２０６，３０６，４０６，１１０３ ＡｌＧａＮバッファ層
１０７，２０７，３０７，４０７ ＧａＮ層
１０８，２０８，３０８，４０８ ＡｌＧａＮバリア層
１１０４ 超格子層
１１０５ 下地ＧａＮ層
１１０６ チャネルＧａＮ層
１１０７ ２ＤＥＧバリア層
１１１０ ＧａＮ系積層体
１１１１ ２ＤＥＧ層
１１２１ オリエンテーションフラット部
１２０１ ソース電極
１２０２ ゲート電極
１２０３ ドレイン電極
１３０１ ステップ
１３０２ テラス

Claims (9)

  1. （１１１）面から０．８度以上２．７度以下のオフ角度で傾斜した面を主面とするＳｉ基板と、
    上記Ｓｉ基板上に形成された窒化物半導体層と
    を備えたことを特徴とする窒化物半導体積層体。
  2. 請求項１に記載の窒化物半導体積層体において、
    上記窒化物半導体層は、上記Ｓｉ基板の上記主面上に形成されたＡｌＮ層を含み、
    上記ＡｌＮ層の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であることを特徴とする窒化物半導体積層体。
  3. 請求項２に記載の窒化物半導体積層体において、
    上記ＡｌＮ層の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であることを特徴とする窒化物半導体積層体。
  4. 請求項２または３に記載の窒化物半導体積層体において、
    上記ＡｌＮ層上に少なくとも１つ形成されたＡｌＧａＮ層と、
    上記ＡｌＧａＮ層上に形成されたＧａＮ層と
    を備え、
    上記ＡｌＧａＮ層のＡｌ組成比は、１０％以上かつ８０％以下であり、
    上記ＧａＮ層の厚さは、１００ｎｍ以上であることを特徴とする窒化物半導体積層体。
  5. Ｓｉ基板上に窒化物半導体層をエピタキシャル成長により形成する工程を含み、
    上記Ｓｉ基板の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有していることを特徴とする窒化物半導体積層体の製造方法。
  6. 請求項１に記載の窒化物半導体積層体と、
    上記窒化物半導体層上に設けられ、互いに所定の間隔を隔てて配置されたソース電極およびドレイン電極と、
    を備え、
    上記ソース電極の重心から上記ドレイン電極の重心に向かう方向の直線に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板の（１１１）面上の直線を、上記オフ角の回転軸としたことを特徴とする窒化物半導体装置。
  7. 請求項６に記載の窒化物半導体装置において、
    上記Ｓｉ基板上に、上記窒化物半導体層としての層厚が３０ｎｍ以上４００ｎｍ以下のＡｌＮ層を積層したことを特徴とする窒化物半導体装置。
  8. 請求項７に記載の窒化物半導体装置において、
    上記ＡｌＮ層は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下であることを特徴とする窒化物半導体装置。
  9. 請求項７または８に記載の窒化物半導体装置において、
    上記ＡｌＮ層上に、上記窒化物半導体層としてのＡｌ組成１０％以上８０％以下のＡｌＧａＮ層を少なくとも１つ積層し、
    上記ＡｌＧａＮ層上に、上記窒化物半導体層としての層厚が１００ｎｍ以上のＧａＮ層を積層したことを特徴とする窒化物半導体装置。
JP2015559839A 2014-01-31 2015-01-06 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置 Active JP6089122B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2014016694 2014-01-31
JP2014016694 2014-01-31
JP2014090422 2014-04-24
JP2014090422 2014-04-24
PCT/JP2015/050129 WO2015115126A1 (ja) 2014-01-31 2015-01-06 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置

Publications (2)

Publication Number Publication Date
JP6089122B2 true JP6089122B2 (ja) 2017-03-01
JPWO2015115126A1 JPWO2015115126A1 (ja) 2017-03-23

Family

ID=53756704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015559839A Active JP6089122B2 (ja) 2014-01-31 2015-01-06 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置

Country Status (4)

Country Link
US (1) US20160329419A1 (ja)
JP (1) JP6089122B2 (ja)
CN (1) CN105849868B (ja)
WO (1) WO2015115126A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2584372B (en) * 2018-02-22 2022-04-13 Massachusetts Inst Technology Method of reducing semiconductor substrate surface unevenness
CN110085658B (zh) * 2019-04-24 2021-07-02 上海您惦半导体科技有限公司 氧化镓半导体及其制备方法
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
WO2024203114A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 窒化物半導体装置、および窒化物半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017419A (ja) * 2001-07-04 2003-01-17 Sharp Corp 窒化物系ｉｉｉ−ｖ族化合物半導体装置
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2011016680A (ja) * 2009-07-08 2011-01-27 Hitachi Cable Ltd Ｉｉｉ族窒化物半導体自立基板の製造方法、ｉｉｉ族窒化物半導体自立基板、ｉｉｉ族窒化物半導体デバイスの製造方法及びｉｉｉ族窒化物半導体デバイス
JP2012015303A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体基板および半導体装置
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564584B (en) * 2001-06-25 2003-12-01 Toshiba Corp Semiconductor light emitting device
JP2003174194A (ja) * 2001-12-07 2003-06-20 Sharp Corp 窒化物系半導体発光素子とその製造方法
JP2011124275A (ja) * 2009-12-08 2011-06-23 Toshiba Corp 発光装置
US8507365B2 (en) * 2009-12-21 2013-08-13 Alliance For Sustainable Energy, Llc Growth of coincident site lattice matched semiconductor layers and devices on crystalline substrates
WO2014103125A1 (ja) * 2012-12-26 2014-07-03 パナソニック株式会社 窒化物半導体装置および窒化物半導体基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017419A (ja) * 2001-07-04 2003-01-17 Sharp Corp 窒化物系ｉｉｉ−ｖ族化合物半導体装置
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2011016680A (ja) * 2009-07-08 2011-01-27 Hitachi Cable Ltd Ｉｉｉ族窒化物半導体自立基板の製造方法、ｉｉｉ族窒化物半導体自立基板、ｉｉｉ族窒化物半導体デバイスの製造方法及びｉｉｉ族窒化物半導体デバイス
JP2012015303A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体基板および半導体装置
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置

Also Published As

Publication number Publication date
US20160329419A1 (en) 2016-11-10
CN105849868A (zh) 2016-08-10
CN105849868B (zh) 2018-05-25
WO2015115126A1 (ja) 2015-08-06
JPWO2015115126A1 (ja) 2017-03-23

Similar Documents

Publication Publication Date Title
JP5804768B2 (ja) 半導体素子及びその製造方法
JP5634681B2 (ja) 半導体素子
TWI476947B (zh) An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer
JP5524235B2 (ja) 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
JP5495069B2 (ja) 半導体素子及びその製造方法
US8928000B2 (en) Nitride semiconductor wafer including different lattice constants
US8754419B2 (en) Semiconductor device
JP4458223B2 (ja) 化合物半導体素子及びその製造方法
JP6731584B2 (ja) 窒化物半導体装置および窒化物半導体基板
US20150084163A1 (en) Epitaxial substrate, semiconductor device, and method for manufacturing semiconductor device
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP3977659B2 (ja) ヘテロ接合電界効果トランジスタ
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
KR20140045303A (ko) 반도체 기판, 반도체 장치, 및 반도체 기판의 제조 방법
JP5460751B2 (ja) 半導体装置
JP2016015374A (ja) 半導体積層構造体及び半導体素子
JP7220647B2 (ja) 窒化物半導体基板及びその製造方法
US20170256635A1 (en) Nitride semiconductor and nitride semiconductor manufacturing method
WO2015005083A1 (ja) 窒化物半導体積層基板、窒化物半導体装置および窒化物半導体積層基板の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170206

R150 Certificate of patent or registration of utility model

Ref document number: 6089122

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250