CN110085658B - 氧化镓半导体及其制备方法 - Google Patents

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Abstract

本发明提供了一种能够在硅衬底上实现高质量氧化镓半导体薄膜的叠层结构及相应的制备方法。该叠层结构由硅衬底、氮化物插入层、氧化镓半导体层依次叠加而成。所述硅衬底为具有<111>晶向的硅衬底；所述氮化物插入层为氮化铝、氮化镓、氮化铟中的一种或多种形成的合金，晶体结构为六方纤锌矿结构；所述氧化镓半导体层为具有六方对称性的ε相或α相氧化镓，厚度不超过100μm。通过氮化物插入层，防止硅衬底表面形成非晶氧化硅层，有效改善上层氧化镓的结晶质量，实现高质量的硅衬底氧化镓异质外延。

Description

氧化镓半导体及其制备方法
技术领域
本发明属于半导体薄膜材料领域，主要涉及在硅衬底上实现高质量氧化镓半导体所需的叠层结构及其生长方法。
背景技术
氧化镓(Ga2O3)具有4.7～5.4eV的超宽禁带宽度，其具有临界击穿电场强的特点，因此，Ga2O3半导体是理想的电子器件材料，具有耐高电压、耐高温、器件功率大、热损耗低、寄生效应小的优点；特别是在ε相Ga2O3中，由于极化效应以及二维电子气的存在，ε-Ga2O3还能用于制作高频器件(AppliedPhysicsLetters,112,162101,2018)。Ga2O3具有β、ε、α、γ、δ五种相，其中β相是稳定相，ε相次之，α相又次之，而γ、δ相稳定性差。目前，能够用于电子器件的高质量Ga2O3薄膜，其制备方法仍未完善。基于β相Ga2O3薄膜同质外延方法可以制备高性能场效应晶体管(IEEEElectronDeviceLetters37,902-905)，但是，β-Ga2O3薄膜的制备需采用氧化镓同质衬底，其尺寸小且成本高昂，严重制约了氧化镓半导体的商用化进程。
ε相和α相Ga2O3均具有六方对称性，可以生长在六方对称的衬底上。专利申请文件CN106415845A公开了一种结晶性优异的α相Ga2O3层叠结构体和相应的半导体装置，而专利申请文件CN108615672A公开了一种高质量ε相Ga2O3层叠结构的制备方法，这两个专利均采用蓝宝石作为Ga2O3生长的衬底；虽然蓝宝石衬底和ε相或α相Ga2O3均具有六方对称性，但蓝宝石不是电子器件的理想衬底，蓝宝石材料衬底在价格、尺寸、导热性上均不如硅材料衬底。
硅(Si)材料的<111>晶向具有六方对称性，可以作为ε相或α相Ga2O3的异质外延衬底。而采用Si衬底，一方面可以有效降低Ga2O3半导体材料的制备成本，另一方面也可以将Ga2O3半导体器件的制备兼容到现有的Si基半导体工艺中。但采用Si(111)作为衬底生长Ga2O3薄膜也面临着技术上的难题：生长的初期很容易在单晶Si表面形成一层非晶态的氧化硅，这一层非晶态的氧化硅晶向一致性差，因而会严重降低后续生长的Ga2O3薄膜质量。因此，实现在Si衬底上的Ga2O3生长，关键是防止这一层非晶态氧化硅的形成。
发明内容
本发明针对现有硅衬底氧化镓半导体的生长技术存在的上述不足，提供一种叠层结构方案及其制备方法，该叠层结构含有纯相的ε-Ga2O3或纯相的α-Ga2O3半导体结晶膜，所采用的衬底为Si(111)衬底。
为实现上述目的，本发明提供的技术方案如下：
一种氧化镓半导体，由下至上包括硅衬底、氮化物插入层、氧化镓半导体层；所述硅衬底表面和硅(111)晶面存在0°～10°的偏离角；所述氮化物插入层为氮化铝、氮化镓、氮化铟中的一种或多种形成的合金，晶体结构为六方纤锌矿结构；所述氧化镓半导体层为纯相的ε-Ga2O3或纯相的α-Ga2O3半导体结晶膜。
优选地，所述硅衬底表面和硅(111)晶面存在0.1°～2°的偏离角。
所述氮化物插入层其<111>晶向与硅<111>晶向存在0°～10°的偏离角。
优选地，所述氮化物插入层其<111>晶向与硅<111>晶向存在0°～1°的偏离角。
所述氮化物插入层厚度为2nm～1000nm，优选地，所述氮化物插入层厚度为5～200nm。
所述氧化镓半导体层厚度不超过100μm。
具体的，所述氧化镓半导体的制备方法，包含如下步骤：
S1：硅衬底清洗，去除表面氧化层；
S2：沉积氮化物插入层；
S3：沉积氧化镓半导体层，所沉积的氧化镓为具有六方对称性的ε相或α相氧化镓。
所述氧化镓半导体层还可以含有掺杂剂。所述掺杂剂是锡、硅、锗、镁、锌、铁、氮七种元素中的一种或多种的混合。
Si(111)晶面具有六方对称性，可用于同样具有六方对称性的ε相或α相氧化镓的生长；更具体的，Si衬底表面的实际晶向还可以和(111)晶面存在0°～10°的偏离角，本发明优选0.1°～2°的偏离角；衬底的厚度可为100～2000μm，本发明优选300～1500μm。
在Si(111)衬底上沉积氮化物插入层，所述插入层为氮化铝、氮化镓、氮化铟中的一种或多种形成的合金，如AlGaN、AlGaInN等。所述插入层，可以为单层氮化物结构，也可以为多层氮化物结构；所述单层氮化物结构，是指在生长该层过程中，不人为改变其各个元素的组分比；相对应的，所述的多层氮化物结构，是指生长具有不同组分比的氮化物的叠层，比如采用不同Al组分的AlGaN多层结构、或AlN/AlGaN超晶格结构作为氮化物插入层。
在上述叠层结构的基础上进行氧化镓半导体层的沉积，所述氧化镓为具有六方对称性的纯ε相Ga2O3或纯α相Ga2O3半导体，所述氧化镓的晶向分别为ε-Ga2O3(001)或α-Ga2O3(001)晶向，且允许存在0°～10°的偏离角。
所述氧化镓半导体层可以含有掺杂剂，所述掺杂剂是锡、硅、锗、镁、锌、铁、氮七种元素中的一种或多种的混合。沉积氧化镓半导体层的过程中，会额外的、非故意的引入一些杂质元素，这一过程被称为非故意掺杂，而本发明所谓的掺杂剂，并不指这些非故意掺杂引入的杂质。本发明所谓掺杂，是指生长过程中人为有意引入杂质的过程；这些杂质元素在结晶膜中浓度为1×1015～1×1020cm-3范围。这些掺杂剂包括锡、硅、锗、镁、锌、铁、氮七种元素中的一种或多种的混合：其中，锡、硅、锗是n型掺杂剂，可以使Ga2O3半导体层具有电子导电能力；镁、锌、氮是p型掺杂剂，可以使Ga2O3半导体结晶膜具有空穴导电能力；镁和铁还可以作为补偿性掺杂剂，使Ga2O3半导体结晶膜形成高阻态。
所述氧化镓半导体层可以是单层结构，也可以是多层结构；其可以是含有任意一种或多种掺杂剂的单层，也可以是不含有故意掺杂的单层，还可以是这两种单层按照任意顺序叠加而成的多层结构。
本发明的有益效果：
本发明通过引入氮化物插入层，得到了在Si(111)衬底上沉积的含有半导体特性的高质量ε-Ga2O3或α-Ga2O3结晶膜。本发明解决了高质量Ga2O3结晶膜难于在Si衬底上制备的问题，为氧化镓半导体材料的制备提供了一条新技术路线。
附图说明
图1-1含有AlN插入层的硅基ε-Ga2O3半导体叠层结构示意图。
图1-2实施例1所述叠层结构的X射线衍射谱。
图2含有AlN-AlGaN渐变组分插入层的硅基ε-Ga2O3半导体叠层结构示意图。
图3-1含有GaN插入层的硅基N型ε-Ga2O3半导体叠层结构示意图。
图3-2实施例3所述叠层结构的X射线衍射图谱。
图4含有AlN-AlN/AlGaN超晶格插入层的硅基N型ε-Ga2O3半导体叠层结构示意图。
图5含有GaN插入层的硅基α-Ga2O3半导体叠层结构示意图。
图6含有AlN-GaN插入层的硅基P型α-Ga2O3半导体叠层结构示意图。
图7含有AlN-AlGaN渐变组分插入层的硅基α-Ga2O3半导体PN结示意图。
图8实施例1和对比例1所述叠层结构的X射线衍射谱对比。
标注说明
1 Si衬底
102 AlN层
103 本征ε-Ga2O3层
202A AlN层
202B Al组分渐变AlGaN层
203 本征ε-Ga2O3层
302 GaN层
303A 本征ε-Ga2O3层
303B Ge掺杂N型ε-Ga2O3层
402A AlN层
402B AlN/AlGaN超晶格
402C AlGaN势垒
402D AlN势阱
403A 本征ε-Ga2O3层
403B Sn掺杂N型ε-Ga2O3层
502 GaN层
503 本征α-Ga2O3层
602A AlN层
602B GaN层
603 Mg掺杂P型α-Ga2O3层
702A AlN层
702B Al组分渐变AlGaN层
703A 本征α-Ga2O3层
703B Sn掺杂N型α-Ga2O3层
703C Fe掺杂P型α-Ga2O3层
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合说明书附图和具体实施例，对本发明进一步详细说明，但本发明要求的保护范围并不局限于实施例。
实施例1:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1：Si(111)衬底清洗，去除表面氧化层。
步骤2：利用磁控溅射方法，采用99.99％的AlN靶材，在清洗后的Si(111)衬底上沉积50nm的AlN层；生长完成后对AlN层进行650℃高温退火半小时。
步骤3：将衬底送入MOCVD设备的反应室，并让托盘旋转，转速为750转/分，准备进行氧化镓膜的外延生长。
步骤4：反应室升温至550℃，反应室气压控制在80Torr。
步骤5：将装有三乙基镓、去离子水的鼓泡瓶沉浸在两个恒温水槽中，通过恒温水槽将鼓泡瓶温度控制为25℃、25℃，并通过质量流量计和压力计，控制两个鼓泡瓶的压力为320Torr、280Torr。
步骤6：待反应室温度稳定在550℃后，同时向三乙基镓和去离子水的鼓泡瓶通入氩气载气，并让这些氩气载气流入反应室中，流量分别为30sccm和800sccm；控制生长时间，在衬底表面生长出300nm的不含掺杂的Ga2O3半导体结晶膜。
步骤7：停止生长，降温至室温后取样，完成高质量氧化镓外延膜的制备。
参见图1-1，含有AlN插入层的硅基ε-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的厚度为50nm，氧化镓半导体层的厚度为300nm。
参见图1-2，实施例1所述叠层结构的X射线衍射谱。图中可见Si衬底、AlN插入层和ε-Ga2O3外延层的衍射峰；且由于AlN层的引入，在Si衬底上观察到了较强的ε-Ga2O3衍射峰，说明ε-Ga2O3外延层的结晶质量得到了改善。
实施例2:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1：Si(111)衬底清洗，去除表面氧化层。
步骤2：将清洗后的衬底送入MOCVD设备的反应室，将生长温度升至1200℃并恒温。
步骤3：以氢气为载气，并向反应室中通入三甲基铝(TMAl)和氨气(NH3)，生长100nm的AlN层。
步骤4：逐渐减少三甲基铝的流量至0sccm，同时逐渐增加三甲基镓(TMGa)的流量至60sccm，生长300nm的Al组分渐变AlGaN层。
步骤5：停止生长，降温至室温后取样，完成氮化物插入层的生长。
步骤6：将衬底重新送入MOCVD设备的反应室，并让托盘旋转，转速为750转/分，准备进行氧化镓膜的外延生长。
步骤7：反应室升温至550℃，室气压控制在80Torr。
步骤8：将装有三乙基镓、去离子水的鼓泡瓶沉浸在两个恒温水槽中，通过恒温水槽将鼓泡瓶温度控制为25℃、25℃，并通过质量流量计和压力计，控制两个鼓泡瓶的压力为320Torr、280Torr。
步骤9：待反应室温度稳定在550℃后，同时向三乙基镓和去离子水的鼓泡瓶通入氩气载气，并让这些氩气载气流入反应室中，流量分别为30sccm和800sccm；控制生长时间，在衬底表面生长出100nm的不含掺杂的ε-Ga2O3半导体结晶膜。
步骤10：停止含有三乙基镓的载气通入反应室，保持去离子水的载气通入反应室，将生长气压降低至10Torr，生长温度升高至640℃，并保持稳定。
步骤11：再次将含有三乙基镓的氩气载气流入反应室中，流量控制为20sccm；控制生长时间，在衬底表面生长出1000nm的不含掺杂的ε-Ga2O3半导体结晶膜。
步骤12：停止生长，降温至室温后取样，完成高质量氧化镓外延膜的制备。
参见图2，含有AlN-AlGaN渐变组分插入层的硅基ε-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的总厚度为400nm，氧化镓半导体层的厚度为1100nm。
实施例3:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1：Si(111)衬底清洗，去除表面氧化层。
步骤2：利用磁控溅射方法，采用99.99％的GaN靶材，在清洗后的Si(111)衬底上沉积100nm的GaN层；生长完成后对GaN层进行600℃高温退火半小时。
步骤3：将衬底送入MOCVD设备的反应室，并让托盘旋转，转速为750转/分，准备进行氧化镓膜的外延生长。
步骤4：反应室升温至600℃，气压控制在30Torr。
步骤5：将装有三乙基镓、去离子水的鼓泡瓶沉浸在恒温水槽中，通过恒温水槽将两个鼓泡瓶温度控制为25℃，并通过质量流量计和压力计，控制两个鼓泡瓶的压力分别为320Torr、280Torr。
步骤6：待反应室温度稳定在600℃后，同时向三乙基镓和去离子水的鼓泡瓶通入氩气载气，并让这些氩气载气流入反应室中，流量分别为30sccm和800sccm；控制生长时间，在衬底表面生长出100nm的不含掺杂的ε-Ga2O3半导体结晶膜。
步骤7：保持其他条件不变，向反应室中通入锗烷，流量为20sccm；控制生长时间，在衬底表面生长出1000nm含有锗掺杂的ε-Ga2O3半导体结晶膜。
步骤8：停止生长，降温至室温后取样，完成高质量氧化镓外延膜的制备。
参见图3-1，含有GaN插入层的硅基N型ε-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的厚度为100nm，氧化镓半导体层的厚度为1100nm。
参见图3-2，实施例3所述叠层结构的X射线衍射谱。图中可见Si衬底、GaN插入层和ε-Ga2O3外延层的衍射峰；且由于GaN层的引入，在Si衬底上观察到了较强的ε-Ga2O3衍射峰，说明ε-Ga2O3外延层的结晶质量得到了改善。
实施例4:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1-3与实施例2相同。
步骤4：通入三甲基镓(TMGa)，生长5nm的AlGaN势阱层；然后停止通入三甲基镓，生长5nm的AlN势垒层。
步骤5：再重复步骤49次，形成AlN/AlGaN超晶格。
步骤6：停止AlN/AlGaN超晶格的生长，降温至室温后取样，完成氮化物插入层的生长。
步骤7：将衬底重新送入MOCVD设备的反应室，并让托盘旋转，转速为750转/分，准备进行氧化镓膜的外延生长。
步骤8：反应室升温至600℃，气压控制在30Torr。
步骤9：将装有三乙基镓、四二甲氨基锡、去离子水的鼓泡瓶沉浸在三个恒温水槽中，通过恒温水槽将三个鼓泡瓶温度控制为25℃，并通过质量流量计和压力计，控制三个鼓泡瓶的压力分别为320Torr、280Torr、280Torr。
步骤10：待反应室温度稳定在600℃后，同时向三乙基镓和去离子水的鼓泡瓶通入氩气载气，并让这些氩气载气流入反应室中，流量分别为30sccm和800sccm；控制生长时间，在衬底表面生长出1000nm的不含掺杂的ε-Ga2O3半导体结晶膜。
步骤11：保持其他条件不变，向四二甲氨基锡的鼓泡瓶通入氩气载气，并让这些氩气载气流入反应室中，流量为20sccm；控制生长时间，在衬底表面生长出1000nm含有锡掺杂的ε-Ga2O3半导体结晶膜。
步骤12：停止生长，降温至室温后取样，完成高质量氧化镓外延膜的制备。
参见图4，含有AlN-AlN/AlGaN超晶格插入层的硅基N型ε-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的总厚度为600nm，氧化镓半导体层的厚度为2000nm。
实施例5:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1：Si(111)衬底清洗，去除表面氧化层。
步骤2：利用磁控溅射方法，采用99.99％的GaN靶材，在清洗后的Si(111)衬底上沉积100nm的GaN层。
步骤3：将衬底送入CVD设备的反应室，反应室升温至400℃；同时，向反应室通入氮气载气。
步骤4：控制生长时间，在衬底表面生长出1000nm的不含掺杂的α-Ga2O3半导体结晶膜。
步骤5：停止生长，降温至室温后取样，完成α-Ga2O3半导体的制备。
参见图5，含有GaN插入层的硅基α-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的厚度为100nm，氧化镓半导体层的厚度为1000nm。
实施例6:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1：Si(111)衬底清洗，去除表面氧化层。
步骤2：利用磁控溅射方法，采用99.99％的AlN靶材，在清洗后的Si(111)衬底上沉积100nm的AlN层。同样利用磁控溅射方法，采用99.99％的GaN靶材，AlN层上沉积100nm的GaN层。
步骤3：将衬底送入CVD设备的反应室，反应室升温至400℃；同时，向反应室通入氮气载气。
步骤4：控制生长时间，在衬底表面生长出1000nm的含有镁掺杂的α-Ga2O3半导体结晶膜。
步骤5：停止生长，降温至室温后取样，完成p型α-Ga2O3半导体的制备。
参见图6，含有AlN-GaN插入层的硅基P型α-Ga2O3半导体叠层结构示意图。本例中氮化物插入层的厚度为200nm，氧化镓半导体层的厚度为1000nm。
实施例7:
金属有机化学气相沉积(MOCVD)方法制备含有高质量ε-Ga2O3半导体结晶膜的叠层结构。
步骤1～5和实施例2相同。
步骤6：将衬底送入CVD设备的反应室，反应室升温至400℃；同时，向反应室通入氮气载气。
步骤7：控制生长时间，在衬底表面生长出1000nm本征α-Ga2O3半导体层。
步骤8：控制生长时间，在衬底表面生长出1000nm的Sn掺杂α-Ga2O3半导体层。
步骤9：控制生长时间，在衬底表面生长出500nm的Fe掺杂α-Ga2O3半导体层。
步骤10：停止生长，反应室降温至室温后取样，完成α-Ga2O3半导体PN结的制备。
参见图7，含有AlN-AlGaN渐变组分插入层的硅基α-Ga2O3半导体PN结示意图。本例中氮化物插入层的厚度为400nm，氧化镓半导体层的厚度为2500nm。
对比例1:
与实施例1相比，不含有步骤2，其它操作与实施例1相同。
参见图8，实施例1样品X射线衍射谱(在上)和对比例1样品X射线衍射谱(在下)对比。相比较实施例1，在对比例1中，ε-Ga2O3衍射峰位处的衍射信号极弱，说明样品结晶质量极差。通过对比例1，证实了氮化物插入层对改善结晶质量的意义。
根据上述说明书的揭示和教导，本发明所属领域的技术人员还可以对上述实施方式进行变更和修改。因此，本发明并不局限于上面揭示和描述的具体实施方式，对发明的一些修改和变更也应当落入本发明的权利要求的保护范围内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对本发明构成任何限定。

Claims (6)

1.一种氧化镓半导体，其特征在于，由下至上包括硅衬底、氮化物插入层、氧化镓半导体层；所述硅衬底表面和硅(111)晶面存在0.1°～10°的偏离角；所述氮化物插入层为氮化铝、氮化镓、氮化铟中的一种或多种形成的合金，晶体结构为六方纤锌矿结构；所述氧化镓半导体层为纯相的ε-Ga2O3或纯相的α-Ga2O3半导体结晶膜；所述氮化物插入层其<111>晶向与硅<111>晶向存在0°～1°的偏离角；所述硅衬底的厚度为100～2000μm。
2.根据权利要求1所述氧化镓半导体，其特征在于，所述氮化物插入层厚度为2～500nm，所述氮化物插入层为单层氮化物结构或者多层氮化物结构。
3.根据权利要求1所述氧化镓半导体，其特征在于，所述氧化镓半导体层厚度不超过100μm。
4.权利要求1～3任一所述氧化镓半导体的制备方法，其特征在于，包含如下步骤：
S1：硅衬底清洗，去除表面氧化层；
S2：沉积氮化物插入层；
S3：沉积氧化镓半导体层，所沉积的氧化镓为具有六方对称性的ε相或α相氧化镓。
5.根据权利要求1～3任一所述氧化镓半导体，其特征在于，所述氧化镓半导体层含有掺杂剂。
6.根据权利要求5所述氧化镓半导体，其特征在于，所述掺杂剂是锡、硅、锗、镁、锌、铁、氮七种元素中的一种或多种的混合。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021044489A1 (ja) * 2019-09-02 2021-03-11 日本碍子株式会社 半導体膜
CN111446270A (zh) * 2020-05-08 2020-07-24 中山大学 一种基于氧化镓的集成器件
CN111628019B (zh) * 2020-06-28 2022-05-27 中国科学院长春光学精密机械与物理研究所 一种三氧化二镓日盲紫外探测器及其制备方法
WO2023021815A1 (ja) * 2021-08-20 2023-02-23 日本碍子株式会社 半導体膜及び複合基板
CN115983738B (zh) * 2023-03-21 2023-06-27 广东仁懋电子有限公司 一种用于提升氮化镓制备效率的方法和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105849868A (zh) * 2014-01-31 2016-08-10 夏普株式会社 氮化物半导体层叠体及其制造方法以及氮化物半导体器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920849B (zh) * 2017-04-21 2019-07-02 吉林大学 一种散热性好的Ga2O3基金属氧化物半导体场效应晶体管及其制备方法
CN109659411B (zh) * 2018-12-11 2020-02-14 中山大学 一种氧化镓半导体叠层结构及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105849868A (zh) * 2014-01-31 2016-08-10 夏普株式会社 氮化物半导体层叠体及其制造方法以及氮化物半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
《超宽带隙Ga2O3和BN薄膜生长及阻变特性的研究》;陈远鹏;《大连理工大学博士学位论文2018》;20190215;第6和44页 *
Heteroepitaxial growth of α-, β-, γ- and κ-Ga2O3 phases by metalorganic;Gottschalch, Volker等;《JOURNAL OF CRYSTAL GROWTH》;20190315;第510卷;第84页第2段 *

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