KR101556054B1 - AlzGa1-zN 층을 갖는 반도체 웨이퍼 및 이를 제조하는 방법 - Google Patents

AlzGa1-zN 층을 갖는 반도체 웨이퍼 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 주어진 순서의 뒤따르는 층들을 포함하는 반도체 웨이퍼에 관한 것이다:
- 본질적으로 실리콘으로 이루어지고 (111) 면방위를 구비하는 단결정 기판 웨이퍼(1),
- (111) 면방위를 구비하는 단결정 Sc2O3 층(3)
- (111) 면방위를 구비하는 단결정 ScN 층(4), 및
- (0001) 면방위를 구비하는 0 ≤ z ≤ 1 인 단결정 AlzGa1-zN 층(6).
본 발명은 또한 이러한 반도체 웨이퍼를 제조하는 방법에 관한 것이다.

Description

AlzGa1-zN 층을 갖는 반도체 웨이퍼 및 이를 제조하는 방법{SEMICONDUCTOR WAFER WITH A LAYER OF AlzGa1-zN AND PROCESS FOR PRODUCING IT}
본 발명은, (111) 면방위를 구비하는 본질적으로 실리콘으로 이루어지는 단결정 기판 웨이퍼 및 (0001) 면방위를 구비하는 0 ≤ z ≤ 1 인 단결정 AlzGa1-zN 층을 포함하는 반도체 웨이퍼에 관한 것이다.
질화 갈륨(GaN) 단결정은 고출력 및 고주파수 적용들을 위한 발광 다이오드들(LED) 및 전계 효과 트랜지스터들(FET)을 제조하기 위한 기판으로서 증가하는 중요성을 갖는다. 기판의 표면적은 제조 공정의 생산성을 위한 및 그에 따른 LED 또는 FET의 비용을 위한 중요한 관심사이다. 300mm 까지의 또는 심지어 450mm 까지의 직경을 갖는 단결정 실리콘 기판들이 현재 높은 결정 및 표면 품질로 이용할 수 있으며, GaN의 에피택셜 성장을 위한 기판으로서 단결정 실리콘을 사용하고자 하는 노력들이 있다. 그러나, GaN(0001) 및 Si(111) 사이의 17%의 큰 격자 불일치(lattice mismatch) 및 두 재료의 열팽창 계수들(TEC)의 큰 차이로 인해, 높은 품질의 GaN 층들이 실리콘(Si) 상에 직접적으로 성장될 수 없다.
이러한 이유로, 많은 유형의 중간층들 또는 버퍼층들이 에피택셜 성장된 GaN 층의 품질을 향상시키기 위해 제안되어 왔다.
예를 들어, M. Moram 등에 의해 발표된, J. Crystal Growth 308 (2007), 302-308 은, GaN 에피택시를 위한 기반으로서 에피택셜 (111) 방위 질화 스칸듐(ScN) 버퍼 층의 사용을 개시한다. 50 내지 450nm 범위의 두께를 갖는 ScN 층들이, 질소 전구체(precursor)로서 암모니아를 갖는 가스-공급 분자 빔 에피택시(GS-MBE)를 사용하는, n-타입 실리콘(111) 웨이퍼들 상에 성장되었다. GaN 층들은 100 토르(Torr)에서 작동하는 토마스 스완의 폐-결합 샤워헤드 MOVPE 반응기(close-coupled showerhead MOVPE reactor)를 사용하여 ScN/Si(111) 형판들(templates) 상에서 성장되었다. GaN 성장을 위한 준비에서, 사용되는 각각의 형판은, ScN 층들의 표면으로부터 임의의 천연 산화물(native oxide)을 제거하기 위해, 10 slm(standard liter per minute: 분당 표준 리터)의 암모니아(NH3) 및 10 slm 의 수소(H2) 유량 하에서 1K/s의 속도로 성장 온도까지 가열되었다. ScN 버퍼층은 거칠었고 결함들로 가득했다. GaN은 무전위 섬들(dislocation-free islands)의 형태로 ScN 표면 상에서 성장했다. GaN 성장 온도를 변화시킴으로써, GaN 섬들은 부드러운 GaN 막을 산출하도록 하기 위해 합체하도록 하는 원인이 될 수 있지만, 동시에 GaN 층의 표면 상의 관통 전위들(threading dislocations)의 밀도가 5x109 cm-2 까지 상당히 증가하게 될 수 있다.
W. C. Lee 등에 의해 발표된, J. Crystal Growth 311 (2009), 2006-2009 는, GaN 에피택시를 위한 형판으로서 단일-결정 스칸듐 산화물(Sc2O3)을 개시한다. Sc2O3 막들이 e-빔 증착을 사용하여 고-순도-분말-단단히 압축된(packed)-소결된 Sc2O3 산화물 소스로 증착되었다. 몇 개의 알루미늄(Al) 단일층(monolayer)이, 얇은 질화 알루미늄(AlN) 층을 형성하도록 하기 위해 질화를 위한 질소 플라즈마에 노출됨에 이어, 분자 빔 에피택시(molecular beam epitaxy: MBE)를 사용하여 Sc2O3 표면 상에 증착되었다. GaN은 이러한 층의 상부에 증착되었다. AlN을 성장시키기 위한 기판 온도는 초기에 대략 645℃ 이었고, 나머지 GaN 성장을 위해 또한 사용된, 720℃ 까지 증가되었다. 방법은 Sc2O3 버퍼에서 높은 결함 밀도를 그리고 제한된 GaN 층 품질을 초래한다. 전위들이 1010 cm-3 범위의 밀도로 일어났다. 전위들은 Sc2O3/Si 인터페이스로부터 시작하여 층 전체로 전파되었다.
따라서, 본 발명의 목적은, 실리콘 기판 상에 성장되는, 감소된 결함 밀도를 갖는 GaN 층을 제공하는 것이다.
본 발명은 주어진 순서의 뒤따르는 층들을 포함하는 반도체 웨이퍼에 관한 것이다:
- (111) 면방위를 구비하는 본질적으로 실리콘으로 이루어지는 단결정 기판 웨이퍼,
- (111) 면방위를 구비하는 단결정 Sc2O3 층,
- (111) 면방위를 구비하는 단결정 ScN 층, 및
- (0001) 면방위를 구비하는 0 ≤ z ≤ 1 인 단결정 AlzGa1-zN 층.
본 발명은 또한 주어진 순서의 뒤따르는 단계들을 포함하는, 상기 반도체 웨이퍼의 제조 방법에 관한 것이다:
a) 기판 웨이퍼를 제공하는 단계,
c) Sc2O3 층을 에피택셜 방식으로 증착하는 단계,
d) ScN 층을 생성하는 단계, 및
f) AlzGa1-zN 층을 에피택셜 방식으로 증착하는 단계.
이상에서 논의된 바와 같이, Sc2O3 버퍼층들은 이미 GaN의 후속 증착을 위한 것으로 공지되어 있다. 대규모 결정 격자들(bulk crystal lattices)에 따라, Sc2O3 버퍼층은 이론적으로 GaN 과 기판 사이의 격자 불일치를 17%(GaN/Si)에서 8%(GaN/Sc2O3)로 감소시킬 수 있도록 한다. 그러나, 남아있는 격자 불일치는 여전히 GaN 층 내에 고밀도의 결함들(주로 전위들)의 생성으로 이어지며, 그로 인해 이러한 층의 품질을 제한한다.
발명자들은 따라서, Sc2O3 상에 양호한 결정 품질로 성장될 수 있고 그의 격자 상수가 GaN에 더 가까운, 다른 중간층을 삽입할 필요가 있다는 것을 확인했다. ScN(111)은 그러한 층이다. ScN(111)과 GaN(111) 사이의 격자 불일치는 단지 약 -0.1% 이다. Sc 는, 그의 산화물이 1차적으로 에피택셜 층의 형태로 Si 상에 직접적으로 성장될 수 있고 2차적으로 GaN의 격자 상수에 완벽하게 일치하는 격자 상수를 구비하는 질화물로 전환하게 될 수 있는, 유일한 금속이라는 것이 확인되었다. ScN 과 GaN 사이의 극단적으로 작은 격자 불일치는 ScN 표면 상에서 GaN 의 층단위의 성장(layer-by-layer growth)을 지원하여, 섬 합체(island coalescence)로 인해 발생하는 결점들의 밀도를 감소시킨다. 나아가, Sc2O3 표면의 질화 단계는, 성장하는 AlzGa1-zN(0001) 층의 극성을 제어할 수 있도록 하고, 후속 고온 처리 단계들을 위한 헤테로 구조(heterostructure)의 열 예산(thermal budget)을 개선한다.
나아가, GaN 은 더 큰 Sc2O3 격자의 상부에서 인장 변형(tensile strain) 하에서 성장한다. 성장 온도에서의 GaN의 평면-내 격자 상수(in-plane lattice constant)는 이완된 대규모 값(relaxed bulk value) 보다 더 크고, 이러한 변형은 상이한 값의 열팽창 계수들로 인해 실온까지 냉각하는 도중에 더욱 증가한다. 부가적인 ScN 중간층을 삽입함으로써, 실온에서의 GaN 층의 변형 상황을 개선하도록, 성장 도중의 격자-유도 인장 변형이 감소하게 된다. ScN 층은 층 두께에 의존하여 이완되거나 변형될 수 있다. 그러나, 이완된 ScN 은 GaN 증착을 위해 바람직하다. 변형된 ScN 층은 다음 층의 에피택셜 증착 도중에 더 이완할 수 있다.
Si 및 ScN 사이의 극단적으로 큰 격자 불일치로 인해, 실리콘 기판 상에 직접적으로 증착되는 ScN 층(M. Moram 등에 의해, J. Crystal Growth 308 (2007), 302-308 에 개시된 바와 같은)은 거칠고 결함들로 가득하다. Si 는, Ga 가 Si 표면을 에칭하기 때문에, GaN 의 성장 도중에 Ga 및 NH3 로부터 보호될 필요가 있다. 실리콘 기판 상의 열악한 품질의 ScN 층은 실리콘을 완전히 덮지 못하여, 실리콘이 GaN 최상 층의 성장 도중에 Ga 및 NH3에 노출되도록 할 것이다. ScN 버퍼층의 결정성은 후속 성장되는 GaN의 형태, 잔류 변형 및 결정성에 영향을 미치는 것으로 나타났다.
본 발명에 따른 층들의 스택에서, ScN 과 Sc2O3 의 격자 불일치는 Si 상에서 ScN 의 격자 불일치와 비교하여 감소하게 된다. 따라서, ScN의 결정 품질이 개선되고 열악한 품질의 ScN 층의 이상에서 설명되는 영향들이 발생되지 않는다. 고품질의 GaN 층이 최종적으로 본 발명에 따라 ScN 층 상에 성장될 수 있다.
도 1은 본 발명의 실시예를 개략적으로 도시한 도면이다.
도 2는 Sc2O3(111) / Y2O3(111) / Si(111) 헤테로 구조 상에 암염 구조의 (111) 면방위 ScN 의 성장을 나타내는 반사 세타(θ)/2세타 XRD 측정의 결과를 도시한 그래프이다.
도 3은 ScN(111)의 쌍정형성-자유 성장(twin-free growth)을 나타내는 (111) Si 및 ScN 격자 평면들의 패밀리 위에서의 XRD 파이(φ)-스캔의 결과를 도시한 그래프이다.
첫 번째 단계 a) 에서(도 1 참조), 바람직하게 90% 내지 100%의 실리콘으로, 더욱 바람직하게 98% 내지 100%의 실리콘으로 이루어지는, 본질적으로 단결정 실리콘으로 이루어지는, 단결정 기판 웨이퍼(1)가 제공된다. 기판 웨이퍼(1)는, 일반적으로 실리콘 기술의 분야에 공지된, 통상적인 도펀트들(dopant) 또는 불순물들을 포함한다. 기판 웨이퍼(1)는 Si(111)의 결정 면방위를 구비한다. 기판 웨이퍼(1)는 100mm 내지 450mm의 직경을 구비할 것이다. 300mm 이하의 직경이 바람직하다. 기판 웨이퍼의 표면은 바람직하게 연마된다.
바람직하게, 기판 웨이퍼(1)는 고품질 실리콘 표면을 획득하기 위해 고온에서 풀림처리된다. 바람직하게, 풀림(anneal)은, 제1 에피택셜 층의 증착을 위해 사용되는, 증착 챔버 내의 원 위치에서 실행된다. 풀림 온도는 600 내지 1250℃ 사이이다. 풀림은 30초 내지 30분 동안, 바람직하게 1 내지 10 분 동안, 바람직하게 수소를 포함하는 환원성 분위기 하에서 또는 진공 내에서 실행될 것이다.
후속의 선택적인 단계 b) 에서, 단결정 금속 산화물 층(2)이 기판 웨이퍼(1)의 적어도 하나의 표면 상에 에피택셜 방식으로 증착될 것이다. 금속 산화물은 스피넬(spinell), 회티탄석(perovskite), 황록석(pyrochlore), 암염(rock salt), 형석(fluorite) 또는 빅스비아이트(bixbyite) 구조를 구비할 것이다.
Sc2O3 와 Si 사이의 대략 9%의 격자 불일치가 Sc2O3 와 Si 의 격자 상수들 사이의 격자 상수를 갖는 중간층에 의해 감소될 수 있기 때문에, 단계 c) 에서 Sc2O3 층(3)의 증착 이전에, 기판 웨이퍼(1)의 표면 상에 금속 산화물 층(2)을 증착하는 것이 바람직하다. 이는 Sc2O3 층(3)에서의 결함 밀도를 감소시키고 그에 따라 AlzGa1-zN 층(6)의 품질을 증가시킨다.
종래기술에 공지된 화학적 기상 증착(CVD), 분자-빔 에피택시(MBE), 펄스-레이저 증착(PLD) 또는 스퍼터링 기술들이 Si 상에 금속 산화물 층(2)을 증착하기 위해 사용될 수 있다. MBE 의 경우에, 증착은 바람직하게 400 내지 800℃의 온도에서 분당 0.1 내지 10nm 의 속도로 실행된다. 선택적으로 산소가 10-4 내지 10-1 Pa 의 압력으로 존재할 수 있다.
금속 산화물 층(2)은 0 ≤ w ≤ 1 인 (Me1wMe21-w)2O3 의 조성 및 (111) 격자 방위를 구비할 것이다. Me1은 제1 금속이고 Me2는 제2 금속이다. 바람직하게, 그의 Me2O3 산화물들이 입방 Ia-3 구조 내에 존재하는, 금속들이 선택된다. 이러한 구조는 Si(111) 표면의 구조에 일치하고, 뒤따르는 Sc2O3 층의 구조와 동일하다. Me1, Me2 및 w 는, 금속 산화물 층(2)의 격자 상수가 기판 웨이퍼(1)의 격자 상수 이하가 되도록 그리고 Sc2O3 층의 격자 상수 이상이 되도록, 선택된다.
일 실시예에서, w 는 기판 웨이퍼(1)에 대한 경계에서의 값(w1)으로 시작하고, 금속 산화물 층(2)의 재료의 그의 두께를 가로지르는 격자 상수의 변화를 달성하도록 하기 위해 금속 산화물 층(2)의 두께를 가로질러 변화되며, 그리고 Sc2O3 층(3)에 대한 경계에서의 값(w2)으로 끝난다. 이러한 실시예에서, 값(w1)은 바람직하게, 기판 웨이퍼(1) 및 금속 산화물 층(2)의 평면-내 격자 상수들이 기판 웨이퍼(1) 및 금속 산화물 층(2) 사이의 경계에서 0% 내지 4% 만큼 (그리고 바람직하게 0 내지 2% 만큼) 상이하도록, 선택된다. 값(w2)은 바람직하게, 금속 산화물 층(2) 및 후속의 단계 c) 에서 증착될 Sc2O3 층(3)의 평면-내 격자 상수들이 상기 층들 사이의 경계에서 0% 내지 4% 만큼 (그리고 바람직하게 0 내지 2% 만큼) 상이하도록, 선택된다. 바람직하게, w 는 계단식으로 변화되고, 즉, w 는 특정 두께에 대해 일정하게 유지된 다음, 갑자기 변화되고, 다시 특정 두께에 대해 일정하게 유지된다. 금속 산화물 층(2)은, 층의 일정한 w 부분들 내부에서의 격자 이완 및 w 가 갑자기 변화되는 인터페이스에서의 결함 소멸(defect annihilation)을 허용하도록 하기 위해, 적당한 수의 그러한 단계들을 포함할 것이다. 계단-등급 층(step-graded layer)의 경우에, 개별적인 일정한 조성의 서브-층들은 바람직하게 적어도 10nm 의 두께를 구비한다. 이는, 격자 불일치가 1% 내지 10% 사이인 경우에 층의 완전한 이완을 생성하는, 최소 두께이다. 일반적으로, 금속 산화물 층(2)의 전체 두께는 100nm 를 초과해서는 안된다.
제1 금속(Me1)은 이트륨(Y)일 수 있고, 제2 금속(Me2)은 스칸듐(Sc)일 수 있다. Y2O3 의 평면-내 격자 상수는 대략 Si(111)의 그것보다 대략 2% 적다. 그러므로, 금속 산화물 층(2)의 증가하는 두께와 더불어 Sc2O3 의 비율을 (바람직하게 계단식으로) 증가시키기 위해, 기판 웨이퍼(1)에 대한 인터페이스에서 순수 Y2O3(즉, w = 1)로 시작하도록 하며, 그리고 층의 상부에서 순수 Sc2O3(즉, w = 0)로 끝나도록 하는 것이 바람직하다. 다른 조합들 및 조성들이 EP 1975988 A1 의 가르침에 따라 선택될 수 있을 것이다.
w = 1 을 선택하는 것, 즉 금속 산화물 층(2)이 단지 이원 산화물로, 예를 들어 Y2O3 로, 이루어지는 것 또한 가능하다. 그러한 층의 두께는 전형적으로 1 내지 100nm 의 범위이다. 한편으로 GaN 과도성장(overgrowth) 도중에 갈륨에 의해 공격받게 되는 것에 대항하여 Si 기판 웨이퍼(1)를 보호해야만 하고, 다른 한편으로 고품질 Sc2O3 헤테로구조 증착을 위해 평평한 표면을 제공해야만 한다.
선택적인 금속 산화물 층(2)의 삽입은, 이러한 방식으로 격자 상수가 기판 웨이퍼(1)로부터 GaN 층(6) 까지 단계적으로 조절될 수 있기 때문에, 유익하다. Sc2O3 층(3)과 기판 웨이퍼(1) 사이의 격자 불일치는 대략 -8% 이다. 금속 산화물 층(2)은 이러한 비교적 큰 불일치를 적어도 2개의 위상 경계들에서 더 작은 부분들로 분할한다.
이어서, 상이한 격자 상수들(금속 산화물 층(2) 및 뒤따르는 Sc2O3 층(3))을 갖는 산화물 층들의 스택이, 고온에서의 GaN 과 Si 사이의 강한 화학적 반응에 대항하는, 개선된 버퍼로서 역할을 한다. 단지 Sc2O3 층의 경우에, 많은 수의 전위들이 후속의 GaN 층 또는, 일반적으로, AlzGa1-zN 층에 대한 인터페이스로 전파된다. 갈륨은 대부분 전위들을 따라 산화물 층을 통해 확산되고, 실리콘 기판 웨이퍼(1)에 대한 인터페이스에 도달할 것이다. 몇몇 산화물 층의 스택의 경우에, 적은 전위들이 형성되고 전위들이 각 위상 경계에서 부분적으로 소멸되어, Sc2O3 층의 표면에 도달하는 전위들의 수를 감소시킨다. 이는 산화물 층을 통한 갈륨 원자의 확산을 방해하고, 실리콘 인터페이스를 갈륨에 의해 공격당하는 것으로부터 보호한다.
후속의 단계 c) 에서, (111) 면방위를 갖는 단결정 Sc2O3 층이, 기판 웨이퍼(1)의 적어도 하나의 표면 상에 또는 단계 b) 가 실행된 경우에 금속 산화물 층(2)의 상부 표면 상에, 에피택셜 방식으로 증착된다. 두께는 층이 이완되고 아래에 놓이는 층을 완전히 덮는 것을 보장하기에 충분할 정도로 커야 하지만, 동적 성장 영향들(kinetic growth effects)로 인한 표면 거칠어짐을 회피하기 위해 불필요할 정도로 커서는 안된다. 그러므로, Sc2O3 층은 적어도 2nm 그리고 500nm 이하의, 바람직하게 200nm 이하의 두께를 갖는다.
CVD, MBE, PLD 또는 스퍼터링 기술들이 Sc2O3 층(3)을 증착하기 위해 사용된다. MBE 의 경우에, 표준 MBE 소스가 사용될 것이다. 증착은 400 내지 800℃ 의 온도에서 분당 0.1 내지 10nm 의 속도로 일어날 것이다. 선택적으로, 산소가 10-4 내지 10-1 Pa 의 압력으로 존재할 수 있다.
후속의 단계 d) 에서, (111) 면방위를 갖는 단결정 ScN 층(4)이 Sc2O3 층(3)의 상부 표면 상에 생성된다. 이러한 층의 효과는 이상에서 설명된 바 있다. 층은 바람직하게 적어도 2nm 그리고 500nm 이하의, 더욱 바람직하게 200nm 이하의 두께를 갖는다. Si(111) 상의 ScN(111) 막은 원기둥형의 구조적 특성들을 갖도록 성장하는 경향이 있어서, 결과적으로 증가된 두께와 더불어 확연한 표면 거칠어짐을 생성한다. 결과적으로, ScN 및 Si에 관한 ScN 과 Sc2O3 사이의 더 작은 격자 불일치는, 결함들 및 거칠기에 관한 층 두께의 기능으로서, ScN 층의 품질을 최적화하는 것을 허용한다. 이러한 관찰들의 관점에서, ScN 층(4)의 두께는 2 내지 200nm 범위 내에 있어야 한다.
Sc2O3 층(3)과 ScN 층(4) 사이의 인터페이스에, 스칸듐 산화질화물(scandium oxynitride)의 박층이, 공정 조건들에 의존하여, 형성될 것이다. 이러한 중간층은 ScN 층의 기능에 유해하지 않다.
단계 d) 의 제1 실시예에서, ScN 층(4)은, 200 내지 1200℃ 의 온도에서 질소 소스를 포함하는 분위기에 표면을 노출시킴으로써, Sc2O3 층(3)의 표면을 ScN 으로 전환함으로써 생성된다. Sc2O3(111) 표면의 이러한 질화는 수 nm 두께의 ScN(111) 층(4)을 제공한다. 박층이, 재료의 확연한 거칠어짐 경향 때문에, 바람직하다. 이러한 방법과 더불어, 2 내지 10nm 두께를 구비하는 단일-결정 층이 획득될 수 있다.
질소 소스는 질소-함유 가스, 바람직하게 NH3(수소(H2) 또는 질소(N2)의 분위기에서 희석된)일 수도 또는 질소-함유 플라즈마일 수도 있다. 플라즈마 소스는 공지의 플라즈마 소스들, 예를 들어, 전자 사이클로트론 공진(ECR) 또는 무선주파수(RF) 플라즈마 소스로부터 선택될 수 있을 것이다.
질소-함유 가스 또는 플라즈마는 Sc2O3 층(3)의 표면과 반응하며 그리고 산소(O) 원자들을 ScN 층(4)을 형성하는 질소(N) 원자들로 부분적으로 또는 완전히 교체한다. ScN 층(4)의 두께는, 질화 시간, 온도, 유동들 및, 질소 가스 또는 플라즈마 소스들의 부분 압력에 의존한다. ScN 층(4)의 잔류 변형 또는 이완은 층의 두께에 의존한다.
다양한 표면들 상에서의 NH3 흡수에 대한 연구들이, 온도가 증가함에 따라, NH3 탈수소화 속도가, 궁극적으로 단지 질소 원자들만 표면 상에 남도록, 증가한다는 것을 관찰한 바 있다. 상승된 온도에서의 Sc2O3 상에서, 흡수된 NH3 의 대부분은 표면 상에 단지 흡수된 질소 원자들만 남기고 완전한 탈수소화를 겪는다. 일부 수소 원자들은 H2 로 재결합되고 표면으로부터 탈착되며, 일부 수소 원자들은, Sc2O3 표면으로부터 확산되어 나오고 H2O로 탈착되는, 산소와 결합될 것이다. 흡수된 질소 원자들의 일부는, Sc2O3 속으로 확산되고, 스칸듐 및 산소 원자들의 망상 조직(network)과 반응한다. 확산된 질소는, 스칸듐과 결합하기 위해 그리고 ScN 박층을 형성하기 위해, 산소를 치환한다.
단계 d) 의 제2 실시예에서, ScN 층(4)은, Sc2O3 층(3)의 표면 상에 스칸듐 층을 증착하고 이어서 스칸듐 층을 질화함으로써, 생성된다.
Sc 층의 증착은 Sc2O3 층(3)의 표면 상에 질소 분위기 에서 Sc 금속의 박층들의 증착에 의해 달성될 수 있다. 적당한 과정들은 분자 빔 에피택시(MBE), 금속-유기 화학적 기상 증착(MOCVD) 또는 스퍼터링 기술들이다. 이어서, Sc로 덮인 형판은, 스칸듐 층의 표면이 200 내지 1200℃ 의 온도에서 질소 소스를 포함하는 분위기에 노출되도록, 이상의 단계 d) 의 제1 실시예에서 설명된 바와 같은, 질화 과정을 겪게 된다. 이러한 두 단계는, 요구되는 두께를 구비하는 ScN 층을 획득하기 위해, 여러 차례 반복될 수 있다.
단계 d) 의 제3 실시예에서, ScN 층(4)은 Sc2O3 층(3)의 표면 상에 에피택셜 증착에 의해 생성된다. 1300 내지 1450℃ 의 온도까지 가열되는 스칸듐 분출셀(effusion cell) 및 NH3 를 포함하는 분위기를 사용하는 MBE 기술이 ScN 층을 증착하기 위해 사용될 수 있을 것이다. 기판 온도는 바람직하게 450 내지 650℃ 사이 이다.
제2 및 제3 실시예는, Sc2O3 표면의 질화에 의해 생성될 수 없는, 10nm 를 초과하는 두께를 갖는 ScN 막이 요구되는 경우에 특히 바람직하다.
ScN 층(4)은 바람직하게, 후속의 단계 e) 및 단계 f) 에서의 3족 질화물 성장을 위해 온도가 상승하는 도중에, NH3 또는 H2 , 또는 NH3 와 H2 의 혼합물을 포함하는 분위기에서 풀림처리된다. 풀림은, 표면 거칠기를 감소시키고 점 결함들(point defects)을 없애기 위해, ScN 층을 완전히 이완시키는 것을 도울 수 있다. 분위기에 의존하여, 다음 층의 성장을 위한 표면 마감(surface termination)이 최적화될 수 있다. 예를 들어, NH3 가 N-마감 표면 내에 생성된다. 더불어, 다음 층(단계 e) 및 단계 f) 중 하나에서)이 단계 d) 의 온도보다 더 높은 온도에서 성장된다면, 온도가 상승하는 도중에 ScN 으로부터의 질소 분해를 최소화하기 위해 NH3 를 포함하는 분위기에서 ScN 층(4)을 풀림처리하는 것이 바람직하다.
후속의 선택적인 단계 e) 에서, 0 ≤ x ≤ 1 및 0 < y < 1 인 (AlxGa1-x)ySc1-yN 조성을 갖는 단결정 금속 질화물 층(5)이 ScN 층(4)의 표면 상에 에피택셜 방식으로 증착될 수 있을 것이다. Semicond. Sci. Technol. 27 (2012), 105014 에 발표된 K. Shimada 등에 의한 이론적 연구에 따르면, (AlxGa1-x)ySc1-yN 합금은 육방정계의 섬유아연석 구조(hexagonal wurtzite structure)로 결정화되며, 단위 셀 내에서의 Sc 및 3A족-5족 원소들의 배열은 합금 조성들에 의존한다. 이러한 선택적인 층은 스퍼터링(M. Akiyama 등에 의한 Appl. Phy. Lett. 95, 162107 (2009) 및 M.E. Little 등에 의한 Appl. Phy. Lett. 78, 2891 (2001)) 또는 MBE(C. Constantin 등에 의한 Phys. Rev. B 70, 193309 (2004)) 또는 MOCVD 기술들을 사용하여 성장될 수 있다. x 및 y 에 대한 실제 값들은 층이 증착되는 목적의 관점에서 선택된다.
실제 조성에 무관하게, 특정 비율의 ScN 을 포함하는 전이층이, AlzGa1-zN 에 의한 표면의 더 큰 습윤을 촉진하여, 앞선 단계의 성장에 AlzGa1-zN 을 성장시키는 것을 완전히 합체시키는 것을 허용한다.
제1 실시예에서, 금속 질화물 층(5)은 ScN 층(4)으로부터 AlzGa1-zN 으로 이루어지는 상부 층(6)까지 부드러운 전이를 달성하기 위해 조성적으로 등급화된다. 이러한 경우에, x 및 y 는 각각 ScN 층(4)의 경계에서 값들(x1 및 y1)로 시작하고, 그의 두께를 가로질러 금속 질화물 층(5)의 격자 상수에 변화를 달성하도록 하기 위해 금속 질화물 층(5)의 두께를 가로질러 변화하며, 그리고 각각 AlzGa1-zN 층에 대한 경계에서 값들(x2 및 y2)로 끝난다. 바람직하게, 값들(x1 및 y1)은, 금속 질화물 층(5) 및 ScN 층(4)의 격자 상수들이 상기 층들 사이의 경계에서 0% 내지 1% 만큼 상이하도록, 선택된다. 바람직하게, 값들(x2 및 y2)은, 금속 질화물 층(5) 및 AlzGa1-zN 층(6)의 격자 상수들이 상기 층들 사이의 경계에서 0% 내지 1% 만큼 상이하도록, 선택된다. 더욱 바람직하게, y2 = 1 이고, x2 는, 금속 질화물 층(5) 및 AlzGa1-zN 층(6) 사이의 완전한 격자 일치를 허용하는, AlzGa1-zN 층(6)의 조성에 대응한다.
제2 실시예에서, 금속 질화물 층(5)의 조성은, 금속 질화물 층(5)의 격자 상수가 이어서 증착되는 AlzGa1-zN 층(6)의 격자 상수 보다 작도록, 선택된다. 이는, AlzGa1-zN 층(6)과 비교하여 더 높은 Al 함유량의 금속 질화물 층(5)에 의해 달성될 수 있다. 부가적으로, 금속 질화물 층(5)은 적어도 부분적으로 또는 바람직하게 완전히 이완되어야 한다. 이러한 경우에, 후속의 AlzGa1-zN 층(6)은 압축 변형 하에서 금속 질화물 층(5)의 표면 상에서 성장한다. 이는 AlzGa1-zN 층의 높은 열팽창계수로 인해 AlzGa1-zN 층(6)의 증착 이후에 실온으로 냉각될 때 일어나는 웨이퍼의 뒤틀림을 감소시킨다.
후속의 단계 f) 에서, (0001) 면방위를 갖는 AlzGa1-zN(0 ≤ z ≤ 1)으로 이루어지는 단결정 층(6)이, ScN 층(4)의 상부 위에 또는 단계 e) 가 실행된 경우에 금속 질화물 층(5)의 상부 위에, 에피택셜 방식으로 증착된다. 전체 층 두께는 10㎛ 까지 일 수 있다. 이러한 층은, 0 내지 1 범위의 Al 비율(z)을 갖는 상이한 조성들을 구비하는, (1 내지 20개의) 여러 부속 층으로 이루어질 수 있다. 부속 층 두께는 1 에서 1000nm 까지 변화될 수 있을 것이다.
MOCVD 또는 MBE 시스템이 AlzGa1-zN 층(6)을 증착하기 위해 사용된다. 기판 샘플은 1000 내지 1150℃ 범위의 AlzGa1-zN 증착 온도까지 가열된다. MOCVD 의 경우에, 5초에서 2분까지의 금속 유기물(metal organics)의 사전-유동이 앞서 증착된 층을 적시기 위해 바람직하다. 성장 온도, 반응기 압력(3x103 - 4x104 Pa), 및 가스 유동들은, 층에서의 Al 함유량에 의존하여 하나의 부속 층에서 다른 부속 층으로 변화할 수 있을 것이다.
본 발명의 특히 바람직한 실시예에서, AlzGa1-zN 층(6)은 GaN(즉, z = 0) 층이다. 이 경우에, 단계 e)를 생략하는 것이 바람직하고, GaN 및 ScN의 평면-내 격자 상수들이 완벽하게 일치하게 됨에 따라, GaN 을 ScN 층(4)의 표면 상에 직접적으로 증착하는 것이 바람직하다.
AlzGa1-zN 층(6)의 상부 위에, 반도체 웨이퍼 상에 생성될 전자 또는 광전자 디바이스들의 기능을 위해 요구되는, 추가의 층들이 증착될 수 있다.
본 발명은, 하나의 층으로부터 다음 층으로 단계적으로 불일치를 체계적으로 감소시킴에 의한 복수층 구조를 갖는 격자 불일치 관심사에 초점을 맞춘다. Sc2O3 와 GaN 사이에, 격자 상수가 GaN의 격자 상수와 매우 가까운, ScN의 삽입은 산화물 버퍼와 GaN 층 사이의 격자 불일치를 감소시키도록 돕는다. 높은 결정 품질 및 낮은 결함 밀도의 GaN(또는 일반적으로 AlzGa1-zN) 최상층이 증착될 수 있다.
예
단계 a) 에서, (111) 표면 및 100nm 의 직경을 갖는 연마된 단결정 실리콘 기판 웨이퍼가 준비된다. 웨이퍼는 수성 완충 불화 암모늄(NH4F) 용액으로 세척된다. 기판 웨이퍼는 남은 과정이 실행되는 MBE 시스템 속으로 들어가게 된다. 웨이퍼는 우선 200℃의 온도에서 20분 동안 MBE 시스템의 로드록(loadlock) 내에서 가스를 제거하게 되고, 이어서 프로세스 챔버 내부로 옮겨져, 이 곳에서 700℃ 의 온도에서 초-고진공 에서 10분 동안 풀림처리된다.
단계 b) 에서, 20nm 두께의 단결정 Y2O3(111) 층이 기판 웨이퍼의 하나의 표면 상에 증착된다. 표준 MBE 소스가 사용된다. 증착은 600℃ 의 온도에서 분당 1nm의 속도로 일어난다.
단계 c) 에서, 20nm 두께의 단결정 Sc2O3(111) 층이 Y2O3(111) 층의 표면 상에 증착된다. 증착은 500℃ 의 온도에서 분당 1nm의 속도로 일어난다.
단계 d) 에서, 200nm 두께의 단일 결정 ScN(111) 층이, 질소 플라즈마 내에서의 스칸듐의 증착에 의해, Sc2O3(111) 층의 표면 상에 암염 결정 구조로 성장된다. 기판 온도는 500℃ 이다. 스칸듐 분출셀의 온도는 1400℃ 이다.
ScN 층은 X-레이 회절(XRD)에 의해 특징지어 진다. 도 2 및 도 3은 개별적인 각도의 함수로서 강도 Ⅰ(초당 횟수로, cps)을 나타낸다. 도 2는 반사 세타/2세타 측정의 결과를 나타낸다. ScN 층이 (111) 면방위들을 구비하는 것으로 나타난다. ScN 의 다른 방위들은 검출되지 않는다. 그러나, 여전히 Sc2O3(111) 표면들 상의 (111) 방위에서 면심입방격자형(fcc-like) 암염 ScN 막들의 입방 적층 순서 변화들(cubic stacking order variations)로 인한 쌍정 형성(twinning)의 가능성이 있다. 그러한 쌍정 형성 층들은 상당히 결함이 있고 회피될 필요가 있다. 도3에 도시되는 {111} Si 및 ScN 격자 평면들의 패밀리 위의 파이-스캔은, 쌍정 형성이 완전하게 억제되고 따라서 정확하게 단일 결정 ScN(111)이 획득가능하다는 것을, 보여준다.
마지막으로 단계 f) 에서, 500nm 두께의 단결정 GaN(0001) 층이 ScN 층의 표면 상에 증착된다. GaN 은 720℃의 기판 온도, 2x10-5 Pa 의 갈륨 빔 등가 압력(BEP), 0.4 sccm(표준 분당 입방센티미터)의 질소 유동, 및 300W 출력의 무선주파수 플라즈마 소스와 더불어, N-풍부 상황(N-rich regime)에서 성장된다. 부드러운 단결정 GaN 층이 획득된다.

Claims (15)

  1. 반도체 웨이퍼로서,
    - (111) 면방위를 구비하는 단결정 실리콘 기판 웨이퍼(1),
    - (111) 면방위를 구비하는 단결정 Sc2O3 층(3),
    - (111) 면방위를 구비하는 단결정 ScN 층(4), 및
    - (0001) 면방위를 구비하는 0 ≤ z ≤ 1 인 단결정 AlzGa1-zN 층(6)
    을 기재된 순서대로 포함하는 반도체 웨이퍼.
  2. 제 1항에 있어서,
    상기 기판 웨이퍼(1)와 상기 단결정 Sc2O3 층(3) 사이에 단결정 금속 산화물 층(2)을 더 포함하는 것인 반도체 웨이퍼.
  3. 제 2항에 있어서,
    상기 금속 산화물 층(2)은 입방 Ia-3 결정 구조 및 0 ≤ w ≤ 1 인 (Me1wMe21-w)2O3 의 조성을 구비하고,
    Me1은 제1 금속이고 Me2는 제2 금속이며,
    상기 금속 산화물 층(2)은 상기 기판 웨이퍼(1)와 상기 Sc2O3 층(3) 사이에 위치하게 되며, 그리고
    Me1, Me2 및 w 는, 상기 금속 산화물 층(2)의 격자 상수가 상기 기판 웨이퍼(1)의 격자 상수 이하가 되도록 그리고 상기 Sc2O3 층(3)의 격자 상수 이상이 되도록, 선택되는 것인 반도체 웨이퍼.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 Sc2O3 층(3)은 2 내지 500nm 의 두께를 구비하는 것인 반도체 웨이퍼.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 ScN 층(4)은 2 내지 500nm 의 두께를 구비하는 것인 반도체 웨이퍼.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    0 ≤ x ≤ 1 및 0 < y < 1 인 (AlxGa1-x)ySc1-yN 조성을 갖고 ScN 층(4)과 AlzGa1-zN 층(6) 사이에 위치하게 되는, 단결정 금속 질화물 층(5)을 더 포함하는 것인 반도체 웨이퍼.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    z = 0 인 것인 반도체 웨이퍼.
  8. 제 1항에 따른 반도체 웨이퍼의 제조 방법으로서,
    a) 기판 웨이퍼(1)를 제공하는 단계,
    c) Sc2O3 층(3)을 에피택셜 방식으로 증착하는 단계,
    d) ScN 층(4)을 생성하는 단계, 및
    f) AlzGa1-zN 층(6)을 에피택셜 방식으로 증착하는 단계
    를 기재된 순서대로 포함하는 반도체 웨이퍼의 제조 방법.
  9. 제 8항에 있어서,
    단결정 금속 산화물 층(2)이, 단계 a) 이후이자 단계 c) 이전의, 부가적인 단계 b) 에서 에피택셜 방식으로 증착되는 것인 반도체 웨이퍼의 제조 방법.
  10. 제 8항에 있어서,
    상기 단계 c) 는 CVD, MBE, PLD 또는 스퍼터링 기술들에 의해 실행되는 것인 반도체 웨이퍼의 제조 방법.
  11. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    단계 d) 에서, 상기 ScN 층(4)은, 200 내지 1200℃ 의 온도에서 질소 소스를 포함하는 분위기에 표면을 노출시킴으로써, 상기 Sc2O3 층(3)의 표면을 ScN 으로 전환함으로써, 생성되는 것인 반도체 웨이퍼의 제조 방법.
  12. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    단계 d) 에서, 상기 ScN 층(4)은, 상기 Sc2O3 층(3)의 표면 상에 Sc 층을 증착하고, 이어서 200 내지 1200℃ 의 온도에서 질소 소스를 포함하는 분위기에 상기 Sc 층의 표면을 노출시키며, 그리고 그에 따라 상기 Sc 층을 상기 ScN 층(4)으로 전환함으로써, 생성되는 것인 반도체 웨이퍼의 제조 방법.
  13. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    단계 d) 에서, 상기 ScN 층(4)은, 상기 Sc2O3 층(3)의 표면 상에 상기 ScN 층(4)을 에피택셜 방식으로 증착함으로써, 생성되는 것인 반도체 웨이퍼의 제조 방법.
  14. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    0 ≤ x ≤ 1 및 0 < y < 1 인 (AlxGa1-x)ySc1-yN 조성을 갖는 단결정 금속 질화물 층(5)이, 단계 d) 이후이자 단계 f) 이전의, 부가적인 단계 e) 에서 에피택셜 방식으로 증착되는 것인 반도체 웨이퍼의 제조 방법.
  15. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    단계 f) 는 MOCVD 또는 MBE 에 의해 실행되는 것인 반도체 웨이퍼의 제조 방법.
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