TWI525663B - 製造iii/v族矽模板之方法 - Google Patents

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Description

製造III/V族矽模板之方法
本發明係關於製造III/V族Si模板或坯料，較佳分別在高達300 mm(直徑)及大於300 mm之Si基板上製造III/V族Si模板或坯料的方法；藉由該方法製造之模板；及該等模板之用途。
電腦及微晶片技術之迅速發展分別係基於積體電路之個別組件的成功小型化。積體電路基本上為半導體組件與被動組件之電子連接以便進行資料處理，該等組件係在矽基板表面之薄晶體層中製成。整合式電子組件(諸如電晶體、二極體、電阻器及電容器)之數目極大。為提高微晶片之效能且同時降低生產成本，在每一代新技術中，組件之填積密度均顯著增加。積體電路之最重要組件為具有n-MOS-FET或p-MOS-FET電晶體之矽基CMOS(互補金屬氧化物半導體(complementary metal oxide semiconductor))邏輯電路。詳言之，矽及二氧化矽之物理特性在近幾十年裏已使電晶體尺寸大幅度減小。相應地，在微晶片開發中，電晶體密度每24個月成倍增加。
電晶體電阻基本上受外部閘電壓(控制電極上之電壓)控制。該等組件之關鍵效能特徵為操作時鐘率高且熱消散低。到目前為止，可藉由電晶體之結構減小來改良該等效能特徵。同時，然而個別組件尺寸如此小以致達到基本物理極限且進一步小型化不會引起改良。同時，除了矽及二 氧化矽外，在此使用新穎材料製造積體電路，該等材料之物理特性引起組件功能性改良。
詳言之，討論III/V族半導體材料在CMOS技術中之用途。該類III/V族半導體晶體係由各50%之III族及V族化學元素組成。各別化學元素之結合特性決定III/V族半導體化合物之電子及光學特性。由於該類III/V族半導體材料內之組成選擇極廣泛，因此可相應地獲得極不同之半導體組件。III/V族半導體層整合於Si基積體電路上一方面使現有功能性提高，諸如III/V族通道層用於電晶體。另一方面，可獲得新穎裝置概念，諸如為了在微晶片層面進行光學數據處理而整合III/V族雷射二極體。
應用新穎材料以便提高積體電路之效能的另一關鍵點為整合製程。本文中重要的是保持低生產成本，不論新穎材料及/或裝置概念。與混合整合方法(參見例如EP 0297483)相反，III/V族半導體層在Si基板上之單片生長為非常廉價之方法。本文中，III/V族半導體混合晶體與矽載體基板直接連接(作為實例僅參見US 5,937,274或PCT/DE 2006/000140)。
由於矽及III/V族半導體之材料類型不同，因此對於單片連接必須考慮以下方面：矽及III/V族類型元素之原子結合特性差異很大，因此大多數III/V族晶體之晶格常數不同於矽之晶格常數。晶格常數不同又導致在III/V族膜沈澱於Si上期間形成位錯缺陷(dislocation defect)。此外，矽與III/V族晶體之間邊界處的相互擴散及/或晶體生長期間之 污染效應可導致各別宿主晶體中之摻雜難以控制。
另一問題係由Si及III/V族晶體之晶體基質不同引起：若Si表面包含非原子級雙層步階式Si台階，則III/V族膜中將形成反相缺陷(anti-phase defect)。自80年代起，已研究III/V族層於矽上之單片整合。III/V族沈澱於至多2吋直徑之小Si基板上之上述挑戰基本上已解決，然而，在整合晶格常數不同於矽之III/V族材料期間形成位錯仍使實現具有充足壽命之高效組件複雜化。
由於矽及III/V族混合晶體之晶體基質不同，因此在單片沈澱期間，III/V族層中可極快速地形成反相缺陷。該等缺陷又削弱組件之操作特性。反相缺陷之形成可藉由特定製備矽表面而避免。
若藉由特殊基板預處理製造兩個各為雙步階的Si原子層，則可進行無反相III/V族整合。然而，該表面製備較佳可在稍微位錯[(001)在<110>方向上偏離2°至6°]之基板上進行。文獻B.Kunert,I.Németh,S.Reinhard,K.Volz,W.Stolz,Thin Film Solid 17(2008)140中首次顯示GaP無缺陷沈澱於精確取向基板上，然而基板規格仍需滿足其他要求：(001)在<110>方向上偏離(小於)<0.15°。
由於當今Si基CMOS技術非常複雜且先進，因此新穎材料之整合必須與CMOS製造製程極精確地匹配。任何較大干預或改變當前CMOS製程均將顯著增加開發成本。CMOS標準Si基板規格就取向而論為(001)在任意方向上偏離+/-0.5。然而，CMOS技術向位錯[(001)在<110>方向上 偏離2°至6°]基板之轉換因製程重新調整而過於昂貴且不經濟。
然而，(001)在<110>方向上偏離<0.15°之上述基板規格屬於CMOS製程之規格內。然而，歸因於該小位錯，特定晶圓鋸切製程非常複雜且昂貴且仍為巨大技術挑戰。同時，在實際CMOS技術中，Si基板尺寸為直徑300 mm(一些工廠使用甚至更小的晶圓工作)。然而，大規模生產具有在<110>方向上<0.15°之位錯的300 mm Si晶圓將大副度增加生產成本，且接著該等基板之應用在經濟上將有問題。因此，無反相III/V族整合於300 mm Si基板上尤其為CMOS製程在技術及經濟上未解決的問題。
另一技術挑戰係由矽及III/V族半導體晶體化合物的熱膨脹係數不同而引起。在整合製程中，若未系統考慮晶格常數與溫度之不同相關性，則可能在III/V族層中形成位錯或破裂。對於大直徑基板而言，Si晶圓甚至可能受影響(晶圓翻轉(wafer flipping))及形成弛豫缺陷。
本發明之技術目標。
因此，本發明之技術目標為提出一種製造單片III/V族Si模板的方法，該單片III/V族Si模板具有最少位錯缺陷、最少反相缺陷，且容許使用直徑200 mm、300 mm或大於300 mm之較大Si晶圓，Si晶圓視情況可具有遮罩結構。
本發明之基本內容。
為實現該技術目標，本發明教示一種製造單片模板之方 法，該單片模板包含Si晶圓及磊晶施加於Si晶圓表面上之III/V族半導體層，該III/V族半導體之晶格常數與Si之晶格常數相差小於10%，該方法包含以下步驟：A)視情況使該Si晶圓之表面脫氧，B)視情況在該脫氧Si晶圓之表面上磊晶生長Si層，C)視情況對該Si晶圓之表面或該Si層之表面進行烘烤步驟及/或蝕刻步驟，D)在350℃至650℃之晶圓溫度、0.1 μm/h至2 μm/h之生長速率及1 nm至100 nm之層厚度下，在該Si晶圓之表面或在步驟A)至C)中之一者期間形成的表面上磊晶生長III/V族半導體層，E)在500℃至800℃之晶圓溫度、0.1 μm/h至10 μm/h之生長速率及10 nm至150 nm之層厚度下，在步驟D)中所得層上磊晶生長與步驟D)中所施加之III/V族半導體相同或不同的III/V族半導體層。
因此，本發明包含在Si基板上結晶沈澱IV族材料以及III/V族半導體化合物之特殊方法，該等Si基板具有200 mm、300 mm及大於300 mm之直徑且視情況藉助於遮罩而構造。晶體沈澱或晶體生長通常分別藉助於氣相磊晶而發生。該製程意欲在Si基板上整合無位錯薄III/V族半導體層，且此亦理想地達成。
在製程開始時，在第一製程步驟中可烘烤Si基板以自表面移除二氧化矽。在下一步驟中，若需要可沈澱矽緩衝層。視整合概念而定，該矽緩衝層可經摻雜。Si基板表面存在或不存在其他緩衝層(但不必特別製備)係例如取決於晶體位錯(偏離或精確取向)。步驟D)及E)之沈澱係以兩個 製程步驟發生：首先在低溫下生長薄III/V族膜(步驟D))，且接著顯著提高反應器溫度以供進一步晶體沈澱(步驟E))。視層厚度及生長溫度而定，調整III/V族層之組成，以免形成位錯及破裂或儘可能使其減少。
與大多數其他III/V族混合晶體相反，可在Si基板上單片整合薄GaP層而不會形成位錯缺陷，因為兩種晶體具有類似晶格常數。因此，GaP作為第一III/V族晶核層(nucleation layer)施加在技術上極其重要，因為此舉亦明顯簡化具有不同晶格常數之材料的進一步整合。因此，該GaP/Si模板可用於Si微電子學上之差異極大III/V族材料及(電子)組件概念。目前，多個企業、學會及大學從事GaP/Si模板之應用下的特定整合概念研究。
本發明首次使實際上無位錯III/V族半導體材料沈澱於直徑高達300 mm的精確及位錯矽基板上。在製程設計中，亦考慮到在沈澱III/V族材料之前可實現矽緩衝層之任意摻雜。該步驟尤其有用，一方面為最優化基板表面、尤其在遮罩構造製程中允許選擇性矽附晶生長(overgrowth)及沈澱經調整Si接觸層用於標準CMOS金屬化。使用300 mm晶圓符合當今Si基CMOS技術，因此針對相應晶圓之整合方法與CMOS技術之發展現狀相容性最大。
此外，藉由使用300 mm基板，可確保生產成本之理想成本效益。詳言之，由於該製程已實現於與自動盤式處置器相連之磊晶系統中，因此可達成自動基板轉移。
除了本發明在Si微技術中之應用外，在大面積Si基板上 沈澱III/V族材料亦有利於其他應用。此意圖的益處在於，與習知III/V族基板相比，Si基板明顯較不昂貴且亦可製造較大基板盤。
藉由在Si基板上整合諸如LED、偵測器或太陽電池之習知III/V基組件，可顯著降低生產成本。就此而言，亦可使用位錯((001)在<110>方向上偏離2°至6°)Si基板。
詳言之，描述本發明方法的以下較佳變化形式。
Si晶圓之待塗表面較佳為在方向<110>上存在0至6°、尤其0至2°位錯的(001)Si表面。此外，Si晶圓可具有遮罩結構。對於1°之位錯，位錯之方向可不同於<110>。
步驟A)可藉由在惰性氣體氛圍中烘烤至800℃至1,200℃、尤其900℃至1,100℃(例如950℃至1,050℃)之晶圓溫度，歷時1秒至30分鐘、尤其1分鐘至30分鐘(例如5分鐘至15分鐘)而進行。惰性氣體氛圍可為氮氣或氫氣。(總)氣體壓力可在50毫巴至1,000毫巴、較佳100毫巴至300毫巴範圍內。總氣體流量可在6 l/min至200 l/min、尤其6 l/min至50 l/min範圍內，例如在40 l/min至50 l/min範圍內。
在步驟B)中，Si層可在600℃至1,200℃、尤其725℃至1,100℃(例如850℃至1,050℃)之晶圓溫度，0.01 μm/h至20 μm/h、尤其1 μm/h至10 μm/h(例如3 μm/h至10 μm/h)之生長速率及0 μm至5 μm、尤其0.1 μm至2 μm(例如0.5 μm至1.5 μm)之層厚度下生長。在另外使用氣體Si離析劑下，惰性氣體氛圍可為氮氣或氫氣。視情況以1015 cm-3至1021 cm-3 (例如1017 cm-3至1021 cm-3)之p型或n型摻雜濃度摻雜B、Ga、P、Sb及/或As。(總)氣體壓力可在50毫巴至1,000毫巴、較佳100毫巴至300毫巴範圍內。總氣體流量可在6 l/min至200 l/min、尤其6 l/min至50 l/min範圍內，例如在40 l/min至50 l/min範圍內。
在步驟C)中，在600℃至1,200℃、尤其725℃至1,100℃(例如850℃至1,050℃)之晶圓溫度下，在0 μm/h至5 μm/h、較佳0 μm/h至2 μm/h之蝕刻速率下，分別將惰性氣體或保護氣體(例如N2或Ar)或活性氣體通至表面，歷時0至60分鐘、尤其0至15分鐘，例如1分鐘至10分鐘。作為活性氣體，可使用例如HCl或氫氣(其餘：例如氮氣)。(總)氣體壓力可在50毫巴至1,000毫巴、較佳600毫巴至900毫巴範圍內。總氣體流量可在6 l/min至200 l/min、尤其6 l/min至15 l/min範圍內，例如在10 l/min至15 l/min範圍內。
在步驟D)中，可使GaxByAlzP或GaNwPv半導體生長，其中x=0-1，y=0至0.1及z=0-1，或w=0-0.1及v=1-w，尤其x=1，y=0及z=0，其中GaxByAlzP中之x、y及z之總和始終為1。晶圓溫度較佳可在400℃至625℃、尤其420℃至500℃範圍內。III/V族生長速率可在0.1 μm/h至2 μm/h、尤其0.5個單層/秒至1.5個單層/秒範圍內，例如為1個單層/秒。生長模式可為連續式，較佳藉助於流量調變磊晶法(flow rate modulation epitaxy，FME)及藉助於原子層沈澱法(ALD)，其亦可用於在其他情況下一般或特別描述之層。層厚度較佳在2 nm至50 nm、尤其2 nm至8 nm範圍 內。氣體比例V/III可在5至200、尤其10至150範圍內，例如在50至70範圍內。(總)氣體壓力可在50毫巴至1,000毫巴、較佳50毫巴至500毫巴、尤其50毫巴至150毫巴範圍內。總氣體流量可在6 l/min至200 l/min、尤其6 l/min至60 l/min範圍內，例如在40 l/min至60 l/min範圍內。視情況以1015 cm-3至1021 cm-3(例如1017 cm-3至1021 cm-3)之p型或n型摻雜濃度摻雜Zn、Te、S、C、Mg及/或Si。然而，程序亦可在未摻雜之情況下進行。
在步驟E)中，可生長GaxByAlzP或GaNwPv半導體，其中x=0-1，y=0-0.1及z=0-1，或w=0-0.1及v=1-w，尤其x=0-1，y=0-0.06及z=0-1，其中GaxByAlzP中之x、y及z之總和始終為1。晶圓溫度較佳可在525℃至725℃、尤其650℃至700℃範圍內。III/V族生長速率可在0.1 μm/h至10 μm/h、尤其0.5 μm/h至5 μm/h範圍內，例如在2 μm/h至2.5 μm/h範圍內。層厚度較佳在30 nm至100 nm、尤其40 nm至70 nm範圍內。氣體比例V/III可在5至200、尤其10至100範圍內，例如在10至30範圍內。(總)氣體壓力可在50毫巴至1,000毫巴、較佳50毫巴至900毫巴、尤其50毫巴至150毫巴範圍內。總氣體流量可在6 l/min至200 l/min、尤其6 l/min至60 l/min範圍內，例如在40 l/min至60 l/min範圍內。視情況以1015 cm-3至1021 cm-3(例如1017 cm-3至1021 cm-3)之p型或n型摻雜濃度摻雜Zn、Te、S、C、Mg及/或Si。然而，程序亦可在未摻雜之情況下進行。
此外，本發明係關於一種藉助於本發明之方法可獲得的 單片模板。本發明亦關於該模板之用途，其用於在Si基板上，詳言之，在具有超過6 cm、較佳超過10 cm、尤其超過20 cm之直徑的Si基板上單片整合基於III/V族半導體層之組件，諸如電晶體、雷射二極體、LED、偵測器及太陽電池。在步驟E)之後，可磊晶生長其他III/V族半導體層，且可形成包含III/V族半導體之電子組件。
在下文中，藉助於僅代表實施例之非限制性實例更詳細地解釋本發明。
實例1：所用裝置。
藉助於氣相磊晶法進行晶體沈澱。為此目的，要求磊晶系統允許在300 mm(直徑)Si基板上進行晶體生長。此外，方法中襯托器之溫度分佈可徑向變化，以精確調整Si晶圓之溫度特徵。較佳使用Aixtron之CCS(緊耦合噴頭)Crius系統。
所有所述製程步驟可在單一磊晶反應器中進行。為使污染效應最小化或調整整合方法以促進製程步驟，亦可使用兩個磊晶反應器。其中，推薦在製程步驟C)及/或D)之後視情況進行基板轉移。
實例2：分別所用物質或氣體。
以下離析劑或前驅體可分別用於製程中：
針對矽之離析劑：矽烷、二氯矽烷、二矽烷、三矽烷、新戊矽烷、四氯矽烷(SiCl4)、二-第三丁基矽烷(DitButSi)。
針對鎵之離析劑：三乙基鎵(TEGa)、三甲基鎵(TMGa)、三-第三丁基鎵。
針對硼之離析劑：三乙基硼烷(TEB)、三-第三丁基硼烷、二硼烷、硼烷胺加合物，諸如二甲基胺基硼烷。
針對鋁之離析劑：三甲基鋁(TMAl)、三-第三丁基鋁、胺加合物，諸如二甲基胺基鋁。
針對磷之離析劑：第三丁基膦(TBP)、膦。
針對砷之離析劑：第三丁基胂(TBAs)、胂、三甲基胂(TMAs)。
針對銻之離析劑：三乙基銻(TESb)、三甲基銻(TMSb)。
針對摻雜III/V族層之離析劑：二乙基鍗(DETe)、二甲基鋅(DMZn)、二乙基鋅(DEZn)、ditButSi、矽烷、二-第三丁基硫醚、雙-環戊二烯基-鎂、四溴甲烷。
含氯離析劑：HCl、二氯矽烷、SiCl4。
氮氣或氫氣用作載氣。
以下離析劑較佳：矽烷、二矽烷、二氯矽烷、HCl、TEGa、TEB、TMAl及TBP。較佳載氣為氫氣。
實例3：精確矽(001)上之GaP。
作為實施性實例，描述在300 mm矽基板上沈澱薄GaP層。在該實例中，Si基板為p型摻雜且精確取向。GaP層為50 nm厚且n型摻雜在3＊1018 cm-3範圍內。使用以下離析劑：矽烷、TEGa、TBP及DETe。
Si晶圓係藉助於Brooks之自動盤式轉移系統轉移至Aixtron之CCS Crius反應器中。純化氫氣用作載氣，而矽 烷、TEGa、TBP及DETe可用作針對Si、Ga、P及Te之離析劑。
在第一步中，以10分鐘烘烤步驟(步驟A)自基板表面移除原生二氧化矽。反應器壓力為200毫巴，總氣體流量為48 l/min，且晶圓溫度為1,000℃。
為沈澱1 μm厚Si緩衝層(步驟B))，調整以下生長參數：反應器壓力200毫巴，總氣體流量48 l/min，晶圓溫度900℃。在該等條件下，8.9E-4莫耳/分鐘之矽烷流量將導致生長速率為4 μm/h。
在緩衝層生長之後，製備矽表面(步驟C))。為此目的，使HCl以5.4E-3莫耳/分鐘之流量進入反應器中歷時5分鐘。該表面處理引發雙層步階Si台階之形成，以使反相缺陷之形成最小化。反應器壓力為700毫巴且總流量為12 l/min。
隨後GaP層之成核再次需要調整生長條件：步驟D)中之晶圓溫度降低至450℃，且調整反應器壓力為100毫巴且總氣體流量為48 l/min。III/V族離析劑之莫耳流量針對TEGa為2.52E-4莫耳/分鐘且針對TBP為1.51E-2莫耳/分鐘。在III/V族成核之第一步中，向反應器中饋入TBP 10秒(TBP預流)。隨後為GaP根據FME(流量調變磊晶法)生長。此尤其意謂，在TBP預流之後，在反應器中重複以下離析劑切換順序若干次：在無離析劑情況下生長中斷1秒->TEGa 1秒->在無離析劑情況下生長中斷1秒->TBP 1秒。重複此輪切換22次，且從而沈澱得到6 nm GaP。調整TEGa莫耳流量以使得一秒內晶圓表面覆蓋一單層Ga。
在下一步驟(步驟E))中，在TBP穩定化作用下晶圓溫度增加至675℃。另外，重新調整離析劑的莫耳流量：針對TEGa為5.81E-4莫耳/分鐘且針對TBP為1.16E-2莫耳/分鐘。從而將V/III比例自60降低至20。調整氣相比例DETe/TEGa以使得在675℃下實現3＊1018 cm-3之n型摻雜。在2.3 μm/s生長速率下，沈澱得到44 nm之GaP層。接著在TBP穩定化作用下冷卻該GaP/Si模板。
該等製程參數亦可用於具有在<110>方向上偏離高達2°之位錯的(001)Si晶圓。
實例4：在Si晶圓之<110>方向上偏離2°之(001)矽上之GaP。
作為實施性實例，描述在300 mm矽基板上沈澱薄GaP層。在該實例中，Si基板為p型摻雜且具有在<110>方向上偏離2°之位錯。GaP層厚度為50 nm。使用以下離析劑：矽烷、TEGa及TBP。
Si晶圓係藉助於Brooks之自動盤式轉移系統轉移至Aixtron之CCS Crius反應器中。純化氫氣用作載氣，而矽烷、TEGa及TBP可用作針對Si、Ga及P之離析劑。
在第一步中，以10分鐘烘烤步驟(步驟A)自基板表面移除原生二氧化矽。反應器壓力為200毫巴，總氣體流量為48 l/min，且晶圓溫度為1,050℃。
為沈澱1 μm厚Si緩衝層(步驟B))，調整以下生長參數：反應器壓力200毫巴，總氣體流量48 l/min，晶圓溫度1,050℃。在該等條件下，8.9E-4莫耳/分鐘之矽烷流量將 導致生長速率為8.3 μm/h。
該實例中不進行步驟C)而隨即進行步驟D)。
隨後GaP層之成核再次需要調整生長條件：步驟D)中之晶圓溫度降低至450℃，且調整反應器壓力為100毫巴且總氣體流量為48 l/min。III/V族離析劑之莫耳流量針對TEGa為2.52E-4莫耳/分鐘且針對TBP為1.51E-2莫耳/分鐘。在III/V族成核之第一步中，向反應器中饋入TBP 10秒(TBP預流)。隨後GaP根據FME(流量調變磊晶法)生長。此尤其意謂，在TBP預流之後，在反應器中重複以下離析劑切換順序若干次：在無離析劑情況下生長中斷1秒->TEGa 1秒->在無離析劑情況下生長中斷1秒->TBP 1秒。重複此輪切換22次，且從而沈澱得到6 nm GaP。調整TEGa莫耳流量以使得一秒內晶圓表面覆蓋一單層Ga。
在下一步驟(步驟E))中，在TBP穩定化作用下晶圓溫度增加至675℃。另外，重新調整離析劑的莫耳流量：針對TEGa為5.81E-4莫耳/分鐘且針對TBP為1.16E-2莫耳/分鐘。從而將V/III比例自60降低至20。在2.3 μm/s生長速率下，沈澱得到44 nm之GaP層。接著在TBP穩定化作用下冷卻該GaP/Si模板。
該等製程參數亦可用於具有在<110>方向上偏離高達6°之位錯的(001)Si晶圓。

Claims (14)

  1. 一種製造單片模板的方法，該單片模板包含Si晶圓及磊晶施加於該Si晶圓之表面上的III/V族半導體層，該III/V族半導體之晶格常數與Si之晶格常數相差小於10%，該方法包含以下步驟：I)視情況在該脫氧Si晶圓之表面上磊晶生長Si層，II)在350℃至650℃之晶圓溫度、0.1μm/h至2μm/h之生長速率及1nm至100nm之層厚度下，在該Si晶圓之表面或在步驟I)期間形成的表面上以原子層沈澱法(ALD)磊晶生長III/V族半導體層，III)在500℃至800℃之晶圓溫度、0.1μm/h至10μm/h之生長速率及10nm至150nm之層厚度下，在步驟II)所得層上磊晶生長與步驟II)中所施加之該III/V族半導體相同或不同的III/V族半導體層。
  2. 如請求項1之方法，其中在步驟(II)之前含一步驟(C)，其包括在600℃至1,200℃之晶圓溫度、0至5μm/h之蝕刻速率下將含Cl氣體通至該Si晶圓之表面歷時0至60分鐘。
  3. 如請求項2之方法，其中在步驟C)之前含一步驟(A)，其包括在惰性氣體氛圍中烘烤至800℃至1,200℃之晶圓溫度歷時1秒至30分鐘。
  4. 如請求項3之方法，其中在步驟C)之前且在步驟A)之後的步驟I)中，該Si層在600℃至1,200℃之晶圓溫度、0.01μm/h至20μm/h之生長速率及0μm至5μm之層厚度下生長。
  5. 如請求項1至4中任一項之方法，其中該Si晶圓之表面為在方向<110>上具有0至6°之位錯的(001)Si表面，其中在1°之位錯下，該位錯之方向可不同於<110>。
  6. 如請求項1至4中任一項之方法，其中在步驟II)中，生長GaxByAlzP半導體，其中x=0-1，y=0-0.1及z=0-1，其中x、y及z之總和始終為1。
  7. 如請求項1至4中任一項之方法，其中在步驟II)中，生長GaNwPv半導體，其中w=0-0.1及v=1-w。
  8. 如請求項1至4中任一項之方法，其中在步驟III)中，生長GaxByAlzP半導體，其中x=0-1，y=0-0.1及z=0-1，其中x、y及z之總和始終為1。
  9. 如請求項1至4中任一項之方法，其中在步驟III)中，生長GaNwPv半導體，其中w=0-0.1及v=1-w。
  10. 如請求項1至4中任一項之方法，其中在步驟II)中以1015cm-3至1021cm-3之p型或n型摻雜濃度摻雜Zn、Te、S、C、Mg及/或Si。
  11. 如請求項1至4中任一項之方法，其中在步驟III)中以1015cm-3至1021cm-3之p型或n型摻雜濃度摻雜Zn、Te、S、C、Mg及/或Si。
  12. 如請求項1至4中任一項之方法，其中該Si晶圓具有超過6cm之直徑。
  13. 如請求項1至4中任一項之方法，其中該Si晶圓具有超過10cm之直徑。
  14. 如請求項1至4中任一項之方法，其中該Si晶圓具有超過20cm之直徑。
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