TWI476947B - An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer - Google Patents

An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer Download PDF

Info

Publication number
TWI476947B
TWI476947B TW099103824A TW99103824A TWI476947B TW I476947 B TWI476947 B TW I476947B TW 099103824 A TW099103824 A TW 099103824A TW 99103824 A TW99103824 A TW 99103824A TW I476947 B TWI476947 B TW I476947B
Authority
TW
Taiwan
Prior art keywords
based semiconductor
wafer
gallium oxide
gallium
epitaxial
Prior art date
Application number
TW099103824A
Other languages
English (en)
Other versions
TW201036217A (en
Inventor
Shin Hashimoto
Katsushi Akita
Shinsuke Fujiwara
Hideaki Nakahata
Kensaku Motoki
Original Assignee
Koha Co Ltd
Sumitomo Electric Industries
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koha Co Ltd, Sumitomo Electric Industries filed Critical Koha Co Ltd
Publication of TW201036217A publication Critical patent/TW201036217A/zh
Application granted granted Critical
Publication of TWI476947B publication Critical patent/TWI476947B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

磊晶晶圓、氮化鎵系半導體裝置之製作方法、氮化鎵系半導體裝置、及氧化鎵晶圓
本發明係關於一種磊晶晶圓、氮化鎵系半導體裝置之製作方法、氮化鎵系半導體裝置、及氧化鎵晶圓。
於非專利文獻1中，記載有於β-Ga2 O3 基板之(100)面上磊晶成長GaN層。又，於β-Ga2 O3 基板之(100)面上製作發光二極體，該發光二極體包含In0.12 Ga0.88 N/In0.03 Ga0.97 N多重量子井結構。
[先行技術文獻] [非專利文獻]
非專利文獻1：Kiyoshi SHIMAMURA,et al. Japanese. Journal of Applied Physics,Vol.44,No. 1 2005,pp L7-L8
於非專利文獻1中，於β-Ga2 O3 基板之(100)面上，以攝氏600度而成長GaN緩衝層後，以攝氏1070度成長1000nm之GaN層。
然而，根據發明者等人之實驗，若於β-Ga2 O3 基板之同軸(100)面上沈積氮化鎵系半導體，則無法獲得遍及整個β-Ga2 O3 基板而含有平坦之c面之氮化鎵系半導體膜。因此，於氮化鎵系半導體膜之表面產生不理想之形態(morphology)。
本發明之目的在於提供一種包含設置於氧化鎵晶圓上且含有平坦表面之氮化鎵系半導體膜的磊晶晶圓。又，本發明之目的在於提供一種包含設置於氧化鎵晶圓上之氮化鎵系半導體膜之氮化鎵系半導體裝置。進而，本發明之目的在於提供一種該氮化鎵系半導體裝置之製作方法。進而，本發明之另一目的在於提供一種磊晶晶圓、氮化鎵系半導體裝置之製作方法、及用於氮化鎵系半導體裝置之氧化鎵晶圓。
本發明之一側面係一種磊晶晶圓，其係用於氮化鎵系半導體裝置者。該磊晶晶圓包含：(a)氧化鎵晶圓，其含有包含單斜晶系氧化鎵之主面；(b)緩衝層，其設置於上述氧化鎵晶圓之上述主面上，並包含III族氮化物；及(c)第1磊晶層，其設置於上述緩衝層上，並包含第1氮化鎵系半導體。上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
根據該磊晶晶圓，氧化鎵晶圓之主面相對於單斜晶系氧化鎵之(100)面以2度以上且4度以下之角度傾斜。於氧化鎵晶圓之主面上沈積氮化鎵系半導體時，可提供一種藉由上述傾斜而含有平坦表面之磊晶層。
於本發明之磊晶晶圓中，上述氧化鎵晶圓之上述主面之傾斜方向可為上述單斜晶系氧化鎵之[001]軸之方向。
根據該磊晶晶圓，氧化鎵為單斜晶系，因此可提供一種藉由朝[001]軸傾斜而形態良好之磊晶層。
於本發明之磊晶晶圓中，上述第1氮化鎵系半導體之結晶結構為六方晶，上述第1磊晶層之主面之法線相對於上述第1氮化鎵系半導體之c軸而成1度以下之角度。
根據該磊晶晶圓，藉由晶圓主面之傾斜而可使磊晶層之表面相對於該磊晶層之氮化鎵系半導體之c軸傾斜1度以下之角度。
於本發明之磊晶晶圓中，上述第1磊晶層之主面之表面粗糙度(RMS)於5微米見方之範圍內可為0.5nm以下。
根據該磊晶晶圓，磊晶層之主面之平坦性於5微米見方之範圍內降低至0.5nm以下之表面粗糙度(RMS)。
於本發明之磊晶晶圓中，上述第1氮化鎵系半導體可包含GaN、AlGaN、InGaN、及AlN之任一者。該磊晶晶圓可應用於使用有上述半導體之氮化鎵系半導體裝置。
於本發明之磊晶晶圓中，上述緩衝層可包含GaN。根據該磊晶晶圓，可使用GaN該種二元系III族氮化物系半導體來作為緩衝層之材料。
於本發明之磊晶晶圓中，上述傾斜之角度可分布於上述氧化鎵基板之上述主面上，且可遍及上述氧化鎵晶圓之整個上述主面而為2度以上且4度以下之角度範圍內。
根據該磊晶晶圓，可提供一種遍及晶圓之整個主面而形態良好之磊晶膜。
於本發明之磊晶晶圓中，上述氧化鎵晶圓之上述主面可相對於上述單斜晶系氧化鎵之(100)面以2.5度以上之角度傾斜同時以3.5度以下之角度傾斜。
根據該磊晶晶圓，可獲得一種具有更高平坦性之磊晶層主面。
本發明之另一側面係一種氮化鎵系半導體裝置。該氮化鎵系半導體裝置包含：(a)氧化鎵支持基體，其含有包含單斜晶系氧化鎵之主面；及(b)積層結構，其包含III族氮化物。上述積層結構包含：緩衝層，其設置於上述氧化鎵支持基體之上述主面上，且包含III族氮化物；及第1磊晶層，其設置於上述緩衝層上，且包含第1氮化鎵系半導體。上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
該氮化鎵系半導體裝置包含設置於氧化鎵支持基體上之積層結構。於含有以上述角度而傾斜之主面之氧化鎵支持基體上形成積層結構時，可提供一種藉由該傾斜而含有平坦表面之磊晶層。因此，氮化鎵系半導體裝置之特性不會受到磊晶表面之較差平坦性之影響。
於本發明之氮化鎵系半導體裝置中，上述積層結構進而包含：設置於上述緩衝層上且包含第2氮化鎵系半導體之第2磊晶層、及設置於上述第1磊晶層與上述第2磊晶層之間的活性層；上述氧化鎵晶圓具有導電性；上述第1磊晶層具有第1導電性；上述第2磊晶層具有與上述第1導電性相反之第2導電性；上述活性層具有量子井結構；且該氮化鎵系半導體裝置係半導體發光元件。
該氮化鎵系半導體裝置包含設置於氧化鎵支持基體上且用於發光裝置之積層結構。因此，可提供一種氮化鎵系半導體裝置之特性不會受到磊晶表面之較差平坦性之影響的具有良好特性之氮化鎵系半導體發光裝置。
於本發明之氮化鎵系半導體裝置中，上述積層結構進而包含設置於上述氧化鎵晶圓上之第2磊晶層，上述第2磊晶層與上述第1磊晶層形成異質接面(heterojunction)，上述第2氮化鎵系半導體之帶隙大於上述第1氮化鎵系半導體之帶隙，藉由上述異質接面而可在上述第1磊晶層與上述第2磊晶層之界面上生成二維電子氣，該氮化鎵系半導體裝置係二維電子氣電晶體。
該氮化鎵系半導體裝置包含設置於氧化鎵支持基體上且用於二維電子氣電晶體之積層結構。因此，可提供一種氮化鎵系半導體裝置之特性不會受到磊晶表面之較差平坦性之影響的具有良好特性之二維電子氣電晶體。
本發明之氮化鎵系半導體裝置可進而包含：源極區域，其包含第1導電性之氮化鎵系半導體區域；及井區域，其包含第2導電性之氮化鎵系半導體區域，並將上述源極區域與上述第1磊晶層隔開；且上述氧化鎵晶圓具有導電性；上述第1磊晶層具有第1導電性；並且該氮化鎵系半導體裝置係縱型場效電晶體。
該氮化鎵系半導體裝置包含設置於氧化鎵支持基體上之用於縱型場效電晶體之結構。因此，可提供一種氮化鎵系半導體裝置之特性不會受到磊晶表面之較差平坦性之影響的具有良好特性之縱型場效電晶體。
於本發明之氮化鎵系半導體裝置中，上述積層結構之最上層之主面之表面粗糙度(RMS)於5微米見方之範圍內可為0.5nm以下。
根據該氮化鎵系半導體裝置，磊晶層主面顯示出良好之平坦性。
本發明之進而另一側面係一種氮化鎵系半導體裝置之製作方法。該方法可包括如下步驟：(a)準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓；(b)於上述氧化鎵晶圓之上述主面上成長包含III族氮化物之緩衝層；及(c)於上述緩衝層上成長包含第1氮化鎵系半導體之第1磊晶層。上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
根據該方法，氧化鎵晶圓之主面相對於單斜晶系氧化鎵之(100)面以2度以上且4度以下之角度傾斜，故可提供一種藉由該傾斜而含有平坦表面之磊晶層。因此，氮化鎵系半導體裝置之特性不會受到磊晶表面之較差平坦性之影響。
於本發明之方法中，上述緩衝層之成長溫度可為攝氏400度以上且攝氏600度以下。
本發明之進而又一側面係一種氧化鎵晶圓，其係含有包含單斜晶系氧化鎵之主面者，上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
根據該氧化鎵晶圓，氧化鎵晶圓之主面相對於單斜晶系氧化鎵之(100)面以2度以上且4度以下之角度傾斜。藉由該傾斜而可使於氧化鎵晶圓主面上磊晶成長之氮化鎵系半導體含有平坦之表面。
於本發明之又一側面中，上述氧化鎵晶圓之上述主面之傾斜方向可為上述單斜晶系氧化鎵之[001]軸之方向。
根據該氧化鎵晶圓，氧化鎵為單斜晶系，故可提供一種藉由朝[001]軸傾斜而形態良好之磊晶層。
本發明之上述目的及其他目的、特徵、以及優點可根據參照隨附圖式對本發明之較佳實施形態所進行之以下詳細闡述而更容易明白。
如以上所說明，根據本發明之一側面，可提供一種包含設置於氧化鎵晶圓上且含有平坦表面之氮化鎵系半導體膜之磊晶晶圓。又，根據本發明之另一側面，可提供一種包含設置於氧化鎵晶圓上之氮化鎵系半導體膜之氮化鎵系半導體裝置。進而，根據本發明之又一側面，可提供一種該氮化鎵系半導體裝置之製作方法。此外，根據本發明之此外其他側面，可提供一種磊晶晶圓、氮化鎵系半導體裝置、及用於磊晶晶圓及氮化鎵系半導體裝置之製作方法之氧化鎵晶圓。
本發明之見解可參照例示之隨附圖式並考慮以下之詳細闡述而容易理解。接著，一邊參照隨附圖式，一邊說明本發明之磊晶晶圓、氮化鎵系半導體裝置、氮化鎵系半導體裝置及磊晶晶圓之製作方法、以及氧化鎵晶圓之實施形態。於可能之情形下，對相同部分標註相同符號。
圖1係表示本實施形態之氮化鎵系半導體裝置及磊晶晶圓之製作方法之主要步驟的圖式。於圖1(a)所示之步驟流程之步驟S101中，準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓11。參照圖2(a)，圖示有氧化鎵晶圓11。該晶圓11例如包含β-Ga2 O3 單晶。晶圓11含有主面11a及背面11b，且主面11a及背面11b相互平行。晶圓11之主面11a相對於單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度AOFF 傾斜。
根據該氧化鎵晶圓11，該晶圓11之主面11a相對於單斜晶系氧化鎵之(100)面以2度以上且4度以下之角度傾斜。藉由該傾斜而使於氧化鎵晶圓主面11a上磊晶成長之氮化鎵系半導體含有平坦之表面。
又，氧化鎵晶圓主面之角度AOFF 可遍及於整個該主面11a而分布。於氧化鎵晶圓主面11a上磊晶成長之氮化鎵系半導體之表面遍及整個晶圓主面11a而具有良好之形態。
參照圖2(a)，圖示有相對於晶圓11之主面11a而傾斜之代表性的(100)面S100 及結晶座標系CR，結晶座標系CR包含a軸、b軸及c軸。參照圖2(b)，圖示有單斜晶系氧化鎵之晶格。單斜晶系氧化鎵之晶格之a軸、b軸及c軸之晶格常數分別為1.223nm、0.304nm及0.58nm。向量Va、Vb、Vc分別表示a軸、b軸及c軸之方向。向量Va及Vb規定(001)面，向量Vb、Vc規定(100)面，向量Vc及Va規定(010)面。向量Va及Vb所成之角度α、及向量Vb及Vc所成之角度γ為90度，向量Vc及Va所成之角度β為103.7度。為了表示晶圓主面11a之傾斜角AOFF ，於圖2(b)中以單點劃線來表示晶圓主面11a。根據該晶圓11，由於氧化鎵為單斜晶系，故藉由朝[001]軸傾斜而可於晶圓主面11a上成長出形態良好之磊晶層。
於圖1所示之步驟S102中，形成包含複數之III族氮化物膜之積層結構而製作磊晶晶圓。III族氮化物膜之成長例如係以有機金屬氣相成長(MOVPE，Metal-organic Vapor-Phase Epitaxy)法等而進行。
首先，如圖1(b)所示，於成長爐10之晶座(susceptor)上配置晶圓11。繼而，如圖1(c)所示，於晶圓11之主面11a上成長緩衝層13。緩衝層13例如包含GaN等III族氮化物。當緩衝層13包含GaN時，向成長爐10中供給包含三甲基鎵(TMG)及氨(NH3 )之原料氣體G0。緩衝層13之成長溫度T1例如為攝氏400度以上且攝氏600度以下之範圍，緩衝層13被稱作所謂低溫緩衝層。緩衝層13之膜厚例如可為10奈米以上且50奈米以下之範圍。繼而，使成長爐10之溫度上升至較成長溫度T1更高之溫度T2後，如圖1(d)所示，於緩衝層13之主面13a上成長包含第1氮化鎵系半導體之磊晶層15。磊晶層15例如包含GaN、AlGaN、InGaN、AlN等六方晶系III族氮化物。磊晶層15之膜厚例如可為300奈米以上且10微米以下之範圍。當磊晶層15包含GaN時，向成長爐10中供給包含三甲基鎵(TMG)及氨(NH3 )之原料氣體G1。例如於GaN之情形時，磊晶層15之成長溫度T2為攝氏900度以上且攝氏1200度以下之範圍，磊晶層15係構成氮化鎵系半導體裝置之半導體層，且可為非摻雜、添加p型摻雜劑及n型摻雜劑。為了對磊晶層15賦予p型導電性或n型導電性，於成長磊晶層15時，除原料氣體外還供給摻雜氣體。作為摻雜劑，為了賦予p型導電性而可使用例如環戊二烯基鎂(Cp2 Mg)，為了賦予n型導電性而可使用例如矽烷(SiH4 )。
至此，藉由氮化鎵系半導體之沈積而可獲得磊晶晶圓E。磊晶晶圓E包含氧化鎵晶圓11、緩衝層13及磊晶層15。
於磊晶晶圓E中，當晶圓主面11a之傾斜範圍相對於單斜晶系氧化鎵之(100)面為2度以上且4度以下時，磊晶層15之主面15a之法線VNE 相對於磊晶層15之氮化鎵系半導體之c軸而成1度以下之角度。當在具有晶圓主面11a之傾斜之單斜晶系氧化鎵基板上磊晶成長氮化鎵系半導體時，磊晶層表面形態得到改善，表示該磊晶層15之氮化鎵系半導體之c軸的向量VC與法線向量VNE 所成之角度AEOFF 減少至1度以下。
又，於磊晶晶圓E中，磊晶層15之主面15a之平坦性於5微米見方之範圍內降低至0.5nm以下之表面粗糙度(RMS)。該表面粗糙度係使用原子力顯微鏡(AFM，Atomic Force Microscope)進行測定。
於圖1所示之步驟S103中，於磊晶晶圓E上形成複數之電極。參照圖3(a)，第1電極17a係形成於磊晶晶圓E之磊晶層主面15a上。第1電極17a例如為肖特基電極，肖特基電極例如包含金(Au)。第1電極17a與磊晶層形成肖特基接面19。第2電極17b係形成於磊晶晶圓E之氧化鎵基板背面11b上。第2電極17b例如為歐姆電極。藉由步驟S101~S103而製作圖3(a)所示之氮化鎵系半導體裝置。該氮化鎵系半導體裝置係肖特基接面二極體。
於必要時，磊晶晶圓E可包含依序成長於磊晶層15上之一或複數之氮化鎵系半導體層。該等氮化鎵系半導體層例如於步驟S102中藉由有機金屬氣相成長法而成長。
參照圖3(b)，磊晶晶圓E可包含例如於磊晶層15上成長之其他的磊晶層23。磊晶層15顯示非摻雜或n型導電性，又，磊晶層23包含p型氮化鎵系半導體層。磊晶層23與磊晶層15形成pn接面25。第1電極27a係形成於磊晶晶圓E之磊晶層主面23a上。第1電極27a例如為p歐姆電極。第2電極17b係形成於磊晶晶圓E之氧化鎵基板背面11b上。藉由步驟S101~S103而製作圖3(b)所示之氮化鎵系半導體裝置。該氮化鎵系半導體裝置係pn接面二極體。
除pn接面二極體之外，本實施形態之磊晶晶圓亦可提供如下所述之用於發光元件或電晶體等之氮化鎵系半導體積層結構。
(實施例1)
準備11塊單斜晶系氧化鎵基板。該等氧化鎵基板之主面係相對於氧化鎵基板之單晶之(100)面以0度以上且5度以下之範圍而傾斜。傾斜角度之間距為0.5度。傾斜之方向為氧化鎵基板之單晶之[001]軸方向。傾斜角及傾斜方向係藉由X射線繞射法所決定。
為了檢查氧化鎵基板之基板主面之傾斜角(偏離角)與GaN磊晶膜之表面形態之關係，於該等氧化鎵基板上，如下所述使用MOVPE法而沈積GaN緩衝層及GaN磊晶膜。將氧化鎵基板配置於成長爐中之後，向成長爐中供給包含NH3 、TMG及SiH4 之原料氣體，並以攝氏500度之溫度於氧化鎵基板上成長低溫GaN緩衝層。GaN緩衝層之厚度為25奈米。繼而，將基板溫度變更為攝氏1050度之後，向成長爐中供給包含NH3 、TMG及SiH4 之原料氣體，於緩衝層上成長GaN磊晶層。GaN磊晶層之厚度為3微米。
於已準備之所有氧化鎵基板上進行相同之磊晶成長，製作11塊磊晶晶圓。圖4係表示氧化鎵基板之基板主面之傾斜角(偏離角)與GaN磊晶膜之表面形態之關係的圖式。
圖5係表示使用零偏離角之氧化鎵基板來表示磊晶晶圓之表面之掃描式電子顯微鏡像的圖式。圖5所示之標度為10μm。如圖5所示，於零偏離角或具有微小偏離角之氧化鎵基板上之GaN磊晶膜上，形成有數微米程度之階差，因此，GaN磊晶膜之表面粗糙度較大。另一方面，於階差之間形成有階面狀之平坦之區域。表面形態顯示出所謂的梯田狀之外觀。因此，當使用原子力顯微鏡測定表面粗糙度(RMS)時，於GaN磊晶膜表面上之不同位置測定表面粗糙度後，求出該等測定值之最大值。
再者，以成膜溫度為攝氏400度以上且攝氏600度以下之溫度範圍內之若干溫度而成長低溫GaN緩衝層後，於該低溫GaN緩衝層上以上述成膜條件而成長GaN磊晶層。該等磊晶晶圓均顯示與圖5所示之波狀形態相同之形態。因此，可認為偏離角零度時之磊晶膜之掃描式電子顯微鏡像並非係由於緩衝層之成膜溫度而產生，其係由於氧化鎵基板主面之零偏離角所產生。於圖4所示之磊晶晶圓之製作中，以攝氏500度而成膜低溫GaN緩衝層。
表面粗糙度之測定係使用原子力顯微鏡並於5微米見方之範圍內進行。參照圖4，磊晶膜之表面粗糙度及偏離角會隨著氧化鎵基板主面之偏離角自同軸(100)面增加而暫時減少。然而，於超過3度之偏離角之範圍內，磊晶膜之表面粗糙度及偏離角會隨著氧化鎵基板主面之偏離角之增加而增加。於偏離角3度附近之角度範圍內，表面粗糙度及表面形態得到大幅改善。
當基板表面之偏離角為1.5度以上且4.5度以下之範圍時，表面粗糙度為1.3以下。又，當基板表面之偏離角為2.0度以上且4.0度以下之範圍時，表面粗糙度未滿0.5(0.47以下)。進而，當基板表面之偏離角為2.5度以上且3.5度以下之範圍時，表面粗糙度為0.35以下。根據發明者等人之研究，與藍寶石基板上之GaN磊晶膜之表面粗糙度為0.20奈米相比較，在半導體發光裝置或半導體電子裝置之製作中，偏離角為2.0度以上且4.0度以下之範圍內之表面粗糙度為可充分容許之值。當偏離角為2.5度以上且3.5度以下之範圍時，由表面形態所導致的裝置特性劣化得以降低。
又，使用X射線繞射法來估計GaN磊晶膜之c軸方向與GaN磊晶膜表面之法線軸所成之角度。當基板表面之偏離角為1.5度以上且4.5度以下之範圍時，GaN膜之偏離角為1.5度以下。又，當基板表面之偏離角為2.0度以上且4.0度以下之範圍時，GaN膜之偏離角為未滿1度(0.9度以下)。進而，當基板表面之偏離角為2.5度以上且3.5度以下之範圍時，GaN膜之偏離角為0.6度以下。根據發明者等人之研究，當氧化鎵基板之偏離角為2~4度時，GaN磊晶膜之偏離角為未滿1度，從而可進行表面平坦性良好的磊晶成長。
當在具有較大階差或表面粗糙度之GaN磊晶膜上成長多重量子井結構之多層膜時，井層之組成及厚度之均勻性混亂。因此，呈現出發光強度降低及發光光譜之半峰全幅值增加等之特性下降。又，於將具有較大階差或表面粗糙度之GaN磊晶膜用於高耐壓裝置時，可能會因電場之不均勻等而導致裝置逆向耐壓降低。
如以上參照實施例所作之說明，於磊晶晶圓E中，當偏離角遍及氧化鎵基板之整個主面而為2度以上且4度以下之角度範圍時，可提供一種遍及磊晶晶圓E之整個主面而具有良好形態之磊晶膜。又，關於氧化鎵晶圓之主面之傾斜角，當相對於單斜晶系氧化鎵之(100)面以2.5度以上之角度傾斜同時以3.5度以下之角度傾斜時，可獲得具有更高平坦性之磊晶層主面。
於本實施例中，已對包含GaN膜之磊晶晶圓進行說明，但根據發明者等人之研究，氧化鎵基板主面之偏離角之作用並不限定於GaN，氧化鎵基板主面上之磊晶膜可包含AlGaN、InGaN、InAlGaN及AlN等。因此，該磊晶晶圓E可應用於氮化鎵系半導體裝置。
圖6係表示本實施形態之氮化鎵系半導體裝置及磊晶晶圓之製作方法之主要步驟的圖式。於圖6所示之流程圖之步驟S101中，準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓11。於步驟S102中，形成包含複數之III族氮化物膜之積層結構，製作磊晶晶圓。III族氮化物膜之成長例如係以有機金屬氣相成長(MOVPE)法等而進行。於該實施形態中，形成與圖1(d)所示之積層結構不同之積層結構。與圖2(b)同樣地，在步驟S105中，於成長爐10之晶座上配置晶圓11。繼而，於晶圓11之主面11a上成長緩衝層13。
在使成長爐10之溫度上升至較成長溫度T1更高之溫度T2後，於步驟S106中，於緩衝層13之主面13a上成長第1導電型磊晶層。該磊晶層包含氮化鎵系半導體。第1導電型磊晶層包含例如n型GaN、n型AlGaN、n型InAlGaN、n型InAlN等六方晶系III族氮化物。當第1導電型磊晶層包含GaN時，向成長爐10中供給包含TMG、NH3 及SiH4 之原料氣體，成長n型GaN膜。當第1導電型磊晶層包含GaN時，第1導電型磊晶層之成長溫度T2例如為攝氏900度以上且攝氏1200度以下之範圍，第1導電型磊晶層係構成氮化鎵系半導體裝置之半導體層。
繼而，於步驟S107中，於第1導電型磊晶層上形成活性層。活性層包含交替排列之井層及障壁層。井層包含例如GaN、InGaN、InAlGaN等。障壁層包含例如GaN、InGaN、InAlGaN等。井層之成長溫度例如為攝氏500度以上且攝氏900度以下之範圍，障壁層之成長溫度例如為攝氏550度以上且攝氏950度以下之範圍。
此後，於步驟S108中，於活性層上形成第2導電型磊晶層。第2導電型磊晶層可包含例如p型電子阻擋層及p型接觸層。
至此，藉由氮化鎵系半導體之沈積而可獲得磊晶晶圓。磊晶晶圓包含氧化鎵晶圓11、及於氧化鎵晶圓11上所成長之半導體積層。該半導體積層包含第1導電型磊晶層、第2導電型磊晶層及活性層，活性層設置於第1導電型磊晶層與第2導電型磊晶層之間。
於步驟S109中，蝕刻磊晶晶圓而形成半導體台面(Semiconductor mesa)。藉由該蝕刻而去除半導體積層之一部分，使半導體積層內之第1導電型磊晶層之一部分露出。進行該磊晶晶圓加工之後，於導電型磊晶層之露出部分上形成第1電極，同時於半導體台面之上表面形成第2電極。藉由該等步驟而製作出用於氮化鎵系半導體發光裝置之基板成品。
(實施例2)
圖7係表示實施例2之發光二極體之結構之圖式。發光二極體LED包含：氧化鎵支持基體31，其含有包含單斜晶系氧化鎵之主面；及包含III族氮化物之積層結構33。積層結構33係成半導體台面之形狀。半導體台面包含：低溫GaN緩衝層35、n型GaN層37、量子井結構之活性層39、及p型氮化鎵系半導體層41。p型氮化鎵系半導體層41包含例如p型AlGaN電子阻擋層及p型GaN接觸層。
以下為LED結構之一例。
低溫GaN緩衝層35：25奈米；
n型GaN層37：3微米；
活性層39：6個井層之MQW；
障壁層39a：GaN層，厚度15nm；
井層39b：InGaN層，厚度3nm；
氮化鎵系半導體層41之p型AlGaN電子阻擋層：20nm；
氮化鎵系半導體層41之p型GaN接觸層：50nm。
與實施例1同樣地，準備11塊單斜晶系氧化鎵基板。該等氧化鎵基板之主面係相對於氧化鎵基板之單晶之(100)面以0度以上且5度以下之範圍而傾斜。傾斜角度之間距為0.5度。傾斜之方向為氧化鎵基板之單晶之[001]軸方向。傾斜角及傾斜方向係藉由X射線繞射法所決定。
為了檢查氧化鎵基板之基板主面之傾斜角(偏離角)與GaN磊晶膜之表面形態及電致發光之關係，於該等氧化鎵基板上，如上所述使用MOVPE法而形成LED結構。於該LED結構之半導體台面之上表面形成p側電極，同時於n型半導體之露出區域形成n側電極。
表面粗糙度之測定係使用原子力顯微鏡並於5微米見方之範圍內進行。參照圖8，成為活性層成長之基底之半導體層之表面粗糙度及偏離角會隨著氧化鎵基板主面之偏離角自同軸(100)面增加而暫時減少。然而，於超過3度之偏離角範圍內，磊晶膜之表面粗糙度及偏離角會隨著氧化鎵基板主面之偏離角之增加而增加。於偏離角3度附近之角度範圍內，表面粗糙度及形態得到大幅改善。
當基板表面之偏離角為1.5度以上且4.5度以下之範圍時，表面粗糙度為1.3以下。又，當基板表面之偏離角為2.0度以上且4.0度以下之範圍時，表面粗糙度未滿0.5(例如0.47以下)。進而，當基板表面之偏離角為2.5度以上且3.5度以下之範圍時，表面粗糙度為0.35以下。根據發明者等人之研究，與藍寶石基板上之GaN磊晶膜之表面粗糙度為0.20奈米相比較，在發光二極體之製作中，偏離角為2.0度以上且4.0度以下之範圍內之表面粗糙度為可充分容許之值。當偏離角為2.0度以上且4.0度以下之範圍時，由形態所導致的發光特性之劣化得以降低。
又，使用X射線繞射法來估計成為活性層成長之基底之磊晶膜的c軸方向與GaN磊晶膜表面之法線軸所成之角度。於基板表面之偏離角為1.5度以上且4.5度以下之範圍時，GaN膜之偏離角為1.5度以下。又，當基板表面之偏離角為2.0度以上且4.0度以下之範圍時，GaN膜之偏離角為未滿1度(例如0.9度以下)。進而，當基板表面之偏離角為2.5度以上且3.5度以下之範圍時，GaN膜之偏離角為0.6度以下。根據發明者等人之研究，當氧化鎵基板之偏離角為2~4度時，GaN磊晶膜之偏離角為未滿1度，從而可進行表面平坦性良好的磊晶成長。
進而，在排列於基板成品上之一個p側電極(電極尺寸例如為0.4mm×0.4mm)與n側電極之間連接有電源，對發光二極體LED供給順向偏壓。測定施加電流為20mA時之光輸出。當基板表面之偏離角為1.5度以上且4.5度以下之範圍時，光輸出為3.1mW以上。又，當基板表面之偏離角為2.0度以上且4.0度以下之範圍時，光輸出為4.3mW以上。進而，當基板表面之偏離角為2.5度以上且3.5度以下之範圍時，光輸出為4.7mW以上。當氧化鎵基板之偏離角為2~4度時，來自本實施例之LED結構之光輸出為於藍寶石基板上所製作的相同LED結構之光輸出之8成左右，該LED結構顯示出良好的發光特性。
該發光二極體LED包含自氧化鎵基板32分離之氧化鎵支持基體31上所設置的用於發光裝置之積層結構33。因此，可提供一種發光二極體LED之特性不會受到磊晶表面之較差平坦性之影響的具有良好發光特性之發光二極體LED。
圖9係表示本實施形態之高電子遷移率電晶體、及用於該元件之磊晶晶圓之製作方法之主要步驟的圖式。圖10係概略地表示依據圖9之步驟流程所製作之高電子遷移率電晶體及磊晶晶圓之圖式。於圖9所示之流程圖之步驟S101中，準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓51。於步驟S105中，與圖2(b)同樣地，於成長爐之晶座上配置晶圓51。繼而，於晶圓51之主面51a上成長低溫緩衝層53。使成長爐之溫度上升至較緩衝層53之成長溫度T1更高之溫度T2後，於步驟S110中，於緩衝層53之主面53a上成長磊晶層55。該磊晶層55包含氮化鎵系半導體。磊晶層55包含例如非摻雜GaN、非摻雜AlGaN、非摻雜InAlGaN、非摻雜InGaN等六方晶系III族氮化物。當磊晶層55包含GaN時，向成長爐中供給包含TMG及NH3 之原料氣體而成長非摻雜GaN膜。當磊晶層55包含GaN時，磊晶層55之成長溫度T2例如為攝氏900度以上且攝氏1200度以下之範圍。繼而，於步驟S111中，於磊晶層55之主面55a上成長其他的磊晶層57。該磊晶層57包含氮化鎵系半導體，磊晶層57之帶隙大於磊晶層55之帶隙。磊晶層57例如包含非摻雜GaN、非摻雜AlGaN、非摻雜InAlGaN、非摻雜InAlN等六方晶系III族氮化物。當磊晶層57包含AlGaN時，向成長爐中供給包含三甲基鋁(TMA)、TMG及NH3 之原料氣體而成長非摻雜AlGaN膜。當磊晶層57包含AlGaN時，磊晶層57之成長溫度例如為攝氏900度以上且攝氏1300度以下之範圍。磊晶層57與磊晶層55形成異質接面61a，沿著該異質接面61a，於磊晶層55內生成二維電子氣層61b。藉由該等步驟而可獲得用於高電子遷移率電晶體HEMT之磊晶晶圓EHEMT 。
於步驟S112中，於磊晶晶圓EHEMT 上形成閘極電極63a、源極電極63b及汲極電極63c。閘極電極63a包含肖特基電極，源極電極63b及汲極電極63c包含歐姆電極。閘極電極63a中，根據閘極電壓而使沿著異質接面61a之通道之電子密度變化，從而控制自汲極電極63c流向源極電極63b之電流。
該高電子遷移率電晶體HEMT包含自氧化鎵基板51分離之氧化鎵支持基體52上所設置之積層結構59。氧化鎵支持基體52之主面52a由於以上述角度傾斜，故藉由該傾斜而可提供一種具有平坦表面之磊晶層57。因此，包含氮化鎵系半導體之高電子遷移率電晶體HEMT之特性不會受到磊晶表面之較差之平坦性之影響。
圖11係表示本實施形態之縱型場效電晶體及磊晶晶圓之製作方法之主要步驟的圖式。圖12係概略地表示依據圖11之步驟流程所製作之縱型場效電晶體及磊晶晶圓之圖式。於圖11所示之流程圖之步驟S101中，準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓51。於步驟S105中，與圖2(b)同樣地，於成長爐之晶座上配置晶圓51。繼而，於晶圓51之主面51a上成長低溫緩衝層53。使成長爐之溫度上升至較緩衝層53之成長溫度T1更高之溫度T2後，於步驟S110中，於緩衝層53之主面53a上成長磊晶層65。該磊晶層65包含氮化鎵系半導體。磊晶層65包含例如n型GaN、n型AlGaN、n型InAlGaN、n型InAlN等六方晶系III族氮化物。當磊晶層65包含n型GaN時，向成長爐中供給包含TMG、NH3 及SiH4 之原料氣體而成長n型GaN膜。n型GaN膜之多數載流子為電子。當磊晶層55包含GaN時，磊晶層65之成長溫度例如為攝氏900度以上且攝氏1200度以下之範圍。繼而，於步驟S113中，於磊晶層65之表面形成n型源極半導體區域67及p型井半導體區域69。該形成中，使用光微影法、蝕刻、及選擇性成長等，n型源極半導體區域67及p型井半導體區域69可包含例如GaN等氮化鎵系半導體。n型源極半導體區域67藉由p型井半導體區域69而與磊晶層65隔離。p型井半導體區域69之一端出現於半導體積層71之表面。藉由該等步驟而可獲得用於縱型場效電晶體FET之磊晶晶圓EFET 。
於步驟S115中，於p型井半導體區域69之一端上經由絕緣膜73而形成閘極電極75a，同時於n型源極半導體區域67上形成源極電極75b，於晶圓51之背面形成汲極電極75c。閘極電極75a中，根據閘極電壓，經由絕緣膜73而於p型井半導體區域69之一端上形成表面反轉層77，以控制n型漂移層區域之磊晶層65與n型源極半導體區域67之間的電氣路徑。
該縱型場效電晶體FET包含自氧化鎵基板51分離之氧化鎵支持基體52上所設置之積層結構59。氧化鎵支持基體52之主面52a以上述角度傾斜，故藉由該傾斜而可提供一種含有平坦表面之磊晶層65。因此，包含氮化鎵系半導體之縱型場效電晶體FET之特性不會受到磊晶表面之較差平坦性之影響。
已於較佳之實施形態中對本發明之原理進行了圖示說明，但本領域人員認識到，本發明可不脫離上述原理地在配置及詳細情形方面進行變更。本發明並不限定於本實施形態中所揭示之特定之構成。因此，對來自專利申請範圍及其精神範圍之所有的修正及變更申請權利。
11．．．氧化鎵晶圓
11a．．．氧化鎵晶圓主面
11b．．．氧化鎵晶圓背面
13、53．．．緩衝層
15、23、55、57、65．．．磊晶層
17a、17b、27a、27b．．．電極
25．．．pn接面
31、52．．．氧化鎵支持基體
32．．．氧化鎵基板
33、59．．．積層結構
35．．．低溫GaN緩衝層
37．．．n型GaN層
39．．．活性層
39a．．．障壁層
39b．．．井層
41．．．氮化鎵系半導體層
51．．．晶圓
61a．．．異質接面
61b．．．二維電子氣層
63a、75a．．．閘極電極
63b、75b．．．源極電極
63c、75c．．．汲極電極
67．．．n型源極半導體區域
69．．．p型井半導體區域
71．．．半導體積層
73．．．絕緣膜
AOFF 、AEOFF ．．．角度
E、EHEMT 、EFET ．．．磊晶晶圓
S100 ．．．(100)面
VNE ．．．法線
VC．．．c軸向量
圖1(a)-(d)係表示本實施形態之氮化鎵系半導體裝置及磊晶晶圓之製作方法之主要步驟的圖式。
圖2(a)、(b)係表示單斜晶系氧化鎵晶圓及單斜晶系氧化鎵之晶格之圖式。
圖3(a)、(b)係概略地表示藉由步驟S101~S103所製作之氮化鎵系半導體裝置之圖式。
圖4係表示氧化鎵基板之基板主面之傾斜角(偏離角)與GaN磊晶膜之表面形態之關係的圖式。
圖5係表示使用零偏離角之氧化鎵基板來表示磊晶晶圓之表面之掃描式電子顯微鏡像的圖式。
圖6係表示本實施形態之氮化鎵系半導體裝置及磊晶晶圓之製作方法之主要步驟的圖式。
圖7係表示實施例2之發光二極體之結構之圖式。
圖8係表示氧化鎵基板主面之偏離角、與成為活性層成長之基底之半導體層之表面粗糙度及偏離角以及LED結構之光輸出之關係的圖式。
圖9係表示本實施形態之高電子遷移率電晶體及磊晶晶圓之製作方法之主要步驟的圖式。
圖10係概略地表示依據圖9之步驟流程所製作之高電子遷移率電晶體及磊晶晶圓之圖式。
圖11係表示本實施形態之縱型場效電晶體及磊晶晶圓之製作方法之主要步驟的圖式。
圖12係概略地表示依據圖11之步驟流程所製作之縱型場效電晶體及磊晶晶圓之圖式。
31．．．氧化鎵支持基體
31a、32a．．．主面
32．．．氧化鎵基板
33．．．積層結構
35．．．低溫GaN緩衝層
37．．．n型GaN層
39．．．活性層
39a．．．障壁層
41．．．氮化鎵系半導體層
AOFF 、β．．．角度
CR．．．結晶座標系
a、b、c．．．軸
S100 ．．．(100)面

Claims (20)

  1. 一種磊晶晶圓，其特徵在於：其係用於氮化鎵系半導體裝置者，且包含：氧化鎵晶圓，其含有包含單斜晶系氧化鎵之主面；緩衝層，其設置於上述氧化鎵晶圓之上述主面上，並包含III族氮化物；及第1磊晶層，其設置於上述緩衝層上，並包含第1氮化鎵系半導體；且上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
  2. 如請求項1之磊晶晶圓，其中上述氧化鎵晶圓之上述主面之傾斜方向為上述單斜晶系氧化鎵之[001]軸之方向。
  3. 如請求項1或2之磊晶晶圓，其中上述第1氮化鎵系半導體之結晶結構為六方晶；上述第1磊晶層之主面之法線相對於上述第1氮化鎵系半導體之c軸而成1度以下之角度。
  4. 如請求項1或2之磊晶晶圓，其中上述第1磊晶層之主面之表面粗糙度(RMS)於5微米見方之範圍內為0.5nm以下。
  5. 如請求項1或2之磊晶晶圓，其中上述第1氮化鎵系半導體係包含GaN。
  6. 如請求項1或2之磊晶晶圓，其中上述第1氮化鎵系半導體係包含AlGaN。
  7. 如請求項1或2之磊晶晶圓，其中上述第1氮化鎵系半導體係包含InGaN。
  8. 如請求項1或2之磊晶晶圓，其中上述第1氮化鎵系半導體係包含AlN。
  9. 如請求項1或2之磊晶晶圓，其中上述緩衝層係包含GaN。
  10. 如請求項1或2之磊晶晶圓，其中上述傾斜之角度係分布於上述氧化鎵基板之上述主面上，且遍及上述氧化鎵基板之整個上述主面而為2度以上且4度以下之角度範圍內。
  11. 如請求項1或2之磊晶晶圓，其中上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2.5度以上之角度傾斜同時以3.5度以下之角度傾斜。
  12. 一種氮化鎵系半導體裝置，其特徵在於包含：氧化鎵支持基體，其含有包含單斜晶系氧化鎵之主面；及積層結構，其包含III族氮化物；且上述積層結構包含：緩衝層，其設置於上述氧化鎵支持基體之上述主面上，且包含III族氮化物；及第1磊晶層，其設置於上述緩衝層上，且包含第1氮化鎵系半導體；並且上述氧化鎵支持基體之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之 角度傾斜。
  13. 如請求項12之氮化鎵系半導體裝置，其中上述積層結構進而包含：設置於上述緩衝層上且包含第2氮化鎵系半導體之第2磊晶層、及設置於上述第1磊晶層與上述第2磊晶層之間的活性層；上述氧化鎵晶圓具有導電性；上述第1磊晶層具有第1導電性；上述第2磊晶層具有與上述第1導電性相反之第2導電性；上述活性層具有量子井結構；且該氮化鎵系半導體裝置係半導體發光元件。
  14. 如請求項12之氮化鎵系半導體裝置，其中上述積層結構進而包含設置於上述氧化鎵支持基體上之第2磊晶層；上述第2磊晶層與上述第1磊晶層形成異質接面；上述第2氮化鎵系半導體之帶隙大於上述第1氮化鎵系半導體之帶隙；藉由上述異質接面而在上述第1磊晶層與上述第2磊晶層之界面上生成二維電子氣；該氮化鎵系半導體裝置係二維電子氣電晶體。
  15. 如請求項12之氮化鎵系半導體裝置，其進而包含：源極區域，其包含第1導電性之氮化鎵系半導體區域；及井區域，其包含第2導電性之氮化鎵系半導體區域， 並將上述源極區域與上述第1磊晶層隔開；且上述氧化鎵支持基體具有導電性；上述第1磊晶層具有第1導電性；並且該氮化鎵系半導體裝置係縱型場效電晶體。
  16. 如請求項12至15中任一項之氮化鎵系半導體裝置，其中上述積層結構之最上層之主面之表面粗糙度(RMS)於5微米見方內為0.5nm以下。
  17. 一種氮化鎵系半導體裝置之製作方法，其特徵在於：包括如下步驟：準備含有包含單斜晶系氧化鎵之主面之氧化鎵晶圓；於上述氧化鎵晶圓之上述主面上成長包含III族氮化物之緩衝層；及於上述緩衝層上成長包含第1氮化鎵系半導體之第1磊晶層；且上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度傾斜。
  18. 如請求項17之氮化鎵系半導體裝置之製作方法，其中上述緩衝層之成長溫度為攝氏400度以上且攝氏600度以下。
  19. 一種氧化鎵晶圓，其特徵在於，其係含有包含單斜晶系氧化鎵之主面者，且上述氧化鎵晶圓之上述主面相對於上述單斜晶系氧化鎵之(100)面以2度以上之角度傾斜同時以4度以下之角度 傾斜。
  20. 如請求項19之氧化鎵晶圓，其中上述氧化鎵晶圓之上述主面之傾斜方向為上述單斜晶系氧化鎵之[001]軸之方向。
TW099103824A 2009-02-09 2010-02-08 An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer TWI476947B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009027640A JP5529420B2 (ja) 2009-02-09 2009-02-09 エピタキシャルウエハ、窒化ガリウム系半導体デバイスを作製する方法、窒化ガリウム系半導体デバイス、及び酸化ガリウムウエハ

Publications (2)

Publication Number Publication Date
TW201036217A TW201036217A (en) 2010-10-01
TWI476947B true TWI476947B (zh) 2015-03-11

Family

ID=42542154

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099103824A TWI476947B (zh) 2009-02-09 2010-02-08 An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer

Country Status (5)

Country Link
US (1) US8592289B2 (zh)
JP (1) JP5529420B2 (zh)
CN (1) CN102308370B (zh)
TW (1) TWI476947B (zh)
WO (1) WO2010090262A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5531539A (en) * 1993-02-12 1996-07-02 Exposystems, Inc. Tightly fitting panel connection assembly
JP2011192834A (ja) * 2010-03-15 2011-09-29 Advanced Power Device Research Association 半導体装置および半導体装置の製造方法
JP5842324B2 (ja) * 2010-11-05 2016-01-13 住友電気工業株式会社 Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子を作製する方法、及びエピタキシャル基板
KR20140030180A (ko) * 2011-04-08 2014-03-11 가부시키가이샤 다무라 세이사쿠쇼 반도체 적층체 및 그 제조 방법과 반도체 소자
JPWO2012137783A1 (ja) * 2011-04-08 2014-07-28 株式会社タムラ製作所 半導体積層体及びその製造方法、並びに半導体素子
CN102738327A (zh) * 2011-04-13 2012-10-17 展晶科技(深圳)有限公司 半导体磊晶结构及制造方法
US8872174B2 (en) 2012-06-01 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP2013251440A (ja) * 2012-06-01 2013-12-12 Tamura Seisakusho Co Ltd 半導体積層構造体及び半導体素子
JP2013251439A (ja) * 2012-06-01 2013-12-12 Tamura Seisakusho Co Ltd 半導体積層構造体及び半導体素子
CN103633215A (zh) * 2012-08-28 2014-03-12 江门市奥伦德光电有限公司 一种新型的GaN基绿光发光二极管器件及其制作方法
JP5865271B2 (ja) * 2013-01-11 2016-02-17 株式会社タムラ製作所 結晶積層構造体及び発光素子
CN103196065B (zh) * 2013-04-22 2015-06-03 贵州光浦森光电有限公司 一种液态散热方式的小型led灯泡
JP5734362B2 (ja) * 2013-07-12 2015-06-17 株式会社タムラ製作所 半導体積層構造体及び半導体素子
GB2526078A (en) 2014-05-07 2015-11-18 Infiniled Ltd Methods and apparatus for improving micro-LED devices
JP6488465B2 (ja) * 2014-07-02 2019-03-27 パナソニックＩｐマネジメント株式会社 半導体装置
JP6505995B2 (ja) * 2014-08-07 2019-04-24 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
KR102426781B1 (ko) * 2016-01-07 2022-07-28 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자 및 이를 구비한 발광 모듈
JP6249250B2 (ja) * 2016-03-23 2017-12-20 パナソニックＩｐマネジメント株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
CN111293199A (zh) * 2017-01-20 2020-06-16 光宝光电(常州)有限公司 发光二极管封装结构、发光二极管封装模块
GB201705755D0 (en) * 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
CN107039245B (zh) * 2017-04-20 2020-01-21 中国科学院微电子研究所 提高氧化镓材料导热性的方法
CN107611004B (zh) * 2017-08-14 2020-01-31 南京大学 一种制备自支撑GaN衬底材料的方法
CN107731978B (zh) * 2017-09-30 2019-03-08 厦门乾照光电股份有限公司 一种led的外延结构及其制作方法
US12062734B2 (en) * 2018-12-06 2024-08-13 Lg Electronics Inc. Display device using semiconductor light-emitting elements, and method for manufacturing same
JP6706705B2 (ja) * 2019-03-28 2020-06-10 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
JP2020186153A (ja) * 2019-05-15 2020-11-19 トヨタ自動車株式会社 半導体層の成長方法、半導体装置の製造方法、及び、バルク結晶の製造方法
JP7553915B2 (ja) * 2020-04-15 2024-09-19 国立大学法人東海国立大学機構 窒化ガリウム半導体装置の製造方法
CN113053730B (zh) * 2021-03-05 2024-05-03 中国科学院苏州纳米技术与纳米仿生研究所 多孔氧化镓外延层及其制备方法
CN113540296B (zh) * 2021-07-20 2024-05-14 湘能华磊光电股份有限公司 适用于小间距显示屏的led外延片制作方法
CN113972262B (zh) * 2021-10-18 2023-06-13 西安邮电大学 氧化镓-二维p型范德华隧穿晶体管、双波段光电探测器件及制备方法
CN115305571B (zh) * 2022-08-11 2023-07-21 江苏第三代半导体研究院有限公司 氧化镓外延结构及其制备方法
CN117238753B (zh) * 2023-11-13 2024-04-26 中国电子科技集团公司第四十六研究所 一种氧气辅助氢气微刻蚀氧化镓衬底的预处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002274997A (ja) * 2001-03-19 2002-09-25 Nikko Materials Co Ltd ＧａＮ系化合物半導体結晶の製造方法
US20060150891A1 (en) * 2003-02-24 2006-07-13 Noboru Ichinose ß-Ga2o3 single crystal growing method, thin-film single crystal growing method, Ga2o3 light-emitting device, and its manufacturing method
JP2008207968A (ja) * 2007-02-23 2008-09-11 Nippon Light Metal Co Ltd 酸化ガリウム−窒化ガリウム複合基板の製造方法、及び酸化ガリウム−窒化ガリウム複合基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03283427A (ja) * 1990-03-29 1991-12-13 Sumitomo Chem Co Ltd 高電子移動度トランジスター用エピタキシャル基板の製造方法
JPH05291153A (ja) * 1992-04-15 1993-11-05 Fujitsu Ltd 半導体装置の製造方法
JP4372324B2 (ja) * 2000-08-25 2009-11-25 パナソニック株式会社 電気機器制御管理システム、電気機器、制御ユニット及び電気機器制御管理システムの制御方法
JP4630986B2 (ja) * 2003-02-24 2011-02-09 学校法人早稲田大学 β−Ｇａ２Ｏ３系単結晶成長方法
JP4754164B2 (ja) * 2003-08-08 2011-08-24 株式会社光波 半導体層
JP4476691B2 (ja) * 2004-05-13 2010-06-09 日本軽金属株式会社 酸化ガリウム単結晶複合体及びその製造方法並びに酸化ガリウム単結晶複合体を用いた窒化物半導体膜の製造方法
JP4831940B2 (ja) * 2004-05-24 2011-12-07 株式会社光波 半導体素子の製造方法
JP5159040B2 (ja) * 2005-03-31 2013-03-06 株式会社光波 低温成長バッファ層の形成方法および発光素子の製造方法
CN1694225A (zh) * 2005-05-13 2005-11-09 中国科学院上海光学精密机械研究所 GaN/β－Ga2O3复合衬底的材料及其制备方法
CN100418240C (zh) * 2005-10-18 2008-09-10 南京大学 在β三氧化二镓衬底上生长InGaN/GaN量子阱LED器件结构的方法
US20070134833A1 (en) * 2005-12-14 2007-06-14 Toyoda Gosei Co., Ltd. Semiconductor element and method of making same
JP4660453B2 (ja) * 2006-11-13 2011-03-30 昭和電工株式会社 窒化ガリウム系化合物半導体発光素子
JP2008156141A (ja) * 2006-12-21 2008-07-10 Koha Co Ltd 半導体基板及びその製造方法
JP4928996B2 (ja) * 2007-03-16 2012-05-09 株式会社東芝 無線通信装置およびシステム
KR101020958B1 (ko) * 2008-11-17 2011-03-09 엘지이노텍 주식회사 산화갈륨기판 제조방법, 발광소자 및 발광소자 제조방법
JP5276959B2 (ja) * 2008-11-19 2013-08-28 昭和電工株式会社 発光ダイオード及びその製造方法、並びにランプ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002274997A (ja) * 2001-03-19 2002-09-25 Nikko Materials Co Ltd ＧａＮ系化合物半導体結晶の製造方法
US20060150891A1 (en) * 2003-02-24 2006-07-13 Noboru Ichinose ß-Ga2o3 single crystal growing method, thin-film single crystal growing method, Ga2o3 light-emitting device, and its manufacturing method
JP2008207968A (ja) * 2007-02-23 2008-09-11 Nippon Light Metal Co Ltd 酸化ガリウム−窒化ガリウム複合基板の製造方法、及び酸化ガリウム−窒化ガリウム複合基板

Also Published As

Publication number Publication date
TW201036217A (en) 2010-10-01
JP2010183026A (ja) 2010-08-19
JP5529420B2 (ja) 2014-06-25
CN102308370B (zh) 2014-02-19
US8592289B2 (en) 2013-11-26
WO2010090262A1 (ja) 2010-08-12
US20110315998A1 (en) 2011-12-29
CN102308370A (zh) 2012-01-04

Similar Documents

Publication Publication Date Title
TWI476947B (zh) An epitaxial wafer, a gallium nitride-based semiconductor device, a gallium nitride-based semiconductor device, and a gallium oxide wafer
US8835983B2 (en) Nitride semiconductor device including a doped nitride semiconductor between upper and lower nitride semiconductor layers
JP5099008B2 (ja) ＳｉＣ基板を用いた化合物半導体装置とその製造方法
US8772831B2 (en) III-nitride growth method on silicon substrate
US20130140525A1 (en) Gallium nitride growth method on silicon substrate
WO2012164750A1 (ja) 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP4458223B2 (ja) 化合物半導体素子及びその製造方法
WO2013125185A1 (ja) エピタキシャル基板、半導体装置及び半導体装置の製造方法
US20150349064A1 (en) Nucleation and buffer layers for group iii-nitride based semiconductor devices
JP2007112633A (ja) 窒化物半導体ウェーハ及び窒化物半導体素子
JP2016058693A (ja) 半導体装置、半導体ウェーハ、及び、半導体装置の製造方法
US9305773B2 (en) Semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
JP5460751B2 (ja) 半導体装置
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP5560866B2 (ja) 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP2023039861A (ja) 半導体発光デバイス、半導体発光デバイスを作製する方法、コンタクト構造
JP2013062442A (ja) 窒化物半導体電子デバイス、窒化物半導体電子デバイスを作製する方法
WO2016002801A1 (ja) 半導体積層構造体及び半導体素子
KR101384071B1 (ko) 질화물 반도체 기판, 이의 제조방법 및 질화물 반도체 기판을 구비하는 발광 다이오드
JP5705179B2 (ja) 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法
JP5059205B2 (ja) ウェーハ及び結晶成長方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees