JP2013062442A - 窒化物半導体電子デバイス、窒化物半導体電子デバイスを作製する方法 - Google Patents

Abstract

【課題】チャネルリークを低減可能な窒化物半導体電子デバイスが提供される。
【解決手段】
【００９７】ヘテロ接合トランジスタ１１によれば、電流ブロック層２７はｐ導電性を有する。ドープ半導体層１７が開口部１６の側面１６ａに設けられると共にドープ半導体層１７が電流ブロック層２７とチャネル層１９との間に設けられるので、チャネル層１９が、エッチングの際に開口部１６の側面１６ａに形成されている可能性があるドナー性欠陥を含む半導体に直接に接触することがない。また、ドープ半導体層１７は、電流ブロック層２７とチャネル層１９との間に設けられると共にチャネル層１９はキャリア供給層２１とドープ半導体層１７との間に設けられるので、ドープ半導体層１７の追加により、チャネル層１９及びキャリア供給層２１の配列は変更されることがない。
【選択図】図１

Description

本発明は、窒化物半導体電子デバイス及び窒化物半導体電子デバイスを作製する方法に関する。

特許文献１には、縦型のヘテロ電界効果トランジスタが記載されている。このトランジスタでは、導電性ＳｉＣ基板上に形成されている。ｎ型ＧａＮドリフト層、ｐ型ＧａＮ電流ブロック層及びｎ^＋型ＧａＮキャップ層の開口部側面にゲート電極が設けられており、ゲート電極と開口部の側面との間に、ＧａＮチャネル層及びＡｌＧａＮキャリア供給層が設けられている。

特開２００６−２８６９４２号公報

特許文献１のトランジスタ構造では、二次元電子ガスがＧａＮチャネル層とＡｌＧａＮキャリア供給層との界面に形成され、この二次元電子ガスが伝導を担う。このトランジスタの電流特性の測定において、ドレインリーク不良が観察されることがある。この大きめのリーク電流を示すトランジスタでは、この二次元電子ガスのチャネルと異なる別の電流経路が生じている。

発明者らがこのリーク不良の原因となる別の電流経路を特定するために調査した結果、原因を見出している。発明者らのトランジスタでは、基板上にｎ型ＧａＮドリフト層、ｐ型ＧａＮ電流ブロック層、ｎ型ＧａＮキャップ層を順に成長して半導体積層を形成した後に、この半導体積層を反応性イオンエッチングして半導体積層に斜面を形成する。このエッチングで形成された半導体積層斜面には、ドナー性欠陥が存在する。この斜面上にＨＥＭＴ構造の再成長を行う。ドナー性欠陥を含む半導体斜面上にチャネル層が形成されるので、半導体斜面とチャネル層との再成長界面がｎ導電性を示している。このｎ型伝導の経路が、トランジスタ形成後のチャネルリーク不良を引き起こす。

本発明は、このような事情を鑑みて為されたものであり、チャネルリークを低減可能な窒化物半導体電子デバイスを提供することを目的とし、またチャネルリークを低減可能な窒化物半導体電子デバイスを作製する方法を提供することを目的とする。

本発明に係る窒化物半導体電子デバイスは、（ａ）ドリフト層及びｐ型電流ブロック層を含み、前記電流ブロック層を介して前記ドリフト層に至る開口部を有する半導体積層と、（ｂ）前記半導体積層を搭載する主面を有する支持基体と、（ｃ）前記開口部の側面に設けられ、窒化ガリウム系半導体からなるチャネル層と、（ｄ）前記開口部の前記側面に設けられ、III族窒化物からなるキャリア供給層と、（ｅ）前記開口部の前記側面に設けられたゲート電極と、（ｆ）前記半導体積層上に設けられたソース電極と、（ｇ）前記開口部の前記側面上において、前記電流ブロック層と前記チャネル層との間に設けられ、窒化ガリウム系半導体からなるドープ半導体層とを備えることができる。前記ドープ半導体層はｐ型ドーパントを含み、前記ソース電極は前記チャネル層に接触を成し、前記ドリフト層及び前記電流ブロック層は、前記支持基体の前記主面の上に順に設けられ、前記ドリフト層は、第１窒化ガリウム系半導体からなり、前記電流ブロック層は、第２窒化ガリウム系半導体からなり、前記チャネル層は前記キャリア供給層と前記ドープ半導体層との間に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい。

この窒化物半導体電子デバイスによれば、ドープ半導体層が開口部の側面に設けられると共にドープ半導体層が電流ブロック層とチャネル層との間に設けられるので、チャネル層が、エッチングの際に形成されている可能性があるドナー性欠陥を含む開口部側面に直接に接触することがない。ドープ半導体層がｐ型ドーパントを含むと共に電流ブロック層とチャネル層との間に設けられるので、ｐ型ドーパントからのキャリアがドープ半導体層と電流ブロック層側面との接合近傍において電流ブロック層側面におけるドナー性欠陥からのキャリアを補償できる。また、チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の配列は変更されることがない。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層の厚さは、１０ｎｍ以上であり、前記ドープ半導体層の厚さは、前記開口部の前記側面の法線軸の方向に規定されることができる。

この窒化物半導体電子デバイスによれば、ドープ半導体層の厚さは１０ｎｍ以上であるとき、半導体積層の側面におけるドナー性欠陥の影響を低減できる。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層の厚さは１００ｎｍ以下であることができる。この窒化物半導体電子デバイスによれば、厚すぎるドープ半導体層は、窒化物半導体電子デバイスのオン抵抗を増加させる。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層のｐ型ドーパント濃度は、１×１０^１８ｃｍ^−３以上であることができる。この窒化物半導体電子デバイスによれば、半導体積層の側面におけるドナー性欠陥による影響を低減できる。

本発明の窒化物半導体電子デバイスでは、前記ソース電極は、前記電流ブロック層に接続を成し、前記開口部の前記側面は、前記ドリフト層の側面及び前記電流ブロック層の側面を含み、前記ドープ半導体層は、前記ドリフト層の前記側面及び前記電流ブロック層の前記側面を覆うことができる。

この窒化物半導体電子デバイスによれば、ドープ半導体層がドリフト層の側面を覆っており、ドープ半導体層がｐ型ドーパントを含むので、ｐ型ドーパントからのキャリアがドープ半導体層とドリフト層の側面との接合近傍において開口部側面におけるドナー性欠陥からのキャリアを補償できる。ドリフト層の側面上のドープ半導体層は電流ブロック層の側面上のドープ半導体層を介して電流ブロック層に接続される。また、ドープ半導体層はｐ型半導体層を含むとき、ドリフト層の側面上のチャネル層に対してバックゲートとして働く。

本発明の窒化物半導体電子デバイスでは、前記第ドープ半導体層のｐ型ドーパント濃度は、１×１０^１９ｃｍ^−３以下であることができる。この窒化物半導体電子デバイスによれば、ドープ半導体層の高過ぎるｐ型ドーパント濃度は、窒化物半導体電子デバイスの耐圧を低下させる可能性がある。

本発明の窒化物半導体電子デバイスでは、前記チャネル層の厚さは、５ｎｍ以上であり、４０ｎｍ以下であり、前記キャリア供給層の厚さは、２０ｎｍ以上であり、４００ｎｍ以下であり、前記電流ブロック層は、前記ドープ半導体層とホモ接合を成すことができる。

この窒化物半導体電子デバイスによれば、ドープ半導体層に係るホモ接合は、チャネル層に係る２つの接合が共にヘテロ接合からなることを避けることになり、キャリア供給層とチャネル層との界面に二次元電子ガスの生成を容易にする。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層１７は前記開口部の前記側面に接触するｐ型薄層と、該ｐ型薄層と前記チャネル層との間に設けられるｐドープｉ層とを含むことができる。また、本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層は、前記開口部の前記側面と前記チャネル層とに接合を成すｐ型半導体層を含むことができる。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層、前記チャネル層及び前記キャリア供給層の材料の組み合わせは、前記第２導電型半導体層／前記チャネル層／前記キャリア供給層として記載したとき、ｐ型ＧａＮ／ＧａＮ／ＡｌＧａＮ、ｐ型ＡｌＧａＮ／ＡｌＧａＮ／ＡｌＧａＮ及びｐ型ＡｌＧａＮ／ＡｌＧａＮ／ＡｌＮのいずれか一つであることが好ましい。この窒化物半導体電子デバイスによれば、これらの組み合わせは、良好なｐｎ接合が提供される。

本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層、前記ドリフト層及び前記電流ブロック層の材料の組み合わせは、前記ドープ半導体層／前記電流ブロック層／前記ドリフト層として記載したとき、ｐ型ＧａＮ／ｐ型ＧａＮ／ｎ型ＧａＮまたはｐ型ＡｌＧａＮ／ｐ型ＡｌＧａＮ／ｎ型ＧａＮであることが好ましい。この窒化物半導体電子デバイスによれば、これらの組み合わせは、良好なキャリア生成及び良好なチャネル形成が提供される。

本発明の窒化物半導体電子デバイスでは、前記ドリフト層の厚さは１μｍ以上であり、１０μｍ以下であり、前記ドリフト層の前記第１窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１５ｃｍ^−３以上であり、３×１０^１６ｃｍ^−３以下であることができる。

この窒化物半導体電子デバイスによれば、ｎ型ドリフト層において、オフ動作時のソース−ドレイン間における耐圧の向上と導通時のオン抵抗の低減とを両立できる。高すぎるドナー濃度は、ソース−ドレイン間における耐圧を低下させる。低すぎるドナー濃度は、オン抵抗を増加させる。

本発明の窒化物半導体電子デバイスでは、前記電流ブロック層の厚さは０．１μｍ以上であり、２μｍ以下であり、前記電流ブロック層の前記第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３以下であることができる。

この窒化物半導体電子デバイスによれば、ｎ型ドリフト層直上に設けられたｐ型電流ブロック層において、上記の範囲におけるアクセプタ濃度は、窒化物半導体素子における非導通の際のソース−ドレイン間の耐圧として所望の値を提供できる。上記の範囲外のアクセプタ濃度は、ソース−ドレイン間における耐圧を低下させる。

本発明の窒化物半導体電子デバイスは、前記支持基体の裏面の上に設けられたドレイン電極を更に備えることができる。前記支持基体は導電性の自立III族窒化物支持体であることが好ましい。この窒化物半導体電子デバイスによれば、ドレイン電極をソース電極から離すことができる。

本発明の窒化物半導体電子デバイスは、前記キャリア供給層と前記ゲート電極との間に設けられた絶縁膜を更に備えることができる。この窒化物半導体電子デバイスによれば、ゲート電極からの電界が絶縁膜を介してキャリア供給層及びチャネル層に及ぶようにしてもよい。

本発明の窒化物半導体電子デバイスでは、前記ドリフト層はＧａＮからなり、前記チャネル層はアンドープＧａＮからなり、前記ドープ半導体層はｐ型ＧａＮ層を含み、前記支持基体はｎ型ＧａＮからなることができる。この窒化物半導体電子デバイスによれば、ソース電極からドリフト層までの電流経路における抵抗増加を避けることができる。

本発明の窒化物半導体電子デバイスでは、前記半導体積層は、前記電流ブロック層の上に設けられたｎ型半導体層を更に含み、前記ソース電極は前記ｎ型半導体層に接触を成し、前記開口部の側面は前記ｎ型半導体層の前記側面を更に含み、前記ドープ半導体層は前記ｎ型半導体層の前記側面の上に設けられ、前記ｎ型半導体層は前記ドープ半導体層にホモ接合を成し、前記ｎ型半導体層は第３窒化ガリウム系半導体からなる。

本発明の窒化物半導体電子デバイスでは、前記ｎ型半導体層の厚さは０．１μｍ以上であり、１μｍ以下であり、前記ｎ型半導体層の前記第３窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１６ｃｍ^−３以上であることができる。

本発明は窒化物半導体電子デバイスを作製する方法に関する。この方法は、（ａ）第１窒化ガリウム系半導体からなる第１半導体層、及び第２窒化ガリウム系半導体からなる第２半導体層を自立III族窒化物基板上に順にエピタキシャル成長して、エピタキシャル基板を形成する工程と、（ｂ）前記エピタキシャル基板の表面から前記第２半導体層を介して前記第１半導体層に至る側面をドライエッチングにより形成して、ドリフト層及び電流ブロック層並びに前記側面を有する半導体積層を形成する工程と、（ｃ）有機金属原料及びｐ型ドーパントを成長炉に供給して、窒化ガリウム系半導体からなるドープ半導体層を前記半導体積層の前記側面上に成長する工程と、（ｄ）窒化ガリウム系半導体からなるチャネル層を前記ドープ半導体層上に成長する工程と、（ｅ）III族窒化物からなるキャリア供給層を前記チャネル層上に成長する工程と、（ｆ）前記キャリア供給層の上にゲート電極を形成する工程とを備えることができる。前記ドリフト層は、前記第１窒化ガリウム系半導体からなり、前記電流ブロック層は、前記第２窒化ガリウム系半導体からなり、前記ドリフト層及び前記電流ブロック層は、前記自立III族窒化物基板の前記主面の上に順に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい。

この窒化物半導体電子デバイスを作製する方法（以下「作製方法」と記す）によれば、ドープ半導体層及びチャネル層が開口部の側面に成長されて、ドープ半導体層が電流ブロック層とチャネル層との間に設けられる構造を形成できる。エッチングの際に開口部の側面にドナー性欠陥が形成されている可能性があるけれども、チャネル層が、このドナー性欠陥を含む半導体に直接に接触することがない。また、ドープ半導体層がｐ型ドーパントを含むと共にとチャネル層の形成に先立って電流ブロック層上に成長されるので、ｐ型ドーパントからのキャリアがドープ半導体層と電流ブロック層側面との接合近傍において電流ブロック層側面におけるドナー性欠陥からのキャリアを補償できる。チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の成長順序が変更されることがない。

この窒化物半導体電子デバイスによれば、ドープ半導体層が開口部の側面に設けられると共にドープ半導体層が電流ブロック層とチャネル層との間に設けられるので、チャネル層が、エッチングの際に形成されている可能性があるドナー性欠陥を含む開口部側面に直接に接触することがない。また、チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の配列は変更されることがない。

本発明に係る作製方法では、前記ドープ半導体層はＺｎ、Ｃｄ、Ｂｅ、Ｍｇ、Ｃａ、Ｂａの少なくともいずれかのドーパントを含むことができる。この作製方法によれば、上記のｐ型ドーパントをドープ半導体層に添加することができる。

本発明に係る作製方法では、前記ドープ半導体層の厚さは、１０ｎｍ以上であり、１００ｎｍ以下であり、前記ドープ半導体層のｐ型ドーパント濃度は、１×１０^１８ｃｍ^−３以上であり、１×１０^１９ｃｍ^−３以下であることができる。

この作製方法によれば、ドープ半導体層の厚さは１０ｎｍ以上であるとき、半導体積層の側面におけるドナー性欠陥の影響を低減できる。厚すぎるドープ半導体層は、窒化物半導体電子デバイスのオン抵抗を増加させる。また、ドープ半導体層のｐ型ドーパント濃度が１×１０^１８ｃｍ^−３以上であるとき、半導体積層の側面におけるドナー性欠陥による影響を低減できる。ドープ半導体層の高過ぎるｐ型ドーパント濃度は、窒化物半導体電子デバイスのオン抵抗を増加させる。

本発明に係る作製方法では、前記エピタキシャル基板は、前記第１及び第２半導体層の上にエピタキシャル成長され第３窒化ガリウム系半導体からなる第３半導体層を含み、前記半導体積層は、前記電流ブロック層の上に設けられたｎ型半導体層を更に含み、前記ｎ型半導体層は第３窒化ガリウム系半導体からなり、前記ｎ型半導体層の厚さは０．１μｍ以上であり、１μｍ以下であり、前記ｎ型半導体層の前記第３窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１６ｃｍ^−３以上であることが好ましい。

以上説明したように、本発明によれば、チャネルリークを低減可能な窒化物半導体電子デバイスが提供される。また、本発明によれば、チャネルリークを低減可能な窒化物半導体電子デバイスを作製する方法が提供される。

図１は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。 図２は、本発明の実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図３は、本発明の実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図４は、本発明の実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図５は、本発明の実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図６は、実施例におけるヘテロ接合トランジスタのＨＥＭＴエピ構造のための温度変更シーケンスを示す図面である。 図７は、ヘテロ接合トランジスタＣのＩｄ−Ｖｄ特性を示す図面である。 図８は、Ｃ−Ｖ測定の結果を示す図面である。 図９は、ヘテロ接合トランジスタＡのＩｄ−Ｖｄ特性を示す図面である。 図１０は、エッチングにより形成された再成長ＨＥＭＴエピ構造におけるバンドダイアグラムを模式的に示す図面である。

引き続いて、添付図面を参照しながら、窒化物半導体電子デバイス、及び窒化物半導体電子デバイスを作製する方法に係る本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。窒化物電子デバイスの一例として、ヘテロ接合トランジスタ１１を説明する。ヘテロ接合トランジスタ１１は、支持基体１３と、半導体積層１５と、ドープ半導体層１７と、チャネル層１９と、キャリア供給層２１と、ゲート電極２３とを備える。支持基体１３は、III族窒化物の主面１３ａを有すると共に、III族窒化物の裏面１３ｂを有する。III族窒化物主面１３ａは好ましくはｃ面であり、良好な結晶成長のために、たとえば0.1〜0.7度程度の僅かなオフ角を有することができる。支持基体１３は導電性の自立III族窒化物支持体であることができる。半導体積層１５は支持基体１３の主面１３ａ上に搭載される。半導体積層１５は、支持基体１３の主面１３ａの方向に向けて窪む開口部１６を有する。開口部１６は、例えば半導体積層１５に形成されたメサ、凹部又は溝により規定されることができる。チャネル層１９は、窒化ガリウム系半導体からなり、また半導体積層１５の開口部１６内に設けられる。キャリア供給層２１は、III族窒化物半導体からなり、また半導体積層１５の開口部１６内に設けられると共に開口部１６内のチャネル層１９上に延在する。ゲート電極２３はキャリア供給層２１上に設けられ、開口部１６内においてキャリア供給層２１はチャネル層１９とゲート電極２３との間に位置する。キャリア供給層２１のIII族窒化物のバンドギャップは、チャネル層１９の窒化ガリウム系半導体のバンドギャップより大きく、チャネル層１９とキャリア供給層２１とはヘテロ接合２０を成す。ゲート電極２３はヘテロ接合２０に沿った二次元電子ガスの生成を制御する。チャネル層１９はキャリア供給層２１とドープ半導体層１７との間に設けられる。ドープ半導体層１７は、成長の際に添加されたマグネシウムといったｐ型ドーパントを含んでいる。

半導体積層１５は、ドリフト層２５及び電流ブロック層２７を含む。ドリフト層２５及び電流ブロック層２７は、支持基体１３の主面１３ａの上に順に設けられる。ドリフト層２５は、ｎ導電性を有し、例えば第１窒化ガリウム系半導体からなる。電流ブロック層２７は、ｐ導電性を有し、例えば第２窒化ガリウム系半導体からなる。また、ドリフト層２５は、支持基体１３の主面１３ａと電流ブロック層２７との間に設けられる。ドープ半導体層１７は、電流ブロック層２７とチャネル層１９との間に設けられ、ｐ型窒化ガリウム系半導体からなる。電流ブロック層２７の側面２７ａとゲート電極２３との間には、キャリア供給層２１、チャネル層１９及びドープ半導体層１７が延在する。

このヘテロ接合トランジスタ１１によれば、ドープ半導体層１７が開口部１６の側面１６ａに設けられると共にドープ半導体層１７が電流ブロック層２７とチャネル層１９との間に設けられるので、チャネル層１９が、エッチングの際に開口部１６の側面１６ａに形成されている可能性があるドナー性欠陥を含む半導体に直接に接触することがない。また、ドープ半導体層がｐ型ドーパントを含むので、ｐ型ドーパントからのキャリアがドープ半導体層と開口部側面との接合近傍において開口部側面におけるドナー性欠陥からのキャリアを補償できる。チャネル層１９はキャリア供給層２１とドープ半導体層１７との間に設けられるので、ドープ半導体層１７の追加により、チャネル層１９及びキャリア供給層２１の配列は変更されることがない。

ドープ半導体層１７は、成長の際に添加されたマグネシウムといったｐ型ドーパントを含んでいる。ドープ半導体層１７のｐ型ドーパントが活性化されている場合には、ドープ半導体層１７は、活性化されたキャリアからの正孔によりｐ導電性を示す。このとき、ドープ半導体層１７はｐ型半導体層と記すことができる。このように生成された正孔は、エッチングの際に開口部１６の側面１６ａに形成されている可能性があるドナー性欠陥に起因するキャリアを補償できる。一方、ドープ半導体層１７のｐ型ドーパントが活性化されていない場合には、ドープ半導体層１７は高抵抗（例えばシート抵抗で50kΩ□以上、又はキャリア濃度で１×１０^１５ｃｍ^−３以下）を示す。この高抵抗は、ｐ型ドーパントと水素との結合（例えばＭｇ−Ｈ結合）によりｐ型ドーパントの活性化が妨げられていることに起因する。ある系では、その系のエネルギが下がる方向に反応が進行し、ドナーを含む半導体では、ｐ型ドーパントと水素との結合（例えばＭｇ−Ｈ結合）を切断する反応が進行する。これ故に、ドープ半導体層１７のｐ型ドーパントが活性化されていない場合にも、ドープ半導体層１７がドナーを含む半導体領域（例えばｎ型半導体領域）に接合を成すとき、その接合及びその近傍では、ｐ型ドーパントが活性化されて正孔を提供できる。このように生成された正孔は、エッチングの際に開口部１６の側面１６ａに形成されている可能性があるドナー性欠陥に起因するキャリアを補償できる。このとき、ドープ半導体層１７はｐドープ高抵抗半導体層と記すことができる。ドープ半導体層１７は開口部側面１６ａに接触するｐ型層と、このｐ型層とチャネル層１９との間に設けられるｐドープｉ層とを含む。ｐドープｉ層はｐ型ドーパントとドナー性欠陥の両方を含み、ｐドープｉ層の抵抗率はｐ型薄層の抵抗率より大きい。

ドープ半導体層１７の厚さは、１０ｎｍ以上であり、ここでドープ半導体層１７の厚さは開口部１６の側面１６ａの法線軸の方向に規定される。ドープ半導体層１７の厚さは１０ｎｍ以上であるとき、半導体積層１５の側面１６ａにおけるドナー性欠陥の影響を低減できる。また、ドープ半導体層１７の厚さが１００ｎｍ以下であることができる。厚すぎるドープ半導体層１７は、窒化物半導体電子デバイスのオン抵抗を増加させる。

ドープ半導体層１７のｐ型ドーパント濃度は１×１０^１８ｃｍ^−３以上であるとき、半導体積層１５の側面１６ａにおけるドナー性欠陥による影響を確実に低減できる。また、ドープ半導体層１７のｐ型ドーパント濃度は１×１０^１９ｃｍ^−３以下であることができる。ドープ半導体層１７の高過ぎるｐ型ドーパント濃度は、窒化物半導体電子デバイスの耐圧を低下させる可能性がある。

チャネル層１９の厚さは５ｎｍ以上であることができ、またチャネル層１９の厚さは４０ｎｍ以下であることができる。キャリア供給層２１の厚さは２０ｎｍ以上であることができ、キャリア供給層２１の厚さは４００ｎｍ以下であることができる、ドープ半導体層１７がｐ導電性を示すとき、このｐ型半導体層は良好なバックゲート層として働くと共に、キャリア供給層２１とチャネル層１９との界面には、ゲート電極２３の電位により制御可能な二次元電子ガスが生成される。また、電流ブロック層２７はドープ半導体層１７とホモ接合を成すことが好ましい。

半導体積層１５は、基板１３の主面１３ａ上に設けられるｎ型半導体層２９を更に含むことができる。ｎ型半導体層２９は例えばｎ導電性を有し、また電流ブロック層２７上に設けられる。ｎ型半導体層２９は第３窒化ガリウム系半導体からなり、例えばｎ^＋型ＧａＮからなり、ｎ型半導体層２９の第３窒化ガリウム系半導体のｎ型ドーパント濃度は例えば１×１０^１６ｃｍ^−３以上であることができる。ｎ型半導体層２９の厚さは０．１μｍ以上であり、１μｍ以下である。ｎ型半導体層２９は、半導体積層１５の開口部１６の側面１６ａに位置する側面２９ａを更に含む。開口部１６の側面１６ａはｎ型半導体層２９の側面２９ａを更に含むので、ドープ半導体層１７はｎ型半導体層２９の側面２９ａの上に設けられる。例えば、ｎ型半導体層２９はドープ半導体層１７にホモ接合を成すことができ、これによりｎ型半導体層２９とドープ半導体層１７との界面にヘテロ障壁が形成されることを避けることができる。電流ブロック層２７がｎ型半導体層２９と支持基体１３の主面１３ａとの間に設けられ、ｎ型半導体層２９の導電型と異なるｐ導電性を有する。

図１に示されるように、本実施例では開口部１６の底面１６ｂはほぼｃ面（ｃ軸に直交する面）に沿って延在している。図１においては、結晶座標系ＣＲが示され、基準軸Ｃｘはｃ軸の方向を示している。ｍ面は結晶座標系ＣＲのｍ軸に直交する面であり、ａ面は結晶座標系ＣＲのａ軸に直交する面である。開口部１６の側面１６ａは、III族窒化物半導体のａ面に対して傾斜し、II族窒化物半導体のｍ面に対して傾斜すると共に前記III族窒化物半導体のｃ面に対して傾斜している。本実施例では、開口部１６の側面１６ａは、ｍ軸又はａ軸の方向に延在する。

ヘテロ接合トランジスタ１１は、ソース電極３１を更に備えることができる。ソース電極３１はチャネル層１９に接触を成して、チャネル層１９にキャリアを供給できる。また、ソース電極３１は電流ブロック層２７に接続されている。電流ブロック層２７の電位はソース電極３１から印加されて、これがバックバイアスとなる。このバックバイアスは、ドープ半導体層１７が、チャネル層に接合を成すｐ型半導体層を含むとき、電流ブロック層２７からドープ半導体層１７に供給される。これは、ヘテロ接合トランジスタ１１のノーマリオフ動作に好適である。ソース電極３１はｎ半導体層２９に電位を供給することができる。ソース電極３１が電流ブロック層２７だけでなくｎ半導体層２９にも電位を供給するとき、ソース電極３１より開口部１６ａに至るまでのキャリア供給層２１とチャネル層１９との界面に生成させた二次元電子ガスの濃度を、電流ブロック層２７のバックバイアスで枯渇させることなく、デバイスのオン抵抗を低く維持することができるからである。

ヘテロ接合トランジスタ１１では、支持基体１３の裏面１３ｂに設けられたドレイン電極３３を更に備えることができる。ドレイン電極３３が支持基体１３の裏面１３ｂに設けられるので、ドレイン電極３３をゲート電極２３及びソース電極３１から隔てることができる。これ故に、高耐圧の実現に有効である。ドレイン電極３３は例えばＴｉ／Ａｌからなることができ、ソース電極３１は例えばＴｉ／Ａｌからなることができる。ゲート電極２３は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、Ｍｏ／Ａｕ等からなることができる。

ドリフト層２５は、半導体積層１５の開口部１６の側面１６ａに位置する端面２５ａを有する。電流ブロック層２７は、半導体積層１５の開口部１６の側面１６ａに位置する側面２７ａを有する。チャネル層１９は、電流ブロック層２７の側面２７ａ及びドリフト層２５の側面２５ａ及び上面２５ｂ上に設けられる。

開口部１６の側面１６ａは、ドリフト層２５の側面２５ａ及び電流ブロック層２７の側面２７ａを含み、ドープ半導体層１７はドリフト層２５の側面２５ａ及び電流ブロック層２７の側面２７ａを覆う。このようにドープ半導体層１７がドリフト層２５の側面２５ａを覆っており、ドリフト層２５の側面２５ａ上のドープ半導体層１７は、ソース電極３１に接続された電流ブロック層２７の側面２７ａ上のドープ半導体層１７を介して電流ブロック層２７に接続される。

ドリフト層２５の第１の面２５ｂは、電流ブロック層２７の第２の面２７ｃと接合を成す。ドリフト層２５の第２の面２５ｃは、支持基体１３の主面１３ａと接合を成す。ｎ型半導体層２９の第１の面２９ｂは、ドープ半導体層１７又はチャネル層１９と接合を成す。ｎ型半導体層２９の第２の面２９ｃは、電流ブロック層２７の第１の面２７ｂと接合を成す。

開口部１６の側面１６ａでは、ドープ半導体層１７の表面はチャネル層１９の裏面に接合を成し、ドープ半導体層１７の裏面は電流ブロック層２７の側面２７ａと接合を成す。ドープ半導体層１７の裏面はｎ型半導体層２９の側面２９ａと接合を成すことができる。ドープ半導体層１７の裏面はドリフト層２５の側面２５ａと接合を成す。キャリア供給層２１の裏面は、チャネル層１９の表面に接合を成す。ゲート電極１８は、キャリア供給層２１にショットキ接合を成す。

ドリフト層２５の厚さは１μｍ以上であることができ、ドリフト層２５の厚さは１０μｍ以下であることができる。ドリフト層２５の第１窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１５ｃｍ^−３以上であることができ、第１窒化ガリウム系半導体のｎ型ドーパント濃度は３×１０^１６ｃｍ^−３以下であることができる。ドリフト層２５は、オフ動作時のソース−ドレイン間における耐圧の向上と導通時のオン抵抗の低減とを両立を可能にする。高すぎるドナー濃度は、ソース−ドレイン間における耐圧を低下させる。低すぎるドナー濃度は、オン抵抗を増加させる。

電流ブロック層２７の厚さは０．１μｍ以上であることができ、ドレイン耐圧の維持に有利であるからである。電流ブロック層２７の厚さは２μｍ以下であることができ、開口部側面に面した実効チャネル長短縮に有利であるからである。電流ブロック層２７の第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１６ｃｍ^−３以上であり、第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１８ｃｍ^−３以下であることができる。ドリフト層２５直上に設けられた電流ブロック層２７において、上記の範囲におけるアクセプタ濃度は、窒化物半導体素子における非導通の際のソース−ドレイン間の耐圧として所望の値を提供できる。

ヘテロ接合トランジスタ１１の一実施例を以下に示す。
支持基体１３：ｎ型ＧａＮ（キャリア濃度：１×１０^１９ｃｍ^−３）。
ドープ半導体層１７：ｐ型ＧａＮ（ドーパント濃度：３×１０^１８ｍ^−３、厚さ：５０ｎｍ）。
チャネル層１９：アンドープＧａＮ（キャリア濃度：１×１０^１５ｍ^−３、厚さ：３０ｎｍ）。
キャリア供給層２１：アンドープＡｌＧａＮ（厚さ：３０ｎｍ、Al組成比０．２５）。
ｎ型半導体層２９：ｎ型ＧａＮ（キャリア濃度：１×１０^１８ｍ^−３、厚さ：０．３μｍ）。
電流ブロック層２７：ｐ^＋型ＧａＮ（キャリア濃度：１×１０^１８ｍ^−３、厚さ：０．５μｍ）。
ドリフト層２５：アンドープＧａＮ（キャリア濃度：１×１０^１５ｍ^−３、厚さ：５μｍ）。
このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。この窒化物半導体電子デバイスによれば、ソース電極３１からドリフト層２５までの電流経路における抵抗増加を避けることができる。なお、ヘテロ接合トランジスタ１１は、キャリア供給層２１とゲート電極２３との間に設けられた絶縁膜を更に備えてもよい。この絶縁膜を介してキャリア供給層２１及びチャネル層１９に電界が及ぶ。

ドープ半導体層１７、チャネル層１９及びキャリア供給層２１の材料の組み合わせは、ドープ半導体層／チャネル層／キャリア供給層の表示で記載するとき、ヘテロ接合トランジスタ１１において、以下の組み合わせのいずれか一つであることが好ましい：ＧａＮ／ＧａＮ／ＡｌＧａＮ；ＡｌＧａＮ／ＡｌＧａＮ／ＡｌＧａＮ；及びＡｌＧａＮ／ＡｌＧａＮ／ＡｌＮ。これらは良好なｐｎ接合を提供できる。

ドープ半導体層１７、ドリフト層２５及び電流ブロック層２７の材料の組み合わせは、ドープ半導体層／電流ブロック層／ドリフト層の表示で記載したとき、ヘテロ接合トランジスタ１１において、以下の組み合わせのいずれか一つであることが好ましい：ｐ型ＧａＮ／ｐ型ＧａＮ／ｎ型ＧａＮ；ｐ型ＡｌＧａＮ／ｐ型ＡｌＧａＮ／ｎ型ＧａＮ。これらの組み合わせは、良好なキャリア生成及び良好なチャネル形成が提供される。

引き続き、本発明の実施の形態に係る窒化物電子デバイス、及び窒化物電子デバイスを作製する方法を説明する。図２〜図５は、本発明の実施の形態に係る窒化物電子デバイス、エピタキシャル基板、及び窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。

まず、最初の工程では、窒化物電子デバイスのための基板を準備する。基板は導電性を示し、例えば六方晶系のIII族窒化物からなることができる。自立III族窒化物半導体基板（以下、図２の（ａ）部で示される参照番号「５１」として参照する）は、例えばＧａＮ、ＡｌＮ等からなることができる。基板５１は主面５１ａ及び裏面５１ｂを有する。好適な実施例では、このIII族窒化物半導体基板５１の主面５１ａはｃ面からなることができるが、基板のIII族窒化物のｃ軸に対して僅かなオフ、例えば−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下の範囲のオフを有することができる。上記の角度範囲は、デバイスに有用である。図２の（ａ）部では、ｃ軸方向を示すｃ軸ベクトルＶＣが示されている。

次の工程では、エピタキシャル成長に先立って、III族窒化物半導体基板５１の熱クリーニングを行う。基板を準備した後に、III族窒化物半導体基板５１を成長炉（図２の（ａ）部では参照番号「１０ａ」として示される）に配置する。熱クリーニングは、例えばアンモニア及び水素を含む雰囲気においてIII族窒化物半導体基板５１の熱処理によって行われる。熱処理は、例えば１０分間程度である。また、熱処理温度は、例えば摂氏１０３０度程度である。炉内圧力は例えば１００Ｔｏｒｒである。

熱処理の後に、エピタキシャル基板を形成する。このエピタキシャル基板は、以下に一例として説明されるように、少なくとも第１半導体層、第２半導体層及び第３半導体層を含む。この工程では、図２の（ａ）部に示されるように、基板５１の主面５１ａに半導体積層５３を成長してエピタキシャル基板Ｅを形成する。半導体積層５３の形成では、第１導電型窒化ガリウム系半導体からなるドリフト層５５、第２導電型窒化ガリウム系半導体からなる電流ブロック層５７、及び第１導電型窒化ガリウム系半導体のためのキャップ層５９を基板５１の主面５１ａ上に順に成長する。この成長は、例えば有機金属気相成長法で行われる。ドリフト層５５は例えば厚さ５μｍのアンドープＧａＮからなり、電流ブロック層５７は例えば厚さ０．５μｍのＭｇドープｐ型ＧａＮからなり、キャップ層５９は例えば厚さ０．２μｍのＳｉドープｎ^＋型ＧａＮからなる。半導体積層５３における接合６１ａ、６１ｂの各々も、基板５１の主面５１ａの面方位と同じ面方位を示す。このとき、半導体積層５３の厚さは５．７μｍである。

エピタキシャル基板Ｅを形成した後に、エピタキシャル基板Ｅを成長炉１０ａから取り出す。この後の工程では、エピタキシャル基板の加工を行う。この加工により、半導体積層５３に開口を形成する。まず、図２の（ｂ）部に示されるように、第１工程では、フォトリソグラフィで半導体積層５３の表面５３ａにマスク６３を形成する。マスク６３は、例えばレジスト又はシリコン酸化膜からなることができる。マスク６３は、半導体積層５３に形成される開口の形状及び位置を規定する開口６３ａを有する。フォトリソグラフィ法でマスク６３を形成した後に、図３の（ａ）部に示されるエッチング装置１０ｂにエピタキシャル基板Ｅを配置する。第２工程では、この装置１０ｂ及びマスク６３を用いて半導体積層５３のドライエッチングを行う。このドライエッチングは、例えば反応性イオンエッチング（ＲＩＥ）であることができる。エッチャントとして塩素ガスを使用できる。マスク６３を用いたエッチングにより、半導体積層５３に開口６５が形成される。開口形成の結果として、開口６５を含む半導体積層５３ｂが形成される。開口６５は、表面５３ａのキャップ層５９からドリフト層５５に到達する。開口６５は側面６５ｄ及び底面６５ｅによって規定される。開口６５の側面６５ｄには、ドリフト層５５の側面５５ａ及び上面５５ｂ、電流ブロック層５７の側面５７ａ、及びキャップ層５９の側面５９ａが現れている。開口６５の底面６５ｅには、ドリフト層５５の上面５５ｂが現れている。

図３の（ｂ）部に示されるように、マスク６３が除去される。この結果、基板生産物ＳＰ１が形成される。基板生産物ＳＰ１では、開口６５は、第１〜第３部分６５ａ、６５ｂ、６５ｃを有する。第１の部分６５ａでは、ドリフト層５５の上面５５ｂ（底面６５ｅ）が露出している。第２の部分６５ｂ及び第３の部分６５ｃでは、開口６５の側面６５ｄが、ドリフト層５５の上面５５ｂから半導体積層５３ｂの表面５３ａまで傾斜して延在する。

図３の（ｂ）部では、単一の開口６５が描かれているけれども、基板５１には多数の開口が配列されている。これ故に、半導体積層５３ｂは、開口６５の形状に応じて、メサ形状、或いは凹部（例えば溝）を含む形状を成す。側面６５ｄは、基板５１の主面５１ａに対して傾斜しており、また半導体積層５３ｂの表面５３ａに対して傾斜している。側面６５ｄの具体的な傾斜角は、エッチングにより制御されることができる。本実施例では、反応性イオンエッチングにより半導体積層１５に斜面を形成する。

側面６５ｄの一方は、全体としては、基準面Ｒ１１に沿って延在しており、側面６５ｄの他方は、全体としては、基準面Ｒ１２に沿って延在している。これらの基準面Ｒ１１、Ｒ１２はIII族窒化物基板５１のｃ軸の方向を示す基準軸Ｃｘ及び基板５１の主面５１ａに対して傾斜している。基準面Ｒ１１、Ｒ１２の法線はｃ軸に対して傾斜しており、半導体積層５３ｂの主面５３ａは基準面Ｒ１３に沿って延在している。基準面Ｒ１１、Ｒ１２の法線とｃ軸との成す角度は、基準面Ｒ１３の法線とｃ軸との成す角度より大きい。好適な実施例では、半導体積層５３ｂの主面５３ａは基板５１の主面５１ａと実質的に平行であることができる。基準面Ｒ１１、Ｒ１２（つまり、側面６５ｄ）と基準面Ｒ１３（主面５３ａ、５１ａ）との成す角度は例えば５度から４０度の範囲にあることができる。

必要な場合には、チャネル層及びキャリア供給層の成長に先立って基板生産物ＳＰ１の前処理（例えば、洗浄）を行う。この後に、再成長のために基板生産物ＳＰ１を成長炉１０ａに配置する。

再成長の工程では、開口６５の側面６５ｄ及び底面６５ｅ上に、いくつかのIII族窒化物半導体層を成長する。まず、ｐ型ドーパント、アンモニア及びIII族元素有機金属原料を含む原料ガスＧ１を成長炉１０ａに供給して、図４の（ａ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、ドープ半導体層６９を成長する。ドープ半導体層６９は窒化ガリウム系半導体からなる。ドープ半導体層６９は例えばＭｇドープＧａＮからなり、その成長温度は例えば摂氏950度である。ドープ半導体層６９は例えばＺｎ、Ｃｄ、Ｂｅ、Ｍｇ、Ｃａ、Ｂａの少なくともいずれかのドーパントを含むことができる。ドープ半導体層６９は、第１の部分６９ａ、第２の部分６９ｂ及び第３の部分６９ｃを含む。第１の部分６９ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ２１に沿って延在する。基準面Ｒ２１は、ドープ半導体層６９の窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分６９ｂは、半導体積層５３ｂの主面５３ａ上に成長され、ｃ軸に直交する基準面Ｒ２２に沿って延在する。第１の部分６９ａは、基準面Ｒ２２に対して傾斜する。第３の部分６９ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ２３に沿って延在する。第１の部分６９ａは、基準面Ｒ２３に対して傾斜する。好適な実施例では、基準面Ｒ２３は基準面Ｒ２２と実質的に平行であり、また基準面Ｒ２３及び基準面Ｒ２２は基板５１の主面５１ａに平行である。

次の再成長では、図４の（ｂ）部に示されるように、ドープ半導体層６９を成長した後に、アンモニア及びIII族有機金属原料を含む原料ガスＧ２を成長炉１０ａに供給して、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上にチャネル層７１を成長する。チャネル層７１はIII族窒化物半導体からなる。チャネル層７１は例えばアンドープＧａＮからなり、その成長温度は例えば摂氏９５０度である。チャネル層７１はドープ半導体層６９と接合７０ａを形成する。チャネル層７１は、第１の部分７１ａ、第２の部分７１ｂ及び第３の部分７１ｃを含む。第１の部分７１ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ３１に沿って延在する。基準面Ｒ３１は、チャネル層７１の窒化ガリウム系半導体のｃ軸（基板５１のｃ軸と同じ方向を向く）に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分７１ｂは、半導体積層５３ｂの主面５３ａ上に成長され、基準面Ｒ３２に沿って延在する。第１の部分７１ａは、基準面Ｒ３２に対して傾斜する。第３の部分７１ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ３３に沿って延在する。第１の部分７１ａは、基準面Ｒ３３に対して傾斜する。本実施例では、基準面Ｒ３３は基準面Ｒ３２と実質的に平行であり、また基準面Ｒ３３及び基準面Ｒ３２は基板５１の主面５１ａに平行である。

基準面Ｒ３１に直交する第１の軸とチャネル層７１の窒化ガリウム系半導体のｃ軸との成す第１の角度は、基準面Ｒ３２に直交する第２の軸とチャネル層７１の窒化ガリウム系半導体のｃ軸との成す第２の角度より大きい。基板５１の主面５１ａがｃ面及びｃ面から僅かなオフ角を有するとき、第２の角度はゼロ及び微少な角度である。第１の角度は、開口６５の側面６５ｄの傾斜に対応しており、第２の角度より大きな角度であり、これ故に、第１の部分６９ａ、７１ａの傾斜は大きい。

更なる次の再成長では、アンモニア及びIII族有機金属原料を含む原料ガスＧ３を成長炉１０ａに供給して、図５の（ａ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、キャリア供給層７３を成長する。キャリア供給層７３はチャネル層７１とヘテロ接合７０ｂを形成する。キャリア供給層７３はIII族窒化物半導体からなる。キャリア供給層７３は、第１の部分７３ａ、第２の部分７３ｂ及び第３の部分７３ｃを含む。第１の部分７３ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ４１に沿って延在する。基準面Ｒ４１は、キャリア供給層７３の窒化ガリウム系半導体のｃ軸（基板５１のｃ軸と同じ方向を向く）に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分７３ｂは、半導体積層５３ｂの主面５３ａ上に成長され、基準面Ｒ４２に沿って延在する。第１の部分７３ａは、基準面Ｒ４２に対して傾斜する。第３の部分７３ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ４３に沿って延在する。第１の部分７３ａは、基準面Ｒ４３に対して傾斜する。本実施例では、基準面Ｒ４３は基準面Ｒ４２と実質的に平行であり、また基準面Ｒ４３及び基準面Ｒ４２は基板５１の主面５１ａに平行である。キャリア供給層７３のIII族窒化物半導体のバンドギャップは、チャネル層７１の窒化ガリウム系半導体のバンドギャップより大きい。キャリア供給層７３のIII族窒化物半導体のバンドギャップは、ドープ半導体層６９の窒化ガリウム系半導体のバンドギャップより大きいことが好ましい。

基準面Ｒ４１に直交する第１の軸とキャリア供給層７３の窒化ガリウム系半導体のｃ軸との成す第１の角度は、基準面Ｒ４２に直交する第２の軸とキャリア供給層７３の窒化ガリウム系半導体のｃ軸との成す第２の角度より大きい。基板５１の主面５１ａがｃ面及びｃ面から僅かなオフ角を有するとき、第２の角度はゼロ及び微少な角度である。第１の角度は、開口６５の側面６５ｄの傾斜に対応しており、第２の角度より大きな角度であり、これ故に、第１の部分６９ａ、７１ａ、７３ａの傾斜は大きい。

この方法によれば、図４の（ａ）部に示されるように、ドープ半導体層６９の第１の部分６９ａは、その窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜した基準面Ｒ２１に沿って延在する。これ故に、ドープ半導体層６９の第１及び第２の部分６９ａ、６９ｂは互いに異なる面方位を有する。チャネル層７１の第１及び第２の部分７１ａ、７１ｂは、それぞれ、ドープ半導体層６９の第１及び第２の部分６９ａ、６９ｂ上に成長される。キャリア供給層７３の第１及び第２の部分７３ａ、７３ｂは、それぞれ、チャネル層７１の第１及び第２の部分７１ａ、７１ｂ上に成長される。開口６５の側面６５ｄが傾斜しており、この開口６５の側面６５ｄ上に、チャネル層７１及びキャリア供給層７３の第１の部分７１ａ、７３ａの成長に先立って、ドープ半導体層６９の第１及び第２の部分６９ａ、６９ｂが成長される。

再成長の後に工程では、キャリア供給層７３の成長が完了した後に、窒素（Ｎ_２）を含むと共にアンモニアを含まない雰囲気で、キャリア供給層７３の成長温度以下の温度へ基板温度を下げる。基板温度を下げた後に、成長炉１０ａから基板生産物ＳＰ２を取り出す。

次の電極形成工程では、図５の（ｂ）部に示されるように、キャリア供給層７３上に電極を形成する。より具体的には、電極形成工程では、半導体積層５３ｂの半導体層５７、５９に接触を成すソース電極７４の形成、基板５１の裏面５１ｂに接触を成すドレイン電極７５の形成、及びキャリア供給層７３上へのゲート電極７９の形成を行う。

必要な場合には、ゲート電極７９の形成に先立ってゲート絶縁膜７７の形成を行うことができ、この形態ではゲート電極７９はゲート絶縁膜７７に接触を成す。例えば、ゲート絶縁膜７７は、原子層堆積（ＡＬＤ）法で成長されることができる。この作成方法によれば、ゲート絶縁膜７７の堆積に際して、下地のキャリア供給層へのダメージが少なく、ゲートリークの更なる低減に寄与できる。本実施の形態では、キャリア供給層７３の第１の部分７３ａ上にゲート絶縁膜７７を形成した後に、このゲート絶縁膜７７上にゲート電極７９を形成することができる。ゲート電極７９はゲート絶縁膜７７に接合を成す。この作製方法によれば、絶縁膜７７を介してチャネルキャリアを制御するゲート電極７９を有するトランジスタを提供できる。

或いは、ゲート絶縁膜７７を形成することなく、キャリア供給層７３の第１の部分７３ａに接合を成すゲート電極を形成することができる。この作製方法によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。

半導体積層５３ｂの主面５３ａ上にソース電極７４を形成することができる。このソース電極７４は、電流ブロック層５７及びｎ型半導体層５９に電位を供給する。ドープ半導体層６９とチャネル層７１とは接合７０ａを成し、チャネル層７１とキャリア供給層７３とは接合７０ｂを成し、接合７０ｂには二次元キャリアガス層が形成される。ソース電極７４は、チャネル層７１を流れるキャリアを供給し、キャリアは二次元キャリアガス層を介してドリフト層５５に流れる。この作製方法によれば、ソース電極７４が電流ブロック層５７及びキャップ層５９に電位を供給するので、電流ブロック層５７がドープ半導体層６９を介してチャネル層７１に対してバックゲートとして働く。

発明者らが特定したリーク不良の原因となる別の電流経路は、半導体積層に斜面を形成するエッチングの際に形成されるドナー性欠陥に起因する。上記の説明のように、半導体積層を反応性イオンエッチングして半導体積層に斜面を形成する。この斜面上にＨＥＭＴ構造の再成長を行う。半導体積層に斜面を形成するエッチングの後に、ドナー性欠陥が半導体積層斜面に存在している場合がある。チャネル層７１及びキャリア供給層７３の成長に先立ってドープ半導体層６９を成長しないとき、ドナー性欠陥を含む半導体積層斜面上に直接にチャネル層７１が形成される。これ故に、半導体積層斜面とチャネル層との再成長界面がｎ導電性を示す場合がある。このｎ型導電性からなる経路が、トランジスタ形成後のチャネルリーク不良を引き起こす。

本実施の形態では、チャネル層７１及びキャリア供給層７３の成長に先立ってドープ半導体層６９を成長するので、チャネルリークを低減可能な窒化物半導体電子デバイスを作製できる。

（実施例１）
エピタキシャル基板の作製。
窒化ガリウム膜をＭＯＣＶＤ法により成膜する。ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては、高純度アンモニアを用いる。キャリアガスとしては、純化した水素を用いる。高純度アンモニアの純度は、９９．９９９％以上であり、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパントとして水素ベースのシランを用い、ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウムを用いる。基板として導電性の窒化ガリウム基板を用い、この基板のサイズは２インチである。まず、摂氏１０３０度の温度及び１００Ｔｏｒｒの圧力で、アンモニアと水素雰囲気中で基板のクリーニングを行う。その後に、摂氏１０５０度に昇温した後に、２００Ｔｏｒｒの圧力、及び１５００のＶ／IIIモル比で窒化ガリウム層を成膜する。

窒化ガリウム基板上に、厚さ５μｍのｎ型ドリフト層、厚さ０．５μｍのｐ型電流ブロック層、厚さ０．２μｍのｎ型キャップ層（コンタクト層）が順に成長される。ドリフト層のＳｉ濃度は１×１０^１６ｃｍ^−３であり、バリア層のＭｇ濃度は１×１０^１８ｃｍ^−３であり、キャップ層のＳｉ濃度は１×１０^１８ｃｍ^−３である。この成膜により、窒化ガリウム基板上にｎｐｎ構造の半導体積層を有するエピタキシャル基板が作製される。

デバイス構造の作製。
このエピタキシャル基板に開口部を形成する。このためのマスクは、エピタキシャル膜表面にレジストを塗布した後にフォトリソグラフィによりレジストにパターンを形成して作製される。このマスクを用いて、例えばインダクティブカップリングプラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）によりエピタキシャル基板に開口部を形成して、開口を有する基板生産物をする。

レジストマスクの除去と基板洗浄を行った後に、ＭＯＣＶＤ装置に基板を再び導入して、図６に示された温度変更シーケンスに従って再成長を行う。図６の（ａ）部のシーケンスでは、時刻ｔ０で基板生産物を成長炉に配置した後に、水素を流しながら、摂氏４００度まで基板温度を上昇する。時刻ｔ１で基板温度が摂氏４００度に到達する。さらに水素とアンモニアを流しながら、摂氏９５０度まで基板温度を上昇する。時刻ｔ２で基板温度が摂氏９５０度に到達する。基板温度が十分に安定した時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給して、アンドープＧａＮ（ｉ−ＧａＮ）膜を成長する。ｉ−ＧａＮ膜の厚さは１５０ｎｍである。時刻ｔ４でトリメチルガリウムの供給を停止して、この成膜を停止する。次いで、水素とアンモニアを流しながら、摂氏１０８０度まで基板温度を上昇する。時刻ｔ５で基板温度が摂氏１０８０度に到達する。基板温度が十分に安定した時刻ｔ６でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、アンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）膜を成長する。ｉ−ＡｌＧａＮ膜の厚さは２５ｎｍである。時刻ｔ７でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して、この成膜を完了する。

再成長エピ基板をＭＯＣＶＤ装置から取り出し、再成長エピ基板上に絶縁膜を成膜する。その後も、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に、ゲート電極を上記斜面に形成する。これらの工程によりヘテロ接合トランジスタ（以下、このトランジスタを「トランジスタＣ」として参照する）を得る。

図７は、ヘテロ接合トランジスタＣのＩｄ−Ｖｄ特性を示す図面である。発明者らは、実験において多数のヘテロ接合トランジスタを測定しており、これらの測定結果において、特性改善を要する部類のトランジスタは、図７に示されるＩｄ−Ｖｄ特性を示す。Ｉｄ−Ｖｄ特性では、電流ピンチオフを実現できていない。また、別の測定によれば、ゲートバイアス(Ｖｇ)を変調しても、この変調に応答してドレイン電流(Ｉｄ)の変調が生じない。

ドライエッチングによりＧａＮ系半導体からなる斜面が形成される。この傾斜上にＨＥＭＴエピの再成長を行う。ＧａＮ基板上にアンドープＧａＮバッファ層（厚さ３μｍ）を実施例1と同様の手法で成長した後に、ＩＣＰ−ＲＩＥ装置にＡｒ／Ｃｌ_２ガスを供給して、エピウエハ全面でアンドープＧａＮ層の表面を１μｍ程度の厚さでエッチングする。次に、薬液処理（例えばＳＰＭ処理）を施した後に、再びＭＯＣＶＤ炉で、０．５μｍ厚のアンドープＧａＮ層を成長する。この後に、エピ表面にショットキ電極を形成する。このエピ基板のエピ再成長界面の不純物を調査するために、Ｃ−Ｖ測定を行う。図８は、Ｃ−Ｖ測定によりキャリア濃度の測定を行った結果を示す図面であり、Ｃ−Ｖ測定によるキャリア濃度の測定値から、ドナー性欠陥の濃度は１０^１８ｃｍ^−３程度又はそれ以上であると見積もられる。このドナー性欠陥のポテンシャルによる二次元キャリアが電流ブロック層とチャネル層の背面との界面において狭窄されず、この結果、ドレインリーク不良が生じていると考えられる。

図６の（ｂ）部のシーケンスでは、時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給してアンドープＧａＮ（ｉ−ＧａＮ）膜を成長するに先立って、時刻ｔ２の後の時刻ｔ１０から時刻ｔ１１の期間に、基板温度が十分に安定した時刻ｔ１０で、ビスシクロペンタディエニルマグネシウム（Ｃｐ_２Ｍｇ）、トリメチルガリウム及びアンモニアを成長炉に供給して、ＭｇドープＧａＮ（ｐ−ＧａＮ）膜を成長する。時刻ｔ１１でビスシクロペンタディエニルマグネシウム及びトリメチルガリウムの供給を停止する。ＭｇドープＧａＮ膜の厚さは５０ｎｍである。アクセプタ濃度は５×１０^１８ｃｍ^−３である。時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給して、アンドープＧａＮ（ｉ−ＧａＮ）膜を成長する。ｉ−ＧａＮ膜の厚さは１００ｎｍである。時刻ｔ４でトリメチルガリウムの供給を停止して、この成膜を停止する。次いで、水素とアンモニアを流しながら、摂氏１０８０度まで基板温度を上昇する。時刻ｔ５で基板温度が摂氏１０８０度に到達する。基板温度が十分に安定した時刻ｔ６でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、アンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）膜を成長する。ｉ−ＡｌＧａＮ膜の厚さは２５ｎｍである。時刻ｔ７でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して、この成膜を完了する。

再成長エピ基板をＭＯＣＶＤ装置から取り出し、再成長エピ基板上に絶縁膜を成膜する。その後も、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に、ゲート電極を上記斜面に形成する。これらの工程によりヘテロ接合トランジスタＡを得る。

図９は、ヘテロ接合トランジスタＡのＩｄ−Ｖｄ特性を示す図面である。Ｉｄ−Ｖｄ特性では、電流ピンチオフを実現できている。また、別の測定によれば、ゲートバイアス(Ｖｇ)を変調すると、この変調に応答してドレイン電流(Ｉｄ)が変調される。これ故に、ｐ型ＧａＮ層はドナー性欠陥補償層として働いている。発明者らの実験によれば、アクセプタ濃度が１×１０^１８ｃｍ^−３未満であるとき、充分なピンチオフ特性が得られないことがある。また、アクセプタ濃度が１×１０^１８ｃｍ^−３を越えるとき、キャリア供給層とチャネル層との界面の付近まで追加のｐ−ＧａＮ層からのＭｇドーパント拡散の影響が現れる。この拡散により、トランジスタにおいて二次元電子ガスによるドレイン電流の低下が観察され、またほとんどドレイン電流が流れないトランジスタも観察される。

図１０は、エッチングにより形成された再成長ＨＥＭＴエピ構造におけるバンドダイアグラムを模式的に示す図面である。図１０の（ａ）部を参照すると、ｐドープＧａＮ層を含むＨＥＭＴエピ構造におけるバンドダイアグラムを示す。二次元電子ガスチャネルのためのポテンシャルがヘテロ接合の近傍に形成される。図１０の（ｂ）部を参照すると、ｐ−ＧａＮ層を含まずドナー性欠陥の影響を受けたＨＥＭＴエピ構造におけるバンドダイアグラムを示す。ポテンシャルの曲がりがヘテロ接合の近傍からチャネル層内部に及んでいる。これ故に、ゲート電極からの電界だけでは、チャネル層の内部までポテンシャルを及ぼすことができず、ピンチオフが生じない。

再成長の際に、開口部の傾面だけでなく、半導体積層の上面や開口部の底面上にも、Ｍｇドープ窒化ガリウム系半導体層が成長される。これ故に、ｎ型キャップ層及びドリフト層上にも、Ｍｇドープ窒化ガリウム系半導体層が形成される。ｎ型キャップ層上のＭｇドープ窒化ガリウム系半導体層については、ソース電極を形成する際に、ｐ型電流ブロック層に至るコンタクト孔をエッチングにより形成し、この後にオーミック電極を形成するので、Ｍｇドープ窒化ガリウム系半導体層がデバイス特性に影響を及ぼすことはない。また、開口部の傾斜面には、電流ブロック層の端面及びドリフト層の端面が現れる。これらの端面上にもＭｇドープ窒化ガリウム系半導体層が成長されるけれども、Ｍｇドープ窒化ガリウム系半導体層内のＭｇの活性化の程度により（例えばＭｇが活性化していないとき）、Ｍｇドープ窒化ガリウム系半導体層はｐ導電性を示さないと考える。このＭｇドープ窒化ガリウム系半導体層は、チャネル層のためのアンドープ窒化ガリウム系半導体層やｎ型窒化ガリウム系半導体層に対してポテンシャルバリアを形成せず、これ故に高抵抗化に寄与しない。一方、エッチングで形成された開口部傾斜面にはドナー性欠陥が存在し、この傾斜面上に再成長を行うとき、再成長界面が形成される。再成長界面には比較的大きな濃度のドナー性欠陥が導入されている。この場合、例えばｐ型ドーパント（例えばＣｐ_２Ｍｇ）によりＭｇを添加する場合は、高濃度のドナー性欠陥を含む開口部傾面上にＭｇドープ窒化ガリウム系半導体層が成長される。ところが、ｎ型窒化ガリウム系半導体層中では、水素−Ｍｇの解離が系のエネルギを下げることになるので、Ｍｇドープ窒化ガリウム系半導体層の一部ではＭｇから水素パッシベーションが解離する。その結果、再成長界面及びその近傍においてＭｇドープ半導体層のｐ型ドーパントはアクセプタとして機能し、界面ドナー性欠陥を補償する。このため、ドナー性欠陥を含む薄い層領域はわずかなｐ導電性の層領域に変化する。この構造及び作製方法（つまり、開口部傾面上にｐドープ窒化ガリウム系半導体層のドーパント活性化を行わない方法）によれば、トランジスタのオン抵抗を損なわずにドレインリーク不良を低減することが可能である。ドリフト層、電流ブロック層及びｎ型半導体層を含むエピタキシャル基板の形成後であって再成長前にドーパント活性化を行い、且つ再成長後にドーパント活性化を行わないとき、ｐドープ半導体層はｐドープｉ型層及びｐ型薄層を含む。再成長後にドーパント活性化を行うとき、ｐドープ半導体層はｐ型半導体層になる。

本発明は、本実施の形態に開示された特定の構成に限定されるものではない。

以上説明したように、本発明の実施の形態によれば、チャネルリークを低減可能な窒化物半導体電子デバイスが提供される。また、本発明によれば、チャネルリークを低減可能な窒化物半導体電子デバイスを作製する方法が提供される。

１０ａ…成長炉、１１…ヘテロ接合トランジスタ、１３…導電性基板、１５…半導体積層、１６…開口、１７…ドープ半導体層、１９…チャネル層、２０…ヘテロ接合、２１…キャリア供給層、２３…ゲート電極、２５…ドリフト層、２７…電子ブロック層、２９…ｎ型半導体層、３１…ソース電極、３３…ドレイン電極、ＣＲ…結晶座標系、５１…III族窒化物半導体基板、５３、５３ｂ…半導体積層、５５…ドリフト層、５７…電流ブロック層、５７…キャップ層、Ｅ…エピタキシャル基板、６３…マスク、６５…開口、６５ｄ…側面、６５ｅ…底面、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ３１、Ｒ３２、Ｒ３３…基準面、６９…ドープ半導体層、７１…チャネル層、７３…キャリア供給層、７４…ソース電極、７７…ゲート絶縁膜、７９…ゲート電極。

Claims (20)

1. 窒化物半導体電子デバイスであって、
   ドリフト層及び電流ブロック層を含み、前記電流ブロック層を介して前記ドリフト層に至る開口部を有する半導体積層と、
   前記半導体積層を搭載する主面を有する支持基体と、
   前記開口部の側面に設けられ、窒化ガリウム系半導体からなるチャネル層と、
   前記開口部の前記側面に設けられ、III族窒化物からなるキャリア供給層と、
   前記開口部の前記側面に設けられたゲート電極と、
   前記半導体積層の上に設けられたソース電極と、
   前記開口部の前記側面の上において前記電流ブロック層と前記チャネル層との間に設けられ、窒化ガリウム系半導体からなるドープ半導体層と、
   を備え、
   前記ドープ半導体層はｐ型ドーパントを含み、
   前記ソース電極は前記チャネル層に接触を成し、
   前記ドリフト層及び前記電流ブロック層は、前記支持基体の前記主面の上に順に設けられ、
   前記ドリフト層は、第１窒化ガリウム系半導体からなり、
   前記電流ブロック層は、第２窒化ガリウム系半導体からなり、
   前記チャネル層は前記キャリア供給層と前記ドープ半導体層との間に設けられ、
   前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい、窒化物半導体電子デバイス。
2. 前記ドープ半導体層の厚さは、１０ｎｍ以上であり、
   前記ドープ半導体層の厚さは、前記開口部の前記側面の法線軸の方向に規定される、請求項１に記載された窒化物半導体電子デバイス。
3. 前記ドープ半導体層の厚さは１００ｎｍ以下である、請求項１又は請求項２に記載された窒化物半導体電子デバイス。
4. 前記ドープ半導体層のｐ型ドーパント濃度は、１×１０^１８ｃｍ^−３以上である、請求項１〜請求項３のいずれか一項に記載された窒化物半導体電子デバイス。
5. 前記ドープ半導体層のｐ型ドーパント濃度は、１×１０^１９ｃｍ^−３以下である、請求項１〜請求項４のいずれか一項に記載された窒化物半導体電子デバイス。
6. 前記ソース電極は、前記電流ブロック層に接続を成し、
   前記開口部の前記側面は、前記ドリフト層の側面及び前記電流ブロック層の側面を含み、
   前記ドープ半導体層は、前記ドリフト層の前記側面及び前記電流ブロック層の前記側面を覆う、請求項１〜請求項５のいずれか一項に記載された窒化物半導体電子デバイス。
7. 前記チャネル層の厚さは、５ｎｍ以上であり、４０ｎｍ以下であり、
   前記キャリア供給層の厚さは、２０ｎｍ以上であり、４００ｎｍ以下であり、
   前記ドープ半導体層はｐ型半導体層を含み、
   前記電流ブロック層は、前記ドープ半導体層とホモ接合を成す、請求項１〜請求項６のいずれか一項に記載された窒化物半導体電子デバイス。
8. 前記ドープ半導体層は前記開口部の前記側面に接触するｐ型層と、該ｐ型層と前記チャネル層との間に設けられるｐドープｉ層とを含む、請求項１〜請求項７のいずれか一項に記載された窒化物半導体電子デバイス。
9. 前記ドープ半導体層は、前記開口部の前記側面と前記チャネル層とに接合を成すｐ型半導体層を含む、請求項１〜請求項８のいずれか一項に記載された窒化物半導体電子デバイス。
10. 前記ドリフト層の厚さは１μｍ以上であり、１０μｍ以下であり、
    前記ドリフト層の前記第１窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１５ｃｍ^−３以上であり、３×１０^１６ｃｍ^−３以下である、請求項１〜請求項９のいずれか一項に記載された窒化物半導体電子デバイス。
11. 前記電流ブロック層の厚さは０．１μｍ以上であり、２μｍ以下であり、
    前記電流ブロック層の前記第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３以下である、請求項１〜請求項１０のいずれか一項に記載された窒化物半導体電子デバイス。
12. 前記支持基体の裏面の上に設けられたドレイン電極を更に備え、
    前記支持基体は導電性の自立III族窒化物支持体である、請求項１〜請求項１１のいずれか一項に記載された窒化物半導体電子デバイス。
13. 前記キャリア供給層と前記ゲート電極との間に設けられた絶縁膜を更に備える、請求項１〜請求項１２のいずれか一項に記載された窒化物半導体電子デバイス。
14. 前記ドリフト層はＧａＮからなり、
    前記チャネル層はアンドープＧａＮからなり、
    前記ドープ半導体層はｐ型ＧａＮからなり、
    前記支持基体はｎ型ＧａＮからなる、請求項１〜請求項１３のいずれか一項に記載された窒化物半導体電子デバイス。
15. 前記半導体積層は、前記電流ブロック層の上に設けられたｎ型半導体層を更に含み、
    前記ソース電極は前記ｎ型半導体層に接触を成し、
    前記開口部の前記側面は前記ｎ型半導体層の前記側面を更に含み、
    前記ドープ半導体層は前記ｎ型半導体層の前記側面の上に設けられ、
    前記ｎ型半導体層は前記ドープ半導体層にホモ接合を成し、
    前記ｎ型半導体層は第３窒化ガリウム系半導体からなる、請求項１〜請求項１４のいずれか一項に記載された窒化物半導体電子デバイス。
16. 前記ｎ型半導体層の厚さは０．１μｍ以上であり、１μｍ以下であり、
    前記ｎ型半導体層の前記第３窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１６ｃｍ^−３以上である、請求項１５に記載された窒化物半導体電子デバイス。
17. 窒化物半導体電子デバイスを作製する方法であって、
    第１窒化ガリウム系半導体からなる第１半導体層、及び第２窒化ガリウム系半導体からなる第２半導体層を自立III族窒化物半導体基板の上に順にエピタキシャル成長して、エピタキシャル基板を形成する工程と、
    前記エピタキシャル基板の表面から前記第２半導体層を介して前記第１半導体層に至る側面をドライエッチングにより形成して、ドリフト層及び電流ブロック層並びに前記側面を有する半導体積層を形成する工程と、
    有機金属原料及びｐ型ドーパントを成長炉に供給して、窒化ガリウム系半導体からなるドープ半導体層を前記半導体積層の前記側面の上に成長する工程と、
    窒化ガリウム系半導体からなるチャネル層及びIII族窒化物からなるキャリア供給層を前記ドープ半導体層の上に順に成長する工程と、
    前記キャリア供給層の上にゲート電極を形成する工程と、
    を備え、
    前記ドリフト層は、前記第１窒化ガリウム系半導体からなり、
    前記電流ブロック層は、前記第２窒化ガリウム系半導体からなり、
    前記ドリフト層及び前記電流ブロック層は、前記自立III族窒化物半導体基板の主面の上に順に設けられ、
    前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい、窒化物半導体電子デバイスを作製する方法。
18. 前記ドープ半導体層はＺｎ、Ｃｄ、Ｂｅ、Ｍｇ、Ｃａ、Ｂａの少なくともいずれかのドーパントを含む、請求項１７に記載された窒化物半導体電子デバイスを作製する方法。
19. 前記ドープ半導体層の厚さは、１０ｎｍ以上であり、１００ｎｍ以下であり、
    前記ドープ半導体層のｐ型ドーパント濃度は、１×１０^１８ｃｍ^−３以上であり、１×１０^１９ｃｍ^−３以下である、請求項１７又は請求項１８の窒化物半導体電子デバイスを作製する方法。
20. 前記エピタキシャル基板は、前記第１及び第２半導体層の上にエピタキシャル成長され第３窒化ガリウム系半導体からなる第３半導体層を含み、
    前記半導体積層は、前記電流ブロック層の上に設けられたｎ型半導体層を更に含み、
    前記ｎ型半導体層は第３窒化ガリウム系半導体からなり、
    前記ｎ型半導体層の厚さは０．１μｍ以上であり、１μｍ以下であり、
    前記ｎ型半導体層の前記第３窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１６ｃｍ^−３以上である、請求項１７〜請求項１９のいずれか一項に記載された窒化物半導体電子デバイスを作製する方法。