JP6019558B2 - 窒化物電子デバイス、窒化物電子デバイスを作製する方法 - Google Patents

Description

本発明は、窒化物電子デバイス、及び窒化物電子デバイスを作製する方法に関する。

特許文献１には、導電性基板上にヘテロ電界効果トランジスタを作製する方法が記載されている。特許文献２には、III 族窒化物半導体のウェットエッチング方法および半導体装置製造方法が記載されている。

特開２００６−２８６９４２号公報 特開２００８−１０６０８号公報

特許文献２では、ｎ型ＧａＮ基板のＲ面表面上にＳｉＯ_２からなる層間絶縁膜を形成する。次に、この層間絶縁膜をドライエッチングして、コンタクトホールを形成する。次に、摂氏９０度の温度で、濃度２５％のＴＭＡＨ水溶液を用い、ウェットエッチングを行う。エッチングされた面の面方位はＲ面であるので、ＴＭＡＨ水溶液によるエッチングにより、エッチングのダメージ層が除去される。その後に、ｎ型ＧａＮ基板のＲ面表面に金属膜を形成する。

一方、発明者らの検討における半導体素子の作製では、ｎ型III族窒化物半導体からなる自立基板の主面の上に、第１、第２及び第３のIII族窒化物半導体層を順に設けたエピタキシャル基板を形成した後に、第３のIII族窒化物半導体層から第２のIII族窒化物半導体層を介して第１のIII族窒化物半導体層に至る斜面を有する開口をエッチングによりエピタキシャル基板に形成して、ドリフト層、電流ブロック層及びコンタクト層並びに開口の斜面を含む半導体積層を形成する。この半導体積層の上に、III族窒化物からなるチャネル層及びIII族窒化物からなるキャリア供給層をエピタキシャル成長する。このように成長されたＨＥＭＴエピ構造を有する窒化物電子デバイスの作製では、低いリーク特性の窒化物電子デバイスがあれば、高いリーク特性ゆえにゲート電極からの電界に応じたスイッチ動作を示さない窒化物電子デバイスもある。つまり、窒化物電子デバイスにおけるチャネルリークにばらつきが大きい。窒化物電子デバイス間におけるリーク特性の広いばらつきに関する発明者らの検討から、大きなばらつきのリーク特性の原因を特定できた。また、この結果として、より優れたリーク特性を示す窒化物電子デバイスを得るに至った。

本発明は、このような事情を鑑みて為されたものであり、リーク特性のばらつき幅を低減可能な、窒化物電子デバイスを作製する方法を提供することを目的とし、また、より優れたリーク特性を示す窒化物電子デバイスを提供することを目的とする。

本発明に係る発明は、窒化物電子デバイスを作製する方法に係る。この方法は、（ａ）ｎ型III族窒化物半導体からなる自立基板の主面の上に、ドリフト層、電流ブロック層及びコンタクト層のための第１、第２及び第３のIII族窒化物半導体層を順に設けたエピタキシャル基板を準備する工程と、（ｂ）前記第３のIII族窒化物半導体層から前記第２のIII族窒化物半導体層を介して前記第１のIII族窒化物半導体層に至る斜面を有する開口をエッチングにより前記エピタキシャル基板に形成して、前記ドリフト層、前記電流ブロック層及び前記コンタクト層並びに前記開口の斜面を含む半導体積層を形成する工程と、（ｃ）前記半導体積層を形成した後に、テトラメチルアンモニウムヒドロキシドを含む第１溶液を用いた第１処理を前記半導体積層に行うと共に、該第１処理の後に、フッ化水素酸及び過酸化水素を含む第２溶液を用いた第２処理を前記半導体積層に行って、前記第１処理及び前記第２処理による処理面を前記半導体積層に提供する工程と、（ｄ）前記半導体積層の前記処理面の上に、III族窒化物からなるチャネル層及びIII族窒化物からなるキャリア供給層をエピタキシャル成長して、基板生産物を形成する工程とを備える。前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、前記第１及び第３のIII族窒化物半導体層はｎ型を有し、前記第２のIII族窒化物半導体層はｐ型を有する。

この窒化物電子デバイスを作製する方法（以下「作製方法」として参照する）によれば、エピタキシャル基板に開口をエッチングにより形成するので、半導体積層は、エピタキシャル基板の表面に由来する主面と、エッチングにより形成される開口の斜面とを有する。半導体積層の開口がエッチングにより形成されるので、開口斜面にはエッチングによるドナー性欠陥が形成される。第１溶液を用いた処理は、半導体積層の主面及び斜面の両方に適用される。この処理に引き続き、第２溶液を用いた処理が半導体積層の表面に適用される。フッ化水素酸及び過酸化水素を含む第２溶液による処理は、第１溶液の処理により半導体積層からの反応生成物として生成された水酸化物の濃度を半導体積層の表面において低減するために有効である。第１溶液による処理及び第２溶液による処理の組み合わせ処理は、半導体積層表面上へ成長されるチャネル層及びキャリア供給層へのドナー性欠陥の影響を低減できる。この作製方法によれば、リーク電流及びそのばらつき幅を低減できる。

また、第１溶液及び第２溶液を用いた処理により、製造工程におけるばらつきに影響が低減されて、また優れたサブスレッショルド特性を有する素子を作製できる。

本発明に係る作製方法は、前記電流ブロック層に到達するコンタクトホールを前記半導体積層に形成する工程と、前記コンタクトホールを形成した後に、前記半導体積層の前記コンタクト層の上に電極を形成する工程とを備えることができる。

この作製方法によれば、第２及び第３の窒化ガリウム系半導体層に対する電極を形成できる。

本発明に係る作製方法では、前記第２溶液では、フッ化水素酸及び過酸化水素の容量比に関して、（フッ化水素酸）／（過酸化水素）≧５であることが好ましい。

この作製方法によれば、テトラメチルアンモニウムヒドロキシドによる処理により水酸化物が形成される。第２溶液が上記の比率であるとき、水酸化物の除去に加えてドナー性欠陥の低減に有効である。

本発明に係る作製方法では、前記自立基板の前記主面は、前記ｎ型III族窒化物半導体のｃ面に対して−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下の角度であることができる。この作製方法によれば、自立基板の主面が上記の角度範囲にあるとき、第１溶液による処理が開口側面に有効に働く。また、本発明に係る作製方法では、前記自立基板の前記主面は実質的にｃ面であることができる。

本発明に係る作製方法では、前記第１処理において、前記第１溶液の温度は、摂氏５０度以上であり、摂氏１００度未満であることが好ましい。また、前記第１溶液は水溶液であることができる。

この作製方法によれば、温度が摂氏５０度以上であるとき、良好なエッチング速度が提供される。温度が摂氏１００度以上では、溶液中に気泡が発生し、被処理の表面に付着する可能性がある。また、溶媒の蒸発により第１溶液の濃度が変化していく。第１溶液の溶媒に水を適用することができる。

本発明に係る作製方法では、前記第１処理において、前記第１溶液の濃度は、５パーセント以上であり、５０パーセント以下であることができる。この作製方法によれば、５パーセント以上の濃度では、良好なエッチング速度が提供される。５０パーセント以下の濃度では、反応生成物が半導体積層表面の近傍で過飽和になる可能性があり、これ故に、処理時間が経過するにつれて沈殿物を生じる可能性がある。

本発明に係る作製方法では、前記チャネル層及び前記キャリア供給層の材料の組み合わせは、前記チャネル層／前記キャリア供給層として記載したとき、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ及びＡｌＧａＮ／ＡｌＮのいずれか一つであることができる。この作製方法によれば、良好な電流特性を提供できる好適なチャネル構造の組み合わせが提供される。

本発明に係る作製方法では、前記第１〜第３のIII族窒化物半導体層の材料の組み合わせは、前記第３のIII族窒化物半導体層／前記第２のIII族窒化物半導体層／前記第１の窒化ガリウム系半導体層として記載したとき、ｎ^＋型ＧａＮ／ｐ型ＧａＮ／ｎ型ＧａＮまたはｎ^＋型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ型ＧａＮであることができる。この作製方法によれば、半導体積層を構成する好適な組み合わせが提供される。

本発明に係る作製方法は、前記チャネル層及び前記キャリア供給層をエピタキシャル成長した後に、前記基板生産物の上に前記開口の前記斜面にゲート電極を形成する工程を備えることができる。

この作製方法によれば、開口斜面にゲート電極が設けられるので、半導体積層の開口斜面のドナー性不純物が低減されるので、チャネルリーク電流が低減される。

本発明に係る作製方法は、前記チャネル層及び前記キャリア供給層をエピタキシャル成長した後に、前記基板生産物の上に絶縁膜を形成する工程と、前記絶縁膜を成長した後に、前記基板生産物の上に前記開口の前記斜面にゲート電極を形成する工程とを備えることができる。

この作製方法によれば、ドナー性不純物が低減された半導体積層斜面上のチャネル層に、開口斜面上の絶縁膜を介してゲート電極からの電界を印加できるので、チャネルリーク電流が低減される。

本発明に係る作製方法では、前記半導体積層の前記処理面のドナー性不純物の濃度は５×１０^１７ｃｍ^−３以下であることができる。

この作製方法によれば、第１及び第２溶液を用いた前処理により、再成長面のために下地が提供される。この下地の前処理面上にチャネル層及びキャリア供給層がエピタキシャル成長される。この成長により形成される界面のドナー性不純物濃度を低減できる。

本発明に係る作製方法では、前記チャネル層はアンドープ窒化ガリウム系半導体層を含み、前記チャネル層の厚さは２０ｎｍ以上であり、４００ｎｍ以下であることができる。

この作製方法によれば、チャネル層はアンドープ層であるので、ドナー性不純物に敏感である一方で、高いキャリア移動度を提供できる。

本発明に係る作製方法では、前記電流ブロック層の第２のIII族窒化物半導体はｐ型ＧａＮであり、前記電流ブロック層の膜厚は０．１μｍ以上〜２．０μｍ以下であり、前記電流ブロック層のｐ型ＧａＮにはマグネシウム（Ｍｇ）が添加されており、前記電流ブロック層のＭｇ濃度は、５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３以上であることができる。

この作製方法によれば、電流ブロック層はチャネル層に対してバックゲートを提供すると共に、電流ブロック層の膜厚はチャネル長を規定する。ドナー性不純物の濃度は、電流ブロック層のｐ型ドーパント濃度に比べて低減されて、十分に小さくなる。

本発明に係る作製方法は、前記自立基板の上にドレイン電極を形成する工程を備えることができる。この作製方法によれば、自立基板の主面は実質的にｃ面であるとき、開口の底部の面方位は実質的にｃ面である。第１溶液は、ｃ面に対するドナー性欠陥の処理に比べて、電流ブロック層上の傾斜面上のドナー性欠陥の処理に優れる。開口の底部のドナー性欠陥は、ｎ型層とｎ型層との界面に残留する。

本発明に係る窒化物電子デバイスは、（ａ）支持基体の主面上に順に設けられたドリフト層、電流ブロック層及びコンタクト層を含むと共に、前記コンタクト層から前記電流ブロック層を介して前記ドリフト層に至る側面を有する半導体積層と、（ｂ）前記側面に設けられ、窒化ガリウム系半導体からなるチャネル層と、（ｃ）前記側面に設けられ、窒化ガリウム系半導体からなるキャリア供給層と、（ｄ）前記側面に設けられたゲート電極と、（ｅ）前記半導体積層の上に設けられたソース電極と、（ｆ）前記半導体積層及び前記支持基体のいずれかに設けられたドレイン電極とを備える。前記半導体積層の前記側面と前記チャネル層との界面におけるドナー性欠陥の濃度は５×１０^１７ｃｍ^−３以下であり、前記ドリフト層は、第１の窒化ガリウム系半導体からなり、前記電流ブロック層は、第２の窒化ガリウム系半導体からなり、前記コンタクト層は、第３の窒化ガリウム系半導体からなり、前記チャネル層は前記キャリア供給層との前記側面との間に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、前記ドリフト層及び前記コンタクト層はｎ型を有し、前記電流ブロック層はｐ型を有する。

この窒化物電子デバイスによれば、半導体積層の側面とチャネル層との界面におけるドナー性欠陥の濃度は５×１０^１７ｃｍ^−３以下であるので、ドナー性欠陥に起因するチャネルリークを低減できる。これ故に、これまでに比べても良好なドレインリーク特性を窒化物電子デバイスに提供できる。

本発明に係る窒化物電子デバイスでは、前記ドリフト層の第１の窒化ガリウム系半導体はｎ型ＧａＮであり、前記ドリフト層の膜厚は１μｍ以上であり、１０μｍ以下であり、前記ドリフト層のｎ型ＧａＮにはシリコン（Ｓｉ）が添加されており、前記ドリフト層のＳｉ濃度は、１×１０^１５ｃｍ^−３以上であり、３×１０^１６ｃｍ^−３以下であることができる。

この窒化物電子デバイスによれば、上記のドリフト層を用いて、高耐圧に良い窒化物電子デバイスを提供できる。

本発明に係る窒化物電子デバイスでは、前記電流ブロック層の第２の窒化ガリウム系半導体はｐ型ＧａＮであり、前記電流ブロック層の膜厚は０．１μｍ以上であり、２．０μｍ以下であり、前記電流ブロック層のｐ型ＧａＮにはマグネシウム（Ｍｇ）が添加されており、前記電流ブロック層のＭｇ濃度は、５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３以下であることができる。

この窒化物電子デバイスによれば、電流ブロック層はチャネル層に対してバックゲートを提供すると共に、電流ブロック層の膜厚はチャネル長を規定する。ドナー性不純物の濃度は、電流ブロック層のｐ型ドーパント濃度に比べて十分に小さく低減される。

本発明に係る窒化物電子デバイスでは、前記コンタクト層の第３の窒化ガリウム系半導体はｎ型ＧａＮであり、前記コンタクト層の膜厚は０．１μｍ以上であり、１．０μｍ以下であり、前記コンタクト層のｎ型ＧａＮにはシリコン（Ｓｉ）が添加されており、前記コンタクト層のＳｉ濃度は、１×１０^１６ｃｍ^−３以上であることができる。この窒化物電子デバイスによれば、ソース抵抗を低くできる。

本発明に係る窒化物電子デバイスでは、前記キャリア供給層はＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ＜１）層を含み、前記キャリア供給層の厚さは５ｎｍ以上であり、４０ｎｍ以下であり、前記チャネル層はアンドープＧａＮ層を含み、前記チャネル層の厚さは２０ｎｍ以上であり、４００ｎｍ以下であり、前記キャリア供給層は前記チャネル層にヘテロ接合を成すことができる。

この窒化物電子デバイスによれば、高い移動度で低いチャネルリークのヘテロ接合トランジスタを提供できる。

以上説明したように、本発明によれば、リーク特性のばらつき幅を低減可能な、窒化物電子デバイスを作製する方法を提供でき、また、より優れたリーク特性を示す窒化物電子デバイスを提供できる。

図１は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図２は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図３は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図４は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図５は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図６は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図７は、本実施の形態に係る窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。 図８は、チャネル層及びキャリア供給層を成長するための再成長温度シーケンスを示す図面である。 図９は、第１処理及び第２処理を行わずに作製されたトランジスタの測定結果のうち所望でない性能を示すトランジスタのＩｄ−Ｖｄ特性を示す図面である。 図１０は、第１処理及び第２処理を行わずに形成された再成長界面にドナー性欠陥の濃度分布を示す図面である。 図１１は、高い濃度のドナー性欠陥を含む再成長界面におけるバンド構造を示す図面である。 図１２は、第１処理及び第２処理の後に形成された再成長界面にドナー性欠陥の濃度分布を示す図面である。 図１３は、実施例におけるトランジスタのＩｄ−Ｖｄ特性を示す図面である。 図１４は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。

引き続いて、添付図面を参照しながら、窒化物電子デバイス、及び窒化物電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１〜図７は、本実施の形態に係る窒化物電子デバイス、エピタキシャル基板、及び基板生産物を作製する方法における主要な工程を模式的に示す図面である。

図１の（ａ）部で示されるように、最初の工程では、窒化物電子デバイスのための自立基板を準備する。この基板は導電性を示し、例えば六方晶系のIII族窒化物からなることができる。自立のIII族窒化物半導体基板（以下、図１の（ａ）部で番号「５１」で示される）は、例えばＧａＮ、ＡｌＮ等からなることができる。基板５１は主面５１ａ及び裏面５１ｂを有する。

図１の（ａ）部では、ｃ軸方向を示すｃ軸ベクトルＶＣが示されている。好適な実施例では、このIII族窒化物半導体基板５１（以下「基板５１」として参照する）主面５１ａはｃ面からなることができるが、基板５１のIII族窒化物のｃ軸に対して僅かなオフ、例えば−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下の範囲のオフを有することができる。

熱処理工程では、図１の（ｂ）部に示されるように、III族窒化物半導体基板５１を成長炉１０ａに配置した後に、III族窒化物半導体基板５１の熱クリーニングを行う。熱クリーニングは、例えばアンモニア及び水素を含む雰囲気５２においてIII族窒化物半導体基板５１の熱処理によって行われる。熱処理は、例えば１０分間程度である。また、熱処理温度は、例えば摂氏１０３０度程度である。炉内圧力は例えば１００Ｔｏｒｒである。

第１成長工程では、図２の（ａ）部に示されるように、ｎ型III族窒化物半導体からなる基板５１の主面５１ａの上に、ドリフト層、電流ブロック層及びコンタクト層のための第１〜第３のIII族窒化物半導体層を順に設けたエピタキシャル基板Ｅを準備する。本実施例では、エピタキシャル基板Ｅは、基板５１の主面５１ａに成長された半導体積層５３を含む。半導体積層５３の形成では、ｎ⁻型窒化ガリウム系半導体からなる第１のIII族窒化物半導体層５５、ｐ型窒化ガリウム系半導体からなる第２のIII族窒化物半導体層５７、及びｎ^＋型窒化ガリウム系半導体のための第３のIII族窒化物半導体層５９を基板５１の主面５１ａ上に順に成長して、エピタキシャル基板Ｅを作製する。この成長は、例えば有機金属気相成長法で行われる。ドリフト層の第１のIII族窒化物半導体層５５は、例えば厚さ５μｍのアンドープＧａＮからなり、電流ブロック層の第２のIII族窒化物半導体層５７は例えば厚さ０．５μｍのＭｇドープｐ型ＧａＮからなり、コンタクト層の第３のIII族窒化物半導体層５９は例えば厚さ０．３μｍのＳｉドープｎ^＋型ＧａＮからなる。半導体積層５３における接合６１ａ、６１ｂの各々も、基板５１の主面５１ａの面方位と同じ面方位を示す。このとき、半導体積層５３の厚さは５．８μｍである。

エピタキシャル基板Ｅを成長炉１０ａから取り出した後に、加工工程では、半導体積層５３に開口を形成する。加工工程に先だって、マスク形成工程を行う。マスク形成のためにいくつかの工程が行われる。まず、図２の（ｂ）部に示されるように、半導体積層５３の開口を規定するためのマスクを形成するために、厚さＴ_Ｒのレジスト膜６０を塗布する。次いで、露光及び現像工程では、図３の（ａ）部に示されるように、フォトリソグラフィ法を用いてレジスト膜６０にパターン形成して、パターン形成されたレジスト層６２を形成する。レジスト層６２に形成されたパターンは、開口部の形状を規定する。レジスト層６２は、露光及び現像により形成された側面６２ａ及び上面６２ｂを含む。露光及び現像工程の後に、ベーク工程を行う。ベーク工程では、図３の（ｂ）部に示されるように、パターン形成されたレジスト層６２をベーク装置１０ｂでベークして、ベーク及びパターン形成されたレジスト膜、つまりマスク６３を形成する。マスク６３は、開口６３ａと、平坦な上面６３ｂ、上面６３ｂに対して傾斜した側面６３ｃを有する。ベーク条件は、レジスト膜厚に依存するが、例えば窒素雰囲気で、摂氏９０度の熱処理温度、及び５分の熱処理時間である。マスク６３の開口６３ａは、半導体積層５３に形成される開口の形状及び位置を規定する。上記の実施例では、マスク６３が、例えばレジスト膜から形成されたけれども、マスク６３の形成に、シリコン酸化膜が用いられることができる。

マスク６３は、半導体積層５３に形成される開口の形状及び位置を規定する開口６３ａを有する。上記のように、フォトリソグラフィで半導体積層５３の表面５３ａにマスク６３を形成した後に、図４の（ａ）部に示されるように、エピタキシャル基板Ｅの加工を行う。加工のために、エッチング装置１０ｂにエピタキシャル基板Ｅを配置する。エッチング装置１０ｃ及びマスク６３を用いて、半導体積層５３のドライエッチングを行う。このドライエッチングは、例えば反応性イオンエッチング（ＲＩＥ）であることができる。エッチャントとして、例えば塩素ガス、ＢＣｌ_３、ＣＨ_４、アルゴン等を使用できる。マスク６３を用いたエッチングにより、半導体積層５３に開口６５が形成される。開口形成の結果として、開口６５を含む半導体積層５３ｂが形成される。

第３のIII族窒化物半導体層５９から第２のIII族窒化物半導体層５７を介して第１のIII族窒化物半導体層５５に至る斜面を有する開口６５をエッチングによりエピタキシャル基板Ｅに形成して、ドリフト層、電流ブロック層及びコンタクト層並びに開口６５の斜面６５ｄを含む半導体積層５３ｂを形成する。開口６５は、半導体積層５３ｂの表面５３ａのコンタクト層の第３のIII族窒化物半導体層５９からドリフト層の第１のIII族窒化物半導体層５５に到達する。開口６５は側面６５ｄ及び底面６５ｅによって規定される。開口６５の側面６５ｄには、ドリフト層（以下、番号「５５」して参照する）の側面５５ａ及び底面５５ｂ、電流ブロック層（以下、番号「５７」して参照する）の側面５７ａ、及びコンタクト層（以下、番号「５９」して参照する）の側面５９ａが現れている。開口６５の底面６５ｅには、ドリフト層の底面５５ｂが現れている。好適な実施例では、基板５１の主面５１ａは｛０００１｝面からなるので、側面６５ｄは｛０００１｝面に対して傾斜している。

加工工程の最後に、図４の（ｂ）部に示されるように、マスク６３が除去される。この結果、基板生産物ＳＰ１が形成される。基板生産物ＳＰ１では、開口６５は、第１〜第３部分６５ａ、６５ｂ、６５ｃを有する。第１の部分６５ａでは、ドリフト層５５の底面５５ｂ（底面６５ｅ）が露出している。第２の部分６５ｂ及び第３の部分６５ｃでは、開口６５の側面６５ｄが、ドリフト層の第３のIII族窒化物半導体層５５の底面５５ｂから半導体積層５３ｂの表面５３ａまで傾斜して延在する。

図４の（ｂ）部では、単一の開口６５が描かれているけれども、基板５１には多数の開口が配列されている。これ故に、半導体積層５３ｂは、開口６５の形状に応じて、メサ形状、或いは凹部（例えば溝）を含む形状を成す。側面６５ｄは、基板５１の主面５１ａに対して傾斜しており、また半導体積層５３ｂの表面５３ａに対して傾斜している。側面６５ｄの具体的な傾斜角は、エッチングにより制御されることができる。

側面６５ｄの一方は、全体としては、基準面Ｒ１１に沿って延在しており、側面６５ｄの他方は、全体としては、基準面Ｒ１２に沿って延在している。これらの基準面Ｒ１１、Ｒ１２はIII族窒化物基板５１のｃ軸の方向を示す基準軸Ｃｘ及び基板５１の主面５１ａに対して傾斜している。基準面Ｒ１１、Ｒ１２の法線はｃ軸に対して傾斜しており、半導体積層５３ｂの主面５３ａは基準面Ｒ１３に沿って延在している。好適な実施例では、半導体積層５３ｂの主面５３ａは基板５１の主面５１ａと実質的に平行であることができる。基準面Ｒ１１、Ｒ１２（つまり、側面６５ｄ）と基準面Ｒ１３（主面６３ａ、５１ａ）との成す角度は例えば５度〜４０度の範囲にあることができる。

開口６５を形成した後に、半導体積層５３ｂの表面５３ａ及び側面６５ｄ上にＨＥＭＴ構造の再成長を行う。発明者らの知見によれば、ドライエッチングにより形成した斜面には、ドナー性欠陥が残留している。この斜面への再成長界面がｎ型導電性を持ち、この界面特性がトランジスタ形成後のドレインリーク不良を引き起こす。

この特性不良を避けるために、半導体積層５３ｂを形成した後に、第１処理工程では、図５の（ａ）部に示されるように、テトラメチルアンモニウムヒドロキシドを含む第１溶液を用いた第１処理を処理装置１０ｄで行って、半導体積層５３ｂに第１処理面６５ｆを形成する。

好適な実施例では、この基板５１の主面５１ａはｃ面からなることができるが、基板５１のIII族窒化物のｃ軸に対して僅かなオフ、例えば−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下の範囲のオフを有することができる。上記の角度範囲は、デバイスに有用であり、基板５１の主面５１ａが上記の角度範囲にあるとき、第１溶液による処理が開口側面に有効に働く。

また、第１溶液の温度は、摂氏５０度以上であり、摂氏１００度未満であることが好ましい。第１溶液による処理温度が摂氏５０度以上であるとき、良好なエッチング速度が提供される。第１溶液による処理温度が摂氏１００度以上では、溶液中に気泡が発生し、被処理の表面に付着する可能性がある。また、溶媒の蒸発により第１溶液の濃度が変化していく。第１溶液に水溶液を適用することができる。第１溶液の濃度（質量比）は５パーセント以上であり、５０パーセント以下であることができる。この方法によれば、５パーセント以上の濃度では、良好なエッチング速度が提供される。５０パーセント以下の濃度では、反応生成物が半導体積層表面の近傍で過飽和になる可能性があり、これ故に、処理時間が経過するにつれて沈殿物を生じる可能性がある。

第１処理工程に引き続き第２処理工程を行う。第２処理工程では、テトラメチルアンモニウムヒドロキシド処理の後に、図５の（ｂ）部に示されるように、フッ化水素酸及び過酸化水素を含む第２溶液を用いた第２処理を半導体積層５３ｂに処理装置１０ｅで行って、半導体積層５３ｂに第２処理面６５ｇを形成する。第２処理工程の後において、半導体積層５３ｂの処理面６５ｇのドナー性不純物の濃度は５×１０^１７ｃｍ^−３以下であることができる。第１及び第２溶液を用いた処理による前処理で再成長面が提供される。この再成長面にチャネル層及びキャリア供給層がエピタキシャル成長される。この再成長面のドナー性不純物の濃度が低減される。

第２溶液では、フッ化水素酸及び過酸化水素の容量比に関して、（フッ化水素酸）／（過酸化水素）≧５であることが好ましい。テトラメチルアンモニウムヒドロキシドによる処理により半導体積層５３ｂの第１処理面近傍には水酸化物が形成される。第２溶液が上記の比率であるとき、水酸化物の除去に加えてドナー性欠陥の低減に有効である。第２溶液の温度は、摂氏25度以上であり、摂氏50度以下であることが好ましい。第１溶液による処理温度が摂氏25度以上であるとき、水酸化物とドナー性欠陥を効率的に除去することができるからである。第１溶液による処理温度が摂氏50度以下では、フッ化水素の揮発を抑えて薬液の降下が持続される。

必要な場合には、チャネル層及びキャリア供給層の成長に先立って基板生産物ＳＰ１の前処理（例えば、洗浄）を行った後に、次の工程において基板生産物ＳＰ１を成長炉１０ａに配置する。

第１再成長工程では、アンモニア及びIII族元素原料を含む原料ガスＧ１を成長炉１０ａに供給して、図６の（ａ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の第２処理面６５ｇ及び底面６５ｅ上に、チャネル層６９を成長温度ＴＧ１で成長する。チャネル層６９は窒化ガリウム系半導体からな、例えばアンドープ窒化ガリウム系半導体層からなることができる。チャネル層６８は、第１の部分６９ａ、第２の部分６９ｂ及び第３の部分６９ｃを含む。第１の部分６９ａは、開口６５の側面６５ｄ（つまり、処理面６５ｇ）上に成長され、基準面Ｒ２１に沿って延在する。基準面Ｒ２１は、チャネル層６９の窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分６９ｂは、半導体積層５３ｂの主面５３ａ上に成長され、ｃ軸に直交する基準面Ｒ２２に沿って延在する。第１の部分６９ａは、基準面Ｒ２２に対して傾斜する。第３の部分６９ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ２３に沿って延在する。第１の部分６９ａは、基準面Ｒ２３に対して傾斜する。好適な実施例では、基準面Ｒ２３は基準面Ｒ２２と実質的に平行であり、また基準面Ｒ２３及び基準面Ｒ２２は基板５１の主面５１ａに平行である。

第２再成長工程では、アンモニア及びIII族元素原料を含む原料ガスＧ２を成長炉１０ａに供給して、図６の（ｂ）部に示されるように、チャネル層６９の成長の後に、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、キャリア供給層７１を成長温度ＴＧ２で成長する。キャリア供給層７１はチャネル層６９とヘテロ接合７０を形成する。キャリア供給層７１はIII族窒化物半導体からなる。キャリア供給層７１は、第１の部分７１ａ、第２の部分７１ｂ及び第３の部分７１ｃを含む。第１の部分７１ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ３１に沿って延在する。基準面Ｒ３１は、キャリア供給層７１の窒化ガリウム系半導体のｃ軸（基板５１のｃ軸と同じ方向を向く）に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分７１ｂは、半導体積層５３ｂの主面５３ａ上に成長され、基準面Ｒ３２に沿って延在する。第１の部分７１ａは、基準面Ｒ３２に対して傾斜する。第３の部分７１ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ３３に沿って延在する。第１の部分７１ａは、基準面Ｒ３３に対して傾斜する。本実施例では、基準面Ｒ３３は基準面Ｒ３２と実質的に平行であり、また基準面Ｒ３３及び基準面Ｒ３２は基板５１の主面５１ａに平行である。キャリア供給層７１のIII族窒化物半導体のバンドギャップは、チャネル層６９の窒化ガリウム系半導体のバンドギャップより大きい。

基準面Ｒ３１に直交する第１の軸とキャリア供給層７１の窒化ガリウム系半導体のｃ軸との成す第１の角度は、基準面Ｒ３２に直交する第２の軸とキャリア供給層７１の窒化ガリウム系半導体のｃ軸との成す第２の角度より大きい。基板５１の主面５１ａがｃ面及びｃ面から僅かなオフ角を有するとき、第２の角度はゼロ及び微少な角度である。第１の角度は、開口６５の側面６５ｄの傾斜に対応しており、第２の角度より大きな角度であり、これ故に、第１の部分６９ａ、７１ａの傾斜は大きい。

上記の工程により基板生産物ＳＰ２が形成される。図７の（ａ）部に示されるように、基板生産物ＳＰ２を成長炉１０ａから取り出す。図７の（ｂ）部に示されるように、電極形成工程では、キャリア供給層７１上にゲート電極７９を形成する。より具体的には、電極形成工程では、半導体積層５３ｂの半導体層５７、５９に接触を成すソース電極７３の形成、基板５１の裏面５１ｂに接触を成すドレイン電極７５の形成、ゲート絶縁膜７７の形成、及びゲート絶縁膜７７に接触を成すゲート電極７９の形成を行う。ゲート絶縁膜７７は例えばＡｌ_２Ｏ_３、ＳｉＮ、ＳｉＯ_２、ＨｆＯ_２等からなることができる。

例えば、ソース電極の形成に先だって、コンタクト工程では、コンタクト層５９から電流ブロック層５７に到達するコンタクトホールを半導体積層５３ｂに形成する。コンタクトホールを形成した後に、ソース電極形成工程では、半導体積層５３ｂのコンタクト層５９の上にソース電極７３を形成する。ソース電極７３は、電流ブロック層５７（第２の窒化ガリウム系半導体層）及びコンタクト層５９（第３の窒化ガリウム系半導体層）に接触を成す。

例えば、チャネル層６９及びキャリア供給層７１をエピタキシャル成長した後に、ゲート電極形成工程では、基板生産物ＳＰ２の上に開口斜面にショットキ接触を成すようにゲート電極７９を形成する。この実施の形態によれば、開口斜面にゲート電極が設けられる半導体積層開口斜面のドナー性不純物が低減されるので、チャネルリーク電流が低減される。

或いは、例えば、絶縁膜形成工程では、チャネル層６９及びキャリア供給層７１をエピタキシャル成長した後に、基板生産物ＳＰ２上に絶縁膜７７を形成する。絶縁膜形成工程後のゲート電極形成工程では、基板生産物ＳＰ２上に開口斜面にゲート電極７９を形成する。この作製方法によれば、絶縁膜７７の形成の後に、開口斜面上にゲート電極７９が設けられる。半導体積層５３ｂの開口斜面のドナー性不純物が低減されるので、チャネルリーク電流が低減される。また絶縁膜７７によりゲートリーク電流も低減される。

例えば、ドレイン電極形成工程では、基板５１上にドレイン電極７５を形成する。基板５１の主面５１ａは実質的にｃ面であるとき、開口の底部の面方位は実質的にｃ面である。第１溶液の処理は、ｃ面に対するドナー性欠陥の除去能力に比べて、電流ブロック層５７上の傾斜面上のドナー性欠陥の除去能力に優れる。開口の底部のドナー性欠陥は、ｎ型層とｎ型層との界面にも残留する。

図７の（ｂ）部に示されるように、半導体積層５３ｂの主面５３ａ上にソース電極７３を形成でき、このソース電極７３は、電流ブロック層５７及びコンタクト層５９に電位を供給する。チャネル層６９とキャリア供給層７１とは接合７０を成し、接合７０には二次元キャリアガス層が形成される。ソース電極７３は、チャネル層６９を流れるキャリアを供給し、キャリアは二次元キャリアガス層を介してドリフト層５５に流れる。この作製方法によれば、ソース電極７３が電流ブロック層５７及びコンタクト層５９に電位を供給するので、電流ブロック層５７がチャネル層６９に対してバックゲートとして働く。

この方法によれば、図６に示されるように、チャネル層６９の第１の部分６９ａは、その窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜した基準面Ｒ２１に沿って延在する。これ故に、チャネル層６９の第１及び第２の部分６９ａ、６９ｂは互いに異なる面方位を有する。キャリア供給層７１の第１及び第２の部分７１ａ、７１ｂは、それぞれ、チャネル層６９の第１及び第２の部分６９ａ、６９ｂ上に成長される。

本実施の形態では、キャリア供給層７１の第１の部分７１ａ上にゲート絶縁膜７７を形成した後に、このゲート絶縁膜７７上にゲート電極７９を形成することができる。ゲート電極７９はゲート絶縁膜７７に接合を成す。この作製方法によれば、絶縁膜７７を介してチャネルキャリアを制御するゲート電極７９を有するトランジスタを提供できる。また、ゲートリークが低減される。

或いは、ゲート絶縁膜７７を形成することなく、キャリア供給層７１の第１の部分７１ａに接合を成すゲート電極を形成することができる。この作製方法によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。

チャネル層６９及びキャリア供給層７１の材料は、チャネル層／キャリア供給層として記載したとき、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかであることができる。これらは、チャネル層６９及びキャリア供給層７１の好適な組み合わせを提供できる。

コンタクト層（第３のIII族窒化物半導体層）５９の窒化ガリウム系半導体、電流ブロック層（第２のIII族窒化物半導体層）５７の窒化ガリウム系半導体、及びドリフト層（第１のIII族窒化物半導体層）５５の窒化ガリウム系半導体は、第３のIII族窒化物半導体層／第２のIII族窒化物半導体層／第１のIII族窒化物半導体層として記載したとき、ｎ^＋型ＧａＮ／ｐ型ＧａＮ／ｎ型ＧａＮ、及びｎ^＋型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ型ＧａＮのいずれかであることができる。これらは、ドリフト層５５、電流ブロック層５７及びコンタクト層５９の好適な組み合わせを提供できる。

（実験例１）
発明者らの実験において、導電性の基板を用いた縦型トランジスタ構造を形成している。この導電性基板上に、ｎ⁻型ＧａＮドリフト層、ｐ型ＧａＮ電流ブロック層、ｎ^＋型ＧａＮコンタクト層のための３つのＧａＮ膜を順に成長する。この後に、ｎ^＋型ＧａＮ膜からｎ⁻型ＧａＮ膜に至る斜面を反応性イオンエッチング（ＲＩＥ）により形成する。エッチングにより形成されたＧａＮ傾斜面上に、成長炉でチャネル層及びバリア層を再成長する。チャネル層は、ＧａＮ傾斜面と再成長エピ界面を形成する。

発明者らの観察及び検討によれば、上記のドライエッチングにおいては、エッチングにより形成された斜面に、ドナー性欠陥が導入されている。これ故に、再成長エピ界面はｎ型導電性を示す。このため、チャネル層には二次元電子ガスチャネルが形成される。しかしながら、再成長エピ界面のｎ型導電性のために、ｐ型ＧａＮ電流ブロック層が有効に働かずに、二次元電子ガスチャネルが狭窄されない。したがって、Ｉｄ−Ｖｄ特性においてドレインリーク不良が発生する。

引き続き説明される実験例では、上記の斜面への再成長により形成される界面にドナー性欠陥が残留することに鑑み、その濃度を低減することによって、Ｉｄ−Ｖｄ特性のばらつきによるドレインリーク不良の発生を抑制することを試みる。

トランジスタの作製。
窒化ガリウム膜を有機金属気相成長（ＭＯＣＶＤ）法により成膜する。ガリウム原料としてトリメチルガリウム（ＴＭＧ）、アルミニウム原料としてトリメチルアルミニウム（ＴＭＡ）を用いる。窒素原料としては、高純度アンモニアを用いる。キャリアガスとしては、純化した水素を用いる。高純度アンモニアの純度は、99.999%以上、純化水素の純度は99.999995％以上である。ｎ型ドーパントとして水素ベースのシランを用い、ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウムを用いる。

基板として、２インチサイズのｎ型ｃ面窒化ガリウム基板を準備する。アンモニアと水素雰囲気中で、窒化ガリウム基板の主面にサーマルクリーニングを行う。この熱処理条件としては、例えば摂氏１０３０度の熱処理温度及び１００Ｔｏｒｒの成長炉内圧力を用いられる。この基板クリーニングの後に、摂氏１０５０度への昇温後に、複数の窒化ガリウム層を成膜する。この成膜において、炉内圧力は２００Ｔｏｒｒであり、原料ガスにおけるＶ／III比は１５００である。
エピタキシャル基板の構造。
ｎ型ドリフト層：厚さ５μｍ、キャリア濃度１×１０^１６ｃｍ^−３。
ｐ型電流ブロック層：厚さ０．５μｍ、Ｍｇドープ、Ｍｇ濃度１×１０^１８ｃｍ^−３。
ｎ型キャップ層：厚さ０．２μｍ、Ｓｉドープ、キャリア濃度１×１０^１８ｃｍ^−３。
上記の成長により、エピタキシャル基板が作製され、このエピタキシャル基板は、上記のようなｎｐｎ構造を有する。ｎｐｎ構造には、開口のためのパターンを有するレジストマスクをフォトリソグラフィを用いてエピ表面に形成した後に、インダクティブ・カップリング・プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）によりｎｐｎ構造を加工して、斜面を有する基板生産物を形成する。レジストマスクを除去した後に基板洗浄を実施する。この後に、基板生産物を成長炉に配置して、チャネル層及びバリア層の再成長を行う。

レジストマスクの除去と基板洗浄の後に、図８に示される再成長温度シーケンスに従ってチャネル層及びキャリア供給層を成長する。まず、時刻ｔ０でＭＯＣＶＤ装置に基板生産物を導入して、時刻ｔ１で摂氏４００度に基板温度を上昇させる。さらに、アンモニア及び水素を含む雰囲気で摂氏９５０度まで温度を時刻ｔ２で上昇しながら熱クリーニングを行う。次いで、引き続きアンモニア及び水素を成長炉に供給しながらIII族有機金属原料（ＴＭＧ）を成長炉に供給して時刻ｔ３に成長を開始し、厚さ１５０ｎｍのｉ−ＧａＮチャネル層を成長する。時刻ｔ４でIII族有機金属原料の供給を停止してチャネル層の成長を終了する。この後に、アンモニア及び水素を含む雰囲気で基板温度を摂氏１０８０度まで時刻ｔ４〜ｔ５の期間で上昇しながら、時刻ｔ６でIII族有機金属原料（ＴＭＧ、ＴＭＡ）を成長炉に供給して、Ａｌ組成０，２５及び厚さ２０ｎｍのｉ−ＡｌＧａＮキャリア供給層を成長する。時刻ｔ７でIII族有機金属原料の供給を停止してキャリア供給層の成長を終了する。この後に、時刻ｔ８から基板温度を降下する。時刻ｔ９で、室温において基板生産物を成長炉から取り出す。

その後に、基板生産物の全面に絶縁膜を成膜した後に、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に形成すると共に、ゲート電極を開口部側面に形成する。

このように作製された多数のトランジスタのＩｄ−Ｖｄ特性を測定する。図９は、測定結果のうちの性能の一例を示すトランジスタのＩｄ−Ｖｄ特性を表す。この例のようなＩｄ−Ｖｄ特性では、ドレインリーク過多で電流ピンチオフが生じておらず、ゲートバイアス（Ｖｇ）によるドレイン電流（Ｉｄ）の変調も観察されない。

エッチングにより形成されるＧａＮ面の品質を特定する。ｃ面ＧａＮ基板上に、厚さ３μｍのアンドープＧａＮバッファ層を成長して、エピタキシャル基板を作製する。ＩＣＰ−ＲＩＥ装置において、Ａｒ／Ｃｌ_２エッチャントを用いて、このエピタキシャル基板の全面をエッチングして、厚さ２μｍのアンドープＧａＮバッファ層を形成する（つまり、１μｍ厚のエッチング）。次に、薬液処理（例えばＳＰＭ処置）をエッチング面に施した後に、再びＭＯＣＶＤ炉において、厚さ０．５μｍのアンドープＧａＮ層の成長を行う。この成長の後に、再成長のアンドープＧａＮ層のエピ表面にショットキ電極を形成する。

このショットキ電極を用いて、Ｃ−Ｖ測定により界面のキャリア濃度を測定する。図１０は、再成長界面にドナー性欠陥の濃度分布を示す図面である。Ｃ−Ｖ測定で調べたエピ再成長界面のドナープロファイルによれば、１×１０^１８ｃｍ^−３程度の平均濃度、及び１×１０^１８ｃｍ^−３を越えるピーク濃度のドナー性欠陥が形成されている。ＩＣＰ−ＲＩＥ装置及びエッチング条件は実験例1と同様であり、この実験例によれば、エッチングにより形成されたＧａＮ斜面上へのＨＥＭＴ構造のエピタキシャル積層の再成長界面にも同程度のドナー性欠陥が観察されると考えられる。再成長界面に大きな濃度のドナー性欠陥が残留するとき、ＧａＮ斜面におけるバンド構造は予想と異なる形状を示すと考えられる。図１１は、再成長界面におけるバンド構造を示す。図１１の（ａ）部を参照すると、高い濃度のドナー性欠陥を含む再成長界面におけるバンド構造が示される。二次元電子ガスが、ｐ型電流ブロック層界面のポテンシャルにより狭窄されず、この結果、ドレインリーク不良に至ると考えられる。

（実験例２）
・トランジスタの作製。
実験例1と同様にエピタキシャル成長によりｎｐｎ構造を成長する。この後に、反応性イオンエッチング（ＲＩＥ）により、斜面を有する開口を上記のｎｐｎ構造に形成する。エッチングにより形成された斜面におけるドナー性欠陥の濃度を低減するために、発明者らは検討を行っている。

上記実験例と同様にエッチングした２枚のｎｐｎ構造基板に、上記のＳＰＭ洗浄に加えて以下の処理を行う。テトラメチルアンモニウムヒドロキシド水溶液（濃度２４パーセント、質量比）による前処理を行うこと；テトラメチルアンモニウムヒドロキシド液（濃度２４パーセント、質量比）による第１処理及びフッ化水素及び過酸化水素（ＨＦ（５０％）：Ｈ２Ｏ２＝５：１）の混合液による第２処理を行うこと。これらの処理を施したｎｐｎ構造基板を再びＭＯＣＶＤ炉において、厚さ０．５μｍのアンドープＧａＮ層の成長を個々のｎｐｎ構造基板に行う。この成長の後に、再成長のアンドープＧａＮ層のエピ表面にショットキ電極を形成する。このショットキ電極を用いて、Ｃ−Ｖ測定により界面のキャリア濃度を測定する。

テトラメチルアンモニウムヒドロキシド液は、シリコン酸化物（例えばＳｉＯ_２）に対して高い選択性を示し、テトラメチルアンモニウムヒドロキシドは金属元素を含まないので、プロセスの清浄性に優れている。また、ＧａＮの異方性エッチングにも有効であるので、ＲＩＥより形成される斜面のダメージ層を除去するために有効であると考えられる。実際にアンドープＧａＮ表面にテトラメチルアンモニウムヒドロキシド処理を施した表面にアンドープＧａＮ層を再成長し更にショットキゲートを形成したｎｐｎ構造基板では、ショットキリークが多く、再成長界面のドナー濃度を測定できない。発明者らの実験によれば、再成長界面は、メタルコンタクトの形成に比べてウェットエッチングの残留物に敏感である。

発明者らの検討によれば、テトラメチルアンモニウムヒドロキシドのエッチング機構では、ＧａＮ系半導体中のIII族元素が水酸化物を形成しつつエッチングが進行することので、エッチング固液界面付近には、テトラメチルアンモニウムヒドロキシド液中に溶け出した水酸化物が過飽和状態であり、ＧａＮ系半導体表面に水酸化物が沈殿している状況が考えられる。したがって、テトラメチルアンモニウムヒドロキシド処理したＧａＮ系半導体表面にＧａＮ系半導体を再成長するとき、再成長界面にIII族元素の水酸化物が残留することになる。これ故に、再成長エピ成長の半導体の品質が劣化している可能性がある。

アンドープＧａＮ表面にテトラメチルアンモニウムヒドロキシド処理を施した後に、ｎｐｎ構造基板にさらにフッ化水素及び過酸化水素（ＨＦ（５０％）：Ｈ２Ｏ２＝５：１）の混合液による追加の処理を行う。追加処理のＧａＮ系半導体表面上にアンドープＧａＮ層を再成長し更にショットキゲートを形成する。このショットキ電極を用いたＣ−Ｖ測定により界面のキャリア濃度を測定する。図１２は、再成長界面にドナー性欠陥の濃度分布を示す図面である。このとき、ドナー性欠陥の濃度が、従来に比べて小さく、５×１０^１７ｃｍ^−３程度まで低減され、好ましくは例えば４×１０^１７ｃｍ^−３以下低減され、更に好ましくは３×１０^１７ｃｍ^−３以下まで低減されている。この濃度は、テトラメチルアンモニウムヒドロキシド処理しないいくつかのＧａＮ系半導体表面において測定された濃度の最小値に比べて小さい。

（実験例３）
・トランジスタの作製。
実験例1と同様にｎｐｎ構造を成長した後に、ＲＩＥでｎｐｎ構造をエッチングして、ｎｐｎ構造に斜面を形成する。その後に、テトラメチルアンモニウムヒドロキシド水溶液（濃度２４パーセント）による第１処理及びフッ化水素及び過酸化水素（ＨＦ（５０％）：Ｈ２Ｏ２＝５：１）の混合液による第２処理を行う。これらの処理を施した後に、実験例1と同様にアンドープＧａＮ層及びアンドープＡｌＧａＮ層の再成長を行ってＨＥＭＴエピ構造を形成する。このＨＥＭＴエピ構造に、実験例１と同様に電極を形成して、トランジスタを形成する。図１３は、このトランジスタのＩｄ−Ｖｄ特性を示す。図１３を参照すると、ドレインリークが改善されており、ゲートバイアス（Ｖｇ）に対してドレイン電流（Ｉｄ）が変調される。優れた特性でトランジスタが動作している。再成長界面におけるドナー性欠陥の濃度を低減することにより、ドレイン耐圧が改善される。図１１の（ｂ）部に示されるように、低い濃度のドナー性欠陥を含む再成長界面におけるバンド構造では、ゲート電極からの電界が、チャネル層とキャリア供給層とのヘテロ界面において二次元電子ガスの生成を制御できる。また、このトランジスタは、第１及び第２処理を適用せずに作成されたトランジスタに比べて優れたサブスレシュホルド特性を示す。さらに、上記の実験例ではＧａＮ基板上に多数のトランジスタが作成され、これらのトランジスタのＩｄ−Ｖｄ特性のばらつきが縮小される。

テトラメチルアンモニウムヒドロキシド水溶液（濃度２４パーセント）による第１処理並びにフッ化水素及び過酸化水素（ＨＦ（５０％）：Ｈ２Ｏ２＝５：２）の混合液による第３処理を行って、同様にトランジスタを作製する。このトランジスタでは、ショットキリークが増加し、逆にドレイン耐圧が劣化する結果が得られる。過酸化水素（Ｈ２Ｏ２）でフッ化水素酸（ＨＦ）が希釈されたことによって、逆に水酸化物の除去効率が低下している可能性がある。

第２溶液では、フッ化水素酸及び過酸化水素の容量比に関して、（フッ化水素酸）／（過酸化水素）＞５／２であることができ、さらに（フッ化水素酸）／（過酸化水素）≧５であることが好ましい。テトラメチルアンモニウムヒドロキシドによる処理により半導体積層の第１処理面近傍には水酸化物が形成される。第２溶液が上記の比率であるとき、水酸化物の除去に加えてドナー性欠陥の低減に有効である。また、（フッ化水素酸）／（過酸化水素）の比率の上限は20であることができ、過酸化水素の濃度が不十分でドナー性欠陥の除去効率が低下するためである。

電子ブロック層（ｐ型ＧａＮ層）のＭｇ濃度は１×１０^１７ｃｍ^−３以下では残留ドナー性界面欠陥を補償しきれずに電流ピンチオフが実現されず、Ｍｇ濃度は１×１０^１９ｃｍ^−３以上ではＨＥＭＴ構造エピ再成長時に２次元電子ガス界面にまでＭｇが拡散して、ドレイン電流に影響する。

図１４は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。窒化物電子デバイスの一例として、ヘテロ接合トランジスタ１１を説明する。ヘテロ接合トランジスタ１１は、導電性の支持基体１３と、半導体積層１５と、チャネル層１９と、キャリア供給層２１と、ゲート電極２３とを備える。支持基体１３は、III族窒化物の主面１３ａを有すると共に、III族窒化物の裏面１３ｂを有する。III族窒化物主面１３ａは好ましくはｃ面であり、良好な結晶成長のために僅かなオフ角を有することができる。このオフ角の範囲は例えば−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下であることができる。支持基体１３は導電性の自立III族窒化物支持体であることができる。半導体積層１５は支持基体１３の主面１３ａ上に搭載される。半導体積層１５は、支持基体１３の主面１３ａの方向に向けて窪む開口部１６を有する。開口部１６は、例えば半導体積層１５に形成されたメサ、凹部又は溝により規定されることができる。チャネル層１９は、窒化ガリウム系半導体からなり、また半導体積層１５の開口部１６内に設けられる。キャリア供給層２１は、III族窒化物半導体からなり、また半導体積層１５の開口部１６内に設けられると共に開口部１６内のチャネル層１９上に延在する。ゲート電極２３はキャリア供給層２１上に設けられ、開口部１６内においてキャリア供給層２１はチャネル層１９とゲート電極２３との間に位置する。キャリア供給層２１のIII族窒化物のバンドギャップは、チャネル層１９の窒化ガリウム系半導体のバンドギャップより大きく、チャネル層１９とキャリア供給層２１とはヘテロ接合２０を成す。ゲート電極２３はヘテロ接合２０に沿った二次元電子ガスの生成を制御する。

半導体積層１５は、ドリフト層２５、電流ブロックト層２７及びｎ型半導体層２９を含む。ドリフト層２５、電流ブロックト層２７及びｎ型半導体層２９は、支持基体１３の主面１３ａの上に順に設けられる。ドリフト層２５は、ｎ導電性を示し、例えば第１窒化ガリウム系半導体からなる。電流ブロックト層２７は、ｐ導電性を示し、例えば第２窒化ガリウム系半導体からなる。また、ドリフト層２５は、支持基体１３の主面１３ａと電流ブロックト層２７との間に設けられる。電流ブロックト層２７の側面２７ａとゲート電極２３との間には、キャリア供給層２１及びチャネル層１９が延在する。

ｎ型半導体層２９は例えばｎ導電性を有し、また電流ブロック層２７上に設けられる。ｎ型半導体層２９は第３窒化ガリウム系半導体からなり、例えばｎ^＋型ＧａＮからなり、ｎ型半導体層２９の第３窒化ガリウム系半導体のｎ型ドーパント濃度は例えば１×１０^１６ｃｍ^−３以上であることができる。ｎ型半導体層２９の厚さは０．１μｍ以上であり、１μｍ以下である。ｎ型半導体層２９は、半導体積層１５の開口部１６の側面１６ａに位置する側面２９ａを更に含む。電流ブロックト層２７がｎ型半導体層２９と支持基体１３の主面１３ａとの間に設けられ、ｎ型半導体層２９の導電型と異なるｐ導電性を有する。

既に説明したように、開口部１６はエッチングにより形成される。エッチングの後においては、開口斜面にドナー性欠陥が残留している。本実施形態で説明された処理の後において、半導体積層１５の開口部１６の斜面とチャネル層１９との界面におけるドナー性欠陥の濃度は５×１０^１７ｃｍ^−３以下である。半導体積層１５の側面１６ａからチャネル層１９に至る半導体領域内には、図１４に示されるように、濃度５×１０^１７ｃｍ^−３以下のドナー性欠陥を含む薄い半導体層１７が設けられる。この半導体層１７は電流ブロック層２７とチャネル層１９との間に設けられ、またドナー性欠陥や電流ブロック層２７からのｐ型ドーパントを含む窒化ガリウム系半導体からなる。半導体層１７は、主にエッチングに起因するドナー性欠陥を含み、その厚さは50ｎｍ〜200ｎｍと見積もられる。

このヘテロ接合トランジスタ１１によれば、半導体積層斜面とチャネル層との界面におけるドナー性欠陥の濃度が５×１０^１７ｃｍ^−３以下であるので、ドナー性欠陥に起因するチャネルリークを低減できる。これ故に、これまでに比べても良好なサブスレッショルド特性を窒化物電子デバイスに提供できる。

チャネル層１９の厚さは５ｎｍ以上であることができ、またチャネル層１９の厚さは４０ｎｍ以下であることができる。キャリア供給層２１の厚さは２０ｎｍ以上であることができ、キャリア供給層２１の厚さは４００ｎｍ以下であることができる。半導体層１７が５×１０^１７ｃｍ^−３以下のドナー性欠陥濃度を示すとき、ｐ型半導体層２７は良好なバックゲート層として働くと共に、キャリア供給層２１とチャネル層１９との界面には、ゲート電極２３の電位により制御可能な二次元電子ガスが生成される。

図１４に示されるように、本実験例では開口部１６の底面１６ｂ（底面２５ｄ）はほぼｃ面（ｃ軸に直交する面）に沿って延在している。図１４においては、結晶座標系ＣＲが示され、基準軸Ｃｘはｃ軸の方向を示している。ｍ面は結晶座標系ＣＲのｍ軸に直交する面であり、ａ面は結晶座標系ＣＲのａ軸に直交する面である。開口部１６の側面１６ａは、III族窒化物半導体のａ面に対して傾斜し、II族窒化物半導体のｍ面に対して傾斜すると共に前記III族窒化物半導体のｃ面に対して傾斜している。本実験例では、開口部１６の側面１６ａは、ｍ軸又はａ軸の方向に延在する。

ヘテロ接合トランジスタ１１は、ソース電極３１を更に備えることができる。ソース電極３１がｎ型半導体層２９に電位を供給する。また、ソース電極３１はチャネル層１９に接触を成して、チャネル層１９にキャリアを供給できる。ソース電極３１は電流ブロックト層２７に接続されている。電流ブロックト層２７が、ドナー性欠陥を含む半導体における補償に打ち勝ってチャネル層に接合を成すとき、電流ブロックト層２７からのバイアスがチャネル層に作用する。電流ブロックト層２７の電位はソース電極３１から供給されて、これがバックバイアスとなる。このバックバイアスは、ヘテロ接合トランジスタ１１のノーマリオフ動作に好適である。

ヘテロ接合トランジスタ１１では、支持基体１３の裏面１３ｂに設けられたドレイン電極３３を更に備えることができる。ドレイン電極３３が支持基体１３の裏面１３ｂに設けられるので、ドレイン電極３３をゲート電極２３及びソース電極３１から隔てることができる。これ故に、高耐圧の実現に有効である。ドレイン電極３３は例えばＮｉ／Ａｌからなることができ、ソース電極３１は例えばＴｉ／Ａｌからなることができる。ゲート電極２３は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、Ｍｏ／Ａｕ等からなることができる。

ドリフト層２５は、半導体積層１５の開口部１６の側面１６ａに位置する端面２５ａを有する。電流ブロックト層２７は、半導体積層１５の開口部１６の側面１６ａに位置する側面２７ａを有する。チャネル層１９は、ｎ型半導体層２９の側面２９ａ、電流ブロックト層２７の側面２７ａ及びドリフト層２５の側面２５ａ及び上面２５ｂ上に設けられる。

ドリフト層２５の第１の面２５ｂは、電流ブロックト層２７の第２の面２７ｃと接合を成す。ドリフト層２５の第２の面２５ｃは、支持基体１３の主面１３ａと接合を成す。ｎ型半導体層２９の第１の面２９ｂはチャネル層１９と接合を成す。ｎ型半導体層２９の第２の面２９ｃは、電流ブロックト層２７の第１の面２７ｂと接合を成す。

開口部１６の側面１６ａは、チャネル層１９の裏面に接合を成し、チャネル層１９の裏面は電流ブロックト層２７の側面２７ａと接合を成すことができる。チャネル層１９の裏面はｎ型半導体層２９の側面２９ａと接合を成す。チャネル層１９の裏面はドリフト層２５の側面２５ａと接合を成す。キャリア供給層２１の裏面は、チャネル層１９の表面に接合を成す。ゲート電極１８は、キャリア供給層２１にショットキ接合を成すことができる。

ドリフト層２５の厚さは１μｍ以上であることができ、ドリフト層２５の厚さは１０μｍ以下であることができる。ドリフト層２５の第１窒化ガリウム系半導体のｎ型ドーパント濃度は１×１０^１５ｃｍ^−３以上であることができ、第１窒化ガリウム系半導体のｎ型ドーパント濃度は３×１０^１６ｃｍ^−３以上であることができる。ドリフト層２５は、オフ動作時のソース−ドレイン間における耐圧の向上と導通時のオン抵抗の低減とを両立を可能にする。高すぎるドナー濃度は、ソース−ドレイン間における耐圧を低下させる。低すぎるドナー濃度は、オン抵抗を増加させる。

電流ブロック層２７の厚さは０．１μｍ以上であることができ、ドレイン耐圧維持に有効だからである。電流ブロック層２７の厚さは２μｍ以下であることができ、実効チャネル長を短くして低オン抵抗を実現できるからである。電流ブロック層２７の第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１６ｃｍ^−３以上であり、第２窒化ガリウム系半導体のｐ型ドーパント濃度は５×１０^１８ｃｍ^−３以下であることができる。ドリフト層１７直上に設けられた電流ブロック層２７において、上記の範囲におけるアクセプタ濃度は、窒化物電子デバイスにおける非導通の際のソース−ドレイン間の耐圧として所望の値を提供できる。

ヘテロ接合トランジスタ１１の一実施例を以下に示す。
支持基体１３：ｎ型ＧａＮ（キャリア濃度：１×１０^１９ｃｍ^−３）。
薄い半導体層１７：ドナー性欠陥を含むＧａＮ（ドナー性欠陥濃度：５×１０^１７ｃｍ^−３以下）。
チャネル層１９：アンドープＧａＮ（キャリア濃度：１×１０^１５ｍ^−３、厚さ：３０ｎｍ）。
キャリア供給層２１：アンドープＡｌＧａＮ（厚さ：３０ｎｍ、Ａｌ組成比０．２５）。
ｎ型半導体層２９：ｎ型ＧａＮ（キャリア濃度：１×１０^１８ｍ^−３、厚さ：０．３μｍ）。
電流ブロックト層２７：ｐ^＋型ＧａＮ（キャリア濃度：１×１０^１８ｍ^−３、厚さ：０．５μｍ）。
ドリフト層２５：アンドープＧａＮ（キャリア濃度：１×１０^１５ｍ^−３、厚さ：５μｍ）。
このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。この窒化物半導体電子デバイスによれば、ソース電極３１からドリフト層２５までの電流経路における抵抗増加を避けることができる。なお、ヘテロ接合トランジスタ１１は、キャリア供給層２１とゲート電極２３との間に設けられた絶縁膜を更に備えてもよい。この絶縁膜を介してキャリア供給層２１及びチャネル層１９に電界が及ぶ。

ヘテロ接合トランジスタ１１の一実施例では、ドリフト層２９の第１の窒化ガリウム系半導体はｎ型ＧａＮであることができる。ドリフト層２９の膜厚は１μｍ以上であり、１０μｍ以下であることができる。ドリフト層のキャリア濃度は１×１０^１５ｃｍ^−３以上であり、３×１０^１６ｃｍ^−３以下であることができる。このヘテロ接合トランジスタ１１では、上記のドリフト層２９を用いて、高耐圧に良い窒化物電子デバイスを提供できる。ドリフト層２９のｎ型ＧａＮにはシリコン（Ｓｉ）が添加されていてもよい。

また、ヘテロ接合トランジスタ１１の一実施例では、電流ブロック層２７の第２の窒化ガリウム系半導体はｐ型ＧａＮであることができる。電流ブロック層２７の膜厚は０．１μｍ以上であり、２．０μｍ以下であることができる。電流ブロック層２７のｐ型ＧａＮにはマグネシウム（Ｍｇ）が添加されており、電流ブロック層２７のＭｇ濃度は５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３以上であることができる。このヘテロ接合トランジスタ１１では、電流ブロック層２７はチャネル層２９に対してバックゲートを提供すると共に、電流ブロック層２７の膜厚はチャネル長を規定する。ドナー性不純物の濃度は、電流ブロック層２７のｐ型ドーパント濃度に比べて十分に小さく低減される。

また、ヘテロ接合トランジスタ１１の一実施例では、コンタクト２５層の第３の窒化ガリウム系半導体はｎ型ＧａＮであることができる。コンタクト層２５の膜厚は０．１μｍ以上であり、１．０μｍ以下であることができる。コンタクト層２５のｎ型ＧａＮにはシリコン（Ｓｉ）が添加されており、コンタクト層２５のＳｉ濃度は１×１０^１６ｃｍ^−３以上であることができる。ヘテロ接合トランジスタ１１によれば、ソース抵抗を低くできる。

また、ヘテロ接合トランジスタ１１の一実施例では、キャリア供給層２１はＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ＜１）層を含むことができる。キャリア供給層２１の厚さは５ｎｍ以上であり、４０ｎｍ以下であることができる。チャネル層１９はアンドープＧａＮ層を含み、チャネル層１９の厚さは２０ｎｍ以上であり、４００ｎｍ以下であることができる。キャリア供給層２１はチャネル層１９にヘテロ接合を成す。このヘテロ接合トランジスタ１１では、高い移動度で低いチャネルリークのヘテロ接合トランジスタを提供できる。

本発明は、本実施の形態に開示された特定の構成に限定されるものではない。

本実施の形態によれば、リーク特性のばらつき幅を低減可能な、窒化物電子デバイスを作製する方法を提供でき、また、より優れたリーク特性を示す窒化物電子デバイスを提供できる。

１０ａ…成長炉、１１…ヘテロ接合トランジスタ、１３…導電性基板、１５…半導体積層、１６…開口、１７…低ドナー性欠陥層、１９…チャネル層、２０…ヘテロ接合、２１…バリア層、２３…ゲート電極、２５…ドリフト層、２７…電流ブロック層、２９…コンタクト層、３１…ソース電極、３３…ドレイン電極、ＣＲ…結晶座標系、５１…基板、５３、５３ｂ…半導体積層、５５…第１のIII族窒化物半導体層、５７…第２のIII族窒化物半導体層、５９…第３のIII族窒化物半導体層、Ｅ…エピタキシャル基板、６３…マスク、６５…開口、６５ｄ…側面、６５ｅ…底面、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ３１、Ｒ３２、Ｒ３３…基準面、６９…チャネル層、７１…キャリア供給層、７３…ソース電極、７７…ゲート絶縁膜、７９…ゲート電極。

Claims (15)

1. 窒化物電子デバイスを作製する方法であって、
   ｎ型III族窒化物半導体からなる自立基板の主面の上に、ドリフト層、電流ブロック層及びコンタクト層のための第１、第２及び第３のIII族窒化物半導体層を順に設けたエピタキシャル基板を準備する工程と、
   前記第３のIII族窒化物半導体層から前記第２のIII族窒化物半導体層を介して前記第１のIII族窒化物半導体層に至る斜面を有する開口をエッチングにより前記エピタキシャル基板に形成して、前記ドリフト層、前記電流ブロック層及び前記コンタクト層並びに前記開口の斜面を含む半導体積層を形成する工程と、
   前記半導体積層を形成した後に、テトラメチルアンモニウムヒドロキシドを含む第１溶液を用いた第１処理を前記半導体積層に行って第１処理面を形成すると共に、該第１処理の後に、フッ化水素酸及び過酸化水素を含む第２溶液を用いた第２処理を前記半導体積層の前記第１処理面に行って、前記第１処理及び前記第２処理による処理面を前記半導体積層に形成する工程と、
   前記半導体積層の前記処理面の上に、窒化ガリウム系半導体からなるチャネル層及びIII族窒化物からなるキャリア供給層をエピタキシャル成長して、基板生産物を形成する工程と、
   を備え、
   前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、
   前記第１及び第３のIII族窒化物半導体層はｎ導電性を有し、
   前記第２のIII族窒化物半導体層はｐ導電性を有する、窒化物電子デバイスを作製する方法。
2. 前記電流ブロック層に到達するコンタクトホールを前記半導体積層に形成する工程と、
   前記コンタクトホールを形成した後に、前記半導体積層の前記コンタクト層の上に電極を形成する工程と、
   を備える、請求項１に記載された窒化物電子デバイスを作製する方法。
3. 前記第２溶液では、フッ化水素酸及び過酸化水素の容量比に関して、（フッ化水素酸）／（過酸化水素）≧５である、請求項１又は請求項２に記載された窒化物電子デバイスを作製する方法。
4. 前記自立基板の前記主面は、前記ｎ型III族窒化物半導体のｃ面に対して−０．７度以上−０．１度以下又は＋０．１度以上＋０．７度以下の角度である、請求項１〜請求項３のいずれか一項に記載された窒化物電子デバイスを作製する方法。
5. 前記自立基板の前記主面は実質的にｃ面である、請求項１〜請求項４のいずれか一項に記載された窒化物電子デバイスを作製する方法。
6. 前記第１処理において、前記第１溶液の温度は、摂氏５０度以上であり、摂氏１００度未満である、請求項１〜請求項５のいずれか一項に記載された窒化物電子デバイスを作製する方法。
7. 前記第１処理において、前記第１溶液の濃度は、５パーセント以上であり、５０パーセント以下である、請求項１〜請求項６のいずれか一項に記載された窒化物電子デバイスを作製する方法。
8. 前記チャネル層及び前記キャリア供給層の材料の組み合わせは、チャネル層／キャリア供給層として記載したとき、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ及びＡｌＧａＮ／ＡｌＮのいずれかである、請求項１〜請求項７のいずれか一項に記載された窒化物電子デバイスを作製する方法。
9. 前記第１〜第３のIII族窒化物半導体層の材料の組み合わせは、第３のIII族窒化物半導体層／第２のIII族窒化物半導体層／第１のIII族窒化物半導体層として記載したとき、ｎ^＋型ＧａＮ／ｐ型ＧａＮ／ｎ型ＧａＮまたはｎ^＋型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ型ＧａＮである、請求項１〜請求項８のいずれか一項に記載された窒化物電子デバイスを作製する方法。
10. 前記チャネル層及び前記キャリア供給層をエピタキシャル成長した後に、前記基板生産物の上に前記開口の前記斜面にゲート電極を形成する工程を備える、請求項１〜請求項９のいずれか一項に記載された窒化物電子デバイスを作製する方法。
11. 前記チャネル層及び前記キャリア供給層をエピタキシャル成長した後に、前記基板生産物の上に絶縁膜を形成する工程と、
    前記絶縁膜を形成した後に、前記開口の前記斜面にゲート電極を形成する工程と、
    を備える、請求項１〜請求項１０のいずれか一項に記載された窒化物電子デバイスを作製する方法。
12. 前記半導体積層の前記処理面のドナー性不純物の濃度は５×１０^１７ｃｍ^−３以下である、請求項１〜請求項１１のいずれか一項に記載された窒化物電子デバイスを作製する方法。
13. 前記チャネル層はアンドープ窒化ガリウム系半導体層を含み、
    前記チャネル層の厚さは２０ｎｍ以上であり、４００ｎｍ以下である、請求項１〜請求項１２のいずれか一項に記載された窒化物電子デバイスを作製する方法。
14. 前記電流ブロック層の第２のIII族窒化物半導体はｐ型ＧａＮであり、
    前記電流ブロック層の膜厚は０．１μｍ以上であり、２．０μｍ以下であり、
    前記電流ブロック層のｐ型ＧａＮにはマグネシウム（Ｍｇ）が添加されており、
    前記電流ブロック層のＭｇ濃度は、５×１０^１６ｃｍ^−３以上であり、５×１０^１８ｃｍ^−３ 以下である、請求項１〜請求項１３のいずれか一項に記載された窒化物電子デバイスを作製する方法。
15. 前記自立基板の上にドレイン電極を形成する工程を備える請求項１〜請求項１４のいずれか一項に記載された窒化物電子デバイスを作製する方法。

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