WO2012164750A1 - 窒化物電子デバイス、窒化物電子デバイスを作製する方法 - Google Patents

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雄 斎藤
政也 岡田
祐介 善積
木山　誠
上野　昌紀
片山　浩二
中村　孝夫
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住友電気工業株式会社
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a nitride electronic device and a method of manufacturing a nitride electronic device.
  • Patent Document 1 describes a semiconductor device. This semiconductor device provides a semiconductor device with improved electrical characteristics by improving pinch-off characteristics or improving mobility of a channel layer.
  • a nitride electronic device includes a semiconductor region formed on a substrate.
  • the semiconductor region includes a layer having an opening on the main surface.
  • a channel layer and a carrier supply layer are regrown on the main surface of the semiconductor region and the side surface of the opening.
  • a carrier supply layer is formed on the channel layer and these form a heterojunction.
  • the gate electrode is formed on the side surface of the opening of the carrier supply layer.
  • the source electrode is formed on the main surface of the semiconductor region.
  • the channel layer is grown on the main surface of the semiconductor stack and the side surface of the opening.
  • the channel layer is made of an undoped gallium nitride semiconductor, and when this semiconductor layer is grown on the main surface of the semiconductor stack and the side surface of the opening, the surface orientation of the main surface and the inclined surface is different.
  • the growth of is different from the growth on the side of the opening.
  • the semiconductor stack is formed on the c-plane substrate, the growth of the semiconductor region is grown almost flat on the c-plane substrate, and the main surface of the semiconductor region also becomes a flat surface (substantially c-plane).
  • the growth surface in the main surface is the C plane or its vicinal surface at the initial stage of the growth of the channel layer. Consists of In such a growth surface, the incorporation of raw materials is limited in the growth of gallium nitride based semiconductors.
  • the group III atoms that have not been incorporated into the flat surface reach the semiconductor region from the main surface to the opening side surface, where many atoms are incorporated. Therefore, in the growth on the opening side surface (slope inclined with respect to the flat surface), the growth rate in the direction perpendicular to the C plane becomes extremely large. During this epitaxial growth, more oxygen is generated due to the growth direction. Are incorporated in the growth on the open side. Since this oxygen uptake occurs in the growth of the undoped channel layer, electron carriers are generated in the channel layer by the addition of oxygen. This causes drain leakage of the transistor.
  • the channel layer By growing the channel layer at a low growth temperature, growth in the C-axis vertical direction can be suppressed. By lowering the growth temperature, the incorporation of the raw material into the C plane can be promoted, and as a result, the incorporation into the side surface (slope) of the semiconductor stack can be relatively reduced.
  • the optimum growth temperature of the carrier supply layer is higher than that of the channel layer. Therefore, the reduction of the growth temperature of the channel layer lengthens the transition period from the growth temperature of the channel layer to the growth temperature of the carrier supply layer. Due to the increase in the growth interruption period, the movement of the material occurs on the surface of the channel layer exposed in the high temperature atmosphere, and the shape of the surface of the channel layer grown on the opening side surface is deformed from the shape of the underlying semiconductor region. It will collapse. Therefore, there are restrictions on lowering the growth temperature in order to reduce oxygen uptake.
  • the transition period is shortened and the growth interruption time is shortened, the growth of the carrier supply layer is started before the substrate temperature is sufficiently stabilized. The steepness is reduced. This increases the on-resistance of the device.
  • the invention is a method of manufacturing a nitride electronic device.
  • the method includes (a) growing a semiconductor stack on a main surface of a substrate, (b) forming a mask on the semiconductor stack, and (c) etching the semiconductor stack using the mask. Forming an opening having a slope with respect to the main surface of the semiconductor stack on the main surface of the semiconductor stack; and (d) removing a source gas containing ammonia and a group III element source after removing the mask. And a step of growing a channel layer at a first growth temperature on the main surface and the inclined surface of the semiconductor stack by supplying to a growth furnace.
  • the main surface of the substrate is made of hexagonal group III nitride
  • the semiconductor stack is formed of a drift layer made of a first gallium nitride semiconductor, a current blocking layer made of a second gallium nitride semiconductor, and a third layer.
  • the channel layer includes an undoped gallium nitride semiconductor
  • the inclined surface and the main surface of the semiconductor stack are along first and second reference planes, respectively.
  • the normal vector of the main surface of the semiconductor stack is inclined at an angle in the range of 5 degrees to 40 degrees with respect to a reference axis indicating the c-axis direction of the hexagonal group III nitride.
  • the angle formed between the normal vector of the first reference surface and the reference axis is smaller than the angle formed between the normal line of the second reference surface and the reference axis.
  • the main surface of the semiconductor stack is inclined at an angle in the range of 5 degrees or more and 40 degrees or less with respect to the reference axis, and the normal line of the first reference plane (the plane on which the inclined surface of the semiconductor stack extends).
  • the angle formed by the vector and the reference axis (c-axis) is smaller than the angle formed by the normal vector of the second reference plane (the surface on which the main surface of the semiconductor stack extends) and the reference axis (c-axis).
  • the growth on the slope of the semiconductor stack is closer to the c-plane than the main surface of the semiconductor stack. Therefore, the degree of oxygen uptake can be reduced during growth on the slope of the semiconductor stack. An increase in carrier concentration of the channel layer due to the addition of oxygen can be avoided, and channel leakage of the transistor can be reduced.
  • a nitride electronic device includes (a) a hexagonal group III nitride, and in a range of 5 degrees to 40 degrees with respect to the c-axis of the hexagonal group III nitride.
  • a support base having an inclined main surface; and (b) a drift layer, a current block layer and a contact layer provided in order on the main surface of the support base, and from the contact layer through the current block layer
  • a semiconductor stack having an opening reaching the drift layer; (c) a channel layer provided on a side surface of the opening and including a gallium nitride-based semiconductor; and (d) a group III nitride provided on the side surface of the opening.
  • a carrier supply layer including: (e) a gate electrode provided on the side surface of the opening; (f) a source electrode provided on a main surface of the semiconductor stack; and (g) the semiconductor stack and the support base. Provided in one of And a drain electrode.
  • the channel layer has an oxygen concentration of less than 1 ⁇ 10 17 cm ⁇ 3 , and the side surface and the main surface of the semiconductor stack extend with respect to the first and second reference planes, respectively,
  • a normal vector of the principal surface of the hexagonal group III nitride is inclined at an angle within a range of 5 degrees or more and 40 degrees or less with respect to a plane orthogonal to a reference axis indicating a c-axis direction of the hexagonal group III nitride,
  • the angle formed between the normal line of the first reference surface and the reference axis is smaller than the angle formed between the normal line of the second reference surface and the reference axis
  • the drift layer is made of the first gallium nitride semiconductor.
  • the current blocking layer is made of a second gallium nitride semiconductor
  • the contact layer is made of a third gallium nitride semiconductor
  • the channel layer is between the carrier supply layer and the side surface of the opening.
  • Band gap of the nitride is larger than the band gap of the gallium nitride-based semiconductor of the channel layer.
  • the slope and main surface of the semiconductor stack extend with respect to the first and second reference planes, respectively, and the normal vector of the main surface of the semiconductor stack has a hexagonal system III. It inclines at an angle within a range of 5 degrees or more and 40 degrees or less with respect to a reference axis indicating the c-axis direction of the group nitride. Since the angle formed between the normal vector of the first reference plane and the reference axis is smaller than the angle formed between the normal line of the second reference plane and the reference axis, the oxygen concentration of the channel layer is less than 1 ⁇ 10 17 cm ⁇ 3. Can be. An increase in carrier concentration of the channel layer due to the addition of oxygen can be avoided, and channel leakage of the transistor can be reduced.
  • One aspect of the present invention is: (e) increasing the substrate temperature from the first growth temperature to the second growth temperature after growing the channel layer; and (f) a carrier supply layer on the channel layer. Growing at the second growth temperature to form a substrate product.
  • the carrier supply layer includes a group III nitride semiconductor, a band gap of the group III nitride semiconductor of the carrier supply layer is larger than a band gap of the gallium nitride based semiconductor of the channel layer, and the channel layer includes A first portion grown on the slope of the semiconductor stack; and a second portion grown on the main surface of the semiconductor stack, wherein the carrier supply layer includes the first portion of the channel layer.
  • the normal vector of the second reference plane is inclined at an angle in the range of 5 degrees to 40 degrees with respect to the reference axis indicating the c-axis direction of the first gallium nitride semiconductor.
  • the normal vector of the second reference plane is inclined at an angle in the range of 5 degrees to 40 degrees with respect to the reference axis indicating the c-axis direction of the third gallium nitride semiconductor. To do. For this reason, when the channel layer is grown on the slope of the semiconductor stack, the degree of oxygen uptake can be reduced without lowering the growth temperature of the channel layer. In addition, since the growth is performed without lowering the growth temperature of the channel layer, the period during which the substrate temperature is raised from the first growth temperature to the second growth temperature does not become long. Therefore, the movement of atoms on the surface of the channel layer during the temperature rise can be reduced, and deformation of the channel layer surface can be avoided.
  • the substrate temperature can be sufficiently stabilized at the second growth temperature without lengthening the period during which the substrate temperature is raised from the first growth temperature to the second growth temperature. After the substrate temperature is sufficiently stabilized at the second growth temperature, a heterointerface between the channel layer and the carrier supply layer is formed. Therefore, the formation of low quality heterointerfaces can be avoided.
  • the oxygen concentration of the first portion of the channel layer is preferably less than 1 ⁇ 10 17 cm ⁇ 3 . According to this manufacturing method, transistor leakage due to oxygen concentration in the channel layer can be reduced.
  • the slope of the semiconductor stack has an angle in a range greater than ⁇ 10 degrees and less than +10 degrees with respect to a plane perpendicular to the reference axis. According to one aspect and another aspect of the present invention, if the slope of the semiconductor stack is in the above angle range, the nonuniformity of the thickness of the channel layer can be reduced.
  • One aspect and another aspect of the present invention may further include a step of forming a gate electrode on the carrier supply layer after taking out the substrate product.
  • the slope of the opening includes a side surface of the drift layer, a side surface of the current blocking layer, and a side surface of the contact layer, and the side surface of the current blocking layer is grown on the main surface of the semiconductor stack. It inclines at an angle within the range of 5 degrees or more and 40 degrees or less with respect to the second portion.
  • the gate electrode is provided on the side surface of the current blocking layer.
  • the normal of the side surface of the current blocking layer is inclined at an angle of 5 degrees or more with respect to the reference axis, an increase in on-resistance due to an increase in channel length can be avoided. it can.
  • the substrate crystal orientation is set to an angle of 40 degrees or less with respect to the C axis and the normal vector of the current blocking layer is set to 40 degrees or less, oxygen in the underlying surface is grown by oxygen on the growth surface before the opening is formed by RIE.
  • the mask and the semiconductor stack are etched by dry etching.
  • the mask is formed by performing heat treatment on the patterned resist to form an inclined surface at the edge, the angle of the inclined surface of the opening can be easily adjusted. become.
  • the substrate is made of a conductive free-standing group III nitride substrate, and the normal of the main surface of the free-standing group III nitride substrate is the hexagonal group III nitride nitride. It inclines at an angle within a range of 5 degrees or more and 40 degrees or less with respect to a plane orthogonal to the reference axis indicating the c-axis direction.
  • the method may further include a step of forming a drain electrode on the back surface of the substrate.
  • the main surface of the self-standing group III nitride substrate is inclined at an angle within the above-described angle range, so that it is easy to form the main surface and the inclined surface of the semiconductor stack.
  • One aspect and another aspect of the present invention are the first gallium nitride semiconductor of the drift layer, the second gallium nitride semiconductor of the current blocking layer, and the third gallium nitride semiconductor of the contact layer. Is preferably one of n-type GaN / p-type GaN / n + -type GaN and n-type GaN / p-type AlGaN / n + -type GaN. According to one aspect and another aspect of the invention, a good combination of drift layer, current blocking layer and contact layer is provided.
  • the material of the channel layer and the carrier supply layer may be any of InGaN / AlGaN, GaN / AlGaN, and AlGaN / AlN. In one and other aspects of the invention, a good combination of channel layer and carrier supply layer is provided.
  • One aspect and another aspect of the present invention may further include a step of forming a source electrode on the main surface of the semiconductor stack after taking out the substrate product.
  • the source electrode supplies a potential to the current blocking layer and the contact layer, the channel layer and the carrier supply layer form a junction, a two-dimensional electron gas layer is formed at the junction, and the source electrode Can supply carriers flowing through the channel layer.
  • the current blocking layer serves as a back gate of the channel layer.
  • One aspect and another aspect of the present invention may further include a step of forming a gate electrode that forms a junction with the first portion of the carrier supply layer.
  • a transistor that controls channel carriers using a gate electrode that forms a Schottky junction with a semiconductor can be provided.
  • One aspect and another aspect of the present invention may further include a step of forming a gate insulating film on the first portion of the carrier supply layer and a step of forming a gate electrode on the gate insulating film. it can.
  • the gate electrode forms a junction with the gate insulating film.
  • a transistor having a gate electrode that controls channel carriers through an insulating film can be provided.
  • the first gallium nitride-based semiconductor of the drift layer is Si-doped n-type GaN, and the thickness of the drift layer is 1 ⁇ m or more and 10 ⁇ m or less.
  • the Si concentration of the gallium nitride based semiconductor is 1 ⁇ 10 15 cm ⁇ 3 or more and 3 ⁇ 10 16 cm ⁇ 3 or less
  • the second gallium nitride based semiconductor of the current blocking layer is Mg-doped p-type GaN
  • the thickness of the current blocking layer is 0.1 ⁇ m or more and 2.0 ⁇ m or less
  • the Mg concentration of the second gallium nitride semiconductor is 5 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 18 cm ⁇ 3 or less
  • the third gallium nitride semiconductor of the contact layer is Si-doped n-type GaN, and the thickness of the contact layer is not less than 0.1 ⁇ m and not more than 1.0 ⁇ m, and the third gallium
  • the carrier supply layer includes Al X Ga 1-X N (0 ⁇ X ⁇ 1), the thickness of the carrier supply layer is 5 nm to 40 nm, and the channel The layer may include undoped GaN, and the channel layer may have a thickness of 20 nm to 400 nm. According to one aspect and another aspect of the present invention, when the carrier supply layer and the channel layer have the above values between the gate electrode and the current blocking layer, excellent transistor characteristics are provided.
  • the side surface of the semiconductor stack forms an angle in a range greater than ⁇ 10 degrees and less than +10 degrees with respect to a plane orthogonal to the reference axis. Can do. According to this nitride electronic device, the uniformity of the thickness of the channel layer can be improved if the side surface of the semiconductor stack is in the above angle range.
  • the gate electrode can form a junction with the carrier supply layer.
  • the carrier supply layer and the channel layer are provided between the gate electrode and the current blocking layer.
  • a transistor that controls channel carriers using a gate electrode that forms a Schottky junction with a semiconductor can be provided.
  • the nitride electronic device can further include a gate insulating film provided on the carrier supply layer.
  • the gate electrode forms a junction with the gate insulating film.
  • the carrier supply layer and the channel layer are provided between the gate insulating film and the current blocking layer.
  • a transistor having a gate electrode that controls channel carriers through an insulating film can be provided.
  • a method for manufacturing a nitride electronic device that can reduce leakage due to an increase in carrier concentration of a channel layer.
  • a nitride electronic device having a structure capable of reducing leakage by avoiding an increase in carrier concentration of a channel layer.
  • FIG. 1 is a drawing showing the structure of a heterojunction transistor according to the present embodiment.
  • FIG. 2 is a drawing showing a process flow including main steps in the method of manufacturing a heterojunction transistor according to the present embodiment.
  • FIG. 3 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.
  • FIG. 4 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.
  • FIG. 5 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.
  • FIG. 6 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.
  • FIG. 1 is a drawing showing the structure of a heterojunction transistor according to the present embodiment.
  • FIG. 2 is a drawing showing a process flow including main steps in the method of manufacturing a heterojunction transistor according to the present embodiment.
  • FIG. 3 is a drawing schematically showing main steps in the method of
  • FIG. 7 is a diagram for explaining the inclination of the side surface of the opening and the uniformity of the channel layer thickness.
  • FIG. 8 is a diagram illustrating a regrowth temperature sequence for growing a channel layer and a carrier supply layer.
  • FIG. 9 is a drawing showing a crystal regrowth mechanism on a physically formed base surface.
  • FIG. 1 is a drawing showing the structure of a heterojunction transistor according to the present embodiment.
  • the heterojunction transistor 11 includes a conductive support base 13, a semiconductor stack 15, a channel layer 19, a carrier supply layer 21, and a gate electrode 23.
  • the support base 13 has a main surface 13a and a back surface 13b exhibiting semipolarity, and the main surface 13a is made of a hexagonal group III nitride.
  • the main surface 13a is inclined in a range of 5 degrees to 40 degrees with respect to a reference axis Cx (c-axis vector CV) extending in the c-axis direction of the hexagonal group III nitride, Therefore, the normal axis (normal vector NV) Nx of the main surface 13a is inclined at the above-mentioned angle with respect to the reference axis Cx
  • the semiconductor stacked layer 15 has the opening 16, and the opening 16 is supported. It has a bottom 16b away from the main surface 13a of the base 13.
  • the opening 16 is defined by a mesa, recess or groove formed in the semiconductor stack 15.
  • the channel layer 19 is based on gallium nitride (gallium). It is made of a semiconductor and is provided in the opening 16 of the semiconductor stack 15.
  • the carrier supply layer 21 is made of a group III nitride, is provided in the opening 16 of the semiconductor stack 15, and is a channel layer in the opening 16. 19 extends along.
  • the bandgap of the group III nitride of the carrier supply layer 21 is larger than the bandgap of the gallium nitride based semiconductor of the channel layer 19.
  • the gate electrode 23 is provided on the carrier supply layer 21, and the carrier supply layer 21 is located between the channel layer 19 and the gate electrode 23 in the opening 16.
  • the gate electrode 23 is provided on the side surface 16 a of the opening 16 and controls carrier conduction in the channel layer 19.
  • the channel layer 19 and the carrier supply layer 21 form a heterojunction 20.
  • the gate electrode 23 controls the generation of a two-dimensional electron gas along the heterojunction 20.
  • the semiconductor stack 15 includes a drift layer 25 including a first conductivity type gallium nitride based semiconductor layer, a current block layer 27 including a second conductivity type gallium nitride based semiconductor layer, and a first conductivity type gallium nitride based.
  • a contact layer 29 including a semiconductor layer is included.
  • the drift layer 25 is, for example, a Si-doped n-type semiconductor, and is provided on the main surface 13 a of the substrate 13.
  • the current blocking layer 27 has, for example, p conductivity and is provided between the contact layer 29 and the drift layer 25.
  • the contact layer 29 is provided between the current blocking layer 27 and the support base 13, and the contact layer 29 can be, for example, an n conductive semiconductor.
  • the semiconductor stack 15 includes an npn structure.
  • the drift layer 25 has end surfaces 25 a located on the side surface 16 a and the bottom surface 16 b of the opening 16 of the semiconductor stack 16.
  • the current block layer 27 has an end surface 27 a located on the side surface 16 a of the opening 16 of the semiconductor stack 15.
  • the contact layer 29 has an end surface 29 a that reaches the side surface 16 a of the opening 16 of the semiconductor stack 15.
  • the channel layer 19 is provided on the end face 25 a and the upper face 25 d of the drift layer 25, the end face 27 a of the current blocking layer 27, and the end face 29 a of the contact layer 29.
  • the slope 15a and the main surface 15c of the semiconductor stack 15 extend with respect to the first and second reference planes R1 and R2, respectively.
  • the main surface 15c of the semiconductor stack 15 is inclined at an angle in the range of 5 degrees or more and 40 degrees or less with respect to the reference axis Cx indicating the c-axis direction of the hexagonal group III nitride.
  • the angle formed between the normal line of the first reference surface R1 and the reference axis Cx is smaller than the angle formed between the normal line of the second reference surface R2 and the reference axis Cx.
  • the channel layer 19 has a portion provided on the slope 15 a of the semiconductor stack 15. This portion is located between the gate electrode 23 and the end face 27a of the current blocking layer 27, and the oxygen concentration thereof is less than 1 ⁇ 10 17 cm ⁇ 3 .
  • the slope 15a and the main surface 15c of the semiconductor stack 15 extend with respect to the first and second reference planes R1 and R2, respectively.
  • the main surface 15c of the semiconductor stack 15 is inclined at an angle in the range of 5 degrees or more and 40 degrees or less with respect to the reference axis Cx indicating the c-axis direction of the hexagonal group III nitride, and the first reference plane R1 Since the angle formed between the normal line and the reference axis Cx is smaller than the angle formed between the normal line of the second reference surface R2 and the reference axis Cx, the oxygen concentration of the channel layer 19 should be less than 1 ⁇ 10 17 cm ⁇ 3. Can do. Therefore, in the channel layer 19, an increase in carrier concentration due to the addition of oxygen can be avoided, and the leakage current of the transistor through the channel layer can be reduced.
  • the inclined surface 15a of the semiconductor stacked layer 15 preferably forms an angle in the range of greater than ⁇ 10 degrees and less than +10 degrees with respect to the plane orthogonal to the reference axis Cx. If the slope 15a of the semiconductor stack 15 is in the above angle range, a channel layer having desired characteristics (for example, carrier concentration) can be formed, and the uniformity of the channel layer thickness is improved.
  • the side surface 15 a of the opening 15 is provided along a plane that is orthogonal or substantially orthogonal to the c-axis.
  • a crystal coordinate system CR is shown, and the reference axis Cx indicates the direction of the c-axis.
  • the m plane is a plane orthogonal to the m axis of the crystal coordinate system CR, and the a plane is a plane orthogonal to the a axis of the crystal coordinate system CR.
  • the side surface 16a of the opening 16 forms a first angle with respect to the a-plane of the group III nitride semiconductor, forms a second angle with respect to the m-plane of the group III nitride semiconductor, and the group III nitride semiconductor.
  • a third angle is formed with respect to the c-plane. These angles are defined as the angles formed by the normals on each surface. Based on this definition, the third angle is smaller than the first angle, and the third angle is smaller than the second angle.
  • the heterojunction transistor 11 can further include a source electrode 31 directly connected to the contact layer 25.
  • the source electrode 31 is connected so as to supply carriers to the current blocking layer.
  • the potential of the current blocking layer 27 is applied using the source electrode 31, and this becomes a back bias. This is good for causing the heterojunction transistor 11 to perform a normally-off operation.
  • the heterojunction transistor 11 may further include a drain electrode 33 provided on the back surface 13 b of the support base 13. Since the drain electrode 33 is provided on the back surface 13 b of the support base 13, the drain electrode 33 can be separated from the gate electrode 23.
  • the first surface 29 b of the contact layer 29 forms a junction with the channel layer 19.
  • the second surface 29 c of the contact layer 29 forms a junction with the first surface 27 b of the current blocking layer 27.
  • the first surface 29 b of the drift layer 29 forms a junction with the second surface 27 c of the current blocking layer 27.
  • the second surface 29 c of the drift layer 29 is bonded to the main surface 13 a of the support base 13.
  • the back surface of the channel layer 19 forms a junction with the end surface 29 a of the drift layer 29. Further, the back surface of the channel layer 19 forms a junction with the end surface 25 a of the drift layer 25. The back surface of the channel layer 19 forms a junction with the end surface 27 a of the current blocking layer 27.
  • the support base 13 is made of n-type GaN
  • the drift layer 25 is made of undoped GaN
  • the current blocking layer 27 is made of p + -type GaN
  • the contact layer 29 is made of n + -type GaN.
  • the layer 19 can be made of undoped GaN
  • the carrier supply layer 21 can be made of AlGaN.
  • the gate electrode 23 can form a Schottky junction with the carrier supply layer 21.
  • the carrier supply layer 21 and the channel layer 19 are provided between the gate electrode 23 and the end face 27 a of the current blocking layer 27.
  • This embodiment can provide a transistor that controls channel carriers using a gate electrode 23 that forms a Schottky junction with a semiconductor.
  • the heterojunction transistor 11 can further include a gate insulating film provided on the carrier supply layer 21.
  • the gate electrode 23 can form a junction with the gate insulating film.
  • the carrier supply layer 21 and the channel layer 19 are provided between the gate insulating film and the end face 27 a of the current blocking layer 27.
  • a transistor having a gate electrode 23 that controls a channel carrier through an insulating film can be provided.
  • Support base 13 n-type GaN (electron concentration: 1 ⁇ 10 19 cm ⁇ 3 ).
  • Channel layer 19 undoped GaN (electron concentration: 1 ⁇ 10 16 cm ⁇ 3 , thickness: 30 nm).
  • Carrier supply layer 21 undoped AlGaN (thickness: 30 nm, Al composition ratio 0.25).
  • Drift layer 25 Si-doped n-type GaN (electron concentration: 1 ⁇ 10 16 cm ⁇ 3 , thickness: 5 ⁇ m).
  • Current blocking layer 27 Mg-doped p + -type GaN (hole concentration: 1 ⁇ 10 18 cm ⁇ 3 , thickness: 0.5 ⁇ m).
  • Contact layer 29 Si-doped n-type GaN (electron concentration: 1 ⁇ 10 18 cm ⁇ 3 , thickness: 0.3 ⁇ m).
  • This heterojunction transistor provides an example of a practical structure.
  • the thickness of the drift layer 25 can be 1 ⁇ m or more and 10 ⁇ m or less, and the Si concentration of the gallium nitride semiconductor of the drift layer 25 can be 1 ⁇ 10 15 cm ⁇ 3 or more and 3 ⁇ 10 16 cm ⁇ 3 or less.
  • the thickness of the current blocking layer 27 is 0.1 ⁇ m or more and 2.0 ⁇ m or less, and the Mg concentration of the gallium nitride based semiconductor of the current blocking layer 27 is 5 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 18 cm ⁇ 3 or less. be able to.
  • the film thickness of the contact layer 29 is 0.1 ⁇ m or more and 1.0 ⁇ m or less, and the Si concentration of the gallium nitride semiconductor of the contact layer 29 is preferably 1 ⁇ 10 16 cm ⁇ 3 or more.
  • the semiconductor stack 15 includes a gallium nitride based semiconductor having the above values, excellent transistor characteristics are provided.
  • the carrier supply layer 21 can contain Al X Ga 1-X N (0 ⁇ X ⁇ 1), and the thickness of the carrier supply layer 21 can be 5 nm or more and 40 nm or less.
  • the channel layer 19 can include undoped GaN, and the thickness of the channel layer 19 can be 20 nm or more and 400 nm or less.
  • the conduction and non-conduction of the heterojunction transistor 11 is controlled by a voltage applied to the gate electrode 23.
  • the heterojunction transistor 11 When the heterojunction transistor 11 is non-conductive, no current flows between the source electrode 31 and the drain electrode 33 of the heterojunction transistor 11.
  • the heterojunction transistor 11 When the heterojunction transistor 11 is conductive, carriers flow from the source electrode 31 into the contact layer 29. Carriers flow from the contact layer 29 into the channel layer 19. Since the two-dimensional electron gas channel is formed thanks to the gate bias, carriers pass through the channel directly under the gate electrode. Carriers that have passed through the channel are attracted by the drain voltage and flow into the drift layer 25 from the channel layer 19. Further, the carriers that have traveled through the drift layer 25 reach the drain electrode 33 through the support base 13.
  • the end face 25a of the drift layer 25 may include the c-plane of the semiconductor layer 25.
  • the end face 27 a of the current blocking layer 27 preferably includes the c-plane of the semiconductor layer 27.
  • the end surface 29 a of the contact layer 29 preferably includes the c-plane of the semiconductor layer 29. If the c-plane and the slightly inclined surface close to the c-plane are used, it is possible to reduce the uptake of impurities such as oxygen during the growth of the semiconductor layer on the side surface 16a of the opening 16.
  • FIG. 2 is a drawing showing a process flow including main steps in the method of manufacturing a heterojunction transistor according to the present embodiment.
  • 3 to 6 are drawings schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.
  • a conductive substrate having a main surface 51a showing the semipolarity of the group III nitride semiconductor (the substrate is referred to as a reference number “51” in part (a) of FIG. 3) is prepared.
  • a group III nitride semiconductor substrate can be used as the conductive substrate 51.
  • the group III nitride semiconductor substrate can be made of, for example, GaN, AlN, or the like.
  • the main surface 51a of the conductive substrate 51 is selected so that a desired plane orientation can be provided on the side surface of the opening formed in a later step.
  • the inclination angle of the main surface 51a is in the range of 5 degrees or more and 40 degrees or less with respect to the reference axis Cx (vector CV) indicating the c-axis direction of the substrate.
  • step S102 after the group III nitride semiconductor substrate 51 is placed in the growth furnace 10a, the group III nitride semiconductor substrate 51 is cleaned as shown in FIG. 3 (a).
  • the thermal cleaning is performed by heat treatment of the group III nitride semiconductor substrate 51 in an atmosphere containing ammonia and hydrogen, for example.
  • the heat treatment is, for example, about 10 minutes.
  • the heat treatment temperature is, for example, about 1030 degrees Celsius.
  • the furnace pressure is, for example, 100 Torr.
  • a semiconductor stack 53 is grown on the main surface 51a of the substrate 51 to form an epitaxial substrate E.
  • 59 are grown on the main surface 51a of the substrate 51 in order. This growth is performed by, for example, a metal organic chemical vapor deposition method.
  • the drift layer 55 is made of, for example, Si-doped n-type GaN having a thickness of 5 ⁇ m
  • the current blocking layer 57 is made of, for example, Mg-doped p-type GaN having a thickness of 0.5 ⁇ m
  • the contact layer 59 is made of, for example, 0.2 ⁇ m. It consists of Si-doped n + type GaN.
  • the thickness of the semiconductor stack 53 is 5.7 ⁇ m.
  • Each of the junctions 61 a and 61 b in the semiconductor stack 53 also has the same plane orientation as the plane orientation of the main surface 51 a of the substrate 51.
  • step S104 the X-ray diffraction of the semiconductor stack 53 and / or the substrate 51 can be measured to optimize the etching conditions, and the plane orientation of the main surface 51a and / or 53a can be estimated.
  • a desired opening can be formed in the semiconductor stack 53 by adjusting the etching conditions and the like using the measurement result of the X-ray diffraction.
  • a mask is formed on the main surface 53a of the semiconductor stack 53 in step S104.
  • a resist is applied on the main surface 53a of the semiconductor stack 53 to form a resist film 60.
  • the film thickness of the resist film 60 can be, for example, 1 ⁇ m to 5 ⁇ m.
  • a pattern is formed on the resist film 60 using a photolithography method, and a patterned resist layer 62 is formed as shown in FIG. 4B. This pattern defines the shape of the opening.
  • the resist layer 62 includes a side surface 62a and an upper surface 62b formed by development.
  • the patterned resist layer 62 is baked to form a baked patterned resist layer, that is, a mask 63, as shown in part (c) of FIG. .
  • the mask 63 includes an inclined side surface 63a and an upper surface 63b.
  • the inclined side surface 63a of the mask 63 is not actually a flat plane.
  • the inclination of the line segment connecting the base point of the inclined side surface 63a on the main surface 53a and the edge of the flat upper surface of the resist becomes larger by baking than before baking.
  • the baking time depends on the type and thickness of the resist, but can be, for example, 90 degrees Celsius and 5 minutes in a nitrogen atmosphere.
  • the mask 63 has an opening 63 c that defines the shape and position of the opening formed in the semiconductor stack 53.
  • step S106 the epitaxial substrate E is placed in the etching apparatus 10b shown in FIG. Using this apparatus 10b and the mask 63, the semiconductor stack 53 is dry etched.
  • This dry etching can be, for example, reactive ion etching (RIE).
  • An etchant containing an inert gas and a chlorine-based etchant (Cl 2 gas) can be used as the etchant.
  • the inert gas for example, argon (argon), neon (neon), nitrogen or the like can be used.
  • An opening 65 is formed in the semiconductor stacked layer 53 by dry etching using the mask 63. As a result of the opening formation, the semiconductor stack 53b including the opening 65 is formed.
  • the inclined side surface 63a of the mask 63 is scraped as the etching progresses, and the edge of the flat upper surface 63b recedes.
  • the inclination of the side surface 63 a of the mask 63 is transferred to the shape of the side surface of the opening 65 of the semiconductor stack 53.
  • the above method is a method of inclining the side surface of the opening 65 of the semiconductor stack 53, and the present invention is not limited to this.
  • the opening 65 reaches the drift layer 55 from the contact layer 59 on the surface 53a.
  • the opening 65 is defined by a side surface 65d and a bottom surface 65e.
  • On the side surface 65d and the bottom surface 65e of the opening 65 the side surface 55a and the upper surface 55b of the drift layer 55, the side surface 57a of the current blocking layer 57, and the side surface 59a of the contact layer 59 appear.
  • An upper surface 55 b of the drift layer 55 appears on the bottom surface 65 e of the opening 65.
  • step S107 the mask 63 is removed as shown in part (b) of FIG. As a result, a substrate product SP1 is formed.
  • the opening 65 has first to third portions 65a, 65b, 65c.
  • the first portion 65a the upper surface 55b (bottom surface 65e) of the drift layer 55 is exposed.
  • the second portion 65b the side surface 65d of the opening 65 extends in an inclined manner from the upper surface 55b of the drift layer 55 to the surface 53a of the semiconductor stack 53b.
  • the third portion 65c the surface 53a (the surface of the contact layer 59) of the semiconductor stack 53b is exposed.
  • the semiconductor stack 53b has a mesa shape or a shape including a recess (for example, a groove) according to the shape of the opening 63.
  • the side surface 65d is inclined with respect to the main surface 51a of the substrate 51, and is inclined with respect to the surface 53a of the semiconductor stack 53b. By etching using the mask 63, the specific inclination angle of the side surface 65d can be controlled.
  • Step S104 it is preferable to check the surface orientation of the semiconductor by X-ray diffraction in Step S104 and estimate the surface orientation of the semiconductor by X-ray diffraction. Based on this estimation result, the etching conditions can be adjusted. The adjustment of the conditions is good for controlling the inclination of the side surface 65 a of the semiconductor stack 65. If necessary, the resist film thickness, the exposure condition, and / or the baking condition can be adjusted based on the estimation result.
  • the step of performing X-ray diffraction is before etching and after the semiconductor stack 53 is formed.
  • the side surface 65d extends along the reference surface R11 as a whole.
  • the reference plane R11 is inclined with respect to both the normal line of the main surface 51a of the substrate 51 and the main surface 51a of the substrate 51.
  • a bottom surface 65e of the opening 65 extends along the reference plane R12, and a main surface 53a of the semiconductor stack 53b extends along the reference plane R13.
  • the angle formed between the normal line of the reference plane R11 and the c-axis is smaller than the angle formed between the normal line of the reference planes R12 and R13 and the c-axis.
  • the main surface 53 a of the semiconductor stack 53 b can be substantially parallel to the main surface 51 a of the substrate 51.
  • the angle formed by the reference surface R11 (that is, the side surface 65d) and the reference surfaces R12 and R13 (the main surface 53a and the bottom surface 65e) can be in the range of, for example, 5 degrees to 40 degrees.
  • the substrate product SP1 Prior to the growth of the channel layer and the carrier supply layer, if necessary, the substrate product SP1 can be placed in the growth furnace 10a after pretreatment (for example, cleaning) of the substrate product SP1.
  • a source gas G1 containing ammonia and a group III element source is supplied to the growth reactor 10a, and as shown in FIG. 6A, the main surface 53a of the semiconductor stack 53b and the side surface 65d of the opening 65 are provided.
  • the channel layer 69 is grown on the bottom surface 65e at the growth temperature TG1.
  • the channel layer 69 is made of an undoped gallium nitride semiconductor.
  • the channel layer 68 includes a first portion 69a, a second portion 69b, and a third portion 69c.
  • the first portion 69a is grown on the side surface 65d of the opening 65, and extends along the reference plane R21.
  • the reference surface R21 is inclined with respect to the main surface 51a of the substrate 51.
  • the normal line of the reference plane R21 is within an angular range of, for example, ⁇ 10 degrees to +10 degrees with respect to the c-axis, and can be substantially orthogonal to the c-axis of the gallium nitride semiconductor of the channel layer 69 in the excellent embodiment.
  • the second portion 69b is grown on the main surface 53a of the semiconductor stack 53b and extends along the reference plane R22 orthogonal to the normal axis Nx.
  • the first portion 69a is inclined with respect to the reference plane R21.
  • the third portion 69c is grown on the bottom surface 65e of the opening 65, and extends along the reference plane R23.
  • the first portion 69a is inclined with respect to the reference planes R22 and R23.
  • the shape of the bottom surface 65e of the opening 65 depends on the etching conditions and the material and shape of the mask, but in the excellent embodiment, the reference plane R23 is substantially parallel to the reference plane R22, and The reference surface R23 and the reference surface R22 may be parallel to the main surface 51a of the substrate 51.
  • a portion of the channel layer 69 is grown on the side surface 65d of the semiconductor stack 65, and the oxygen concentration of this portion can be less than 1 ⁇ 10 16 cm ⁇ 3 due to the plane orientation of the side surface 65d.
  • the drain leak due to the oxygen concentration in the channel layer 69 can be reduced.
  • the side surface 57a of the current blocking layer 57 is inclined at an angle of 5 degrees or more with respect to the reference axis Cx, an increase in on-resistance due to an increase in channel length can be avoided. Since the end face 57a of the current blocking layer 57 is inclined at an angle of 40 degrees or less with respect to the reference axis Cx, an increase in oxygen concentration due to the plane orientation can be avoided in the channel layer 69 grown thereon.
  • step S109 the substrate temperature is raised from the growth temperature TG1 to the growth temperature TG2 before the carrier supply layer 71 is grown after the channel layer 69 is grown.
  • This temperature change is performed, for example, while flowing ammonia through the growth furnace 10a.
  • the growth temperature TG1 is 950 degrees, for example
  • the growth temperature TG2 is 10880 degrees, for example.
  • the growth temperature TG1 is, for example, 900 degrees Celsius or more and 1100 degrees Celsius or less
  • the growth temperature TG2 is, for example, 1000 degrees Celsius or more and 1200 degrees Celsius or less.
  • the main surface 53a of the semiconductor laminate 53 is inclined at an angle in the range of 5 degrees to 40 degrees with respect to the reference axis Cx. Therefore, when the channel layer 69 is grown on the slope 65d of the semiconductor stack 65, the degree of oxygen uptake into the channel layer 69 can be reduced without lowering the growth temperature TG1. Further, since the channel layer 69 is grown without lowering the growth temperature TG1, the period for raising the substrate temperature from the growth temperature TG1 to the growth temperature TG2 does not become long. Therefore, the movement of atoms on the surface of the channel layer 69 during the temperature rise can be reduced, and deformation of the channel layer surface can be avoided.
  • the substrate temperature can be sufficiently stabilized at the growth temperature TG2 without increasing the period during which the substrate temperature is increased from the growth temperature TG1 to the growth temperature TG2.
  • the heterointerface 70 between the carrier supply layer 71 and the channel layer 69 that are subsequently grown is formed. Therefore, the formation of a low quality heterointerface 70 can be avoided.
  • a source gas (gas) G2 containing ammonia and a group III element source is supplied to the growth reactor 10a, and as shown in part (b) of FIG. 6, the main surface 53a and opening 65 of the semiconductor stack 53b.
  • a carrier supply layer 71 is grown at the growth temperature TG2 on the side surface 65d and the bottom surface 65e.
  • the carrier supply layer 71 forms a heterojunction 70 with the channel layer 69.
  • the carrier supply layer 71 is made of a group III nitride semiconductor.
  • the carrier supply layer 71 includes a first portion 71a, a second portion 71b, and a third portion 71c.
  • the first portion 71a is grown on the side surface 65d of the opening 65 and extends along the reference plane R31.
  • the reference surface R31 is inclined with respect to the main surface 51a of the substrate 51.
  • the normal line of the reference plane R31 is within an angle range of, for example, ⁇ 10 degrees to +10 degrees with respect to the c-axis.
  • the reference plane R31 is in the c-axis of the gallium nitride semiconductor of the carrier supply layer 71. Can be approximately orthogonal.
  • the second portion 71b is grown on the main surface 53a of the semiconductor stack 53b and extends along the reference plane R32.
  • the first portion 71a is inclined with respect to the reference plane R32.
  • the third portion 71c is grown on the bottom surface 65e of the opening 65 and extends along the reference plane R33.
  • the first portion 71a is inclined with respect to the reference plane R33.
  • the reference surface R33 is substantially parallel to the reference surface R32, and the reference surface R33 and the reference surface R32 are parallel to the main surface 51a of the substrate 51.
  • the band gap of the group III nitride semiconductor of the carrier supply layer 71 is larger than the band gap of the gallium nitride based semiconductor of the channel layer 69.
  • the channel layer 69 and the carrier supply layer 71 form a junction 70, and a two-dimensional carrier gas layer is formed along the junction 70.
  • the temperature of the substrate product SP2 can be started to decrease from the growth temperature TG2.
  • the temperature is lowered while exposing the surface 71a of the carrier supply layer 71 to a predetermined atmosphere at a temperature equal to or lower than the growth temperature TG2 of the carrier supply layer 71.
  • the predetermined atmosphere contains nitrogen (N 2 ) and does not contain ammonia.
  • step S111 the temperature of the substrate product SP2 is lowered and the substrate product SP2 is taken out.
  • a gate electrode is formed on the carrier supply layer 71. More specifically, in the electrode formation step, a source electrode that contacts the semiconductor layers 57 and 59 of the semiconductor stack 53b, a drain electrode that contacts the back surface 51b of the substrate 51, a gate insulating film 77, Then, a gate electrode that contacts the gate insulating film 77 is formed.
  • a source electrode can be formed on the main surface 53a of the semiconductor laminate 53b. This source electrode supplies a potential to the current blocking layer 57 and the contact layer 59.
  • the source electrode 73 supplies carriers that flow through the channel layer 69, and the carriers flow to the drift layer 55 through the two-dimensional carrier gas. According to this manufacturing method, since the source electrode supplies a potential to the current blocking layer 57 and the contact layer 59, the current blocking layer 57 serves as a back gate for the channel layer 69.
  • a gallium nitride film is formed by MOCVD. Trimethylgallium is used as a gallium raw material. High purity ammonia is used as the nitrogen raw material. As the carrier gas, purified hydrogen is used. The purity of high purity ammonia is 99.999% or more, and the purity of purified hydrogen is 99.999995% or more. Hydrogen-based silane is used as the n-type dopant, and biscyclopentadienyl magnesium (Bis (cyclopentadienyl) magnesium) is used as the p-type dopant.
  • a conductive gallium nitride substrate is used as the substrate, and the size of the substrate is 2 inches.
  • the substrate is cleaned in an atmosphere of ammonia and hydrogen at a temperature of 1030 degrees Celsius and a pressure of 100 Torr. Thereafter, the temperature is raised to 1050 degrees Celsius, and then a gallium nitride layer is formed at a pressure of 200 Torr and a V / III molar ratio of 1500.
  • the off angle of the main surface of the GaN substrate is 18 degrees.
  • An undoped GaN drift layer having a thickness of 5 ⁇ m, a p-type AlGaN current blocking layer having a thickness of 0.5 ⁇ m, and an n-type GaN cap (contact) layer having a thickness of 0.2 ⁇ m are sequentially grown on the gallium nitride substrate.
  • the Si concentration of the drift layer is 1 ⁇ 10 16 cm ⁇ 3
  • the Mg concentration of the barrier layer is 1 ⁇ 10 18 cm ⁇ 3
  • the Si concentration of the cap layer is 1 ⁇ 10 18 cm ⁇ 3 .
  • an opening is formed in the epitaxial substrate.
  • the mask for this purpose is produced by applying a resist to the surface of the epitaxial film and then forming a pattern on the resist by photolithography. Using this mask, an opening is formed in the epitaxial substrate by reactive ion etching (RIE) to obtain a substrate product having an opening.
  • RIE reactive ion etching
  • the angle difference between the reference axis extending in the c-axis direction of the GaN substrate and the normal of the slope of the opening is preferably greater than ⁇ 10 degrees and less than +10 degrees. At an angle outside this angle range, when the undoped GaN is regrown as the channel layer, the uniformity of the channel layer thickness on the slope having the tilt angle is not good.
  • FIG. 7 is a diagram for explaining the inclination of the side surface of the opening and the uniformity of the channel layer thickness.
  • the coordinate axis follows the coordinate axis S shown in FIG. Since the side surface of the opening is a c-plane or a plane close to the c-plane, the c-plane tends to be formed on the surface of the channel layer.
  • FIG. 7A shows the form of the channel layer grown on the side surface of the opening having a relatively large slope.
  • the side surface of the opening extends along the reference plane R0, and the surface of the channel layer extends along the reference plane RC1 substantially orthogonal to the c-axis.
  • the channel layer thickness gradually increases in the direction from the bottom surface of the opening to the top surface of the semiconductor stack on the slope of the opening.
  • the uniformity of channel layer thickness is not good.
  • the channel layer thickness on the upper end of the side surface of the current blocking layer is too thick, the electric field of the gate electrode does not reach the deep part of the channel layer, and the leakage current increases.
  • the channel layer thickness on the lower end of the side surface of the current blocking layer is too thin, the on-resistance increases due to the influence of p-type dopant diffusion from the underlying p-type layer.
  • FIG. 7B shows the form of the channel layer grown on the side surface of the opening having a relatively small slope.
  • the side surface of the opening extends along the reference plane R0, and the surface of the channel layer extends along the reference plane RC2 substantially orthogonal to the c-axis.
  • the angle TH2 formed by the reference plane RC2 and the reference plane R0 is too large, the channel layer thickness gradually increases in the direction from the top surface of the semiconductor stack to the bottom surface of the opening on the slope of the opening.
  • the uniformity of channel layer thickness is not good.
  • the channel layer thickness on the upper end of the side surface of the current blocking layer is too thin, the cross section of the channel layer through which the channel current flows becomes small and the on-resistance increases.
  • the electric field of the gate electrode does not reach the deep part of the channel layer, resulting in an increase in leakage current.
  • FIG. 7 (c) shows the form of the channel layer grown on the side surface of the opening having an inclination substantially equal to the inclination angle of the main surface of the substrate with respect to the c-axis. Since the side surface of the opening is a c-plane or a plane close to the c-plane, the c-plane tends to be formed on the surface of the channel layer.
  • the side surface of the opening extends along the reference plane R0, and the surface of the channel layer extends along the reference plane RC3 substantially orthogonal to the c-axis.
  • the change in the channel layer thickness is small on the slope of the opening from the bottom of the opening to the top of the semiconductor stack, and thus the channel layer Thickness uniformity is improved.
  • the channel layer thickness on the upper end of the side surface of the current blocking layer is almost equal to the channel layer thickness on the lower end of the side surface of the current blocking layer, the electric field of the gate electrode can reach the deep part of the channel layer sufficiently to suppress the leakage current. Also, an increase in on-resistance due to the influence of p-type dopant diffusion from the underlying p-type layer can be prevented.
  • the crystal orientation is grasped by an XRD ⁇ -2 ⁇ scan ( ⁇ -2 ⁇ scan), and the supply ratio of reactive gas (chlorine, etc.) / Inert gas (rare gas) according to the crystal orientation.
  • reactive gas chlorine, etc.
  • Inert gas Inert gas
  • the channel layer and the carrier supply layer are grown according to the regrowth temperature sequence shown in FIG.
  • a substrate product is introduced into the MOCVD apparatus at time t0, and the substrate temperature is raised to 400 degrees Celsius at time t1. Further, after the temperature is raised to 950 degrees Celsius in an atmosphere containing ammonia and hydrogen, thermal cleaning is performed.
  • a group III organometallic raw material (TMG) is supplied to the growth furnace at time t2 while ammonia and hydrogen are continuously supplied to the growth furnace to grow an i-GaN channel layer having a thickness of 100 nm. At time t3, the supply of the group III organometallic raw material is stopped and the growth of the channel layer is completed.
  • the substrate temperature is raised in an atmosphere containing ammonia and hydrogen, and reaches a substrate temperature of 1080 degrees Celsius at time t4.
  • a Group III organometallic raw material (TMG, TMA) is supplied to the growth reactor to grow an i-AlGaN carrier supply layer having a thickness of 25 nm.
  • the supply of the group III organometallic raw material is stopped and the growth of the carrier supply layer is completed.
  • the substrate temperature is lowered to room temperature.
  • the substrate product is removed from the growth furnace.
  • a source electrode and a drain electrode are formed on the front and back surfaces of the epitaxial substrate, respectively, using photolithography and ion beam evaporation, and a gate electrode is formed. It is formed on the side surface of the opening.
  • These steps form a heterostructure transistor that can suppress an increase in on-resistance and that has a reduced drain leakage current.
  • the i-GaN channel layer and the i-AlGaN electron supply layer are sequentially regrown.
  • the slope of the opening as a base is a surface formed by a physical process such as etching, and is not a specific crystallographic orientation.
  • the C plane or its vicinal surface is formed on the flat surface around the slope at the initial stage of regrowth.
  • the incorporation of the raw material is limited, and a large amount of group III atoms that have not been incorporated into the flat surface are incorporated into the rougher slope.
  • the growth is perpendicular to the C plane. The speed becomes extremely fast, and it becomes easier to take in more oxygen due to the growth direction during epitaxial growth.
  • the i-GaN channel layer regrown in the opening has an unexpectedly high electron concentration. This causes drain leakage of the transistor.
  • the growth temperature of i-GaN can be lowered to promote the incorporation of raw materials into the C-plane, and the incorporation into the slope portion can be relatively reduced. it can.
  • the optimum growth temperature of i-AlGaN is increased as compared with i-GaN. For this reason, since the temperature is raised to the growth temperature of i-AlGaN after i-GaN growth, the growth interruption time becomes longer. In that case, the movement of the substance occurs on the surface of the slope exposed to the high-temperature atmosphere, and when the growth is interrupted for a longer time, the shape of the slope collapses.
  • the growth rate of the slope portion is faster than the flat C plane.
  • the growth of the i-GaN channel layer tends to take in conductive impurities such as oxygen, which causes a decrease in drain breakdown voltage after transistor formation.
  • this embodiment provides a method and structure for forming a semiconductor element effective for improving the electrical characteristics and reliability of a vertical transistor.
  • the crystal orientation of the main surface of the substrate is inclined at an angle of about 5 to 40 degrees in an arbitrary direction from the C axis.
  • a semiconductor stack is epitaxially grown on the substrate.
  • a slope inclined with respect to the upper surface of the semiconductor stack is formed, and a flat surface different from the inclined surface is inclined with respect to the C plane.
  • This inclined surface is inclined with respect to the upper surface of the semiconductor stack at an angle of about 5 to 40 degrees in accordance with the substrate crystal orientation.
  • This slope has a structure of either a fine slope composed of a C-plane terrace and a step or a C-plane.
  • a channel layer and an electron supply layer are regrown on the slope.
  • the opening slope Prior to the formation of the HEMT structure by regrowth, the opening slope is formed with a C-plane or a vicinal surface composed of a C-plane terrace and a step, and the flat surface in the opening and the main surface of the semiconductor stack are inclined with respect to the C-plane. .
  • group III atoms are not taken into the inclined portion from the flat portion as shown in FIG. 9B.
  • oxygen uptake can be reduced. For this reason, the drain leak of the transistor due to the leak of the i-GaN channel layer can be reduced.
  • the length of the side surface of the current blocking layer becomes an effective channel for controlling the two-dimensional electron gas
  • the substrate crystal orientation is set to an angle of 5 degrees or less with respect to the C axis
  • the channel length becomes long and the on-state is turned on. Increases resistance.
  • the substrate crystal orientation is set to an angle of 40 degrees or more with respect to the C axis
  • the pn diode breakdown voltage between the channel layer and the current blocking layer is reduced by both the influence of acceptor compensation in the current blocking layer and the excessive donor in the channel layer.
  • a method for manufacturing a nitride electronic device that can reduce leakage due to an increase in the carrier concentration of the channel layer. Further, according to the present embodiment, it is possible to provide a nitride electronic device having a structure capable of reducing leakage by avoiding an increase in carrier concentration in the channel layer.

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Abstract

チャネル層のキャリア濃度が増大することを避けてリークを低減できる構造を有する、窒化物電子デバイスを提供する。半導体積層１５の斜面１５ａ及び主面１５ｃは、それぞれ、第１及び第２の基準面Ｒ１、Ｒ２に対して延在する。半導体積層１５の主面１５ｃは六方晶系III族窒化物のｃ軸方向を示す基準軸Ｃｘに対して５度以上４０度以下の範囲内の角度で傾斜すると共に、第１の基準面Ｒ１の法線と基準軸Ｃｘとの成す角度は第２の基準面Ｒ２の法線と基準軸Ｃｘとの成す角度より小さいので、チャネル層１９の酸素濃度を１×１０１７ｃｍ－３未満にすることができる。これ故に、チャネル層１９において、酸素添加によりキャリア濃度が増加することを避けることができ、チャネル層を介したトランジスタのリーク電流を低減できる。

Description

窒化物電子デバイス、窒化物電子デバイスを作製する方法
　本発明は、窒化物電子デバイス、及び窒化物電子デバイスを作製する方法に関する。
　特許文献１には、半導体装置が記載されている。この半導体装置は、ピンチオフ特性を改善し、またはチャネル層の移動度を向上させ電気的特性の良好な半導体装置を提供する。
特開２００６－２８６９４１号
　例えば、窒化物電子デバイス（device）は、基板上に形成される半導体領域を含む。半導体領域は、その主面には開口部を有する層を備える。半導体領域の主面及び開口部の側面には、チャネル（channel）層及びキャリア（carrier）供給層が再成長される。キャリア供給層はチャネル層上に形成されて、これらはヘテロ接合を形成する。ゲート電極は、キャリア供給層の開口部の側面に形成される。ソース電極は、半導体領域の主面上に形成される。
　上記のように、チャネル層は、半導体積層の主面及び開口部の側面に成長される。チャネル層はアンドープ（undoped）窒化ガリウム系半導体からなり、この半導体層を半導体積層の主面及び開口部の側面に成長するとき、主面と斜面の面方位が異なるので、半導体領域の主面への成長は開口部の側面への成長と異なる。半導体積層がｃ面基板上に形成されるとき、半導体領域の成長がｃ面基板上にほぼ平坦に成長されて、半導体領域主面もまた平坦面（実質的にｃ面）になる。
　この半導体領域に先のように開口を形成した後に、半導体積層の主面及び開口部の側面に成長するとき、チャネル層の成長の初期において、主面における成長面は、Ｃ面又はその微斜面から構成される。このような成長面では、窒化ガリウム系半導体の成長において原料の取り込みが制限される。平坦面に取り込まれなかったIII族原子は、半導体領域に主面から開口側面に到達し、そこで多くの原子が取り込まれる。従って、開口側面（平坦面に対して傾斜する斜面）における成長では、Ｃ面に対して垂直方向の成長速度が極端に大きくなり、このエピタキシャル成長時には、その成長方向に起因して、より多くの酸素が開口側面上への成長において取り込まれる。この酸素取込みは、アンドープのチャネル層の成長において生じるので、酸素添加により電子キャリアがチャネル層に生成される。これは、トランジスタ（transistor）のドレインリーク（drain　leakage）の原因となる。
　低い成長温度でチャネル層を成長することにより、Ｃ軸垂直方向の成長を抑制することができる。成長温度を下げることにより、Ｃ面への原料の取り込みを促進でき、結果として半導体積層の側面（斜面）への取り込みを相対的に低減できる。
　キャリア供給層の結晶性の視点からチャネル層に比べてキャリア供給層の最適な成長温度は高い。これ故に、チャネル層の成長温度の低減は、チャネル層の成長温度からキャリア供給層の成長温度への遷移期間を長くすることになる。この成長中断期間の増大により、高温雰囲気中に晒されているチャネル層の表面において物質の移動が生じて、開口側面に成長されるチャネル層表面の形状が、下地の半導体領域の形状から変形により崩れてしまう。したがって、酸素取り込みの低減のために成長温度を下げることには制約がある。
　一方で、遷移期間を短縮して成長中断時間を短くすると、基板温度が十分に安定する前にキャリア供給層の成長が開始されるので、キャリア供給層の結晶性の低下やヘテロ（hetero）界面の急峻性の低下が生じる。これは、デバイスのオン抵抗（on-resistance）増加を招く。
　本発明は、このような事情を鑑みて為されたものであり、チャネル層のキャリア濃度の増大に起因するリーク（leakage）を低減できる、窒化物電子デバイスを作製する方法を提供することを目的とし、また、チャネル層のキャリア濃度が増大することを避けてリークを低減できる構造を有する、窒化物電子デバイスを提供することを目的とする。
　本発明の一側面に係る発明は、窒化物電子デバイスを作製する方法である。この方法は、（ａ）基板の主面上に半導体積層を成長する工程と、（ｂ）前記半導体積層上にマスクを形成する工程と、（ｃ）前記マスクを用いて前記半導体積層をエッチングして、前記半導体積層の主面に対して斜面を有する開口を前記半導体積層の前記主面に形成する工程と、（ｄ）前記マスクを除去した後に、アンモニア及びIII族元素原料を含む原料ガスを成長炉に供給することによって前記半導体積層の前記主面及び前記斜面上に、チャネル層を第１の成長温度で成長する工程とを備える。前記基板の前記主面は六方晶系III族窒化物からなり、前記半導体積層は、第１の窒化ガリウム系半導体からなるドリフト層、第２の窒化ガリウム系半導体からなる電流ブロック層、及び第３の窒化ガリウム系半導体からなるコンタクト層を含み、前記チャネル層は、アンドープ窒化ガリウム系半導体を含み、前記半導体積層の前記斜面及び前記主面は、それぞれ、第１及び第２の基準面に沿って延在し、前記半導体積層の前記主面の法線ベクトルは、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜し、前記第１の基準面の法線ベクトルと前記基準軸との成す角度は前記第２の基準面の法線と前記基準軸との成す角度より小さい。
　この作製方法によれば、ｃ軸に対する傾斜角の違いに応じて半導体積層主面への成長と半導体積層斜面上への成長とに違いがある。しかし、半導体積層の主面は、上記の基準軸に対して５度以上４０度以下の範囲内の角度で傾斜し、第１の基準面（半導体積層の斜面が延在する面）の法線ベクトルと基準軸（ｃ軸）との成す角度は第２の基準面（半導体積層の主面が延在する面）の法線ベクトルと基準軸（ｃ軸）との成す角度より小さい。これ故に、半導体積層の斜面における成長が、半導体積層の主面に比べてよりｃ面に近くなる。したがって、半導体積層の斜面における成長において、酸素取込みの程度を低減できる。酸素添加によりチャネル層のキャリア濃度が増大することを避けることができ、トランジスタのチャネルリークを低減できる。
　本発明の別の側面に係る窒化物電子デバイスは、（ａ）六方晶系III族窒化物からなり、該六方晶系III族窒化物のｃ軸に対して５度以上４０度以下の範囲で傾斜した主面を有する支持基体と、（ｂ）前記支持基体の前記主面上に順に設けられたドリフト層、電流ブロック層及びコンタクト層を含むと共に、前記コンタクト層から前記電流ブロック層を介して前記ドリフト層に至る開口を有する半導体積層と、（ｃ）前記開口の側面に設けられ、窒化ガリウム系半導体を含むチャネル層と、（ｄ）前記開口の前記側面に設けられ、III族窒化物を含むキャリア供給層と、（ｅ）前記開口の前記側面に設けられたゲート電極と、（ｆ）前記半導体積層の主面上に設けられたソース電極と、（ｇ）前記半導体積層及び前記支持基体のいずれかに設けられたドレイン電極とを備える。前記チャネル層の酸素濃度は１×１０１７ｃｍ－３未満であり、前記半導体積層の前記側面及び前記主面は、それぞれ、第１及び第２の基準面に対して延在し、前記半導体積層の前記主面の法線ベクトルは、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に直交する面に対して５度以上４０度以下の範囲内の角度で傾斜し、前記第１の基準面の法線と前記基準軸との成す角度は前記第２の基準面の法線と前記基準軸との成す角度より小さく、前記ドリフト層は、第１の窒化ガリウム系半導体からなり、前記電流ブロック層は、第２の窒化ガリウム系半導体からなり、前記コンタクト層は、第３の窒化ガリウム系半導体からなり、前記チャネル層は前記キャリア供給層と前記開口の前記側面との間に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい。
　この窒化物半導体素子によれば、半導体積層の斜面及び主面は、それぞれ、第１及び第２の基準面に対して延在すると共に、半導体積層の主面の法線ベクトルは六方晶系III族窒化物のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜する。第１の基準面の法線ベクトルと基準軸との成す角度は第２の基準面の法線と基準軸との成す角度より小さいので、チャネル層の酸素濃度を１×１０１７ｃｍ－３未満にすることができる。酸素添加によりチャネル層のキャリア濃度が増大することを避けることができ、トランジスタのチャネルリークを低減できる。
　本発明の一側面は、（ｅ）前記チャネル層を成長した後に、前記第１の成長温度から第２の成長温度に基板温度を上昇する工程と、（ｆ）前記チャネル層上にキャリア供給層を前記第２の成長温度で成長して、基板生産物を形成する工程とを備えることができる。前記キャリア供給層はIII族窒化物半導体を含み、前記キャリア供給層の前記III族窒化物半導体のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、前記チャネル層は、前記半導体積層の前記斜面上に成長された第１の部分と、前記半導体積層の前記主面上に成長された第２の部分とを含み、前記キャリア供給層は、前記チャネル層の前記第１の部分上に成長された第１の部分と前記チャネル層の前記第２の部分上に成長された第２の部分とを含み、前記キャリア供給層の前記第１の部分は第２の基準面に対して傾斜し、前記第２の基準面の法線ベクトルは、前記第１の窒化ガリウム系半導体のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜する。
　本発明の一側面によれば、第２の基準面の法線ベクトルが第３の窒化ガリウム系半導体のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜する。このため、チャネル層を半導体積層の斜面に成長する際に、チャネル層の成長温度を下げることなく、酸素取込みの程度を低減できる。また、チャネル層の成長温度を下げることなく成長するので、第１の成長温度から第２の成長温度に基板温度を上昇する期間が長くならない。これ故に、温度上昇中にチャネル層の表面における原子の移動を低減でき、チャネル層表面の変形を避けることができる。
　また、第１の成長温度から第２の成長温度に基板温度を上昇する期間を長くすることなく、基板温度を第２の成長温度に十分に安定させることができる。基板温度が第２の成長温度に十分に安定した後に、チャネル層とキャリア供給層とのヘテロ界面が形成される。これ故に、低い品質のヘテロ界面の形成を避けることができる。
　本発明の一側面及び別の側面は、前記チャネル層の前記第１の部分の酸素濃度は１×１０１７ｃｍ－３未満であることが良い。この作製方法によれば、チャネル層における酸素濃度に起因したトランジスタリークを低減できる。
　本発明の一側面及び別の側面は、前記半導体積層の前記斜面は、前記基準軸に直交する面に対して－１０度より大きく＋１０度未満の範囲の角度を成すことが良い。本発明の一側面及び別の側面によれば、半導体積層の斜面が上記の角度範囲にあれば、チャネル層の厚さの不均一を低減できる。
　本発明の一側面及び別の側面は、前記基板生産物を取り出した後に、前記キャリア供給層上にゲート電極を形成する工程を更に備えることができる。前記開口の前記斜面は、前記ドリフト層の側面、前記電流ブロック層の側面、及び前記コンタクト層の側面を含み、前記電流ブロック層の前記側面は、前記半導体積層の前記主面上に成長された第２の部分に対して５度以上４０度以下の範囲内の角度で傾斜する。前記ゲート電極は前記電流ブロック層の前記側面上に設けられる。
　本発明の一側面及び別の側面によれば、電流ブロック層の側面の法線が基準軸に対して５度以上の角度で傾斜するので、チャネル長の増大によるオン抵抗の増加を避けることができる。一方、Ｃ軸を基準にして基板結晶方位を４０度以下の角度でかつ電流ブロック層の法線ベクトルを40度以下に設定すると、ＲＩＥによる開口部形成以前の下地エピタキシャル成長において成長表面の窒素による酸素の混入を低減でき、また、チャネル層と電流ブロック層とのｐｎダイオード耐圧が、電流ブロック層におけるアクセプタ補償、及びチャネル層の過剰ドナーの両影響により低下することを防ぐことができる。
　本発明の一側面及び別の側面は、前記半導体積層上に前記マスクを形成する前記工程として、前記半導体積層上に塗布されたレジストに前記開口を規定するエッジを有するパターンを形成する工程と、前記パターン形成されたレジストに熱処理を行って、前記エッジに傾斜面を形成して前記マスクを形成する工程とを含むことができる。前記エッチングでは、ドライエッチングにより前記マスク及び前記半導体積層をエッチングする。
　本発明の一側面及び別の側面によれば、マスクが、パターン形成されたレジストに熱処理を行ってエッジに傾斜面を形成することによって形成されるので、開口の傾面の角度の調整が容易になる。
　本発明の一側面及び別の側面では、前記基板は導電性の自立III族窒化物基板からなり、前記自立III族窒化物基板の主面の法線は、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に直交する面に対して５度以上４０度以下の範囲内の角度で傾斜する。当該方法は、前記基板の裏面にドレイン電極を形成する工程を更に備えることができる。
　本発明の一側面及び別の側面によれば、自立III族窒化物基板の主面が上記の角度範囲内の角度で傾斜するので、半導体積層の主面及び斜面の形成が容易になる。
　本発明の一側面及び別の側面は、前記ドリフト層の前記第１の窒化ガリウム系半導体、前記電流ブロック層の前記第２の窒化ガリウム系半導体、及び前記コンタクト層の第３の窒化ガリウム系半導体は、ｎ型ＧａＮ／ｐ型ＧａＮ／ｎ＋型ＧａＮ、及びｎ型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ＋型ＧａＮのいずれかであることが良い。本発明の一側面及び別の側面によれば、ドリフト層、電流ブロック層及びコンタクト層の良好な組み合わせが提供される。
　本発明の一側面及び別の側面では、前記チャネル層及び前記キャリア供給層の材料は、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかであることができる。本発明の一側面及び別の側面では、チャネル層及びキャリア供給層の良好な組み合わせが提供される。
　本発明の一側面及び別の側面は、前記基板生産物を取り出した後に、前記半導体積層の前記主面上にソース電極を形成する工程を更に備えることができる。前記ソース電極は、前記電流ブロック層及び前記コンタクト層に電位を供給し、前記チャネル層と前記キャリア供給層とは接合を成し、前記接合には二次元電子ガス層が形成され、前記ソース電極は、前記チャネル層を流れるキャリアを供給することができる。本発明の一側面及び別の側面によれば、ソース電極が電流ブロック層及びコンタクト層に電位を供給するので、電流ブロック層がチャネル層のバックゲートとして働く。
　本発明の一側面及び別の側面は、前記キャリア供給層の前記第１の部分に接合を成すゲート電極を形成する工程を更に備えることができる。本発明の一側面及び別の側面によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。
　本発明の一側面及び別の側面は、前記キャリア供給層の前記第１の部分上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを更に備えることができる。前記ゲート電極は前記ゲート絶縁膜に接合を成す。本発明の一側面及び別の側面によれば、絶縁膜を介してチャネルキャリアを制御するゲート電極を有するトランジスタを提供できる。
　本発明の一側面及び別の側面では、前記ドリフト層の前記第１の窒化ガリウム系半導体はＳｉドープｎ型ＧａＮであり、前記ドリフト層の膜厚は１μｍ以上１０μｍ以下であり、前記第１の窒化ガリウム系半導体のＳｉ濃度は１×１０１５ｃｍ－３以上３×１０１６ｃｍ－３以下であり、前記電流ブロック層の前記第２の窒化ガリウム系半導体はＭｇドープｐ型ＧａＮであり、前記電流ブロック層の膜厚が０．１μｍ以上２．０μｍ以下であり、前記第２の窒化ガリウム系半導体のＭｇ濃度は５×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下であり、前記コンタクト層の前記第３の窒化ガリウム系半導体はＳｉドープｎ型ＧａＮであり、前記コンタクト層の膜厚が０．１μｍ以上１．０μｍ以下であり、前記第３の窒化ガリウム系半導体のＳｉ濃度は、１×１０１６ｃｍ－３以上であることが良い。本発明の一側面及び別の側面によれば、半導体積層が、上記の値を有する窒化ガリウム系半導体を含むとき、優れたトランジスタ特性が提供される。
　本発明の一側面及び別の側面では、前記キャリア供給層はＡｌＸＧａ１－ＸＮ（０＜Ｘ＜１）を含み、前記キャリア供給層の膜厚が５ｎｍ以上４０ｎｍ以下であり、前記チャネル層はアンドープＧａＮを含み、前記チャネル層の膜厚が２０ｎｍ以上４００ｎｍ以下であることができる。本発明の一側面及び別の側面によれば、キャリア供給層及びチャネル層は、ゲート電極と電流ブロック層との間において上記の値を持つとき、優れたトランジスタ特性が提供される。
　本発明の一側面及び別の側面に係る窒化物電子デバイスでは、前記半導体積層の前記側面は、前記基準軸に直交する面に対して－１０度より大きく＋１０度未満の範囲の角度を成すことができる。この窒化物電子デバイスよれば、半導体積層の側面が上記の角度範囲にあれば、チャネル層の厚さの均一性を向上できる。
　本発明の一側面及び別の側面に係る窒化物電子デバイスでは、前記ゲート電極は前記キャリア供給層に接合を成すことができる。ゲート電極と電流ブロック層との間に前記キャリア供給層及びチャネル層が設けられる。本発明の一側面及び別の側面によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。
　或いは、本発明の一側面及び別の側面に係る窒化物電子デバイスは、前記キャリア供給層上に設けられたゲート絶縁膜を更に備えることができる。前記ゲート電極は前記ゲート絶縁膜に接合を成す。ゲート絶縁膜と電流ブロック層との間に前記キャリア供給層及びチャネル層が設けられる。本発明の一側面及び別の側面によれば、絶縁膜を介してチャネルキャリアを制御するゲート電極を有するトランジスタを提供できる。
　本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の実施の形態の以下の詳細な記述から、より容易に明らかになる。
　以上説明したように、本発明の一側面によれば、チャネル層のキャリア濃度の増大に起因するリークを低減できる、窒化物電子デバイスを作製する方法が提供される。また、本発明の別の側面によれば、チャネル層のキャリア濃度が増大することを避けてリークを低減できる構造を有する、窒化物電子デバイスが提供される。
図１は、本実施の形態に係るヘテロ接合トランジスタの構造を示す図面である。 図２は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を含む工程フロー（flow　chart）を示す図面である。 図３は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。 図４は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。 図５は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。 図６は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。 図７は、開口部の側面の傾斜とチャネル層厚の均一性とを説明する図面である。 図８は、チャネル層及びキャリア供給層を成長する再成長温度シーケンス（sequence）を示す図面である。 図９は、物理的に形成された下地面における結晶の再成長機構を示す図面である。
　本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の窒化物電子デバイス、窒化物電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
　図１は、本実施の形態に係るヘテロ接合トランジスタの構造を示す図面である。ヘテロ接合トランジスタ１１は、導電性の支持基体１３と、半導体積層１５と、チャネル層１９と、キャリア供給層２１と、ゲート（gate）電極２３とを備える。支持基体１３は、半極性を示す主面１３ａ及び裏面１３ｂを有し、この主面１３ａは六方晶系のIII族窒化物からなる。主面１３ａは、該六方晶系III族窒化物のｃ軸の方向に延在する基準軸Ｃｘ（ｃ軸ベクトル（vector）ＣＶに対して５度以上４０度以下の範囲で傾斜しており、これ故に、主面１３ａの法線軸（法線ベクトルＮＶ）Ｎｘは、基準軸Ｃｘに対して上記の角度で傾斜している。半導体積層１５は開口部１６を有し、この開口部１６は支持基体１３の主面１３ａから離れた底部１６ｂを有する。開口部１６は、半導体積層１５に形成されたメサ（mesa）、凹部又は溝により規定される。チャネル層１９は、窒化ガリウム（gallium）系半導体からなり、また半導体積層１５の開口部１６内に設けられる。キャリア供給層２１は、III族窒化物からなり、また半導体積層１５の開口部１６内に設けられると共に開口部１６内のチャネル層１９に沿って延在する。
　キャリア供給層２１のIII族窒化物のバンドギャップ（bandgap）はチャネル層１９の窒化ガリウム系半導体のバンドギャップより大きい。ゲート電極２３はキャリア供給層２１上に設けられ、開口部１６内においてキャリア供給層２１はチャネル層１９とゲート電極２３との間に位置する。ゲート電極２３は開口部１６の側面１６ａ上に設けられ、チャネル層１９のキャリア伝導を制御する。チャネル層１９とキャリア供給層２１とはヘテロ接合２０を成す。ゲート電極２３は、ヘテロ接合２０に沿った二次元電子ガス（gas）の生成を制御する。
　半導体積層１５は、第１導電型窒化ガリウム系半導体層を含むドリフト（drift）層２５、第２導電型窒化ガリウム系半導体層を含む電流ブロック（block）層２７、及び第１導電型窒化ガリウム系半導体層を含むコンタクト（contact）層２９を含む。ドリフト層２５は、例えばＳｉドープ（Si-doped）ｎ型半導体であり、また基板１３の主面１３ａ上に設けられる。電流ブロック層２７は、例えばｐ導電性を有し、またコンタクト層２９とドリフト層２５との間に設けられる。コンタクト層２９は、電流ブロック層２７と支持基体１３との間に設けられ、コンタクト層２９は、例えばｎ導電性半導体であることができる。半導体積層１５はｎｐｎ構造の構成を含む。
　ドリフト層２５は、半導体積層１６の開口部１６の側面１６ａ及び底面１６ｂに位置する端面２５ａを有する。電流ブロック層２７は、半導体積層１５の開口部１６の側面１６ａに位置する端面２７ａを有する。コンタクト層２９は、半導体積層１５の開口部１６の側面１６ａに到達する端面２９ａを有する。チャネル層１９は、ドリフト層２５の端面２５ａ及び上面２５ｄ、電流ブロック層２７の端面２７ａ並びにコンタクト層２９の端面２９ａ上に設けられる。
　半導体積層１５の斜面１５ａ及び主面１５ｃは、それぞれ、第１及び第２の基準面Ｒ１、Ｒ２に対して延在する。半導体積層１５の主面１５ｃは六方晶系III族窒化物のｃ軸方向を示す基準軸Ｃｘに対して５度以上４０度以下の範囲内の角度で傾斜する。第１の基準面Ｒ１の法線と基準軸Ｃｘとの成す角度は第２の基準面Ｒ２の法線と基準軸Ｃｘとの成す角度より小さい。チャネル層１９は、半導体積層１５の斜面１５ａ上に設けられた部分を有する。この部分は、ゲート電極２３と電流ブロック層２７の端面２７ａとの間に位置し、その酸素濃度は１×１０１７ｃｍ－３未満である。
　このヘテロ接合トランジスタ１１によれば、半導体積層１５の斜面１５ａ及び主面１５ｃは、それぞれ、第１及び第２の基準面Ｒ１、Ｒ２に対して延在する。半導体積層１５の主面１５ｃは六方晶系III族窒化物のｃ軸方向を示す基準軸Ｃｘに対して５度以上４０度以下の範囲内の角度で傾斜すると共に、第１の基準面Ｒ１の法線と基準軸Ｃｘとの成す角度は第２の基準面Ｒ２の法線と基準軸Ｃｘとの成す角度より小さいので、チャネル層１９の酸素濃度を１×１０１７ｃｍ－３未満にすることができる。これ故に、チャネル層１９において、酸素添加によりキャリア濃度が増加することを避けることができ、チャネル層を介したトランジスタのリーク電流を低減できる。
　このヘテロ接合トランジスタ１１では、半導体積層１５の斜面１５ａは、基準軸Ｃｘに直交する面に対して－１０度より大きく＋１０度未満の範囲の角度を成すことが良い。半導体積層１５の斜面１５ａが上記の角度範囲にあれば、所望の特性（例えば、キャリア濃度）を有するチャネル層を形成できると共に、チャネル層厚の均一性が良好になる。
　良好な実施例では、図１に示されるように、開口部１５の側面１５ａは、ｃ軸に直交又はほぼ直交する平面に沿って設けられている。図１においては、結晶座標系ＣＲが示されており、基準軸Ｃｘはｃ軸の方向を示している。ｍ面は結晶座標系ＣＲのｍ軸に直交する面であり、ａ面は結晶座標系ＣＲのａ軸に直交する面である。開口部１６の側面１６ａは、III族窒化物半導体のａ面に対して第１の角度を成し、III族窒化物半導体のｍ面に対して第２の角度を成すと共にIII族窒化物半導体のｃ面に対して第３の角度を成す。これらの角度は、それぞれの面における法線同士の成す角度として規定される。この定義に基づくとき、第３の角度は第１の角度よりも小さく、第３の角度は第２の角度よりも小さい。
　ヘテロ接合トランジスタ１１は、コンタクト層２５に直接に接続されたソース（source）電極３１を更に備えることができる。ソース電極３１は電流ブロック層にキャリアを供給するように接続されている。ソース電極３１がコンタクト層２５だけでなく、電流ブロック層２７にも電気を供給するとき、電流ブロック層２７の電位はソース電極３１を用いて印加されて、これが背面バイアスとなる。これは、ヘテロ接合トランジスタ１１にノーマリオフ（normally-off）動作をさせるために良い。
　ヘテロ接合トランジスタ１１では、支持基体１３の裏面１３ｂに設けられたドレイン（drain）電極３３を更に備えることができる。ドレイン電極３３が支持基体１３の裏面１３ｂに設けられるので、ドレイン電極３３をゲート電極２３から隔てることができる。
　コンタクト層２９の第１の面２９ｂは、チャネル層１９と接合を成す。コンタクト層２９の第２の面２９ｃは、電流ブロック層２７の第１の面２７ｂと接合を成す。ドリフト層２９の第１の面２９ｂは、電流ブロック層２７の第２の面２７ｃと接合を成す。ドリフト層２９の第２の面２９ｃは、支持基体１３の主面１３ａと接合を成す。
　開口部１６の側面１６ａでは、チャネル層１９の裏面は、ドリフト層２９の端面２９ａと接合を成す。また、チャネル層１９の裏面は、ドリフト層２５の端面２５ａと接合を成す。チャネル層１９の裏面は、電流ブロック層２７の端面２７ａと接合を成す。
　ヘテロ接合トランジスタ１１では、支持基体１３はｎ型ＧａＮからなり、ドリフト層２５はアンドープＧａＮからなり、電流ブロック層２７はｐ＋型ＧａＮからなり、及びコンタクト層２９はｎ＋型ＧａＮからなり、チャネル層１９はアンドープＧａＮからなり、キャリア供給層２１はＡｌＧａＮからなることができる。
　ゲート電極２３は、キャリア供給層２１にショットキ（Schottky）接合を成すことができる。ゲート電極２３と電流ブロック層２７の端面２７ａとの間にキャリア供給層２１及びチャネル層１９が設けられる。この実施例は、半導体にショットキ接合を成すゲート電極２３を用いてチャネルキャリアを制御するトランジスタを提供できる。
　或いは、ヘテロ接合トランジスタ１１は、キャリア供給層２１上に設けられたゲート絶縁膜を更に備えることができる。このゲート絶縁膜にゲート電極２３は接合を成すことができる。キャリア供給層２１及びチャネル層１９がゲート絶縁膜と電流ブロック層２７の端面２７ａとの間に設けられる。この実施例においては、絶縁膜を介してチャネルキャリア（channel　carrier）を制御するゲート電極２３を有するトランジスタを提供できる。
　ヘテロ接合トランジスタ１１の一実施例を以下に示す。
支持基体１３：ｎ型ＧａＮ（電子濃度：１×１０１９ｃｍ－３）。
チャネル層１９：アンドープＧａＮ（電子濃度：１×１０１６ｃｍ－３、厚さ：３０ｎｍ）。
キャリア供給層２１：アンドープＡｌＧａＮ（厚さ：３０ｎｍ、Ａｌ組成比０．２５）。
ドリフト層２５：Ｓｉドープｎ型ＧａＮ（電子濃度：１×１０１６ｃｍ－３、厚さ：５μｍ）。
電流ブロック層２７：Ｍｇドープ（Mg-doped）ｐ＋型ＧａＮ（正孔濃度：１×１０１８ｃｍ－３、厚さ：０．５μｍ）。
コンタクト層２９：Ｓｉドープｎ型ＧａＮ（電子濃度：１×１０１８ｃｍ－３、厚さ：０．３μｍ）。
このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。
　また、ドリフト層２５の膜厚は１μｍ以上１０μｍ以下であり、ドリフト層２５の窒化ガリウム系半導体のＳｉ濃度は１×１０１５ｃｍ－３以上３×１０１６ｃｍ－３以下であることができる。電流ブロック層２７の膜厚が０．１μｍ以上２．０μｍ以下であり、電流ブロック層２７の窒化ガリウム系半導体のＭｇ濃度は５×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下であることができる。コンタクト層２９の膜厚が０．１μｍ以上１．０μｍ以下であり、コンタクト層２９の窒化ガリウム系半導体のＳｉ濃度は、１×１０１６ｃｍ－３以上であることが良い。半導体積層１５が、上記の値を有する窒化ガリウム系半導体を含むとき、優れたトランジスタ特性が提供される。
　さらに、キャリア供給層２１はＡｌＸＧａ１－ＸＮ（０＜Ｘ＜１）を含むことができ、キャリア供給層２１の膜厚が５ｎｍ以上４０ｎｍ以下であることができる。チャネル層１９はアンドープＧａＮを含むことができ、チャネル層１９の膜厚が２０ｎｍ以上４００ｎｍ以下であることができる。キャリア供給層２１及びチャネル層１９は、ゲート電極２３と電流ブロック層２７との間において上記の値を持つとき、優れたトランジスタ特性が提供される。
　ヘテロ接合トランジスタ１１の動作を説明する。ヘテロ接合トランジスタ１１の導通及び非導通は、ゲート電極２３に印加される電圧により制御される。ヘテロ接合トランジスタ１１が非導通であるとき、ヘテロ接合トランジスタ１１のソース電極３１及びドレイン電極３３の間に電流は流れない。ヘテロ接合トランジスタ１１が導通であるとき、ソース電極３１からキャリアがコンタクト層２９に流れ込む。コンタクト層２９からチャネル層１９にキャリアが流れ込む。ゲートバイアスにおかげで二次元電子ガスチャネルが形成されているので、キャリアは、ゲート電極直下のチャネルを通過する。チャネルを通過したキャリアは、ドレイン電圧に引かれて、チャネル層１９からドリフト層２５に流れ込む。さらに、ドリフト層２５を走行したキャリアは、支持基体１３を介してドレイン電極３３に到達する。
　有用な形態では、ドリフト層２５の端面２５ａは、この半導体層２５のｃ面を含むことが良い。また、電流ブロック層２７の端面２７ａは、この半導体層２７のｃ面を含むことが良い。さらに、コンタクト層２９の端面２９ａは、この半導体層２９のｃ面を含むことが良い。ｃ面及びｃ面に近い微傾斜面にすれば、開口部１６の側面１６ａ上への半導体層の成長の際に、酸素といった不純物の取り込みを低減できる。
　図２は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を含む工程フローを示す図面である。図３～図６は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。
　工程Ｓ１０１では、III族窒化物半導体の半極性を示す主面５１ａを有する導電性基板（図３の（ａ）部では、基板は参照番号「５１」として参照される）を準備する。例えば、導電性基板５１として、III族窒化物半導体基板を用いることができる。III族窒化物半導体基板は、例えばＧａＮ、ＡｌＮ等からなることができる。導電性基板５１の主面５１ａは、後の工程で形成される開口の側面に所望の面方位を提供できるように選択される。主面５１ａの傾斜角は、基板のｃ軸の方向を示す基準軸Ｃｘ（ベクトルＣＶ）に対して５度以上４０度以下の範囲である。
　工程Ｓ１０２では、III族窒化物半導体基板５１を成長炉１０ａに配置した後に、図３の（ａ）部に示されるように、III族窒化物半導体基板５１の熱クリーニング（cleaning）を行う。熱クリーニングは、例えばアンモニア（ammonia）及び水素を含む雰囲気においてIII族窒化物半導体基板５１の熱処理によって行われる。熱処理は、例えば１０分間程度である。また、熱処理温度は、例えば摂氏１０３０度程度である。炉内圧力は例えば１００Ｔｏｒｒである。
　工程Ｓ１０３では、図３の（ｂ）部に示されるように、基板５１の主面５１ａに半導体積層５３を成長して、エピタキシャル（epitaxial）基板Ｅを形成する。半導体積層５３の形成では、第１導電型窒化ガリウム系半導体からなるドリフト層５５、第２導電型窒化ガリウム系半導体からなる電流ブロック層５７、及び第１導電型窒化ガリウム系半導体のためのコンタクト層５９を基板５１の主面５１ａ上に順に成長する。この成長は、例えば有機金属気相成長法で行われる。ドリフト層５５は、例えば厚さ５μｍのＳｉドープｎ型ＧａＮからなり、電流ブロック層５７は例えば厚さ０．５μｍのＭｇドープｐ型ＧａＮからなり、及びコンタクト層５９は例えば厚さ０．２μｍのＳｉドープｎ＋型ＧａＮからなる。このとき、半導体積層５３の厚さは５．７μｍである。半導体積層５３における接合６１ａ、６１ｂの各々も、基板５１の主面５１ａの面方位と同じ面方位を示す。
　工程Ｓ１０４でが、エッチング（etching）条件の適正化のために半導体積層５３及び／又は基板５１のＸ線回折の測定を行って、主面５１ａ及び／又は５３ａの面方位を見積もることができる。Ｘ線回折の測定結果を用いて、エッチング条件等を調整を行って、半導体積層５３に所望の開口を形成できる。
　エピタキシャル基板Ｅを成長炉１０ａから取り出した後に、工程Ｓ１０４では、半導体積層５３の主面５３ａ上にマスク（mask）を形成する。まず、図４の（ａ）部に示されるように、工程Ｓ１０５－１では、半導体積層５３の主面５３ａ上にレジスト（resist）を塗布してレジスト膜６０を形成する。レジスト膜６０の膜厚は例えば1μｍ～5μｍであることができる。工程Ｓ１０５－２では、フォトリソグラフィ（photolithography）法を用いてレジスト膜６０にパターン形成して、図４の（ｂ）部に示されるように、パターン形成されたレジスト層６２を形成する。このパターン（pattern）は、開口部の形状を規定する。レジスト層６２は、現像により形成された側面６２ａ及び上面６２ｂを含む。工程Ｓ１０５－３では、パターン形成されたレジスト層６２をベーク（bake）して、図４の（ｃ）部に示されるように、ベークされたパターン形成されたレジスト層、つまりマスク６３を形成する。マスク６３は、傾斜した側面６３ａ及び上面６３ｂを含む。マスク６３の傾斜した側面６３ａは、実際には平坦な平面ではない。主面５３ａにおける傾斜した側面６３ａの基点とレジストの平坦な上面のエッジとを結ぶ線分の傾斜は、ベーク前に比べてベークにより大きくなる。ベーク時間は、レジストの種類や厚さに依存するが、例えば窒素雰囲気で摂氏９０度、５分であることができる。マスク６３は、半導体積層５３に形成される開口の形状及び位置を規定する開口６３ｃを有する。
　フォトリソグラフィ法でマスク６３を形成した後に、工程Ｓ１０６では、図５の（ａ）部に示されるエッチング装置１０ｂにエピタキシャル基板Ｅを配置する。この装置１０ｂ及びマスク６３を用いて半導体積層５３のドライエッチング（dry　etching）を行う。このドライエッチングは、例えば反応性イオンエッチング（ＲＩＥ）であることができる。エッチャント（etchant）として不活性ガス及び塩素系エッチャント（Ｃｌ２ガス）を含むエッチャントを使用できる。不活性ガスとして、例えばアルゴン（argon）、ネオン（neon）、窒素等を用いることができる。マスク６３を用いたドライエッチングにより、半導体積層５３に開口６５が形成される。開口形成の結果として、開口６５を含む半導体積層５３ｂが形成される。エッチングでは、マスク６３の傾斜側面６３ａは、エッチングが進むに従い削られて、平坦な上面６３ｂのエッジが後退していく。また、エッチング中に、マスク６３の側面６３ａの傾斜が半導体積層５３の開口６５の側面の形状に転写されていく。上記の方法は、半導体積層５３の開口６５の側面を傾斜させる一方法であり、本発明はこれに限定されるものではない。
　開口６５は、表面５３ａのコンタクト層５９からドリフト層５５に到達する。開口６５は側面６５ｄ及び底面６５ｅによって規定される。開口６５の側面６５ｄ及び底面６５ｅには、ドリフト層５５の側面５５ａ及び上面５５ｂ、電流ブロック層５７の側面５７ａ、及びコンタクト層５９の側面５９ａが現れている。開口６５の底面６５ｅには、ドリフト層５５の上面５５ｂが現れている。
　工程Ｓ１０７では、図５の（ｂ）部に示されるように、マスク６３が除去される。この結果、基板生産物ＳＰ１が形成される。基板生産物ＳＰ１では、開口６５は、第１～第３部分６５ａ、６５ｂ、６５ｃを有する。第１の部分６５ａでは、ドリフト層５５の上面５５ｂ（底面６５ｅ）が露出している。第２の部分６５ｂでは、開口６５の側面６５ｄが、ドリフト層５５の上面５５ｂから半導体積層５３ｂの表面５３ａまで傾斜して延在する。第３の部分６５ｃでは、半導体積層５３ｂの表面５３ａ（コンタクト層５９の表面）が露出している。
　図５の（ｂ）部では、単一の開口６５が描かれているけれども、基板５１には多数の開口が配列されている。これ故に、半導体積層５３ｂは、開口６３の形状に応じて、メサ形状、或いは凹部（例えば溝）を含む形状を成す。側面６５ｄは、基板５１の主面５１ａに対して傾斜しており、また半導体積層５３ｂの表面５３ａに対して傾斜している。マスク６３を用いたエッチングにより、側面６５ｄの具体的な傾斜角を制御できる。
　必要な場合には、エッチング工程の前に、工程Ｓ１０４で半導体の面方位をＸ線回折により調べて、Ｘ線回折により半導体の面方位を見積もることが良い。この見積もり結果に基づき、エッチング条件を調整することができる。条件の調整は、半導体積層６５の側面６５ａの傾斜の制御に良い。また、必要な場合には、この見積もり結果に基づき、レジスト膜厚、露光条件、及び／又はベーク条件を調整することができる。Ｘ線回折を行う工程は、エッチングを行う前であり、半導体積層５３が形成された後である。
　側面６５ｄは、全体としては、基準面Ｒ１１に沿って延在している。基準面Ｒ１１は基板５１の主面５１ａの法線及び基板５１の主面５１ａの両方に対して傾斜している。開口６５の底面６５ｅは基準面Ｒ１２に沿って延在しており、半導体積層５３ｂの主面５３ａは基準面Ｒ１３に沿って延在している。基準面Ｒ１１の法線とｃ軸との成す角度は、基準面Ｒ１２、Ｒ１３の法線とｃ軸との成す角度より小さい。優れた実施例では、半導体積層５３ｂの主面５３ａは基板５１の主面５１ａと実質的に平行であることができる。基準面Ｒ１１（つまり、側面６５ｄ）と基準面Ｒ１２、Ｒ１３（主面５３ａ、底面６５ｅ）との成す角度は例えば５度から４０度の範囲にあることができる。
　チャネル層及びキャリア供給層の成長に先立って、必要な場合には、基板生産物ＳＰ１の前処理（例えば、洗浄）を行った後に、基板生産物ＳＰ１を成長炉１０ａに配置することができる。
　工程Ｓ１０８では、アンモニア及びIII族元素原料を含む原料ガスＧ１を成長炉１０ａに供給して、図６の（ａ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、チャネル層６９を成長温度ＴＧ１で成長する。チャネル層６９はアンドープ窒化ガリウム系半導体からなる。チャネル層６８は、第１の部分６９ａ、第２の部分６９ｂ及び第３の部分６９ｃを含む。第１の部分６９ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ２１に沿って延在する。基準面Ｒ２１は、基板５１の主面５１ａに対して傾斜する。基準面Ｒ２１の法線は、例えばｃ軸に対して－１０度～＋１０度の角度範囲内にあり、優れた実施例ではチャネル層６９の窒化ガリウム系半導体のｃ軸にほぼ直交することができる。第２の部分６９ｂは、半導体積層５３ｂの主面５３ａ上に成長され、法線軸Ｎｘに直交する基準面Ｒ２２に沿って延在する。第１の部分６９ａは、基準面Ｒ２１に対して傾斜する。第３の部分６９ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ２３に沿って延在する。第１の部分６９ａは、基準面Ｒ２２、Ｒ２３に対して傾斜する。優れた実施例では、開口部６５の底面６５ｅの形状はエッチング条件やマスクの材質や形状に依存するが、優れた実施例では、基準面Ｒ２３は基準面Ｒ２２と実質的に平行であり、また基準面Ｒ２３及び基準面Ｒ２２は基板５１の主面５１ａに平行であることができる。
　半導体積層６５の側面６５ｄ上にチャネル層６９の部分が成長され、側面６５ｄの面方位のおかげで、この部分の酸素濃度は１×１０１６ｃｍ－３未満にできる。チャネル層６９における酸素濃度に起因したドレインリークを低減できる。
　また、電流ブロック層５７の側面５７ａが基準軸Ｃｘに対して５度以上の角度で傾斜するので、チャネル長の増大によるオン抵抗の増加を避けることができる。電流ブロック層５７の端面５７ａが基準軸Ｃｘに対して４０度以下の角度で傾斜するので、その上に成長されたチャネル層６９において面方位に起因する酸素濃度の増加を避けることができる。
　工程Ｓ１０９では、チャネル層６９を成長した後にキャリア供給層７１を成長する前に、成長温度ＴＧ１から成長温度ＴＧ２に基板温度を上昇する。この温度変更は、例えばアンモニアを成長炉１０ａに流しながら行われる。例えば、チャネル層６９がＧａＮからなると共に、キャリア供給層７１がＡｌＧａＮからなるとき、成長温度ＴＧ１は例えば９５０度であり、成長温度ＴＧ２は例えば１０８８０度である。成長温度ＴＧ１は例えば摂氏900度以上摂氏1100度以下であり、成長温度ＴＧ２は例えば摂氏1000度以上摂氏1200度以下である。
　半導体積層５３の主面５３ａが基準軸Ｃｘに対して５度以上４０度以下の範囲内の角度で傾斜する。このため、半導体積層６５の斜面６５ｄにチャネル層６９を成長する際に、成長温度ＴＧ１を下げることなく、チャネル層６９への酸素取込みの程度を低減できる。また、成長温度ＴＧ１を下げることなくチャネル層６９が成長されるので、成長温度ＴＧ１から成長温度ＴＧ２に基板温度を上昇する期間が長くならない。これ故に、温度上昇中にチャネル層６９の表面における原子の移動を低減でき、チャネル層表面の変形を避けることができる。
　また、成長温度ＴＧ１から成長温度ＴＧ２に基板温度を上昇する期間が長くすることなく、基板温度を成長温度ＴＧ２に十分に安定させることができる。基板温度が成長温度ＴＧ２に十分に安定した後に、引き続き成長されるキャリア供給層７１とチャネル層６９とのヘテロ界面７０が形成される。これ故に、低い品質のヘテロ界面７０の形成を避けることができる。
　工程Ｓ１１０では、アンモニア及びIII族元素原料を含む原料ガス（gas）Ｇ２を成長炉１０ａに供給して、図６の（ｂ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、キャリア供給層７１を成長温度ＴＧ２で成長する。キャリア供給層７１はチャネル層６９とヘテロ接合７０を形成する。キャリア供給層７１はIII族窒化物半導体からなる。キャリア供給層７１は、第１の部分７１ａ、第２の部分７１ｂ及び第３の部分７１ｃを含む。第１の部分７１ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ３１に沿って延在する。基準面Ｒ３１は、基板５１の主面５１ａに対して傾斜する。基準面Ｒ３１の法線は、例えばｃ軸に対して－１０度～＋１０度の角度範囲内にあり、優れた実施例では、基準面Ｒ３１はキャリア供給層７１の窒化ガリウム系半導体のｃ軸にほぼ直交することができる。第２の部分７１ｂは、半導体積層５３ｂの主面５３ａ上に成長され、基準面Ｒ３２に沿って延在する。第１の部分７１ａは、基準面Ｒ３２に対して傾斜する。第３の部分７１ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ３３に沿って延在する。第１の部分７１ａは、基準面Ｒ３３に対して傾斜する。本実施例では、基準面Ｒ３３は基準面Ｒ３２と実質的に平行であり、また基準面Ｒ３３及び基準面Ｒ３２は基板５１の主面５１ａに平行である。キャリア供給層７１のIII族窒化物半導体のバンドギャップは、チャネル層６９の窒化ガリウム系半導体のバンドギャップより大きい。チャネル層６９とキャリア供給層７１とは接合７０を成し、接合７０に沿って二次元キャリアガス層が形成される。
　キャリア供給層７１の成長が完了した後に、基板生産物ＳＰ２の温度を成長温度ＴＧ２からの低下を開始することができる。キャリア供給層７１の成長が完了した後にキャリア供給層７１の成長温度ＴＧ２以下の温度の所定雰囲気にキャリア供給層７１の表面７１ａをさらしながら降温を行う。所定雰囲気は、窒素（Ｎ２）を含むと共にアンモニアを含まない。
　工程Ｓ１１１では、基板生産物ＳＰ２の温度を下げて基板生産物ＳＰ２を取り出す。工程Ｓ１１２ａ又は工程Ｓ１１２ｂの電極形成工程では、キャリア供給層７１上にゲート電極を形成する。より具体的には、電極形成工程では、半導体積層５３ｂの半導体層５７、５９に接触を成すソース電極の形成、基板５１の裏面５１ｂに接触を成すドレイン電極の形成、ゲート絶縁膜７７の形成、及びゲート絶縁膜７７に接触を成すゲート電極の形成を行う。
　半導体積層５３ｂの主面５３ａ上にソース電極を形成することができる。このソース電極は、電流ブロック層５７及びコンタクト層５９に電位を供給する。ソース電極７３は、チャネル層６９を流れるキャリアを供給し、キャリアは二次元キャリアガスを介してドリフト層５５に流れる。この作製方法によれば、ソース電極が電流ブロック層５７及びコンタクト層５９に電位を供給するので、電流ブロック層５７がチャネル層６９に対してバックゲート（back　gate）として働く。
　（実施例）
エピタキシャル基板の作製。
窒化ガリウム膜をＭＯＣＶＤ法により成膜する。ガリウム原料として、トリメチルガリウム（trimethylgallium）を用いる。窒素原料としては、高純度アンモニアを用いる。キャリアガス（carrier　gas）としては、純化した水素を用いる。高純度アンモニアの純度は、９９．９９９％以上であり、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（dopant）として水素ベース（base）のシラン（silane）を用い、ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウム（Bis(cyclopentadienyl)magnesium）を用いる。基板として導電性の窒化ガリウム基板を用い、この基板のサイズ（size）は２インチ（inch）である。まず、摂氏１０３０度の温度及び１００Ｔｏｒｒの圧力で、アンモニアと水素の雰囲気中で基板のクリーニングを行う。その後に、摂氏１０５０度に昇温した後に、２００Ｔｏｒｒの圧力、及び１５００のＶ／IIIモル比（molar　ratio）で窒化ガリウム層を成膜する。本実施例では、ＧａＮ基板主面のオフ（off）角は１８度である。
　窒化ガリウム基板上に、厚さ５μｍのアンドープＧａＮドリフト層、厚さ０．５μのｐ型ＡｌＧａＮ電流ブロック層、厚さ０．２μｍのｎ型ＧａＮキャップ（cap）層（コンタクト層）が順に成長される。ドリフト層のＳｉ濃度は１×１０１６ｃｍ－３であり、バリア（barrier）層のＭｇ濃度は１×１０１８ｃｍ－３であり、キャップ層のＳｉ濃度は１×１０１８ｃｍ－３である。この成膜により、窒化ガリウム基板上にｎｐｎ構造の半導体積層を有するエピタキシャル基板が作製される。
　デバイス構造の作製。
このエピタキシャル基板に開口部を形成する。このためのマスクは、エピタキシャル膜表面にレジストを塗布した後にフォトリソグラフィによりレジストにパターンを形成して作製される。このマスクを用いて、エピタキシャル基板に反応性イオンエッチング（ＲＩＥ：reactive　ion　etching）により開口部を形成して、開口を有する基板生産物をする。開口部の斜面の傾斜角に関しては、ＧａＮ基板のｃ軸方向に延在する基準軸と開口部の斜面の法線との角度差は－１０度より大きく＋１０度未満であることが良い。この角度範囲の外側の角度では、チャネル層としてアンドープＧａＮの再成長を行った場合、その傾斜角度の斜面上におけるチャネル層厚の均一性が良好でなくなる。
　図７は、開口部の側面の傾斜とチャネル層厚の均一性とを説明する図面である。座標軸は、図１に示された座標軸Ｓに従う。開口部の側面がｃ面又はｃ面に近い面であるので、チャネル層の表面にｃ面が形成される傾向にある。図７の（ａ）部には、比較的大きい傾斜を有する開口部の側面上に成長されたチャネル層の形態を示す。開口部の側面は、基準面Ｒ０に沿って延在しており、チャネル層の表面は、ｃ軸にほぼ直交する基準面ＲＣ１に沿って延在する。基準面ＲＣ１と基準面Ｒ０との成す角度ＴＨ１が大きすぎるとき、開口部の斜面上において、開口部の底面から半導体積層の上面への方向に、チャネル層厚の徐々に厚くなり、これ故に、チャネル層厚の均一性が良好でない。電流ブロック層の側面の上端上におけるチャネル層厚が厚すぎるとき、ゲート電極の電界がチャネル層の深部に及ばなくなり、リーク電流の増大になる。また、電流ブロック層の側面の下端上におけるチャネル層厚が薄すぎるとき、下地のｐ型層からのｐ型ドーパント拡散の影響によりオン抵抗の増大になる。
　図７の（ｂ）部には、比較的小さい傾斜を有する開口部の側面上に成長されたチャネル層の形態を示す。開口部の側面は、基準面Ｒ０に沿って延在しており、チャネル層の表面は、ｃ軸にほぼ直交する基準面ＲＣ２に沿って延在する。基準面ＲＣ２と基準面Ｒ０との成す角度ＴＨ２が大きすぎるとき、開口部の斜面上において、半導体積層の上面から開口部の底面への方向に、チャネル層厚の徐々に厚くなり、これ故に、チャネル層厚の均一性が良好でない。電流ブロック層の側面の上端上におけるチャネル層厚が薄すぎるとき、チャネル電流が流れるチャネル層断面が小さくなり、オン抵抗の増大になる。また、電流ブロック層の側面の下端上におけるチャネル層厚が厚すぎるとき、ゲート電極の電界がチャネル層の深部に及ばなくなり、リーク（leakage）電流の増大になる。
　図７の（ｃ）部には、ｃ軸に対する基板主面の傾斜角とほぼ等しい傾斜の開口部側面上に成長されたチャネル層の形態を示す。開口部の側面がｃ面又はｃ面に近い面であるので、チャネル層の表面にｃ面が形成される傾向にある。開口部の側面は、基準面Ｒ０に沿って延在しており、チャネル層の表面は、ｃ軸にほぼ直交する基準面ＲＣ３に沿って延在する。基準面ＲＣ３と基準面Ｒ０とはほぼ平行にあるとき、開口部の斜面上において、開口部の底面から半導体積層の上面への方向に、チャネル層厚の変化は小さくなり、これ故に、チャネル層厚の均一性が良好になる。電流ブロック層の側面の上端上におけるチャネル層厚が、電流ブロック層の側面の下端上におけるチャネル層厚とほぼ等しいとき、ゲート電極の電界がチャネル層の深部に十分に及んでリーク電流を抑制でき、また、下地のｐ型層からのｐ型ドーパント拡散の影響によるオン抵抗増大も防げる。
　本実施例では、結晶方位はＸＲＤのω－２θスキャン（ω－２θ　scan）で把握すると共に、その結晶方位に応じて、反応性ガス（塩素等）／不活性ガス(希ガス)の供給比の調整により、斜面形成ＲＩＥ時に基板垂直方向のエッチングレート（etching　rate）を変更することで開口部の傾斜角を調節することにより、エッチングにより生成される開口部の側面の傾斜角が先に述べた角度差の範囲になるように形成できる。
　レジストマスクの除去と基板洗浄の後に、図８に示される再成長温度シーケンスに従ってチャネル層及びキャリア供給層を成長する。まず、時刻ｔ０でＭＯＣＶＤ装置に基板生産物を導入して、時刻ｔ１で摂氏４００度に基板温度を上昇させる。さらに、アンモニア及び水素を含む雰囲気で摂氏９５０度まで温度を上昇した後に、熱クリーニングを行う。次いで、引き続きアンモニア及び水素を成長炉に供給しながらIII族有機金属原料（ＴＭＧ）を成長炉に時刻ｔ２に供給して、厚さ１００ｎｍのｉ－ＧａＮチャネル層を成長する。時刻ｔ３でIII族有機金属原料の供給を停止してチャネル層の成長を終了する。この後に、アンモニア及び水素を含む雰囲気で基板温度を上昇して時刻ｔ４で摂氏１０８０度の基板温度になる。時刻ｔ５でIII族有機金属原料（ＴＭＧ、ＴＭＡ）を成長炉に供給して、厚さ２５ｎｍのｉ－ＡｌＧａＮキャリア供給層を成長する。時刻ｔ６でIII族有機金属原料の供給を停止してキャリア供給層の成長を終了する。この後に、アンモニア及び水素を含む雰囲気を窒素（Ｎ２）雰囲気に変更した後に、基板温度を室温まで降下する。時刻ｔ７で、基板生産物を成長炉から取り出す。
　基板生産物の全面に絶縁膜を成膜した後に、フォトリソグラフィとイオンビーム（ion　beam）蒸着法を用いて、ソース電極、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に形成すると共に、ゲート電極を開口部側面に形成する。
　これらの工程により、オン抵抗の増大を抑制できると共にドレインリーク電流の低減されたヘテロ構造トランジスタが形成される。
　ｃ面ＧａＮ基板を用いて縦型トランジスタ構造を形成するとき、ｉ－ＧａＮチャネル層及びｉ－ＡｌＧａＮ電子供給層の再成長を順次行う。この際に、下地となる開口部斜面は、エッチングといった物理的なプロセスにより形成された面であるので、結晶学的な特定の面方位では無い。
　このため、物理的に形成された下地面に、ｉ－ＧａＮの再成長を行った場合、斜面周囲の平坦面は再成長初期にＣ面あるいはその微斜面が形成されるので、図９の（ａ）部に示されるように、原料の取り込みが制限され、その平坦面に取り込まれなかったIII族原子が、より荒れた斜面に多く取り込まれる、斜面においてはＣ面に対して垂直方向の成長速度が極端に速くなり、エピタキシャル成長時に成長方向に起因してより多くの酸素を取り込みやすくなる。その結果、開口部に再成長したｉ－ＧａＮチャネル層が予想外に多くの電子濃度を有する。これは、トランジスタのドレインリークの原因となる。
　上記のようにＣ軸垂直方向の成長を抑制するために、ｉ－ＧａＮの成長温度を下げてＣ面への原料の取り込みを促進すると共に、斜面部への取り込みを相対的に低減することができる。結晶品質の観点からｉ－ＧａＮと比べてｉ－ＡｌＧａＮの最適成長温度を高くする。このため、ｉ－ＧａＮ成長後にｉ－ＡｌＧａＮの成長温度に昇温するために成長中断時間が長くなる。その場合、高温雰囲気中に晒されている斜面の表面で物質の移動が発生しており、より長時間成長を中断した場合、斜面の形状が崩れてしまう。したがって、成長温度下げによる酸素取り込み低減には制約が生じる。一方で、成長中断時間を長くしない場合、ｉ－ＡｌＧａＮの成長時に成長温度が十分に上がりきる前に成長が開始され、これは、ｉ－ＡｌＧａＮの結晶性や、ｉ－ＡｌＧａＮ／ｉ－ＧａＮ界面におけるＡｌ組成の急峻性が低下する。この低下により、デバイス形成後のオン抵抗の増加を招く。
　さらに、Ｃ面に対して大きく傾斜した開口側面にｉ－ＧａＮチャネル層及びｉ－ＡｌＧａＮ電子供給層を再成長するとき、平坦面のＣ面と比して斜面部の成長速度が速くなる。特に、ｉ－ＧａＮチャネル層の成長では酸素等の導電性不純物を取り込みやすくなり、トランジスタ形成後のドレイン耐圧低下の原因となる。
　そこで、本実施の形態では縦型トランジスタの電気的特性と信頼性改善に有効な半導体素子の形成法および構造を提供する。本実施例では、基板主面の結晶方位をＣ軸より任意の方向に５度～４０度程度の角度で傾斜させる。この基板上に半導体積層をエピタキシャル成長する。半導体積層の上面に対して斜面した斜面を形成すると共に、傾斜面とは別の平坦面をＣ面に対して傾斜させる。この斜面は、半導体積層の上面に対して、基板結晶方位に合わせて５度～４０度程度の角度で傾斜させる。この斜面は、Ｃ面テラス（terrace）とステップ（step）からなる微斜面或いはＣ面のいずれかなる構造を有する。この斜面上に、チャネル層及び電子供給層を再成長する。
　ＨＥＭＴ構造を再成長により形成するに先だって、開口斜面にＣ面あるいはＣ面テラスとステップからなる微斜面を形成し、開口内の平坦面及び半導体積層の主面をＣ面に対して傾斜される。この表面の構造上にＨＥＭＴ構造を再成長により形成するとき、図９の（ｂ）部に示されるように、平坦部から斜面部へのIII族原子の取り込みが生じない。また、再成長ｉ－ＧａＮの成長方向がＣ軸と平行になることで酸素の取り込みを低減できる。このため、ｉ－ＧａＮチャネル層のリークに起因するトランジスタのドレインリークを低減できる。
　また、Ｃ面あるいはＣ面テラスとステップからなる微斜面が開口部の斜面に形成されるので、仮にｉ－ＧａＮの成長温度を上げたとしても平坦面に対する垂直方向の成長速度の増加を抑えることができ、またｉ－ＡｌＧａＮ成長時にその最適温度への到達時間を長くならない。その結果、ｉ－ＡｌＧａＮ成長時に不十分な成長温度に起因するｉ－ＡｌＧａＮの結晶性の低下やｉ－ＡｌＧａＮ／ｉ－ＧａＮ界面におけるＡｌ組成の急峻性の悪化を避けることができる。また、二次元電子ガスのための界面品質の劣化を伴うトランジスタのオン抵抗増加を防ぐことができる。
　電流ブロック層の側面の長さが２次元電子ガスの制御のための実効チャネルとなるので、Ｃ軸を基準にして基板結晶方位を５度以下の角度にすると、そのチャネル長が長くなり、オン抵抗の増加を招く。一方、Ｃ軸を基準にして基板結晶方位を４０度以上の角度にすると、ＲＩＥによる開口部形成以前の下地エピタキシャル成長において成長表面に窒素が表出するようになり、その結果酸素の混入を招く。また、チャネル層と電流ブロック層とのｐｎダイオード（pn　diode）耐圧が、電流ブロック層におけるアクセプタ（acceptor）補償、及びチャネル層の過剰ドナー（donor）の両影響により低下する。また、これは、電流ブロック層におけるアクセプタ不足は、ドレインリークの増加を招く。特に、Ｃ軸からの傾斜角が４０度を超えるとき、酸素が１×１０１７ｃｍ－３以上でｉ－ＧａＮ層に混入し、ｐｎダイオード構造部の耐圧、及びドレイン耐圧を低下させる。
　良好な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
　本実施の形態によれば、チャネル層のキャリア濃度の増大に起因するリークを低減できる、窒化物電子デバイスを作製する方法を提供できる。また、本実施の形態によれば、チャネル層のキャリア濃度が増大することを避けてリークを低減できる構造を有する、窒化物電子デバイスを提供できる。
１０ａ…成長炉、１１…ヘテロ接合トランジスタ、１３…導電性基板、１５…半導体積層、１６…開口、１９…チャネル層、２０…ヘテロ接合、２１…バリア層、２３…ゲート電極、２５…ドリフト層、２７…電流ブロック層、２９…コンタクト層、３１…ソース電極、３３…ドレイン電極、ＣＲ…結晶座標系、５１…III族窒化物半導体基板、５３、５３ｂ…半導体積層、５５…ドリフト層、５７…電流ブロック層、５７…コンタクト層、Ｅ…エピタキシャル基板、６３…マスク、６５…開口、６５ｄ…側面、６５ｅ…底面、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ３１、Ｒ３２、Ｒ３３…基準面、６９…チャネル層、７１…キャリア供給層、７３…ソース電極、７７…ゲート絶縁膜、７９…ゲート電極。

Claims (18)

  1. 　窒化物電子デバイスを作製する方法であって、
    　基板の主面上に半導体積層を成長する工程と、
    　前記半導体積層上にマスクを形成する工程と、
    　前記マスクを用いて前記半導体積層をエッチングして、前記半導体積層の主面に対して斜面を有する開口を前記半導体積層の前記主面に形成する工程と、
    　前記マスクを除去した後に、アンモニア及びIII族元素原料を含む原料ガスを成長炉に供給することによって前記半導体積層の前記主面及び前記斜面上に、チャネル層を第１の成長温度で成長する工程と、
    を備え、
    　前記基板の前記主面は六方晶系III族窒化物からなり、
    　前記半導体積層は、第１の窒化ガリウム系半導体からなるドリフト層、第２の窒化ガリウム系半導体からなる電流ブロック層、及び第３の窒化ガリウム系半導体からなるコンタクト層を含み、
    　前記チャネル層は、アンドープ窒化ガリウム系半導体を含み、
    　前記半導体積層の前記斜面及び前記主面は、それぞれ、第１及び第２の基準面に沿って延在し、
    　前記半導体積層の前記主面の法線ベクトルは、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜し、
    　前記第１の基準面の法線と前記基準軸との成す角度は前記第２の基準面の法線と前記基準軸との成す角度より小さいことを特徴とする、窒化物電子デバイスを作製する方法。
  2. 　前記チャネル層を成長した後に、前記第１の成長温度から第２の成長温度に基板温度を上昇する工程と、
    　前記チャネル層上にキャリア供給層を前記第２の成長温度で前記成長炉で成長して、基板生産物を形成する工程と、
    を備え、
    　前記キャリア供給層はIII族窒化物半導体を含み、
    　前記キャリア供給層の前記III族窒化物半導体のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、
    　前記チャネル層は、前記半導体積層の前記斜面上に成長された第１の部分と、前記半導体積層の前記主面上に成長された第２の部分とを含み、
    　前記キャリア供給層は、前記チャネル層の前記第１の部分上に成長された第１の部分と前記チャネル層の前記第２の部分上に成長された第２の部分とを含み、
    　前記キャリア供給層の前記第１の部分は第２の基準面に対して傾斜し、
    　前記第２の基準面の法線ベクトルは、前記第１の窒化ガリウム系半導体のｃ軸方向を示す基準軸に対して５度以上４０度以下の範囲内の角度で傾斜することを特徴とする請求項１に記載された、窒化物電子デバイスを作製する方法。
  3. 　前記チャネル層の前記第１の部分の酸素濃度は１×１０１７ｃｍ－３未満であることを特徴とする請求項１又は請求項２に記載された、窒化物電子デバイスを作製する方法。
  4. 　前記半導体積層の前記斜面の法線ベクトルは、前記基準軸に直交する面に対して－１０度より大きく＋１０度未満の範囲の角度を成すことを特徴とする請求項１～請求項３のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  5. 　前記基板生産物を取り出した後に、前記キャリア供給層上にゲート電極を形成する工程を更に備え、
    　前記開口の前記斜面は、前記ドリフト層の側面、前記電流ブロック層の側面、及び前記コンタクト層の側面を含み、
    　前記ゲート電極は前記電流ブロック層の前記側面上に設けられ、
    　前記電流ブロック層の前記側面は、前記半導体積層の前記主面上に成長された第２の部分に対して５度以上４０度以下の範囲内の角度で傾斜することを特徴とする請求項１～請求項４のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  6. 　前記半導体積層上に前記マスクを形成する前記工程は、
    　前記半導体積層上に塗布されたレジストに前記開口を規定するエッジを有するパターンを形成する工程と、
    　前記パターン形成されたレジストに熱処理を行って、前記エッジに傾斜面を形成して前記マスクを形成する工程と、
    を含み、
    　前記エッチングでは、ドライエッチングにより前記マスク及び前記半導体積層をエッチングすることを特徴とする請求項１～請求項５のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  7. 　前記基板は導電性の自立III族窒化物基板からなり、
    　前記自立III族窒化物基板の主面の法線ベクトルは、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に直交する面に対して５度以上４０度以下の範囲内の角度で傾斜し、
    　当該方法は、前記基板の裏面にドレイン電極を形成する工程を更に備えることを特徴とする請求項１～請求項６のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  8. 　前記ドリフト層の前記第１の窒化ガリウム系半導体、前記電流ブロック層の前記第２の窒化ガリウム系半導体、及び前記コンタクト層の第３の窒化ガリウム系半導体の組み合わせは、ｎ型ＧａＮ／ｐ型ＧａＮ／ｎ＋型ＧａＮ、及びｎ型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ＋型ＧａＮのいずれかであることを特徴とする請求項１～請求項７のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  9. 　前記チャネル層及び前記キャリア供給層の組み合わせは、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかであることを特徴とする請求項１～請求項８のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  10. 　前記基板生産物を成長炉から取り出した後に、前記半導体積層の前記主面上にソース電極を形成する工程を更に備え、
    　前記ソース電極は、前記電流ブロック層及び前記コンタクト層に電位を供給し、
    　前記チャネル層と前記キャリア供給層とは接合を成し、
    　前記接合には二次元電子ガス層が形成され、
    　前記ソース電極は、前記チャネル層を流れるキャリアを供給することを特徴とする請求項１～請求項９のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  11. 　前記キャリア供給層の前記第１の部分に接合を成すゲート電極を形成する工程を更に備えることを特徴とする請求項１～請求項１０のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  12. 　前記キャリア供給層の前記第１の部分上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を更に備え、
    　前記ゲート電極は前記ゲート絶縁膜に接合を成すことを特徴とする請求項１～請求項１１のいずれか一項に記載された、窒化物電子デバイスを作製する方法。
  13. 　窒化物電子デバイスであって、
    　六方晶系III族窒化物からなり、該六方晶系III族窒化物のｃ軸に対して５度以上４０度以下の範囲で傾斜した主面の法線ベクトルを有する支持基体と、
    　前記支持基体の前記主面上に順に設けられたドリフト層、電流ブロック層及びコンタクト層を含むと共に、前記コンタクト層から前記電流ブロック層を介して前記ドリフト層に至る開口を有する半導体積層と、
    　前記開口の側面に設けられ、窒化ガリウム系半導体を含むチャネル層と、
    　前記開口の前記側面に設けられ、III族窒化物を含むキャリア供給層と、
    　前記開口の前記側面に設けられたゲート電極と、
    　前記半導体積層の主面上に設けられたソース電極と、
    　前記半導体積層及び前記支持基体のいずれかに設けられたドレイン電極と、
    を備え、
    　前記チャネル層の酸素濃度は１×１０１７ｃｍ－３未満であり、
    　前記半導体積層の前記側面及び前記主面は、それぞれ、第１及び第２の基準面に対して延在し、
    　前記半導体積層の前記主面は、前記六方晶系III族窒化物のｃ軸方向を示す基準軸に直交する面に対して５度以上４０度以下の範囲内の角度で傾斜し、
    　前記第１の基準面の法線と前記基準軸との成す角度は前記第２の基準面の法線と前記基準軸との成す角度より小さく、
    　前記ドリフト層は、第１の窒化ガリウム系半導体からなり、
    　前記電流ブロック層は、第２の窒化ガリウム系半導体からなり、
    　前記コンタクト層は、第３の窒化ガリウム系半導体からなり、
    　前記チャネル層は前記キャリア供給層と前記開口の前記側面との間に設けられ、
    　前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きいことを特徴とする窒化物電子デバイス。
  14. 　前記ドリフト層の第１の窒化ガリウム系半導体はＳｉドープｎ型ＧａＮであり、前記ドリフト層の膜厚は１μｍ以上１０μｍ以下であり、前記第１の窒化ガリウム系半導体のＳｉ濃度は１×１０１５ｃｍ－３以上３×１０１６ｃｍ－３以下であり、
    　前記電流ブロック層の第２の窒化ガリウム系半導体はＭｇドープｐ型ＧａＮであり、前記電流ブロック層の膜厚が０．１μｍ以上２．０μｍ以下であり、前記第２の窒化ガリウム系半導体のＭｇ濃度は５×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
    　前記コンタクト層の第３の窒化ガリウム系半導体はＳｉドープｎ型ＧａＮであり、前記コンタクト層の膜厚が０．１μｍ以上１．０μｍ以下であり、前記第３の窒化ガリウム系半導体のＳｉ濃度は、１×１０１６ｃｍ－３以上であることを特徴とする請求項１３に記載された、窒化物電子デバイス。
  15. 　前記キャリア供給層はＡｌＸＧａ１－ＸＮ（０＜Ｘ＜１）を含み、
    　前記キャリア供給層の膜厚が５ｎｍ以上４０ｎｍ以下であり、
    　前記チャネル層はアンドープＧａＮを含み、
    　前記チャネル層の膜厚が２０ｎｍ以上４００ｎｍ以下であることを特徴とする請求項１３又は請求項１４に記載された、窒化物電子デバイス。
  16. 　前記半導体積層の前記側面は、前記基準軸に直交する面に対して－１０度より大きく＋１０度未満の範囲の角度を成すことを特徴とする請求項１３～請求項１５のいずれか一項に記載された、窒化物電子デバイス。
  17. 　前記ゲート電極は前記キャリア供給層の前記第１の部分に接合を成すことを特徴とする請求項１３～請求項１６のいずれか一項に記載された、窒化物電子デバイス。
  18. 　前記キャリア供給層上に設けられたゲート絶縁膜を更に備え、
    　前記ゲート電極は前記ゲート絶縁膜に接合を成すことを特徴とする請求項１３～請求項１６のいずれか一項に記載された、窒化物電子デバイス。
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