WO2015122135A1 - 窒化物半導体デバイス - Google Patents

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layer
semiconductor layer
opening
semiconductor device
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柴田　大輔
田中　健一郎
石田　昌宏
慎一 好田
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パナソニックＩｐマネジメント株式会社
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Definitions

  • the present invention relates to a nitride semiconductor device applicable to a power transistor used in, for example, a power circuit of a consumer device such as a television.
  • Nitride semiconductors typified by GaN are wide gap semiconductors in which the band gaps of GaN and AlN are as large as 3.4 eV and 6.2 eV at room temperature, respectively, have a large breakdown electric field, and have a saturation drift velocity of electrons such as GaAs. It has a feature that it is larger than a semiconductor or Si semiconductor. For this reason, research and development of power transistors using nitride semiconductors, which are advantageous for high output and high breakdown voltage, are now being actively conducted.
  • a high concentration two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) is generated at the heterointerface due to spontaneous polarization and piezopolarization on the C plane ((0001) plane).
  • 2DEG 2 Dimensional Electron Gas
  • a sheet carrier concentration of 1 ⁇ 10 13 cm ⁇ 2 or more can be obtained.
  • the AlGaN represents ternary mixed crystal Al x Ga 1-x N (x is a certain value, where 0 ⁇ x ⁇ 1).
  • the multi-element mixed crystal is abbreviated with an array of constituent element symbols, such as AlInN, GaInN, and the like.
  • FIG. 19 is a sectional view of a conventional field effect transistor.
  • an AlGaN buffer layer 102 layer thickness 0.5 ⁇ m
  • a GaN drift layer 103 layer thickness 4 ⁇ m
  • a p-GaN barrier layer 104 layer thickness 0.5 ⁇ m
  • an AlGaN cap on a conductive SiC substrate 101.
  • Layer 105 layer thickness 0.3 ⁇ m
  • an opening reaching the drift layer 103 is formed.
  • a GaN electron transit layer 106 layer thickness 50 nm
  • an AlN intermediate layer 107 layer thickness 2 nm
  • an AlGaN electron supply layer 108 layer
  • the Ni gate electrode 109 is formed so as to cover the side surface of the opening, and the Ti / Al source electrode 110 is formed on the AlGaN electron supply layer 108 in the flat portion.
  • the drain electrode 111 is formed on the back surface of the SiC substrate 101. The drain current flows from the drain electrode 111 on the back surface side of the substrate through the GaN drift layer 103 to the source electrode 110 on the front surface side, and a two-dimensional electron gas (2DEG) generated at the AlGaN / GaN hetero interface formed on the side wall of the opening.
  • the vertical transistor is characterized in that the channel is opened and closed by a gate voltage.
  • a nitride semiconductor device includes a substrate, a first nitride semiconductor layer having a C-plane as a main surface, formed on the substrate, and a p formed on the first nitride semiconductor layer.
  • a second nitride semiconductor layer having a conductivity of a type, and a first opening formed in the second nitride semiconductor layer and reaching the first nitride semiconductor layer.
  • the third nitride semiconductor layer is formed so as to cover the first opening of the second nitride semiconductor layer and is made of a nitride semiconductor.
  • the third nitride semiconductor layer includes a region of the first opening.
  • the layer thickness Gx of the third nitride semiconductor layer in the direction parallel to the C plane on the side wall of the first opening is the third thickness in the direction perpendicular to the C plane in the flat portion outside the first opening. It is thicker than the layer thickness Gy of the nitride semiconductor layer.
  • the distance between the third nitride semiconductor layer on the side wall of the opening and the second nitride semiconductor layer having p-type conductivity is increased to reduce the carrier concentration of the third nitride semiconductor layer.
  • the decrease can be suppressed.
  • the on-resistance of the nitride semiconductor device can be reduced.
  • the nitride semiconductor device further includes a third electrode formed at a position away from the first electrode and on the third nitride semiconductor layer.
  • a fourth nitride semiconductor layer made of a nitride semiconductor is further formed on the third nitride semiconductor layer, and is parallel to the C plane at the side wall of the first opening.
  • the layer thickness Ax of the fourth nitride semiconductor layer in the direction is preferably larger than the layer thickness Ay of the fourth nitride semiconductor layer in the direction perpendicular to the C plane in the flat portion outside the first opening. .
  • the Al composition of the fourth nitride semiconductor layer on the side wall of the first opening can be reduced as compared with the flat portion.
  • the threshold value of the nitride semiconductor device can be increased, that is, a normally-off operation can be performed.
  • Gx / Gy is larger than Ax / Ay.
  • the third nitride semiconductor layer on the side wall of the first opening is kept away from the second semiconductor layer having p-type conductivity, and the fourth side of the side wall of the first opening is separated. It can suppress that Al composition of a nitride semiconductor layer falls extremely. Thereby, the on-resistance of the nitride semiconductor device can be reduced.
  • a fifth nitride semiconductor layer having p-type conductivity is further inserted between the first electrode and the third nitride semiconductor layer.
  • the carrier concentration under the first electrode can be reduced. And normally-off operation is possible.
  • the end portion of the first electrode or the end portion of the fifth nitride semiconductor layer is located outside the first opening.
  • the threshold value of the field effect transistor which is a nitride semiconductor device can be determined not only on the side wall of the first opening but also on the flat portion.
  • the nitride semiconductor device further includes a second opening extending from the third nitride semiconductor layer to the second nitride semiconductor layer, and the third electrode is formed in the second opening. Preferably it is formed.
  • the nitride semiconductor device preferably further includes a fourth semiconductor layer made of an undoped nitride semiconductor between the second nitride semiconductor layer and the third nitride semiconductor layer.
  • the fourth semiconductor layer further includes two layers, and the band gap of the layer closer to the second nitride semiconductor layer is closer to the third nitride semiconductor layer. It is preferably smaller than the band gap.
  • a nitride semiconductor device includes an insulating or semi-insulating block layer made of a nitride semiconductor layer formed on a second nitride semiconductor layer, and a third nitride semiconductor layer A fourth nitride semiconductor layer having a larger band gap.
  • the third nitride semiconductor layer is formed on the block layer, and the first opening extends from the block layer to the first nitride semiconductor layer.
  • the bipolar transistor inherently parasitic can be eliminated, the high breakdown voltage characteristic of the nitride semiconductor device can be obtained by the high breakdown strength inherent in the nitride semiconductor.
  • the block layer is preferably a GaN layer to which C is added at 3 ⁇ 10 17 cm ⁇ 3 or more.
  • the block layer is preferably a GaN layer into which any one or more of Fe, Mg, and B are implanted.
  • the nitride semiconductor device preferably has a second opening at a position different from the first opening and reaching the second nitride semiconductor layer from the fourth nitride semiconductor layer.
  • a fifth nitride semiconductor layer having p-type conductivity is further provided between the first electrode and the fourth nitride semiconductor layer. According to this preferred configuration, since the channel potential is raised by the fifth nitride semiconductor layer, the carrier concentration under the first electrode can be reduced, and the normally-off operation of the nitride semiconductor device is enabled.
  • the nitride semiconductor device preferably has, in the second opening, a third electrode that is different from the first electrode and has ohmic characteristics.
  • a second nitride semiconductor layer is formed immediately below the second opening, and the block layer and the first nitride semiconductor layer are in contact with each other in the first opening. It is preferable.
  • an excellent nitride semiconductor device having a low on-resistance can be provided.
  • FIG. 1 is a cross-sectional view of the field effect transistor according to the first embodiment.
  • FIG. 2 is a top view of the entire field effect transistor according to the first embodiment.
  • FIG. 3 is a diagram comparing the off characteristics of the field effect transistor according to the first embodiment.
  • 4A is a diagram showing a current density profile (simulation) at the time of dielectric breakdown applied to the field effect transistor of Sample A
  • FIG. 4B is a diagram at the time of dielectric breakdown applied to the field effect transistor of Sample B. It is a figure which shows a current density profile (simulation).
  • FIG. 5 is a cross-sectional view of a field effect transistor according to a first modification of the first embodiment.
  • FIG. 1 is a cross-sectional view of the field effect transistor according to the first embodiment.
  • FIG. 2 is a top view of the entire field effect transistor according to the first embodiment.
  • FIG. 3 is a diagram comparing the off characteristics of the field effect transistor according to the first embodiment.
  • 4A is
  • FIG. 6 is a cross-sectional view of a field effect transistor according to a third modification of the first embodiment.
  • FIG. 7 is a cross-sectional view of a field effect transistor according to a fourth modification of the first embodiment.
  • FIG. 8 is a cross-sectional view of a field effect transistor according to a fifth modification of the first embodiment.
  • FIG. 9 is a top view schematically showing the electrode arrangement of the field effect transistor according to the seventh modification of the first embodiment.
  • FIG. 10 is a cross-sectional view of the field effect transistor according to the second embodiment.
  • FIG. 11 is a cross-sectional view of a field effect transistor according to a first modification of the second embodiment.
  • FIG. 12 is a cross-sectional view of a field effect transistor according to a third modification of the second embodiment.
  • FIG. 13 is a cross-sectional view of a field effect transistor according to a fourth modification example of the second embodiment.
  • FIG. 14 is a cross-sectional view of the nitride semiconductor device according to the third embodiment.
  • FIG. 15 is a cross-sectional view of the nitride semiconductor device according to the first modification of the third embodiment.
  • FIG. 16 is a cross-sectional view of the nitride semiconductor device according to the fourth embodiment.
  • FIG. 17 is a cross-sectional view of the nitride semiconductor device according to the first modification of the fourth embodiment.
  • FIG. 18 is a cross-sectional view of the nitride semiconductor device according to the fifth embodiment. It is sectional drawing of the conventional field effect transistor.
  • crystal growth of a vertical transistor is performed so that the C-plane of the growing GaN crystal is parallel to the substrate surface.
  • the gate is smaller than the 2DEG channel at the flat AlGaN / GaN heterojunction interface.
  • the carrier concentration of 2DEG at the AlGaN / GaN heterojunction interface on the side wall of the opening is smaller.
  • the layer thickness of the electron transit layer is the same in the flat portion and the side wall of the gate opening. ing.
  • the channel is more easily narrowed than the 2DEG on the flat portion.
  • the conventional vertical field effect transistor has a problem that the carrier concentration of 2DEG on the side wall of the opening is greatly reduced, and the on-resistance is increased.
  • the present disclosure provides a nitride semiconductor device having a low on-resistance in a vertical field effect transistor of a nitride semiconductor device.
  • the npn structure of the GaN drift layer, the p-type GaN barrier layer, and the channel layer (two-dimensional electron gas) formed by regrowth is parasitically present between the source electrode and the drain electrode. is doing.
  • This npn structure becomes a parasitic bipolar transistor and adversely affects the device.
  • the parasitic bipolar transistor is turned on, and the drain-source of the vertical transistor is short-circuited, so that the withstand voltage of the original vertical transistor cannot be obtained.
  • the conventional vertical field effect transistor has a problem that the high breakdown voltage characteristic of the original vertical transistor cannot be obtained due to the parasitic npn bipolar transistor.
  • the present disclosure provides a nitride semiconductor device having a high breakdown voltage in a vertical field effect transistor of a nitride semiconductor device.
  • FIG. 1 A cross-sectional view of the field effect transistor according to the first embodiment is shown in FIG.
  • the field effect transistor of the present invention has the following configuration.
  • first underlayer 3 made of p-type GaN with a thickness of 400 nm and carrier concentration of 1 ⁇ 10 17 cm -3
  • a second underlayer 4 and a third underlayer 5 made of undoped Al 0.2 Ga 0.8 N having a thickness of 20 nm are sequentially formed.
  • a gate opening 8 is formed from the surface side of the third underlayer 5 through the third underlayer 5, the second underlayer 4, and the first underlayer 3 to reach the drift layer 2.
  • the first regrowth layer 6 made of undoped GaN having a thickness of 100 nm
  • the second regrowth layer made of undoped AlN having a thickness of 1 nm
  • the undoped Al 0.2 Ga 0.8 having a thickness of 50 nm by crystal regrowth so as to cover.
  • a third regrowth layer 7 made of N is sequentially formed.
  • a gate electrode 10 made of Pd is formed on the third regrowth layer 7, and the third regrowth layer 7, the second regrowth layer, the first regrowth layer 6, the third regrowth layer so as to sandwich the gate electrode 10 therebetween.
  • a second opening 15 that penetrates the base layer 5 and the second base layer 4 and reaches the first base layer 3 is formed, and a source electrode 11 made of Ti and Au is formed so as to fill the second opening 15.
  • a drain electrode 12 made of Ti and Al is formed on the back surface of the substrate 1. In FIG. 1, the second regrowth layer is not shown because it is thin.
  • the main surface of each semiconductor layer formed by crystal growth from the substrate 1 is a C plane.
  • a two-dimensional electron gas layer 9 is formed at the interface between the first regrowth layer 6 and the second regrowth layer, and this two-dimensional electron gas layer 9 forms an electron transit layer (channel layer) of the field effect transistor. Yes.
  • a portion having an inclination with respect to the main surface of the substrate 1 is generated in the two-dimensional electron gas layer 9, and this portion is referred to as an inclined carrier region 9a.
  • the first regrowth layer 6, the second regrowth layer, and the third regrowth layer 7 have the main surface and the inclined surface parallel to each other.
  • the n-type conductivity is made by adding Si
  • the p-type conductivity is made by adding Mg.
  • the gate electrode 10 makes a Schottky contact with the third regrowth layer 7, and the source electrode 11 makes an ohmic contact with the two-dimensional electron gas layer.
  • the drain electrode 12 is in ohmic contact with the substrate 1.
  • the opening width of the gate opening 8 is Xa
  • the width of the bottom of the gate opening 8 is Xb
  • Xb 5 ⁇ m
  • Xc 2 ⁇ m.
  • each semiconductor layer constituting the field effect transistor is formed by metal organic vapor phase epitaxy (Metal Organic Vapor Phase Epitaxy, hereinafter referred to as MOVPE).
  • MOVPE Metal Organic Vapor Phase Epitaxy
  • Table 2 shows the MOVPE conditions regarding the first regrowth layer 6, the second regrowth layer, and the third regrowth layer 7 after the gate opening 8 is formed.
  • TMG represents trimethylgallium and TMA represents trimethylaluminum.
  • Sccm and slm are units of the flow rate of gas flowing per minute when converted to the standard state (0 ° C., 1 atm), and 1 sccm is the flow rate of 1 cm 3 gas flowing per minute. Yes, 1 slm is a flow rate at which 1 liter of gas flows per minute.
  • FIG. 2 is a diagram illustrating the element arrangement of the field effect transistor of the present disclosure.
  • FIG. 2A is a diagram when viewed from the electrode side of the entire element of the field effect transistor, and FIG. ) Is a diagram showing the configuration of the unit cell 30.
  • the field effect transistor of the present disclosure has a configuration in which a plurality of hexagonal unit cells 30 are arranged in a close-packed manner as shown in FIG. 2A, and the figure connecting the centers of the source electrodes 11 has a hexagonal shape. Yes.
  • the gate electrode 10 is disposed so as to surround the source electrode 11.
  • the second opening 15 has a hexagonal shape
  • the side surface of the second opening 15 is a ⁇ 1-100 ⁇ plane.
  • the ⁇ 1-100 ⁇ plane is a collective term for the (1-100) plane and equivalent planes.
  • the gate electrode 10 is electrically connected to the gate pad 16, and the source pad 17 whose region is indicated by a broken line is an insulating layer (not shown) formed on the gate electrode 10. Is formed on top. A hole (not shown) is provided in the insulating layer, and the source electrode 11 and the source pad 17 are conducted through the hole.
  • the cross-sectional view shown in FIG. 1 is a cross-sectional view taken along a plane that includes the line segment AB and is perpendicular to the main surface of the substrate 1 in FIG.
  • the unit cell 30 is a hexagonal cell.
  • the unit cell 30 may be circular, square, or triangular.
  • the arrangement of the unit cells 30 is not limited to the hexagonal close-packed arrangement, and for example, a linear arrangement or a circular arrangement is also possible.
  • the distance between the inclined carrier region 9a formed facing the side wall 8a of the gate opening 8 and the first underlayer 3 is increased, and the sheet carrier concentration in the inclined carrier region 9a is reduced. Can be suppressed. As a result, the resistance of the two-dimensional electron gas layer 9 can be reduced, and the on-resistance of the field effect transistor can be reduced.
  • each semiconductor layer made of a group III nitride semiconductor formed on the substrate 1 has polarity.
  • the third regrowth layer 7 and the second regrowth layer and the first regrowth layer 6 are distorted due to the difference in lattice constant, and in particular the second regrowth layer and the first regrowth due to the strain.
  • Polarization charges are generated between the layer 6 due to spontaneous polarization and piezoelectric polarization. This polarization charge can increase the sheet carrier concentration in the two-dimensional electron gas layer 9.
  • the polarization charge density is maximized on the C plane.
  • the interface between the second regrowth layer and the first regrowth layer 6 has an inclined surface with respect to the C plane between the two source electrodes 11 sandwiching the gate electrode 10. In the case of having an inclined surface with respect to the C plane, the polarization charge density on the inclined surface is smaller than the polarization charge density on the C surface.
  • the first underlayer 3 is p-type, and a depletion layer spreads from the first underlayer 3 toward the two-dimensional electron gas layer 9. As the sheet carrier concentration of the two-dimensional electron gas layer 9 is smaller, the resistance of the two-dimensional electron gas layer 9 increases due to the influence of the depletion layer.
  • the distance between the inclined carrier region 9a and the first underlayer 3 is increased. 1
  • the distance between the foundation layer 3 and the inclined carrier region 9a is increased, and the influence of the spread of the depletion layer on the inclined carrier region 9a is reduced. By doing so, the resistance of the two-dimensional electron gas layer 9 can be reduced.
  • the source electrode 11 is provided with a second opening 15 for making contact with the first underlayer 3 made of p-type GaN.
  • the gate opening is smaller when the first regrowth layer 6 in the flat part is thinner.
  • the depth of the portion 8 can be reduced. When the depth of the gate opening 8 is shallower, the process time can be shortened, and the coverage of the source electrode 11 to be formed later is also improved.
  • the crystal growth rate on the side wall 8 a of the gate opening 8 is different from the crystal growth rate in the principal plane direction. Since the Al incorporation rate increases, the Al composition of the third regrowth layer 7 increases.
  • the difference in lattice constant between the third regrowth layer 7 and the first regrowth layer 6 increases and the polarization increases, and the sheet carrier of the two-dimensional electron gas layer 9 increases. Concentration increases. Therefore, the resistance of the two-dimensional electron gas layer 9 is reduced.
  • the gate opening The crystal growth rate on the side wall 8a of the portion 8 may be made lower than the crystal growth rate in the main surface direction, and the Al composition of the third regrowth layer 7 facing this side wall 8a may be increased.
  • the thickness in the ⁇ 1-100> direction of the third regrowth layer 7 is Ax and the thickness in the ⁇ 0001> direction (direction perpendicular to the main surface of the substrate 1) is Ay.
  • Ax 60 nm
  • Ay 50 nm
  • the sheet carrier concentration increases in the inclined carrier region 9a, and as a result, the resistance of the two-dimensional electron gas layer 9 can be reduced and the on-resistance of the field effect transistor can be reduced.
  • the second underlayer 4 functions as a block layer. That is, since the second underlayer 4 is semi-insulating, no current flows through the second underlayer 4, and the drift layer 2, the first underlayer 3, and the two-dimensional electron gas layer 9 are formed. Since the parasitic npn bipolar structure that has been formed is not formed, the breakdown voltage is not reduced by the malfunction of the parasitic bipolar structure. Therefore, a high breakdown voltage of the vertical transistor can be realized.
  • the second underlayer 4 may be made of any material as long as it is an insulating layer or a semi-insulating layer.
  • C carbon
  • a GaN layer added to ⁇ 3 or more may be used.
  • not only a GaN layer but an AlN layer, an AlGaN layer, an InGaN layer, or an InAlGaN layer can also be used.
  • the concentration of Si or O (oxygen) contained in the second underlayer 4 is preferably lower than the concentration of C, for example, 5 ⁇ 10 16 cm ⁇ 3 or less, more preferably 2 ⁇ 10 16 cm ⁇ . It is preferably 3 or less.
  • the second underlayer 4 may be formed by ion implantation of Mg, Fe, B or the like. Similar effects can be obtained with ion species other than those described above as long as the ion species can increase the resistance.
  • FIG. 3 shows a case where the field effect transistor (sample A) which is the nitride semiconductor device of the present invention shown in FIG. 1 and the second underlayer 4 are not used in the nitride semiconductor device shown in FIG.
  • the vertical axis is a logarithmic graph. For example, 1.0E-8 represents 1 ⁇ 10 ⁇ 8 (that is, E represents a power of 10).
  • Ids is about 1 ⁇ 10 ⁇ 8 A / mm even when Vds exceeds 900 V, whereas in sample B, Ids is 1 ⁇ 10 ⁇ 2 A / mm even when Vds is small. Bigger than. From this, it can be seen that sample A has a significantly smaller leakage current than sample B, that is, the breakdown voltage is significantly improved.
  • FIG. 4 is a diagram in which the current density profile at the time of dielectric breakdown voltage is obtained by simulation for Sample A and Sample B.
  • FIG. 4A is a diagram showing a current density profile for sample A
  • FIG. 4B is a diagram showing a current density profile for sample B. Note that the dielectric breakdown voltage of sample A is 950V, and that of sample B is 180V.
  • FIG. 5 shows a cross-sectional view of a field effect transistor according to one of the modified examples (first modified example).
  • the field effect transistor of this modification has a configuration in which a p-type semiconductor layer 13 is provided between the third regrowth layer 7 and the gate electrode 10.
  • the p-type semiconductor layer 13 is made of Mg-doped p-type Al 0.2 Ga 0.8 N having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • Xp 7 ⁇ m.
  • Other configurations are the same as those of the field-effect transistor described in the first embodiment.
  • the conduction band edge potential of the channel portion is raised by the p-type semiconductor layer 13, so that the threshold value can be increased, and the field effect transistor can be normally off.
  • the second modification of the field effect transistor according to the first embodiment is an insulating film made of silicon nitride (SiN) instead of the p-type semiconductor layer 13 in the field effect transistor (FIG. 5) according to the first modification.
  • SiN silicon nitride
  • Xa, Xb, Xc, Gx, Gy, Ax, and Ay are the same as those in the first embodiment.
  • the threshold value can be increased.
  • silicon dioxide SiO 2
  • silicon oxynitride SiON
  • the third modification of the field effect transistor according to the first embodiment is a first ground layer 3 made of p-type GaN in the field effect transistor according to the first modification (FIG. 5).
  • the source electrode 11 are provided directly below the source electrode 11 and the other base layer 4 made of semi-insulating GaN is provided in the other portions.
  • Xa, Xb, Xc, Gx, Gy, Ax, and Ay are the same as those in the first embodiment.
  • the second underlayer 4 may be made of any material as long as it is an insulating layer or a semi-insulating layer.
  • C carbon
  • a GaN layer added to ⁇ 3 or more may be used.
  • not only a GaN layer but an AlN layer, an AlGaN layer, an InGaN layer, or an InAlGaN layer can also be used.
  • the concentration of Si or O (oxygen) contained in the second underlayer 4 is preferably lower than the concentration of C, for example, 5 ⁇ 10 16 cm ⁇ 3 or less, more preferably 2 ⁇ 10 16 cm ⁇ . It is preferably 3 or less.
  • the second underlayer 4 may be formed by ion implantation of Mg, Fe, B or the like. Similar effects can be obtained with ion species other than those described above as long as the ion species can increase the resistance.
  • FIG. 7 shows a cross-sectional view of a fourth modification of the field effect transistor according to the first embodiment.
  • Xa, Xb, Xc, Gx, Gy, Ax, and Ay are the same as those in the first embodiment.
  • the region of the two-dimensional electron gas layer 9 that is a channel which is controlled by applying a voltage to the gate electrode 10 for the field effect transistor, can be limited to the vicinity of the bottom surface of the gate opening 8.
  • the pinch-off voltage of the field effect transistor can be made more stable.
  • FIG. 8 shows a cross-sectional view of a fifth modification of the field effect transistor according to the first embodiment.
  • the field effect transistor has a configuration in which the gate electrode 10 and the p-type semiconductor layer 13 are arranged inside the gate opening 8 as shown in FIG. 8 with respect to the field effect transistor shown in the first modification (FIG. 5). is there.
  • Xp 3 ⁇ m
  • Xgate 2 ⁇ m.
  • Xa, Xb, Xc, Gx, Gy, Ax, and Ay are the same as those in the first embodiment.
  • the field effect transistor is controlled by applying a voltage to the gate electrode 10, and the two-dimensional electron gas layer 9 as a channel is controlled. Since the region can be limited to the vicinity of the bottom surface of the gate opening 8, the pinch-off voltage of the field effect transistor can be made more stable.
  • the sixth modification of the field effect transistor according to the first embodiment is an insulating film made of silicon nitride (SiN) instead of the p-type semiconductor layer 13 in the field effect transistor (FIG. 8) according to the fifth modification.
  • SiN silicon nitride
  • Xa, Xb, Xc, Gx, Gy, Ax, and Ay are the same as those in the first embodiment.
  • the field effect transistor is controlled by applying a voltage to the gate electrode 10, and the two-dimensional electron gas layer 9 as a channel is controlled. Since the region can be limited to the vicinity of the bottom surface of the gate opening 8, the pinch-off voltage of the field effect transistor can be made more stable. Further, according to this configuration, the conduction band edge potential of the channel portion is raised by the insulating film, so that the threshold value can be increased.
  • silicon dioxide SiO 2
  • silicon oxynitride SiON
  • the third underlayer 5 is provided in the first embodiment, and this third underlayer 5 acts as a diffusion preventing layer that suppresses the diffusion of Mg from the first underlayer 3 to the channel.
  • this third underlayer 5 for example, InAlN or InAlGaN can also be used as a diffusion preventing layer.
  • the first underlayer 3 is assumed to be undoped in the first embodiment, it may be n-type doped. By performing n-type doping, the depletion layer from the third underlayer 5 is difficult to extend upward, so that the channel is hardly constricted and the on-resistance can be reduced.
  • crystal growth conditions for promoting lateral growth may be used to improve the crystal growth rate in the direction parallel to the substrate 1 rather than the direction perpendicular to the substrate 1. .
  • a seventh modification of the field effect transistor according to the first embodiment is an example in which a so-called finger structure is used instead of the field effect transistor shown in FIG.
  • FIG. 9 is a diagram for explaining the element arrangement of the field effect transistor of this modification.
  • FIG. 9A is a diagram illustrating the entire element of the field effect transistor, and
  • FIG. 9B is an electrode of the element. It is a figure which shows arrangement
  • the structure having the electrode arrangement shown in FIG. 9B is a so-called finger structure.
  • the field effect transistor according to this modification is provided so that the source electrode 11 is filled in the groove-shaped contact hole 18 instead of the second opening 15.
  • the gate electrode 10 and the source electrode 11 are provided in parallel to each other, and the longitudinal direction of the gate electrode 10 and the source electrode 11 is the ⁇ 11-20> direction.
  • the gate electrode 10 is electrically connected to the gate pad 16, and the source pad 17 whose region is indicated by a broken line is formed on an insulating layer (not shown) formed on the gate electrode 10. Has been. A hole (not shown) is provided in the insulating layer, and the source electrode 11 and the source pad 17 are conducted through the hole.
  • the element arrangement of the field effect transistors is not limited to the arrangement shown in FIGS. 2 and 9, but may be a linear arrangement or a circular arrangement.
  • FIG. 10 shows a cross-sectional view of a field effect transistor according to the second embodiment of the present disclosure.
  • the difference between the field effect transistor of the present disclosure shown in this embodiment and the field effect transistor in the first embodiment is that the width of the gate opening 8 is the gate opening of the field effect transistor in the first embodiment. It is larger than the width of 8.
  • the opening width of the gate opening 8 of the field effect transistor in the second embodiment is Xa and the width of the bottom of the gate opening 8 is Xb
  • Xa 6.4 ⁇ m
  • Xb 5 ⁇ m.
  • Gx ⁇ 3 ⁇ m and Gy 0.1 ⁇ m. That is,
  • first regrowth layer 6 and the second regrowth layer are substantially flat, although a shallow shallow dent remains.
  • the distance between the inclined carrier region 9a formed facing the side wall 8a of the gate opening 8 and the first underlayer 3 is increased, and the sheet carrier concentration in the inclined carrier region 9a is reduced. Can be suppressed.
  • an angle formed between the main surface and the main surface of the inclined surface with respect to the main surface on the side surface of the gate opening 8 It becomes smaller than theta which is. Therefore, it is possible to suppress a decrease in the concentration of the two-dimensional electron gas layer 9, particularly the inclined carrier region 9 a, which occurs at the interface formed between the first regrowth layer 6 and the second regrowth layer. As a result, the resistance of the two-dimensional electron gas layer 9 can be reduced, and the on-resistance of the field effect transistor can be reduced.
  • Each semiconductor layer constituting the field effect transistor is formed by MOVPE.
  • the gate opening 8 is formed by dry etching.
  • Table 3 shows the MOVPE conditions regarding the first regrowth layer 6, the second regrowth layer, and the third regrowth layer 7 after the gate opening 8 is formed.
  • TMG represents trimethylgallium and TMA represents trimethylaluminum.
  • Sccm and slm are units of the flow rate of gas flowing per minute when converted to the standard state (0 ° C., 1 atm), and 1 sccm is the flow rate of 1 cm 3 gas flowing per minute. Yes, 1 slm is a flow rate at which 1 liter of gas flows per minute.
  • the difference from the first embodiment is the growth time.
  • the regrowth time by extending the regrowth time, crystal growth proceeds along the main surface of the substrate 1, that is, lateral growth is promoted, and the first regrowth layer 6 and the second regrowth layer are separated from each other.
  • the angle of the main surface with the main surface can be made smaller than ⁇ , which is the angle formed with the main surface of the side surface of the gate opening 8.
  • FIG. 11 A cross-sectional view of a field effect transistor according to one of the modified examples (first modified example) is shown in FIG.
  • the field effect transistor of this modification has a configuration in which a p-type semiconductor layer 13 is provided between the third regrowth layer 7 and the gate electrode 10.
  • the p-type semiconductor layer 13 is made of Mg-doped p-type Al 0.2 Ga 0.8 N having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • Xgate 7 ⁇ m for the gate electrode 10
  • Xp 5 ⁇ m where Xp is the width along the ⁇ 1-100> direction of the p-type semiconductor layer 13.
  • Other configurations are the same as those of the field-effect transistor described in the second embodiment.
  • the conduction band edge potential of the channel portion is raised by the p-type semiconductor layer 13, so that the threshold value can be increased and the normally-off field effect transistor can be realized.
  • a second modification of the field effect transistor according to the second embodiment of the present disclosure uses silicon nitride (SiN) instead of the p-type semiconductor layer 13 in the field effect transistor (FIG. 11) according to the first modification.
  • the insulating film is provided.
  • the threshold value can be increased.
  • silicon dioxide SiO 2
  • silicon oxynitride SiON
  • FIG. 12 shows a cross-sectional view of a third modification of the field effect transistor according to the second embodiment of the present disclosure.
  • Xa, Xb, and Xc are the same as those in the second embodiment.
  • the region of the two-dimensional electron gas layer 9 that is a channel which is controlled by applying a voltage to the gate electrode 10 for the field effect transistor, can be limited to the vicinity of the bottom surface of the gate opening 8.
  • the pinch-off voltage of the field effect transistor can be made more stable.
  • FIG. 13 is a cross-sectional view of a fourth modification example of the field effect transistor according to the second embodiment of the present disclosure.
  • the field effect transistor has a configuration in which the gate electrode 10 and the p-type semiconductor layer 13 are arranged inside the gate opening 8 as shown in FIG. 13 with respect to the field effect transistor shown in the first modification (FIG. 11). is there.
  • Xp 5 ⁇ m
  • Xgate 3 ⁇ m.
  • Xa, Xb, and Xc are the same as those in the second embodiment.
  • the field effect transistor is controlled by applying a voltage to the gate electrode 10, and the two-dimensional electron gas layer 9 as a channel is controlled. Since the region can be limited to the vicinity of the bottom surface of the gate opening 8, the pinch-off voltage of the field effect transistor can be made more stable.
  • a fifth modification of the field effect transistor according to the second embodiment of the present invention uses silicon nitride (SiN) instead of the p-type semiconductor layer 13 in the field effect transistor (FIG. 13) according to the fourth modification.
  • the insulating film is provided.
  • the region of the two-dimensional electron gas layer 9 that is a channel controlled by applying a voltage to the gate electrode 10 in the field effect transistor is controlled. Since it can be limited to the vicinity of the bottom surface of the gate opening 8, the pinch-off voltage of the field effect transistor can be made more stable. Further, according to this configuration, the conduction band edge potential of the channel portion is raised by the insulating film, so that the threshold value can be increased.
  • silicon dioxide SiO 2
  • silicon oxynitride SiON
  • the third underlayer 5 is provided and this third underlayer 5 acts as a diffusion preventing layer that suppresses the diffusion of Mg from the first underlayer 3 to the channel, as in the first embodiment. It is the same.
  • this third underlayer 5 for example, InAlN or InAlGaN can also be used as a diffusion preventing layer.
  • the first underlayer 3 is assumed to be undoped in the first embodiment, it may be n-type doped. By performing n-type doping, the depletion layer from the third underlayer 5 is difficult to extend upward, so that the channel is hardly constricted and the on-resistance can be reduced.
  • composition and layer thickness of each semiconductor layer are not limited to those in Table 1, and can be appropriately selected based on the idea of the invention according to the present disclosure. .
  • the source gas, gas flow rate, and crystal growth temperature of the first regrowth layer 6, the second regrowth layer, and the third regrowth layer 7 are shown in Table 2. However, it can be appropriately changed by changing the composition or the like.
  • ⁇ is 45 degrees in the first and second embodiments, but the angle is not limited to this.
  • Gx> Gy is considered, ⁇ ⁇ 45 degrees is preferable to obtain a larger Gx.
  • FIG. 14 shows a cross-sectional view of a nitride semiconductor device according to the third embodiment of the present invention.
  • the transistor of the first embodiment is changed to a diode.
  • an n-type layer having a thickness of 8 ⁇ m is formed on a substrate 1 made of 300 ⁇ m-thick n + -type GaN having a principal surface as a C-plane ((0001) plane).
  • a drift layer 2 made of type GaN, a first base layer 3 made of p-type GaN having a thickness of 400 nm, and a second base layer 4 made of undoped Al 0.2 Ga 0.8 N having a thickness of 200 nm are formed in this order.
  • a first opening 14 is formed on the second underlayer 4 so as to penetrate each GaN-based semiconductor layer and reach the drift layer 2.
  • Si is added to the drift layer 2 and the donor concentration is, for example, 1 ⁇ 10 16 cm ⁇ 3 .
  • Mg is added to the first underlayer 3, and the acceptor concentration is set to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • a two-dimensional electron gas layer 9 is formed at the interface between the first regrowth layer 6 and the second regrowth layer, and this two-dimensional electron gas layer 9 forms an electron transit layer (channel layer) of the nitride semiconductor device. ing.
  • a second opening 15 is formed on the third regrowth layer 7 so as to reach the first underlayer 3 away from the first opening 14.
  • An anode electrode 20 made of Pd is formed so as to cover the first opening 14 and the second opening 15, and the two-dimensional electron gas layer 9 and the anode electrode 20 are electrically connected in the second opening 15. In contact.
  • the main surface of each semiconductor layer formed on the substrate 1 is a C surface.
  • the opening width of the first opening 14 is Xa
  • the width of the bottom of the first opening 14 is Xb
  • Xb 5 ⁇ m
  • Xc 2 ⁇ m.
  • Each semiconductor layer constituting the diode is formed by metal organic vapor phase epitaxy (Metal Organic Vapor Phase Epitaxy, hereinafter referred to as MOVPE).
  • MOVPE Metal Organic Vapor Phase Epitaxy
  • Table 5 shows the MOVPE conditions regarding the first regrowth layer 6, the second regrowth layer, and the third regrowth layer 7 after the first opening 14 is formed.
  • TMG represents trimethylgallium and TMA represents trimethylaluminum.
  • Sccm and slm are units of the flow rate of gas flowing per minute when converted to the standard state (0 ° C., 1 atm), and 1 sccm is the flow rate of 1 cm 3 gas flowing per minute. Yes, 1 slm is a flow rate at which 1 liter of gas flows per minute.
  • a feature of the present invention is that a block layer is inserted in a diode in which a Schottky diode using a two-dimensional electron gas and a PN diode using a bulk layer are connected in parallel to eliminate the npn parasitic bipolar structure.
  • a reduction in breakdown voltage due to a malfunction of the parasitic bipolar structure can be suppressed, and a higher breakdown voltage of the diode can be realized.
  • the distance between the inclined carrier region of the two-dimensional electron gas layer 9 formed facing the side wall of the first opening 14 and the first underlayer 3 is increased, and the inclined carrier region The decrease in sheet carrier concentration can be suppressed.
  • the resistance of the two-dimensional electron gas layer 9 can be reduced, and the resistance of the channel of the nitride semiconductor device can be reduced.
  • the distance between the inclined carrier region and the first underlayer 3 is increased by determining the values of Fx and Fy so as to satisfy the mathematical formula (Equation 4). 3 and the inclined carrier region become longer, and the influence of the spread of the depletion layer on the inclined carrier region 9a is reduced. By doing so, the resistance of the two-dimensional electron gas layer 9 can be reduced.
  • the anode electrode 20 is provided with a second opening 15 for making contact with the first underlayer 3 made of p-type GaN.
  • the first regrowth layer 6 in the flat portion has a smaller thickness.
  • the depth of the opening 14 and the depth of the second opening 15 can be reduced. When the depth of the first opening 14 is shallower, the process time can be shortened and the coverage of the anode electrode 20 is improved.
  • the width of the recess formed on the first opening 14 becomes smaller.
  • the crystal growth rate on the side wall of the first opening 14 is different from the crystal growth rate in the principal plane direction, and the crystal growth rate is low.
  • the Al incorporation rate increases, the Al composition of the third regrowth layer 7 increases.
  • the difference in lattice constant between the third regrowth layer 7 and the first regrowth layer 6 increases and the polarization increases, and the sheet carrier of the two-dimensional electron gas layer 9 increases. Concentration increases. Therefore, the resistance of the two-dimensional electron gas layer 9 is reduced.
  • the crystal growth rate may be set lower than the crystal growth rate in the main surface direction, and the Al composition of the third regrowth layer 7 facing this side wall may be increased.
  • the thickness of the third regrown layer 7 in the ⁇ 1-100> direction is Bx
  • By 50 nm
  • the sheet carrier concentration is increased in the inclined carrier region, and as a result, the resistance of the two-dimensional electron gas layer 9 can be reduced, and when a bias is applied to the anode electrode 20 for the nitride semiconductor device. Resistance, that is, on-resistance can be reduced.
  • FIG. 15 is a sectional view showing a first modification of the nitride semiconductor device according to the third embodiment of the present invention.
  • the difference between the nitride semiconductor device shown in FIG. 15 and the nitride semiconductor device shown in FIG. 14 is that a fourth regrowth made of p-type GaN having a thickness of 200 nm is formed between the anode electrode 20 and the third regrowth layer 7.
  • the layer 22 is provided.
  • Other configurations are the same as those of the nitride semiconductor device shown in FIG.
  • FIG. 16 shows a cross-sectional view of a nitride semiconductor device according to the fourth embodiment of the present invention.
  • This nitride semiconductor is a diode. This can be considered as a case where the layer thickness in the direction along the (0001) plane of the first regrowth layer 6 is very large in the third embodiment.
  • the thickness of the first regrowth layer 6 is 0.3 ⁇ m in the first opening 14.
  • each semiconductor layer other than the first regrowth layer 6 and the conditions of each electrode are as shown in Table 4.
  • the two-dimensional electron gas layer 9 formed between the first regrowth layer 6 and the second regrowth layer can be made substantially flat and parallel to the C plane. 9 can suppress a decrease in the sheet carrier concentration.
  • the Schottky junction where it is desired to avoid electric field concentration as much as possible can be moved to a location with less electric field concentration. Thereby, the breakdown voltage of the nitride semiconductor device can be increased.
  • FIG. 17 is a sectional view showing a first modification of the nitride semiconductor device according to the fourth embodiment of the present invention.
  • the difference between the nitride semiconductor device shown in FIG. 17 and the nitride semiconductor device shown in FIG. 14 is that a fourth regrowth made of p-type AlGaN having a thickness of 200 nm is formed between the anode electrode 20 and the third regrowth layer 7.
  • the layer 22 is provided.
  • Other configurations are the same as those of the nitride semiconductor device shown in FIG.
  • the layer thickness of the first regrowth layer 6 is 1 ⁇ m in the first opening 14.
  • each semiconductor layer other than the first regrowth layer 6 and the conditions of each electrode are as shown in Table 1.
  • the two-dimensional electron gas layer 9 formed between the first regrowth layer 6 and the second regrowth layer can be made substantially flat and parallel to the C plane. 9 can suppress a decrease in the sheet carrier concentration.
  • the Schottky junction where it is desired to avoid electric field concentration as much as possible can be moved to a location with less electric field concentration. Thereby, the breakdown voltage of the nitride semiconductor device can be increased.
  • the two-dimensional electron gas layer 9 is depleted by the depletion layer extending from the fourth regrowth layer 22, and the anode electrode 20 and the two-dimensional electron gas are Leakage current at the portion where the layer 9 is in contact can be reduced.
  • FIG. 1 A cross-sectional view of the nitride semiconductor device of the present embodiment is shown in FIG.
  • a drift layer 2 having a thickness of 8 ⁇ m
  • a first ground layer 3 having a thickness of 400 nm
  • a second ground layer 4 having a thickness of 200 nm are formed in this order on the substrate 1.
  • a first opening 14 that penetrates through each GaN-based semiconductor layer and reaches the drift layer 2 is formed on the second underlayer 4.
  • Si is added to the drift layer 2 and the donor concentration is, for example, 1 ⁇ 10 16 cm ⁇ 3 .
  • Mg is added to the first underlayer 3, and the acceptor concentration is set to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the third regrowth layer 7 made of undoped Al 0.2 Ga 0.8 N is formed as one cycle, and a plurality of cycles are formed in this order.
  • FIG. 18 shows a diode in the case of two periods (two channels).
  • a two-dimensional electron gas layer 9 is formed at the interface between the first regrowth layer 6 and the second regrowth layer, and this two-dimensional electron gas layer 9 forms an electron transit layer (channel layer) of the nitride semiconductor device. ing.
  • a second opening 15 is formed on the third regrowth layer 7 so as to reach the first underlayer 3 away from the first opening 14.
  • An anode electrode 20 made of Pd is formed so as to cover the first opening 14 and the second opening 15, and the two-dimensional electron gas layer 9 and the anode electrode 20 are electrically connected in the second opening 15. In contact.
  • the main surface of each semiconductor layer formed on the substrate 1 is a C surface.
  • a second opening 15 is formed on the third regrowth layer 7 so as to reach the first underlayer 3 away from the first opening 14.
  • An anode electrode 20 made of Pd is formed so as to cover the first opening 14 and the second opening 15, and the two-dimensional electron gas layer 9 and the anode electrode 20 are electrically connected in the second opening 15. In contact.
  • the main surface of each semiconductor layer formed on the substrate 1 is a C surface.
  • the material of the anode electrode 20 may be any material as long as it is a Schottky contact with the n-type nitride semiconductor.
  • a material containing Ni, Au, WSi, or the like can be used.
  • the second opening 15 reaches the first underlayer 3
  • the potential of the first underlayer 3 can be fixed to the potential of the anode electrode 20 to stabilize the operation. It is more preferable because it is possible.
  • the second opening 15 does not necessarily need to reach the first base layer 3, and may be a depth at which all the two-dimensional electron gas layers 9 and the anode electrode 20 are in electrical contact.
  • the cathode electrode 21 is made of a laminate of Ti and Au, is formed on the back side of the substrate 1 in the order of Ti and Al (Ti / Al), and makes ohmic contact with the substrate 1.
  • the electrode material of the cathode electrode 21 may be any material as long as it is in ohmic contact with the n-type, and examples thereof include Ti / Au.
  • the resistance of the channel can be further reduced as compared with a diode having one channel.
  • the nitride semiconductor device of the present invention is useful as a power device used in a power supply circuit for consumer equipment.

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Abstract

　本開示に係る窒化物半導体デバイスは、基板（１）と、基板（１）上に形成された、Ｃ面を主面とする第１の窒化物半導体層（２）と、第１の窒化物半導体層（２）上に形成された、ｐ型の導電性を有する第２の窒化物半導体層（３）と、第２の窒化物半導体層（３）に形成され、第１の窒化物半導体層（２）にまで達する第１の開口部（８）とを備えている。さらに、第２の窒化物半導体層（３）の第１の開口部（８）を覆うように形成された、第３の窒化物半導体層（６）と、第１の開口部（８）の領域を含むように第３の窒化物半導体層（６）上に形成された第１の電極（１０）と、基板（１）の裏面に形成された第２の電極（１２）とを備えている。そして、第１の開口部（８）の側壁においてＣ面と平行な方向の第３の窒化物半導体層（６）の層厚Ｇｘが、第１の開口部（８）の外側の平坦部におけるＣ面と垂直な方向の第３の窒化物半導体層（６）の層厚Ｇｙよりも厚い。

Description

窒化物半導体デバイス
　本発明は、例えばテレビ他の民生機器の電源回路等で用いられるパワートランジスタに適用できる窒化物半導体デバイスに関するものである。
　ＧａＮに代表される窒化物半導体はＧａＮ及びＡｌＮのバンドギャップがそれぞれ室温で３．４ｅＶ、６．２ｅＶと大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体あるいはＳｉ半導体などに比べて大きいという特長を有している。このため、高出力化・高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が現在活発に行われている。
　また、ＡｌＧａＮ／ＧａＮへテロ構造においてＣ面（（０００１）面）上にて自発分極及びピエゾ分極によりヘテロ界面に高濃度の２次元電子ガス（２ＤＥＧ：２　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）が生じ、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度が得られる特徴がある。
　なお、上記ＡｌＧａＮとは、３元混晶ＡｌxＧａ1-xＮ（ｘはある値、但し０≦ｘ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記される。例えば、窒化物半導体ＡｌxＧａ1-x-yＩｎyＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１）はＡｌＧａＩｎＮと略記される。
　図１９は従来例における電界効果トランジスタの断面図である。同図において、導電性ＳｉＣ基板１０１上にＡｌＧａＮバッファ層１０２（層厚０．５μｍ）、ＧａＮドリフト層１０３（層厚は４μｍ）、ｐ－ＧａＮバリア層１０４（層厚０．５μｍ）、ＡｌＧａＮキャップ層１０５（層厚０．３μｍ）がこの順に形成されている。前記キャップ層１０５上にはドリフト層１０３にまで達する開口部が形成され、再成長によってＧａＮ電子走行層１０６（層厚５０ｎｍ）、ＡｌＮ中間層１０７（層厚２ｎｍ）、ＡｌＧａＮ電子供給層１０８（層厚３０ｎｍ）がこの順で形成されている。Ｎｉゲート電極１０９は、前記開口部の側面を覆うように形成して、Ｔｉ／Ａｌソース電極１１０は平坦部のＡｌＧａＮ電子供給層１０８上に形成する。ドレイン電極１１１はＳｉＣ基板１０１の裏面に形成する構造となっている。ドレイン電流は基板裏面側のドレイン電極１１１からＧａＮドリフト層１０３を通って表面側のソース電極１１０へ流れ、開口部側壁に形成されたＡｌＧａＮ／ＧａＮへテロ界面に発生した２次元電子ガス（２ＤＥＧ）のチャネルをゲート電圧によって開閉することを特徴とする縦型トランジスタである。
特開２００６－２８６９４２号公報
　本開示に係る窒化物半導体デバイスは、基板と、基板上に形成された、Ｃ面を主面とする第１の窒化物半導体層と、第１の窒化物半導体層上に形成された、ｐ型の導電性を有する第２の窒化物半導体層と、第２の窒化物半導体層に形成され、第１の窒化物半導体層にまで達する第１の開口部とを備えている。さらに、第２の窒化物半導体層の第１の開口部を覆うように形成された、窒化物半導体よりなる第３の窒化物半導体層と、第１の開口部の領域を含むように第３の窒化物半導体層上に形成された第１の電極と、基板の裏面に形成された第２の電極とを備えている。そして、第１の開口部の側壁においてＣ面と平行な方向の第３の窒化物半導体層の層厚Ｇｘが、第１の開口部の外側の平坦部におけるＣ面と垂直な方向の第３の窒化物半導体層の層厚Ｇｙよりも厚いものである。
　この構成によれば、開口部の側壁の第３の窒化物半導体層とｐ型の導電性を有する第２の窒化物半導体層との距離を遠ざけて第３の窒化物半導体層のキャリア濃度の低下を抑制することができる。これにより、窒化物半導体デバイスのオン抵抗を低減することが可能になる。
　本開示に係る窒化物半導体デバイスは、第１の電極から離れた位置で、かつ第３の窒化物半導体層の上に形成された第３の電極をさらに備える。
　本開示に係る窒化物半導体デバイスは、さらに第３の窒化物半導体層の上に窒化物半導体よりなる第４の窒化物半導体層が形成され、第１の開口部の側壁においてＣ面と平行な方向の第４の窒化物半導体層の層厚Ａｘが、第１の開口部の外側の平坦部におけるＣ面と垂直な方向の第４の窒化物半導体層の層厚Ａｙよりも厚いことが好ましい。
　この好ましい構成によれば、第１の開口部の側壁の第４の窒化物半導体層のＡｌ組成を平坦部に比べて低減できる。これにより、窒化物半導体デバイスの閾値を増大させる、すなわちノーマリオフ動作をさせることが可能になる。
　本開示に係る窒化物半導体デバイスは、さらにＧｘ／ＧｙがＡｘ／Ａｙより大きいことが好ましい。
　この好ましい構成によれば、ｐ型の導電性を有する第２の半導体層から第１の開口部の側壁の第３の窒化物半導体層を遠ざけつつ、第１の開口部の側壁の第４の窒化物半導体層のＡｌ組成が極端に低下することを抑制できる。これにより、窒化物半導体デバイスのオン抵抗を低減することが可能になる。
　本開示に係る窒化物半導体デバイスは、さらに第１の電極と第３の窒化物半導体層との間にｐ型の導電性を有する第５の窒化物半導体層を挿入したことが好ましい。
　この好ましい構成によれば、第３の窒化物半導体層のポテンシャルが、ｐ型の導電性を有する第５の窒化物半導体層によって持ち上げられるため、第１の電極下のキャリア濃度を低減することができ、ノーマリオフ動作が可能になる。
　本開示に係る窒化物半導体デバイスは、さらに第１の電極の端部、または第５の窒化物半導体層の端部が第１の開口部の外側に位置することが好ましい。
　この好ましい構成によれば、窒化物半導体デバイスである電界効果トランジスタの閾値を第１の開口部の側壁だけでなく平坦部でも決めることが可能になる。
　本開示に係る窒化物半導体デバイスは、さらに第３の窒化物半導体層から第２の窒化物半導体層にまで達する第２の開口部を有し、第３の電極は、第２の開口部に形成されていることが好ましい。
　本開示に係る窒化物半導体デバイスは、さらに第２の窒化物半導体層と第３の窒化物半導体層との間に、アンドープの窒化物半導体よりなる第４の半導体層を有することが好ましい。
　本開示に係る窒化物半導体デバイスは、さらに第４の半導体層は２層よりなり、第２の窒化物半導体層に近い側の層のバンドギャップが第３の窒化物半導体層に近い側の層のバンドギャップよりも小さいことが好ましい。
　本開示に係る窒化物半導体デバイスは、第２の窒化物半導体層の上に形成された、絶縁性もしくは半絶縁性である、窒化物半導体層よりなるブロック層と、第３の窒化物半導体層よりバンドギャップが大きい第４の窒化物半導体層と、を備えている。そして、第３の窒化物半導体層は、ブロック層の上に形成され、第１の開口部は、ブロック層から第１の窒化物半導体層にまで達するものである。
　この構成により、寄生的に内在するバイポーラトランジスタを排除することができるので、窒化物半導体が本来有する高絶縁破壊強度により、窒化物半導体デバイスについて高耐圧特性を得ることができる。
　本開示に係る窒化物半導体デバイスにおいて、ブロック層は、Ｃが３×１０17ｃｍ-3以上添加されたＧａＮ層であることが好ましい。
　本開示に係る窒化物半導体デバイスにおいて、ブロック層は、Ｆｅ、Ｍｇ、Ｂのいずれか１つ以上が注入されているＧａＮ層であることが好ましい。
　本開示に係る窒化物半導体デバイスは、第１の開口部とは異なる位置で、かつ第４の窒化物半導体層から第２の窒化物半導体層に達する第２の開口部を有することが好ましい。
　本開示に係る窒化物半導体デバイスにおいて、さらに第１の電極と第４の窒化物半導体層との間にｐ型の導電性を有する第５の窒化物半導体層が設けられることが好ましい。この好ましい構成によれば、チャネルのポテンシャルが第５の窒化物半導体層によって持ち上げられるため、第１の電極下のキャリア濃度を低減することができ、窒化物半導体デバイスのノーマリオフ動作が可能になる。
　本開示に係る窒化物半導体デバイスは、第２の開口部に、第１の電極とは異なり、かつオーミック特性を有する第３の電極を有することが好ましい。
　本開示に係る窒化物半導体デバイスにおいて、第２の開口部の直下には第２の窒化物半導体層が形成され、第１の開口部においてはブロック層と第１の窒化物半導体層とが接することが好ましい。
　本開示の窒化物半導体デバイスによれば、低オン抵抗を有する優れた窒化物半導体デバイスを提供することが可能となる。
図１は、第１の実施の形態における電界効果トランジスタの断面図である。 図２は、第１の実施の形態における電界効果トランジスタ全体の上面図である。 図３は、第１の実施の形態における電界効果トランジスタにかかるオフ特性を比較した図である。 図４（ａ）は、サンプルＡの電界効果トランジスタにかかる絶縁破壊時の電流密度プロファイル（シミュレーション）を示す図であり、図４（ｂ）は、サンプルＢの電界効果トランジスタにかかる絶縁破壊時の電流密度プロファイル（シミュレーション）を示す図である。 図５は、第１の実施の形態の第１変形例における電界効果トランジスタの断面図である。 図６は、第１の実施の形態の第３変形例における電界効果トランジスタの断面図である。 図７は、第１の実施の形態の第４変形例における電界効果トランジスタの断面図である。 図８は、第１の実施の形態の第５変形例における電界効果トランジスタの断面図である。 図９は、第１の実施の形態の第７変形例における電界効果トランジスタの電極配置の概略を示す上面図である。 図１０は、第２の実施の形態における電界効果トランジスタの断面図である。 図１１は、第２の実施の形態の第１変形例における電界効果トランジスタの断面図である。 図１２は、第２の実施の形態の第３変形例における電界効果トランジスタの断面図である。 図１３は、第２の実施の形態の第４変形例における電界効果トランジスタの断面図である。 図１４は、第３の実施の形態における窒化物半導体デバイスの断面図である。 図１５は、第３の実施の形態の第１変形例における窒化物半導体デバイスの断面図である。 図１６は、第４の実施の形態における窒化物半導体デバイスの断面図である。 図１７は、第４の実施の形態の第１変形例における窒化物半導体デバイスの断面図である。 図１８は、第５の実施の形態における窒化物半導体デバイスの断面図である。 従来の電界効果トランジスタの断面図である。
　まず、従来技術における課題について述べる。
　一般的に縦型トランジスタの結晶成長は成長するＧａＮ結晶のＣ面が基板面と平行になるように行う。前述の従来例の縦型トランジスタでは結晶方位に関する記載がないが、仮にＧａＮ結晶のＣ面が基板面と平行とするならば、平坦部のＡｌＧａＮ／ＧａＮへテロ接合界面の２ＤＥＧチャネルに比べてゲート開口部側壁のＡｌＧａＮ／ＧａＮへテロ接合界面の２ＤＥＧのキャリア濃度の方が少なくなる。これは、ＡｌＧａＮ／ＧａＮへテロ接合界面に発生するピエゾ分極に起因するもので、ＧａＮ結晶のＣ面が最も分極量が大きく、Ｃ面に垂直なａ面やｍ面は分極が発生しないことによる。つまり、ヘテロ接合面がＣ面に対して傾くにつれて２ＤＥＧのキャリア濃度は低下する。
　また、前述の従来例の縦型トランジスタでは電子走行層の層厚の横方向と縦方向に関する記載がないが、図面からは電子走行層の層厚は平坦部とゲート開口部側壁で同じになっている。このような構成では開口側壁部の２ＤＥＧはｐ－ＧａＮバリア層との距離が近いため、平坦部の２ＤＥＧに比べてよりチャネルを狭窄されやすい。
　上記の理由で、従来の縦型電界効果トランジスタでは開口部側壁の２ＤＥＧのキャリア濃度が大きく低下し、オン抵抗が増加してしまうという問題があった。
　本開示は上記の課題に鑑み、窒化物半導体デバイスの縦型電界効果トランジスタにおいて、低オン抵抗を有する窒化物半導体デバイスを提供する。
　また、従来の縦型トランジスタには、ＧａＮドリフト層とｐ型ＧａＮバリア層と再成長で形成されたチャネル層（２次元電子ガス）のｎｐｎ構造がソース電極とドレイン電極の間に寄生的に内在している。このｎｐｎ構造は寄生バイポーラトランジスタになりデバイスに悪影響を及ぼす。特に、デバイスのオフ時にはｐ型ＧａＮバリア層に電流が流れるとこの寄生バイポーラトランジスタがオンしてしまい、縦型トランジスタのドレイン－ソース間が短絡して本来の縦型トランジスタの耐圧が得られない。
　上記の理由で、従来の縦型電界効果トランジスタでは寄生ｎｐｎバイポーラトランジスタが原因で本来の縦型トランジスタが持つ高耐圧特性を得られないという問題があった。
　本開示は上記の課題に鑑み、窒化物半導体デバイスの縦型電界効果トランジスタにおいて、高耐圧を有する窒化物半導体デバイスを提供する。
　以下、本開示の発明に係る実施の形態について、図面を参照しながら説明する。
　（第１の実施の形態）
　第１の実施の形態における電界効果トランジスタの断面図を図１に示す。図１に示すように本発明の電界効果トランジスタは、以下の構成を有している。主面をＣ面（（０００１）面）とする厚さが３００μｍの、キャリア濃度が１×１０18ｃｍ-3のｎ型ＧａＮよりなる基板１の上に厚さが８μｍ、キャリア濃度が１×１０16ｃｍ-3のｎ型ＧａＮよりなるドリフト層２、厚さが４００ｎｍ、キャリア濃度が１×１０17ｃｍ-3のｐ型ＧａＮよりなる第１下地層３、厚さが２００ｎｍのアンドープＧａＮよりなる第２下地層４、厚さが２０ｎｍのアンドープＡｌ0.2Ｇａ0.8Ｎよりなる第３下地層５が順次形成されている。また、第３下地層５の表面側より第３下地層５、第２下地層４、第１下地層３を貫通してドリフト層２に達するゲート開口部８が形成され、ゲート開口部８を被覆するように結晶再成長により、厚さが１００ｎｍのアンドープＧａＮよりなる第１再成長層６、厚さが１ｎｍのアンドープＡｌＮよりなり第２再成長層、厚さが５０ｎｍのアンドープＡｌ0.2Ｇａ0.8Ｎよりなる第３再成長層７が順次形成されている。さらに、第３再成長層７の上にはＰｄよりなるゲート電極１０が形成され、ゲート電極１０を挟むようにして第３再成長層７、第２再成長層、第１再成長層６、第３下地層５、第２下地層４を貫通し第１下地層３に達する第２開口部１５が形成され、この第２開口部１５を埋めるようにＴｉとＡｕとからなるソース電極１１が形成され、基板１の裏面にはＴｉとＡｌとからなるドレイン電極１２が形成されている。なお、図１において第２再成長層は層厚が薄いので図示していない。
　なお、基板１より結晶成長してできる各半導体層の主面は、Ｃ面である。
　第１再成長層６と第２再成長層との界面には２次元電子ガス層９が形成され、この２次元電子ガス層９は電界効果トランジスタの電子走行層（チャネル層）を形成している。ここで、２次元電子ガス層９のうち基板１の主面に対し傾きを有する部分が生じるが、当該部分を傾斜キャリア領域９ａと称することにする。
　なお、第１再成長層６、第２再成長層および第３再成長層７は互いに主面および傾斜面を平行としている。
　また、上記各半導体層について、ｎ型の導電型はＳｉを添加することによりなされ、ｐ型の導電型はＭｇを添加することによりなされる。
　ゲート電極１０は第３再成長層７に対しショットキー接触をし、ソース電極１１は２次元電子ガス層に対しオーミック接触をする。また、ドレイン電極１２は基板１とオーミック接触をする。
　本開示の電界効果トランジスタに関する各半導体層の構成について、以下の表１に記す。
Figure JPOXMLDOC01-appb-T000001
　ゲート開口部８の開口幅をＸａ、ゲート開口部８の底部の幅をＸｂ、第１再成長層６を形成したときのゲート電極１０の直下の底面の幅をＸｃとすると、Ｘａ＝６．４μｍ、Ｘｂ＝５μｍ、Ｘｃ＝２μｍとなる。また、ゲート開口部８の側面の、主面とのなす角をθとすると、θ＝４５度である。
　また、ゲート電極１０の幅（＜１－１００＞方向に沿った幅、いわゆるゲート長）をＸｇａｔｅとしたとき、Ｘｇａｔｅ＝７μｍである。
　なお、電界効果トランジスタを構成する各半導体層は有機金属気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ、以下ＭＯＶＰＥと称する）によって形成される。また、ゲート開口部８はドライエッチングにより形成されている。特にゲート開口部８を形成した後において、第１再成長層６、第２再成長層および第３再成長層７に関するＭＯＶＰＥの条件を記すと、表２のようになる。
Figure JPOXMLDOC01-appb-T000002
　なお、表２においてＴＭＧはトリメチルガリウムを表し、ＴＭＡはトリメチルアルミニウムを表す。また、ｓｃｃｍ、ｓｌｍとは標準状態（０℃、１気圧）に換算したときの１分あたりに流れるガスの流量の単位のことであり、１ｓｃｃｍとは１分間に１ｃｍ3のガスが流れる流量であり、１ｓｌｍとは１分間に１リットルのガスが流れる流量である。
　（ａ）電界効果トランジスタの配列について
　本開示の電界効果トランジスタの配列について図２を用いて説明する。図２は、本開示の電界効果トランジスタの素子配置について説明した図であり、図２の（ａ）が電界効果トランジスタの素子全体の電極側から見たときの図であり、図２の（ｂ）が単位セル３０の構成を示した図である。
　本開示の電界効果トランジスタは、図２の（ａ）に示すように六角形状の単位セル３０を複数個最密に配置した構成であり、ソース電極１１の中心を結ぶ図形が六角形状となっている。図２の（ｂ）に示すように、ゲート電極１０はソース電極１１を取り囲むように配置されている。なお、図２の（ｂ）について第２開口部１５は六角形状を有する、第２開口部１５の側面は、｛１－１００｝面である。ここで、｛１－１００｝面とは、（１－１００）面およびそれと等価な面を総称して示したものである。
　図２の（ａ）に示すように、ゲート電極１０はゲートパッド１６に導通し、破線で領域が示されているソースパッド１７はゲート電極１０の上に形成された絶縁層（図示せず）の上に形成されている。絶縁層には穴（図示せず）が設けられ、ソース電極１１とソースパッド１７とが当該穴を介して導通している。
　なお、図１に示す断面図は、図２の（ａ）において線分Ａ－Ｂを含みかつ基板１の主面に垂直な面で切った断面図である。
　なお、上記図２においては単位セル３０として六角形セルの場合を説明したが、単位セル３０の形状は円形でも四角形でも三角形でも可能である。
　また、単位セル３０の配置については、六角形状の最密配置に限られず、例えば直線状の配置や円状の配置も可能である。
　（ｂ）第１再成長層６に関する検討
　第１再成長層６について＜１－１００＞方向における厚みをＧｘ、＜０００１＞方向（基板１の主面に垂直な方向）の厚みをＧｙとしたとき、本開示の電界効果トランジスタにおいてはＧｘ＝１．５μｍ、Ｇｙ＝０．１μｍであるので、
Figure JPOXMLDOC01-appb-M000001
であることは明らかである。このようにすることにより、ゲート開口部８の側壁８ａに面して形成される傾斜キャリア領域９ａと第１下地層３との間の距離を長くして傾斜キャリア領域９ａのシートキャリア濃度の低下を抑えることができる。その結果、２次元電子ガス層９の抵抗を低減させることができて電界効果トランジスタのオン抵抗を低減させることができる。
　この電界効果トランジスタのオン抵抗を低減させることができるメカニズムについて、以下に詳細を説明する。
　基板１はＣ面を主面としているので、基板１の上に形成された、ＩＩＩ族窒化物半導体よりなる各半導体層は極性を有することになる。第３再成長層７および第２再成長層と第１再成長層６との間においては格子定数の違いにより歪が生じることになり、当該歪により特に第２再成長層と第１再成長層６との間において自発分極およびピエゾ分極による分極電荷が生じることになる。この分極電荷により２次元電子ガス層９においてシートキャリア濃度を大きくすることができるのである。
　一方、分極の方向は＜０００１＞方向に平行であるので、分極電荷密度はＣ面において最大となる。第２再成長層と第１再成長層６との界面は、ゲート電極１０をはさむ２つのソース電極１１の間においてＣ面に対し傾斜面を有することになる。Ｃ面に対し傾斜面を有する場合、当該傾斜面における分極電荷密度はＣ面における分極電荷密度と比べて小さくなる。第２再成長層と第１再成長層６との界面がＣ面より傾斜して分極電荷密度が減少することにより、傾斜キャリア領域９ａにおいては電子のシートキャリア濃度が下がることになる。
　また、第１下地層３はｐ型であり、第１下地層３からは２次元電子ガス層９へ向けて空乏層が広がることになる。２次元電子ガス層９のシートキャリア濃度が小さいほど当該空乏層の影響を受け、２次元電子ガス層９の抵抗が増加する。
　本開示にかかる電界効果トランジスタは、数式（数１）となるようにＧｘとＧｙの値を決めることにより、傾斜キャリア領域９ａと第１下地層３との間の距離が長くなることで、第１下地層３と傾斜キャリア領域９ａとの間の距離が長くなり、傾斜キャリア領域９ａに対する空乏層の広がりの影響を小さくしている。このようにすることにより、２次元電子ガス層９の抵抗を小さくすることができる。
　また、ソース電極１１にはｐ型のＧａＮよりなる第１下地層３とコンタクトをとるための第２開口部１５を設けるが、平坦部における第１再成長層６の層厚が薄いほうがゲート開口部８の深さを浅くすることができる。ゲート開口部８の深さが浅い方がプロセス時間を短縮でき、後に形成するソース電極１１のカバレッジも良好になる。
　（ｃ）第３再成長層７に関する検討
　ゲート開口部８の上に第１再成長層６、第２再成長層、第３再成長層７が結晶成長するにつれてゲート開口部８上に形成される凹部の幅は小さくなる。
　一般に、ゲート開口部８の上に第３再成長層７を結晶成長するにあたり、ゲート開口部８の側壁８ａにおける結晶成長速度と主面方向の結晶成長速度とは異なり、結晶成長速度が小さいほどＡｌの取り込まれ率が大きくなるので第３再成長層７のＡｌ組成が大きくなる。
　第３再成長層７のＡｌ組成が大きいほど第３再成長層７と第１再成長層６との間の格子定数差が大きくなって分極が大きくなり、２次元電子ガス層９のシートキャリア濃度が増大する。そのため、２次元電子ガス層９の抵抗が小さくなる。
　上記（ｂ）での検討によって２次元電子ガス層９のうち傾斜キャリア領域９ａにおけるシートキャリア濃度が小さくなることがわかったので、傾斜キャリア領域９ａにおいてシートキャリア濃度を増加させるためには、ゲート開口部８の側壁８ａにおける結晶成長速度を主面方向の結晶成長速度より小さくし、この側壁８ａに対向する第３再成長層７のＡｌ組成を大きくすればよい。
　第３再成長層７について＜１－１００＞方向における厚みをＡｘ、＜０００１＞方向（基板１の主面に垂直な方向）の厚みをＡｙとしたとき、上記知見をふまえ本開示の電界効果トランジスタにおいてはＡｘ＝６０ｎｍ、Ａｙ＝５０ｎｍとし、
Figure JPOXMLDOC01-appb-M000002
としている。このようにすることにより、傾斜キャリア領域９ａにおいてシートキャリア濃度が増加し、その結果、２次元電子ガス層９の抵抗を低減させることができて電界効果トランジスタのオン抵抗を低減させることができる。
　また、本開示の他の特徴は、第２下地層４として半絶縁性のＧａＮを用いたことである。この第２下地層４は、ブロック層として機能する。すなわち、第２下地層４が半絶縁性を示すことにより、第２下地層４を介して電流が流れることはなく、ドリフト層２、第１下地層３と２次元電子ガス層９とによって形成されていた寄生のｎｐｎバイポーラ構造が形成されないため寄生バイポーラ構造の誤動作による耐圧低下が発生しない。従って、縦型トランジスタの高耐圧化を実現することができるのである。
　なお、第２下地層４は絶縁層もしくは半絶縁層であればどのような材料を用いてもよく、例えばＣ（炭素）を３×１０17ｃｍ-3以上、さらに好ましくは１×１０18ｃｍ-3以上に添加したＧａＮ層を用いればよい。また、ＧａＮ層に限らず、ＡｌＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＩｎＡｌＧａＮ層を用いることもできる。なお、第２下地層４に含まれるＳｉやＯ（酸素）の濃度はＣの濃度と比べて低くするのが好ましく、例えば５×１０16ｃｍ-3以下、さらに好ましくは２×１０16ｃｍ-3以下であることが好ましい。
　また、第２下地層４についてはＭｇやＦｅ、Ｂなどのイオン注入で形成してもよい。高抵抗化できるイオン種であれば上記以外のイオン種でも同様の効果が得られる。
　図３は、上記図１に示す本発明の窒化物半導体デバイスである電界効果トランジスタ（サンプルＡ）と、図１に示す窒化物半導体デバイスにおいて第２下地層４を用いなかった場合、すなわち第１下地層３と第３下地層５とが接する電界効果トランジスタ（サンプルＢ）とについてゲート電圧を０Ｖとしたときのドレイン・ソース間電圧（Ｖｄｓ）とドレイン・ソース間電流（Ｉｄｓ）との関係を示す図である。なお、図３について、縦軸は対数グラフであり、例えば１．０Ｅ－８とあるのは１×１０-8を表す（すなわち、Ｅは１０のべき乗を表す）。
　図３によると、サンプルＡではＶｄｓが９００Ｖを超えてもＩｄｓが１×１０-8Ａ／ｍｍ程度であるのに対し、サンプルＢではＶｄｓが小さな値でもＩｄｓが１×１０-2Ａ／ｍｍよりも大きくなった。このことから、サンプルＡはサンプルＢと比べて大幅にリーク電流が小さい、すなわち大幅に耐圧が向上していることがわかる。
　図４は、サンプルＡとサンプルＢとについて絶縁破壊電圧時の電流密度プロファイルをシミュレーションによって求めた図である。図４（ａ）はサンプルＡに関する電流密度プロファイルを示す図であり、図４（ｂ）はサンプルＢに関する電流密度プロファイルを示す図である。なお、サンプルＡの絶縁破壊耐圧は９５０Ｖであり、サンプルＢは１８０Ｖである。
　図４（ａ），（ｂ）より、サンプルＢについてはｎｐｎ寄生構造を通じて電流が流れていることがわかる。これは、寄生のバイポーラトランジスタが動作して電流が流れていることを示している。一方、サンプルＡにおいて電流はｐｎダイオードを流れており、寄生のバイポーラトランジスタが排除できていることを示している。従って、デバイスシミュレーションにおいても本発明の縦型トランジスタが高耐圧特性を実現できることを確認できた。
　（第１変形例）
　第１の実施の形態に係る電界効果トランジスタの変形例について以下に説明する。
　当該変形例の１つ（第１変形例）に係る電界効果トランジスタの断面図を図５に示す。図５に示すように本変形例の電界効果トランジスタは、第３再成長層７とゲート電極１０との間にｐ型半導体層１３を設けた構成である。ｐ型半導体層１３は厚さが１００ｎｍで、キャリア濃度が１×１０17ｃｍ-3のＭｇドープｐ型Ａｌ0.2Ｇａ0.8Ｎよりなる。また、ｐ型半導体層１３の＜１－１００＞方向に沿った幅をＸｐとすると、Ｘｐ＝７μｍである。他の構成については、上記第１の実施の形態に示す電界効果トランジスタに同じである。
　この構成により、ｐ型半導体層１３によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができ、電界効果トランジスタのノーマリオフ化を実現することができる。
　（第２変形例）
　第１の実施の形態に係る電界効果トランジスタの第２変形例は、上記第１変形例に係る電界効果トランジスタ（図５）におけるｐ型半導体層１３の代わりに窒化珪素（ＳｉＮ）よりなる絶縁膜を設けた構成である。なお、Ｘａ、Ｘｂ、Ｘｃ、Ｇｘ、Ｇｙ、Ａｘ、Ａｙは上記第１の実施の形態に同じである。
　この構成によれば、絶縁膜によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができる。
　なお、絶縁膜としてＳｉＮ以外に二酸化珪素（ＳｉＯ2）や酸窒化珪素（ＳｉＯＮ）を用いることができる。
　（第３変形例）
　第１の実施の形態に係る電界効果トランジスタの第３変形例は、図６に示すように、上記第１変形例に係る電界効果トランジスタ（図５）におけるｐ型ＧａＮよりなる第１下地層３をソース電極１１直下に限定して設け、その他の部分を半絶縁性のＧａＮよりなる第２下地層４を設けた構成である。なお、Ｘａ、Ｘｂ、Ｘｃ、Ｇｘ、Ｇｙ、Ａｘ、Ａｙは上記第１の実施の形態に同じである。
　このようにしても上記第１変形例と同様の効果が得られる。
　なお、第２下地層４は絶縁層もしくは半絶縁層であればどのような材料を用いてもよく、例えばＣ（炭素）を３×１０17ｃｍ-3以上、さらに好ましくは１×１０18ｃｍ-3以上に添加したＧａＮ層を用いればよい。また、ＧａＮ層に限らず、ＡｌＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＩｎＡｌＧａＮ層を用いることもできる。なお、第２下地層４に含まれるＳｉやＯ（酸素）の濃度はＣの濃度と比べて低くするのが好ましく、例えば５×１０16ｃｍ-3以下、さらに好ましくは２×１０16ｃｍ-3以下であることが好ましい。
　また、第２下地層４についてはＭｇやＦｅ、Ｂなどのイオン注入で形成してもよい。高抵抗化できるイオン種であれば上記以外のイオン種でも同様の効果が得られる。
　（第４変形例）
　第１の実施の形態に係る電界効果トランジスタの第４変形例の断面図を図７に示す。当該電界効果トランジスタは、図１に示す電界効果トランジスタに対し、図４に示すようにゲート電極１０をゲート開口部８の内側に配置した構成であり、Ｘｇａｔｅ＝３μｍである。なお、Ｘａ、Ｘｂ、Ｘｃ、Ｇｘ、Ｇｙ、Ａｘ、Ａｙは上記第１の実施の形態に同じである。
　このようにすることで、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御する、チャネルである２次元電子ガス層９の領域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。
　（第５変形例）
　第１の実施の形態に係る電界効果トランジスタの第５変形例の断面図を図８に示す。当該電界効果トランジスタは、第１変形例（図５）に示す電界効果トランジスタに対し、図８に示すようにゲート電極１０とｐ型半導体層１３とをゲート開口部８の内側に配置した構成である。ここで、Ｘｐ＝３μｍとし、Ｘｇａｔｅ＝２μｍとしている。なお、Ｘａ、Ｘｂ、Ｘｃ、Ｇｘ、Ｇｙ、Ａｘ、Ａｙは上記第１の実施の形態に同じである。
　この構成によれば、上記第４変形例（図７）に係る電界効果トランジスタと同様、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御する、チャネルである２次元電子ガス層９の領域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。
　（第６変形例）
　第１の実施の形態に係る電界効果トランジスタの第６変形例は、上記第５変形例に係る電界効果トランジスタ（図８）におけるｐ型半導体層１３の代わりに窒化珪素（ＳｉＮ）よりなる絶縁膜を設けた構成である。なお、Ｘａ、Ｘｂ、Ｘｃ、Ｇｘ、Ｇｙ、Ａｘ、Ａｙは上記第１の実施の形態に同じである。
　この構成によれば、上記第４変形例（図７）に係る電界効果トランジスタと同様、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御する、チャネルである２次元電子ガス層９の域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。また、この構成によれば、絶縁膜によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができる。
　なお、絶縁膜としてＳｉＮ以外に二酸化珪素（ＳｉＯ2）や酸窒化珪素（ＳｉＯＮ）を用いることができる。
　なお、Ｍｇがチャネル付近にまで拡散するとチャネルである２次元電子ガス層９のキャリア濃度が低下してオン抵抗が増大する。そこで上記第１の実施の形態において第３下地層５を設け、この第３下地層５を第１下地層３からチャネルへのＭｇの拡散を抑制する拡散防止層として作用させた。この第３下地層５については例えばＩｎＡｌＮやＩｎＡｌＧａＮも拡散防止層として用いることが可能である。
　また、第１下地層３について、第１の実施の形態においてはアンドープを想定しているが、ｎ型ドープをすることも可能である。ｎ型ドープをすることで、第３下地層５からの空乏層が上方に伸びにくくなるため、チャネルが狭窄されにくくなりオン抵抗を低減することが可能になる。
　また、第１の実施の形態において電界効果トランジスタを作製するにあたり横方向成長を促進する結晶成長条件を用い、基板１と垂直方向よりも基板１と平行方向の結晶成長速度を向上させてもよい。
　（第７変形例）
　第１の実施の形態に係る電界効果トランジスタの第７変形例は、上記図２に示す電界効果トランジスタの配列の代わりに、いわゆるフィンガー構造の配列にした例である。
　図９は、本変形例の電界効果トランジスタの素子配置について説明した図であり、図９の（ａ）が電界効果トランジスタの素子全体を示す図であり、図９の（ｂ）が素子の電極配置を示す図である。この図９の（ｂ）の電極配置を有する構造は、いわゆるフィンガー構造である。
　本変形例にかかる電界効果トランジスタは、ソース電極１１が第２開口部１５の代わりに溝状のコンタクトホール１８に充填されるように設けられている。また、ゲート電極１０およびソース電極１１は、互いに平行に設けられており、ゲート電極１０およびソース電極１１の長手方向は、＜１１－２０＞方向である。
　図９に示すように、ゲート電極１０はゲートパッド１６に導通し、破線で領域が示されているソースパッド１７はゲート電極１０の上に形成された絶縁層（図示せず）の上に形成されている。絶縁層には穴（図示せず）が設けられ、ソース電極１１とソースパッド１７とが当該穴を介して導通している。
　なお、電界効果トランジスタの素子配列は、上記図２および図９に示す配列に限らず、直線状の配列も、円状の配列も可能である。
　（第２の実施の形態）
　本開示に係る発明の第２の実施の形態における電界効果トランジスタの断面図を図１０に示す。この実施の形態に示す本開示の電界効果トランジスタと第１の実施の形態における電界効果トランジスタとの相違点は、ゲート開口部８の幅が第１の実施の形態における電界効果トランジスタのゲート開口部８の幅よりも大きいことである。具体的には、第２の実施の形態における電界効果トランジスタのゲート開口部８の開口幅をＸａ、ゲート開口部８の底部の幅をＸｂとすると、Ｘａ＝６．４μｍ、Ｘｂ＝５μｍとなる。このようにしたとき、Ｇｘ～３μｍ、Ｇｙ＝０．１μｍとなる。すなわち、
Figure JPOXMLDOC01-appb-M000003
である。なお、第１再成長層６および第２再成長層の表面は底の浅いくぼみがわずかに残るものの、ほぼ平坦になる。
　その他の構成については、第１の実施の形態にて示した構成に同じである。
　このようにすることにより、ゲート開口部８の側壁８ａに面して形成される傾斜キャリア領域９ａと第１下地層３との間の距離を長くして傾斜キャリア領域９ａのシートキャリア濃度の低下を抑えることができる。また、第１再成長層６と第２再成長層との間に形成される界面について、主面と傾斜をなす面の主面に対する角度がゲート開口部８の側面の主面とのなす角であるθよりも小さくなる。したがって、第１再成長層６と第２再成長層との間に形成される界面に生じる２次元電子ガス層９、特に傾斜キャリア領域９ａの濃度の低下を抑えることができる。その結果、２次元電子ガス層９の抵抗を低減させることができて電界効果トランジスタのオン抵抗を低減させることができる。
　なお、電界効果トランジスタを構成する各半導体層はＭＯＶＰＥにより形成される。また、ゲート開口部８はドライエッチングにより形成されている。特にゲート開口部８を形成した後において、第１再成長層６、第２再成長層および第３再成長層７に関するＭＯＶＰＥの条件を記すと、表３のようになる。
Figure JPOXMLDOC01-appb-T000003
　なお、表３においてＴＭＧはトリメチルガリウムを表し、ＴＭＡはトリメチルアルミニウムを表す。また、ｓｃｃｍ、ｓｌｍとは標準状態（０℃、１気圧）に換算したときの１分あたりに流れるガスの流量の単位のことであり、１ｓｃｃｍとは１分間に１ｃｍ3のガスが流れる流量であり、１ｓｌｍとは１分間に１リットルのガスが流れる流量である。
　ＭＯＶＰＥにおいて、第１の実施形態との相違点は、成長時間である。本実施の形態においては再成長時間を延長することにより基板１の主面に沿って結晶成長が進むこと、すなわち横方向成長が促進され、第１再成長層６と第２再成長層との間に形成される界面について、主面と傾斜をなす面の主面に対する角度がゲート開口部８の側面の主面とのなす角であるθよりも小さくすることができる。
　（第１変形例）
　第２の実施の形態に係る電界効果トランジスタの変形例について以下に説明する。
　当該変形例の１つ（第１変形例）に係る電界効果トランジスタの断面図を図１１に示す。図１１に示すように本変形例の電界効果トランジスタは、第３再成長層７とゲート電極１０との間にｐ型半導体層１３を設けた構成である。ｐ型半導体層１３は厚さが１００ｎｍで、キャリア濃度が１×１０17ｃｍ-3のＭｇドープｐ型Ａｌ0.2Ｇａ0.8Ｎよりなる。また、ゲート電極１０についてはＸｇａｔｅ＝７μｍであり、ｐ型半導体層１３の＜１－１００＞方向に沿った幅をＸｐとすると、Ｘｐ＝５μｍである。他の構成については、上記第２の実施の形態に示す電界効果トランジスタに同じである。
　この構成により、ｐ型半導体層１３によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができ電界効果トランジスタのノーマリオフ化を実現することができる。
　（第２変形例）
　本開示の第２の実施の形態に係る電界効果トランジスタの第２変形例は、上記第１変形例に係る電界効果トランジスタ（図１１）におけるｐ型半導体層１３の代わりに窒化珪素（ＳｉＮ）よりなる絶縁膜を設けた構成である。
　この構成によれば、絶縁膜によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができる。
　なお、絶縁膜としてＳｉＮ以外に二酸化珪素（ＳｉＯ2）や酸窒化珪素（ＳｉＯＮ）を用いることができる。
　（第３変形例）
　本開示の第２の実施の形態に係る電界効果トランジスタの第３変形例の断面図を図１２に示す。当該電界効果トランジスタは、第２の実施の形態に係る電界効果トランジスタに対し、図１２に示すようにゲート電極１０をゲート開口部８の内側に配置した構成であり、Ｘｇａｔｅ＝５μｍである。なお、Ｘａ、Ｘｂ、Ｘｃは上記第２の実施の形態に同じである。
　このようにすることで、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御する、チャネルである２次元電子ガス層９の領域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。
　（第４変形例）
　本開示の第２の実施の形態に係る電界効果トランジスタの第４変形例の断面図を図１３に示す。当該電界効果トランジスタは、第１変形例（図１１）に示す電界効果トランジスタに対し、図１３に示すようにゲート電極１０とｐ型半導体層１３とをゲート開口部８の内側に配置した構成である。ここで、Ｘｐ＝５μｍとし、Ｘｇａｔｅ＝３μｍとしている。なお、Ｘａ、Ｘｂ、Ｘｃは上記第２の実施の形態に同じである。
　この構成によれば、上記第３変形例（図１２）に係る電界効果トランジスタと同様、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御する、チャネルである２次元電子ガス層９の領域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。
　（第５変形例）
　本発明の第２の実施の形態に係る電界効果トランジスタの第５変形例は、上記第４変形例に係る電界効果トランジスタ（図１３）におけるｐ型半導体層１３の代わりに窒化珪素（ＳｉＮ）よりなる絶縁膜を設けた構成である。
　この構成によれば、上記変形例３（図１２）に係る電界効果トランジスタと同様、電界効果トランジスタについてゲート電極１０に電圧を印加することによって制御するチャネルである２次元電子ガス層９の領域をゲート開口部８の底面近傍に限定することができるので、電界効果トランジスタのピンチオフ電圧をより安定にすることができる。また、この構成によれば、絶縁膜によってチャネル部分の伝導帯端ポテンシャルが持ち上がるため、閾値を増大させることができる。
　なお、絶縁膜としてＳｉＮ以外に二酸化珪素（ＳｉＯ2）や酸窒化珪素（ＳｉＯＮ）を用いることができる。
　なお、第３下地層５を設け、この第３下地層５を第１下地層３からチャネルへのＭｇの拡散を抑制する拡散防止層として作用させたことについては、第１の実施の形態と同様である。この第３下地層５については例えばＩｎＡｌＮやＩｎＡｌＧａＮも拡散防止層として用いることが可能である。
　また、第１下地層３について、第１の実施の形態においてはアンドープを想定しているが、ｎ型ドープをすることも可能である。ｎ型ドープをすることで、第３下地層５からの空乏層が上方に伸びにくくなるため、チャネルが狭窄されにくくなりオン抵抗を低減することが可能になる。
　なお、この第２の実施の形態において、電界効果トランジスタの素子配置について図２や図６に示す配置が可能であることはいうまでもない。
　なお、上記第１の実施の形態および第２の実施の形態において、各半導体層の組成や層厚は表１に限定されず、本開示にかかる発明の思想に基づいて適宜選択することができる。
　また、上記第１の実施の形態および第２の実施の形態において、第１再成長層６、第２再成長層、第３再成長層７の原料ガスやガス流量、結晶成長温度は表２に限られず、組成の変更等により適宜変更することができる。
　ゲート開口部８の側面の主面とのなす角をθとしたとき、上記第１および第２の実施の形態においてはθ＝４５度としたが、この角度に限定されない。なお、Ｇｘ＞Ｇｙを考慮したとき、より大きなＧｘを得るためにはθ≦４５度が好ましい。
　（第３の実施の形態）
　本発明の第３の実施の形態における窒化物半導体デバイスの断面図を図１４に示す。本実施形態は第１の実施形態のトランジスタをダイオードに変更したものである。図１４に示すように、本実施の形態の窒化物半導体デバイスでは、主面をＣ面（（０００１）面）とする３００μｍ厚のｎ+型ＧａＮよりなる基板１の上に、８μｍ厚のｎ型ＧａＮよりなるドリフト層２、４００ｎｍ厚のｐ型ＧａＮよりなる第１下地層３、２００ｎｍ厚のアンドープＡｌ0.2Ｇａ0.8Ｎよりなる第２下地層４がこの順に形成されている。そして、第２下地層４の上に各ＧａＮ系半導体層を貫通してドリフト層２にまで達する第１開口部１４が形成されている。ドリフト層２にはＳｉが添加されており、ドナー濃度は例えば１×１０16ｃｍ-3としている。また、第１下地層３にはＭｇが添加されており、アクセプタ濃度は例えば１×１０19ｃｍ-3としている。
　第１開口部１４を被覆するように再成長により形成された１００ｎｍ厚のアンドープＧａＮよりなる第１再成長層６、図示しない１ｎｍ厚のアンドープＡｌＮよりなる第２再成長層、５０ｎｍ厚のアンドープＡｌ0.2Ｇａ0.8Ｎよりなる第３再成長層７がこの順に形成されている。
　第１再成長層６と第２再成長層との界面には２次元電子ガス層９が形成され、この２次元電子ガス層９は窒化物半導体デバイスの電子走行層（チャネル層）を形成している。
　第３再成長層７を形成した後、第１開口部１４から離れて第３再成長層７上に第１下地層３にまで達する第２開口部１５を形成する。そして、第１開口部１４、および、第２開口部１５を覆うようにＰｄよりなるアノード電極２０が形成されており、第２開口部１５においては２次元電子ガス層９とアノード電極２０は電気的に接触している。
　なお、基板１の上に形成される各半導体層の主面は、Ｃ面である。
　ここで、窒化物半導体装置の層構造を以下の表４にまとめる。
Figure JPOXMLDOC01-appb-T000004
　第１開口部１４の開口幅をＸａ、第１開口部１４の底部の幅をＸｂ、第１再成長層６を形成したときのアノード電極２０の直下の底面の幅をＸｃとすると、Ｘａ＝６．４μｍ、Ｘｂ＝５μｍ、Ｘｃ＝２μｍとなる。また、第１開口部１４の側面の、主面とのなす角をθとすると、θ＝４５度である。
　なお、ダイオードを構成する各半導体層は有機金属気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ、以下ＭＯＶＰＥと称する）によって形成される。また、第１開口部１４、第２開口部１５はドライエッチングにより形成されている。特に第１開口部１４を形成した後において、第１再成長層６、第２再成長層および第３再成長層７に関するＭＯＶＰＥの条件を記すと、表５のようになる。
Figure JPOXMLDOC01-appb-T000005
　なお、表５においてＴＭＧはトリメチルガリウムを表し、ＴＭＡはトリメチルアルミニウムを表す。また、ｓｃｃｍ、ｓｌｍとは標準状態（０℃、１気圧）に換算したときの１分あたりに流れるガスの流量の単位のことであり、１ｓｃｃｍとは１分間に１ｃｍ3のガスが流れる流量であり、１ｓｌｍとは１分間に１リットルのガスが流れる流量である。
　本発明の特徴は、二次元電子ガスを利用したショットキーダイオードとバルク層を利用したＰＮダイオードが並列に接続されたダイオードにおいてブロック層を挿入し、ｎｐｎの寄生バイポーラ構造を排除した点にある。これにより、寄生バイポーラ構造の誤動作による耐圧低下を抑制し、ダイオードの高耐圧化が実現できる。
　第１再成長層６について＜１－１００＞方向における厚みをＧｘ、＜０００１＞方向（基板１の主面に垂直な方向）の厚みをＧｙとしたとき、本開示のダイオードにおいてはＦｘ＝１．５μｍ、Ｆｙ＝０．１μｍであるので、
Figure JPOXMLDOC01-appb-M000004
であることは明らかである。このようにすることにより、第１開口部１４の側壁に面して形成される２次元電子ガス層９の傾斜キャリア領域と第１下地層３との間の距離を長くして傾斜キャリア領域のシートキャリア濃度の低下を抑えることができ、その結果、２次元電子ガス層９の抵抗を低減させることができ、窒化物半導体デバイスのチャネルの抵抗を低減させることができる。
　本開示にかかるダイオードは、数式（数４）となるようにＦｘとＦｙの値を決めることにより、傾斜キャリア領域と第１下地層３との間の距離が長くなることで、第１下地層３と傾斜キャリア領域との間の距離が長くなり、傾斜キャリア領域９ａに対する空乏層の広がりの影響を小さくしている。このようにすることにより、２次元電子ガス層９の抵抗を小さくすることができる。
　また、アノード電極２０にはｐ型のＧａＮよりなる第１下地層３とコンタクトをとるための第２開口部１５を設けるが、平坦部における第１再成長層６の層厚が薄いほうが第１開口部１４の深さおよび第２開口部１５の深さを浅くすることができる。第１開口部１４の深さが浅い方がプロセス時間を短縮でき、アノード電極２０のカバレッジも良好になる。
　第１開口部１４の上に第１再成長層６、第２再成長層、第３再成長層７が結晶成長するにつれて第１開口部１４の上に形成される凹部の幅は小さくなる。
　一般に、第１開口部１４の上に第３再成長層７を結晶成長するにあたり、第１開口部１４の側壁における結晶成長速度と主面方向の結晶成長速度とは異なり、結晶成長速度が小さいほどＡｌの取り込まれ率が大きくなるので第３再成長層７のＡｌ組成が大きくなる。
　第３再成長層７のＡｌ組成が大きいほど第３再成長層７と第１再成長層６との間の格子定数差が大きくなって分極が大きくなり、２次元電子ガス層９のシートキャリア濃度が増大する。そのため、２次元電子ガス層９の抵抗が小さくなる。
　上記の検討によって２次元電子ガス層９のうち傾斜キャリア領域におけるシートキャリア濃度が小さくなることがわかったので、傾斜キャリア領域においてシートキャリア濃度を増加させるためには、第１開口部１４の側壁における結晶成長速度を主面方向の結晶成長速度より小さくし、この側壁に対向する第３再成長層７のＡｌ組成を大きくすればよい。
　第３再成長層７について＜１－１００＞方向における厚みをＢｘ、＜０００１＞方向（基板１の主面に垂直な方向）の厚みをＢｙとしたとき、上記知見をふまえ本開示のダイオードにおいてはＢｘ＝６０ｎｍ、Ｂｙ＝５０ｎｍとし、
Figure JPOXMLDOC01-appb-M000005
としている。このようにすることにより、傾斜キャリア領域においてシートキャリア濃度が増加し、その結果、２次元電子ガス層９の抵抗を低減させることができて窒化物半導体デバイスについてアノード電極２０にバイアスを印加したときの抵抗すなわちオン抵抗を低減することができる。
　（第１変形例）
　本発明の第３の実施の形態における窒化物半導体デバイスの第１変形例に関する断面図を図１５に示す。
　図１５に示す窒化物半導体デバイスと図１４に示す窒化物半導体デバイスとの違いは、アノード電極２０と第３再成長層７と間に、厚さが２００ｎｍのｐ型ＧａＮよりなる第４再成長層２２を設けたことである。その他の構成については、図１４に示す窒化物半導体デバイスと同様である。
　この構成により、アノード電極２０にかかる電圧が０Ｖすなわちゼロバイアスのとき、２次元電子ガス層９は第４再成長層２２より伸びる空乏層により空乏化され、アノード電極２０と２次元電子ガス層９が接触している部分のリーク電流を低減することができる。
　（第４の実施の形態）
　本発明の第４の実施の形態における窒化物半導体デバイスの断面図を図１６に示す。この窒化物半導体はダイオードである。これは第３の実施の形態において第１再成長層６の（０００１）面に沿う方向の層厚が非常に大きい場合と考えることができる。第１再成長層６の成長時間を十分に長くすることで第１開口部１４を第１再成長層６により埋め込まれ、第１再成長層６がほぼ平坦になっている。
　なお、第１再成長層６の層厚は、第１開口部１４において０．３μｍである。
　なお、第１再成長層６以外の各半導体層の層厚、および各電極の条件は、表４に示すとおりである。
　この構成により、第１再成長層６と第２再成長層との間に形成される２次元電子ガス層９をほぼ平坦に、かつＣ面に平行にすることができ、２次元電子ガス層９のシートキャリア濃度の減少を抑えることができる。
　また、上記構成により、電界集中を極力避けたいショットキー接合部をより電界集中の少ない箇所へ移動できる。これにより、窒化物半導体デバイスの高耐圧化が可能になる。
　（第１変形例）
　本発明の第４の実施の形態における窒化物半導体デバイスの第１変形例に関する断面図を図１７に示す。
　図１７に示す窒化物半導体デバイスと図１４に示す窒化物半導体デバイスとの違いは、アノード電極２０と第３再成長層７と間に、厚さが２００ｎｍのｐ型ＡｌＧａＮよりなる第４再成長層２２を設けたことである。その他の構成については、図１６に示す窒化物半導体デバイスと同様である。
　この構成により、アノード電極２０にかかる電圧が０Ｖすなわちゼロバイアスのとき、２次元電子ガス層９は第４再成長層２２より伸びる空乏層により空乏化され、アノード電極２０と２次元電子ガス層９が接触している部分のリーク電流を低減することができる。
　なお、第１再成長層６の層厚は、第１開口部１４において１μｍである。
　なお、第１再成長層６以外の各半導体層の層厚、および各電極の条件は、表１に示すとおりである。
　この構成により、第１再成長層６と第２再成長層との間に形成される２次元電子ガス層９をほぼ平坦に、かつＣ面に平行にすることができ、２次元電子ガス層９のシートキャリア濃度の減少を抑えることができる。
　また、上記構成により、電界集中を極力避けたいショットキー接合部をより電界集中の少ない箇所へ移動できる。これにより、窒化物半導体デバイスの高耐圧化が可能になる。
　また、この構成により、アノード電極２０にかかる電圧が０Ｖすなわちゼロバイアスのとき、２次元電子ガス層９は第４再成長層２２より伸びる空乏層により空乏化され、アノード電極２０と２次元電子ガス層９が接触している部分のリーク電流を低減することができる。
　（第５の実施の形態）
　第３の実施の形態、および第４の実施の形態ではチャネルは１つであったが、ここでは複数のチャネルを有する窒化物半導体デバイスについて説明する。なお、この半導体デバイスは、ダイオードである。
　本実施の形態の窒化物半導体デバイスの断面図を図１８に示す。本実施の形態の窒化物半導体デバイスでは、基板１の上に、８μｍ厚のドリフト層２、４００ｎｍ厚の第１下地層３、２００ｎｍ厚の第２下地層４がこの順に形成されており、上記第２下地層４の上に各ＧａＮ系半導体層を貫通して上記ドリフト層２にまで達する第１開口部１４が形成されている。ドリフト層２にはＳｉが添加されており、ドナー濃度は例えば１×１０16ｃｍ-3としている。また、第１下地層３にはＭｇが添加されており、アクセプタ濃度は例えば１×１０19ｃｍ-3としている。
　第１開口部１４を被覆するように再成長により形成された１００ｎｍ厚のアンドープＧａＮよりなる第１再成長層６、図示しない１ｎｍ厚のアンドープＡｌＮよりなる１ｎｍ厚の第２再成長層、５０ｎｍ厚のアンドープＡｌ0.2Ｇａ0.8Ｎよりなる第３再成長層７を１周期として、これを複数周期この順に形成されている。図１８では２周期（チャネル数２）の場合のダイオードを示している。
　第１再成長層６と第２再成長層との界面には２次元電子ガス層９が形成され、この２次元電子ガス層９は窒化物半導体デバイスの電子走行層（チャネル層）を形成している。
　第３再成長層７を形成した後、第１開口部１４から離れて第３再成長層７上に第１下地層３にまで達する第２開口部１５を形成する。そして、第１開口部１４、および、第２開口部１５を覆うようにＰｄよりなるアノード電極２０が形成されており、第２開口部１５においては２次元電子ガス層９とアノード電極２０は電気的に接触している。
　なお、基板１の上に形成される各半導体層の主面は、Ｃ面である。
　チャネルを複数周期形成した後、第１開口部１４から離れて第３再成長層７上に第１下地層３にまで達する第２開口部１５を形成する。そして、第１開口部１４、および、第２開口部１５を覆うようにＰｄよりなるアノード電極２０が形成されており、第２開口部１５においては２次元電子ガス層９とアノード電極２０は電気的に接触している。
　なお、基板１の上に形成される各半導体層の主面は、Ｃ面である。
　なお、アノード電極２０の材料にはｎ型窒化物半導体に対してショットキー接触となるような材料であればどんな材料でもよく、例えばＮｉ、Ａｕ、ＷＳｉなどを含む材料を使うことができる。
　ここでは第２開口部１５は第１下地層３にまで達する場合について記載しており、こうすることで第１下地層３の電位をアノード電極２０の電位に固定し動作を安定化することができるためより好ましい。しかし、必ずしも第２開口部１５は第１下地層３に達する必要はなく、すべての２次元電子ガス層９とアノード電極２０が電気的に接触する深さであればよい。
　カソード電極２１はＴｉとＡｕとの積層体よりなり、基板１の裏面側にＴｉ、Ａｌの順（Ｔｉ／Ａｌ）に形成され、基板１に対しオーミック接触をする。なお、カソード電極２１の電極材料はｎ型に対してオーミック接触となる材料であれば何でもよく、例えばＴｉ／Ａｕが挙げられる。
　本構成では２次元電子ガス層９のチャネルを複数形成することができるため、チャネルが１つのダイオードに比べてさらにチャネルの抵抗を低減することが可能になる。
　本発明の窒化物半導体デバイスは、民生機器の電源回路等で用いられるパワーデバイスとして有用である。
　１　基板
　２　ドリフト層
　３　第１下地層
　４　第２下地層
　５　第３下地層
　６　第１再成長層
　７　第３再成長層
　８　ゲート開口部
　８ａ　側壁
　９　２次元電子ガス層
　９ａ　傾斜キャリア領域
　１０　ゲート電極
　１１　ソース電極
　１２　ドレイン電極
　１３　ｐ型半導体層
　１４　第１開口部
　１５　第２開口部
　１６　ゲートパッド
　１７　ソースパッド
　１８　コンタクトホール
　２０　アノード電極
　２１　カソード電極
　２２　第４再成長層
　３０　単位セル

Claims (16)

  1. 　基板と、
    　前記基板上に形成された、Ｃ面を主面とする第１の窒化物半導体層と、
    　前記第１の窒化物半導体層上に形成された、ｐ型の導電性を有する第２の窒化物半導体層と、
    　前記第２の窒化物半導体層に形成され、前記第１の窒化物半導体層にまで達する第１の開口部と、
    　前記第２の窒化物半導体層の前記第１の開口部を覆うように形成された、窒化物半導体よりなる第３の窒化物半導体層と、
    　前記第１の開口部の領域を含むように前記第３の窒化物半導体層の上に形成された第１の電極と、
    　前記基板の裏面に形成された第２の電極とを備え、
    　前記第１の開口部の側壁においてＣ面と平行な方向の前記第３の窒化物半導体層の層厚Ｇｘが、前記第１の開口部の外側の平坦部におけるＣ面と垂直な方向の前記第３の窒化物半導体層の層厚Ｇｙよりも厚いことを特徴とする窒化物半導体デバイス。
  2. 　前記第１の電極から離れた位置で、かつ前記第３の窒化物半導体層の上に形成された第３の電極をさらに備えることを特徴とする請求項１記載の窒化物半導体デバイス。
  3. 　前記第３の窒化物半導体層の上に第４の窒化物半導体層が形成され、
    　前記第１の開口部の側壁においてＣ面と平行な方向の前記第４の窒化物半導体層の層厚Ａｘが、前記第１の開口部外側の平坦部におけるＣ面と垂直な方向の前記第４の窒化物半導体層の層厚Ａｙよりも厚いことを特徴とする請求項１または２に記載の窒化物半導体デバイス。
  4. 　Ｇｘ／ＧｙがＡｘ／Ａｙより大きいことを特徴とする請求項３に記載の窒化物半導体デバイス。
  5. 　前記第１の電極と前記第３の窒化物半導体層との間にｐ型の導電性を有する第５の窒化物半導体層を挿入したことを特徴とする請求項１～４のいずれか１項に記載の窒化物半導体デバイス。
  6. 　前記第１の電極の端部、または前記第５の窒化物半導体層の端部が前記第１の開口部の外側に位置することを特徴とする請求項１～５のいずれか１項に記載の窒化物半導体デバイス。
  7. 　前記第３の窒化物半導体層から前記第２の窒化物半導体層にまで達する第２の開口部を有し、前記第３の電極は、前記第２の開口部に形成されていることを特徴とする請求項２～６のいずれか１項に記載の窒化物半導体デバイス。
  8. 　前記第２の窒化物半導体層と前記第３の窒化物半導体層との間に、アンドープの窒化物半導体よりなる第４の半導体層を有することを特徴とする請求項１～７のいずれか１項に記載の窒化物半導体デバイス。
  9. 　前記第４の半導体層は２層よりなり、前記第２の窒化物半導体層に近い側の層のバンドギャップが前記第３の窒化物半導体層に近い側の層のバンドギャップよりも小さいことを特徴とする請求項８に記載の窒化物半導体デバイス。
  10. 　前記第２の窒化物半導体層の上に形成された、絶縁性もしくは半絶縁性である、窒化物半導体層よりなるブロック層と、
    　前記第３の窒化物半導体層よりバンドギャップが大きい第４の窒化物半導体層と、を備え、
    　前記第３の窒化物半導体層は、前記ブロック層の上に形成され、
    　前記第１の開口部は、前記ブロック層から前記第１の窒化物半導体層にまで達することを特徴とする請求項１に記載の窒化物半導体デバイス。
  11. 　前記ブロック層は、Ｃが３×１０17ｃｍ-3以上添加されたＧａＮ層であることを特徴とする請求項１０に記載の窒化物半導体デバイス。
  12. 　前記ブロック層は、Ｆｅ、Ｍｇ、Ｂのいずれか１つ以上が注入されているＧａＮ層であることを特徴とする請求項１０に記載の窒化物半導体デバイス。
  13. 　前記第１の開口部とは異なる位置で、かつ前記第４の窒化物半導体層から前記第２の窒化物半導体層に達する第２の開口部を有することを特徴とする請求項１０～１２のいずれか１項に記載の窒化物半導体デバイス。
  14. 　前記第１の電極と前記第４の窒化物半導体層との間にｐ型の導電性を有する第５の窒化物半導体層が設けられることを特徴とする請求項１０～１３にいずれか１項に記載の窒化物半導体デバイス。
  15. 　前記第２の開口部に、前記第１の電極とは異なり、かつオーミック特性を有する第３の電極を有することを特徴とする請求項１３または１４に記載の窒化物半導体デバイス。
  16. 　前記第２の開口部の直下には前記第２の窒化物半導体層が形成され、前記第１の開口部においては前記ブロック層と前記第１の窒化物半導体層とが接することを特徴とする請求項１３または１４に記載の窒化物半導体デバイス。
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