JP2019075433A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の性能を向上させることができる技術を提供する。【解決手段】半導体装置は、第１電極を備える。第１電極の上方に配置されている第１導電型の第１化合物半導体である第１層を備える。第１層の上面に接しているとともに開口部を備えている炭素導入層であって、第１導電型の第１化合物半導体に炭素が注入されている層であり、第１層よりも抵抗が高い層である炭素導入層を備える。炭素導入層の上面に接している第１導電型の第１化合物半導体であるチャネル層を備える。開口部に配置されている炭素が注入されていない第１導電型の第１化合物半導体である開口部半導体層を備える。チャネル層および開口部の上方に配置されているゲート電極であって、ゲート電極を上方から見たときにゲート電極が配置されている領域が開口部を含んでいる、ゲート電極を備える。チャネル層の上方に配置されている第２電極を備える。【選択図】図１

Description

本明細書が開示する技術は、半導体装置および半導体装置の製造方法に関する。

窒化ガリウム（ＧａＮ）は、シリコンよりも絶縁破壊電界が高いため、次世代パワーデバイス用半導体として期待されている。また図９に示すように、開口部を備えたアパーチャ構造の縦型トランジスタ１００が知られている。縦型トランジスタ１００は、ドレイン電極１１０、ドレイン層１１１、ドリフト層１１２、Ｐ型ＧａＮ層１１３、開口部１１３ａ、ＡｌＧａＮ層１１６、ゲート絶縁膜１１７、ゲート電極１２１、絶縁層１２２、ソース電極１２３、Ｐ型ボディ電極１２４、を備える。ドレイン層１１１およびドリフト層１１２は、Ｎ型ＧａＮである。アパーチャ構造とは、ドリフト層１１２とは逆導電型のＰ型ＧａＮ層１１３に開口部１１３ａを形成することで、縦方向電流経路を形成する構造である。また、関連する技術が非特許文献１に開示されている。

M.Kanechika et al., "A Vertical Insulated Gate AlGaN/GaN Heterojunction Field-Effect Transistor", Japanese Journal of Applied Physics Letters, Vol.46, L503-505, 2007

窒化ガリウムの場合、シリコンやシリコンカーバイドとは異なり、アクセプタであるＭｇなどの不純物をイオン注入しても、Ｐ型ＧａＮ層を形成することができない。従って、図９に示す縦型トランジスタ１００において、開口部１１３ａを備えたＰ型ＧａＮ層１１３を形成するには、Ｐ型ＧａＮ層１１３を成長させてからリソグラフィおよびドライエッチングによって開口部１１３ａを開口し、その上にＮ型のＧａＮをエピタキシャル法で再成長させる必要がある。Ｎ型のＧａＮを再成長させると、開口部１１３ａ部分に段差が形成されてしまうが、この段差を平坦化することが困難である。また、開口部１１３ａを形成するためにリソグラフィおよびドライエッチングが必要となるため、製造コストが上昇してしまう。

本明細書が開示する半導体装置は、第１電極を備える。第１電極の上方に配置されている第１導電型の第１化合物半導体である第１層を備える。第１層の上面に接しているとともに開口部を備えている炭素導入層であって、第１導電型の第１化合物半導体に炭素が注入されている層であり、第１層よりも抵抗が高い層である炭素導入層を備える。炭素導入層の上面に接している第１導電型の第１化合物半導体であるチャネル層を備える。開口部に配置されている炭素が注入されていない第１導電型の第１化合物半導体である開口部半導体層であって、下面が炭素導入層の下面と同一平面内であり、側面が炭素導入層の側面およびチャネル層の側面と接しており、上面がチャネル層の上面と同一平面内である、開口部半導体層を備える。チャネル層および開口部の上方に配置されているゲート電極であって、ゲート電極を上方から見たときにゲート電極が配置されている領域が開口部を含んでいる、ゲート電極を備える。チャネル層の上方に配置されている第２電極を備える。

リソグラフィおよびドライエッチングを行うことなく、炭素を注入することで、開口部を備えた炭素導入層を形成することができる。炭素導入層は第１層よりも抵抗が高いため、開口部によって縦方向電流経路を形成することができる。これにより、アパーチャ構造を備えた半導体装置を、低コストで形成することが可能となる。また、開口部に段差が形成されることがないため、半導体装置の性能を向上させることが可能となる。

チャネル層および開口部の上方に配置されているとともに、ゲート電極の下面に接している第２導電型の第１化合物半導体層である第２層をさらに備えていてもよい。効果の詳細は実施例で説明する。

第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、チャネル層の上面および開口部半導体層の上面とヘテロ接合しているとともに、第２層の下面と接しているバリア層をさらに備えていてもよい。効果の詳細は実施例で説明する。

チャネル層および開口部の上方に配置されているとともに、ゲート電極の下面に接しているゲート絶縁膜をさらに備えていてもよい。効果の詳細は実施例で説明する。

第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、チャネル層の上面および開口部半導体層の上面とヘテロ接合しているとともに、ゲート絶縁膜の下面と接しているバリア層をさらに備えていてもよい。効果の詳細は実施例で説明する。

炭素のドーズ量は５×１０^１５／ｃｍ^２以下であってもよい。

本明細書が開示する半導体装置の製造方法は、第１導電型の第１化合物半導体である第１層に開口部を備えている炭素導入層を形成する炭素導入層形成工程であって、炭素導入層は、第１導電型の第１化合物半導体に第１導電型の第１化合物半導体の抵抗値を上昇させる炭素を注入することで形成される層であり、開口部には炭素が注入されていない第１導電型の第１化合物半導体が配置されている、炭素導入層形成工程を備える。第１層の上方にゲート電極を形成するゲート電極形成工程であって、ゲート電極を上方から見たときにゲート電極が配置されている領域が開口部を含んでいる、ゲート電極形成工程を備える。第１層の下方に第１電極を形成する第１電極形成工程を備える。第１層の上方であってゲート電極が配置されている領域外に第２電極を形成する第２電極形成工程を備える。

炭素導入層形成工程は、第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、第１層の上面にヘテロ接合するバリア層を形成するバリア層形成工程を備えていてもよい。炭素導入層形成工程は、バリア層の表面から炭素をイオン注入するイオン注入工程であって、開口部に対応する領域には炭素を注入せず、第１層の上面から所定深さまでの領域の炭素濃度よりも所定深さよりも深い領域の炭素濃度の方が高くなる条件で炭素を注入する、イオン注入工程を備えていてもよい。効果の詳細は実施例で説明する。

炭素導入層形成工程は、第１層の表面から炭素をイオン注入するイオン注入工程であって、開口部に対応する領域には炭素を注入せず、第１層の上面から所定深さまでの領域に炭素が存在するように炭素を注入する、イオン注入工程を備えていてもよい。炭素導入層形成工程は、第１層の表面に接する第１導電型の第１化合物半導体層であるチャネル層を形成するチャネル層形成工程を備えていてもよい。炭素導入層形成工程は、第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、チャネル層の上面にヘテロ接合するバリア層を形成するバリア層形成工程を備えていてもよい。

ゲート電極形成工程は、バリア層の上面に接する第２導電型の第１化合物半導体層である第２層を形成する第２層形成工程を備えていてもよい。ゲート電極は第２層の上面に接するように形成されていてもよい。

ゲート電極形成工程は、バリア層の上面に接するゲート絶縁膜を形成するゲート絶縁膜形成工程を備えていてもよい。ゲート電極はゲート絶縁膜の上面に接するように形成されていてもよい。

実施例１に係るトランジスタの断面図である。 トランジスタの製造方法を示すフローチャートである。 半導体モジュールの製造工程を示す図である。 半導体モジュールの製造工程を示す図である。 半導体モジュールの製造工程を示す図である。 実施例２に係るトランジスタの断面図である。 半導体モジュールの製造工程を示す図である。 半導体モジュールの製造工程を示す図である。 従来例に係るトランジスタの断面図である。

図１に、実施例１に係るトランジスタ１の断面図を示す。トランジスタ１は、ドレイン電極１０、ドレイン層１１、ドリフト層１２、炭素導入層１３、開口部１３ａ、開口部半導体層１４、チャネル層１５、ＡｌＧａＮ層１６、Ｐ型層２０、ゲート電極２１、絶縁層２２、ソース電極２３、を備える。

ドレイン電極１０の上面には、Ｎ型のドレイン層１１が接している。ドレイン層１１は高濃度にＮ型不純物を含有するＧａＮにより形成されており、ドレイン電極１０とオーミック接触している。ドレイン層１１の上面には、Ｎ型のドリフト層１２が接している。ドリフト層１２は、低濃度にＮ型不純物を含有するＧａＮにより形成されている。

ドリフト層１２の上面には、炭素導入層１３が接している。炭素導入層１３はＮ型のＧａＮに炭素が注入されている層である。炭素導入層１３は、極めて抵抗が高い層である。炭素導入層１３は、Ｐ型のＧａＮではない。本実施例では、炭素導入層１３の炭素のドーズ量は、５×１０^１５／ｃｍ^２以下である。炭素導入層１３は、開口部１３ａを備えている。炭素導入層１３の上面には、Ｎ型のＧａＮであるチャネル層１５が接している。チャネル層１５は、低濃度にＮ型不純物を含有するＧａＮにより形成されている。

開口部１３ａの内部には、炭素が注入されていないＮ型のＧａＮである開口部半導体層１４が配置されている。開口部半導体層１４の下面は、炭素導入層１３の下面１３ｂと同一平面内である。開口部半導体層１４の側面は、炭素導入層１３の側面およびチャネル層１５の側面と接している。開口部半導体層１４の上面とチャネル層１５の上面とは、図１に示す平面Ｐ１において同一平面内である。開口部半導体層１４は、縦方向電流経路として機能する。よって、いわゆるアパーチャ構造が形成されている。

チャネル層１５の上面および開口部半導体層１４の上面には、ＡｌＧａＮ層１６がヘテロ接合している。ＡｌＧａＮ層１６は、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎにより形成されている。上記の変数ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、及び、０≦１−ｘ−ｙ≦１の関係を満たす。ＡｌＧａＮ層１６の上面には、Ｐ型層２０が接している。Ｐ型層２０は、Ｐ型のＧａＮまたはＰ型のＩｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎでもよい。

Ｐ型層２０の上面には、ゲート電極２１が接している。ゲート電極２１は、チャネル層１５および開口部１３ａの上方に配置されている。すなわち、ゲート電極２１を上方（図１のｚ軸方向）から見たときに、ゲート電極２１が配置されている領域Ｒ１が、開口部１３ａが形成されている領域Ｒ２を含んでいる。ゲート電極２１は、Ｐ型層２０にオーミック接触している。チャネル層１５の上方であってＡｌＧａＮ層１６の上面には、絶縁層２２およびソース電極２３が接している。

（トランジスタの動作）
トランジスタ１は、ノーマリオフ型のＨＥＭＴ（High Electron Mobility Transistor）である。ＨＥＭＴであるため、高速動作が可能である。ゲート電極２１の電位がしきい値未満である状態では、Ｐ型層２０からその下側のＡｌＧａＮ層１６に空乏層が広がっている。空乏層の下端は、ＡｌＧａＮ層１６とチャネル層１５とのヘテロ接合界面まで達している。このため、この状態では、Ｐ型層２０の直下のヘテロ接合界面には、２次元電子ガス層が形成されていない。空乏層によって、ソース電極２３側と開口部半導体層１４側とに２次元電子ガス層が分離されている。これは、ゲート電極２１およびＰ型層２０を上方（図１のｚ軸方向）から見たときに、ゲート電極２１およびＰ型層２０が配置されている領域Ｒ１が、開口部１３ａが形成されている領域Ｒ２を含んでいるためである。この状態では、ソース電極２３とドレイン電極１０の間に電圧が印加されても、電流が流れない。

ゲート電極２１の電位をしきい値以上に上昇させると、空乏層がＰ型層２０側に退避し、Ｐ型層２０の直下のヘテロ接合界面に２次元電子ガス層が形成される。すなわち、ヘテロ接合界面の全体に２次元電子ガス層が形成された状態となる。このため、ソース電極２３とドレイン電極１０の間に電圧が印加されると、
ソース電極２３から、ＡｌＧａＮ層１６、２次元電子ガス層、開口部半導体層１４、ドリフト層１２、ドレイン層１１を介して、ドレイン電極１０に向かって電子が流れる。すなわち、トランジスタ１がオンする。

（トランジスタの製造方法）
図２〜図５を参照して、トランジスタ１の製造方法について説明する。図２のフローチャートのステップＳ１において、ドレイン層１１上にドリフト層１２をエピタキシャル成長させる、ドリフト層成長工程を行う。

次に、炭素導入層形成工程を行う。炭素導入層形成工程は、バリア層形成工程とイオン注入工程を備えている。ステップＳ２において、ドリフト層１２上に、ＡｌＧａＮ層１６をエピタキシャル成長させるバリア層形成工程を行う。これにより、図３に示す構造が形成される。

ステップＳ３において、イオン注入工程を行う。これにより、図４に示す構造が形成される。イオン注入工程では、開口部１３ａに相当する領域をマスクした状態で、ＡｌＧａＮ層１６の表面から炭素をイオン注入する。イオン注入は、ドリフト層１２の上面から所定深さＤ１までの領域の炭素濃度よりも、所定深さＤ１よりも深い領域の炭素濃度の方が高くなる条件で行われる。換言すると、上面から所定深さＤ１までの領域には炭素がほとんど存在しないような条件で行われる。これは、加速エネルギーを高めることで可能である。本実施例では、ドーズ量１×１０^１５／ｃｍ^２、チルト７度の条件でイオン注入を行った。これにより、開口部１３ａを備えている炭素導入層１３を形成することができる。また、開口部に対応する領域には、炭素が注入されていない開口部半導体層１４が形成される。また、ドリフト層１２の上面から所定深さＤ１までの領域には、炭素がほとんど注入されない。この領域が、自己整合的にチャネル層１５となる。よって、チャネル層１５となるＧａＮ層をエピタキシャル法で再成長させる必要がないため、工程の簡略化が可能となる。

ステップＳ４において、Ｐ型層形成工程を行う。Ｐ型層形成工程では、ＡｌＧａＮ層１６の上面に、Ｐ型のＧａＮ層をエピタキシャル成長させる。そして、周知のリソグラフィ技術およびドライエッチング技術を用いて、Ｐ型層２０をパターニングする。

ステップＳ５において、Ｐ型層２０の上面にゲート電極２１を形成するゲート電極形成工程を行う。これにより、図５に示す構造が形成される。ゲート電極２１およびＰ型層２０を上方（図５のｚ軸方向）から見たときに、ゲート電極２１およびＰ型層２０が配置されている領域は、開口部１３ａを含んでいる。

ステップＳ６において、ソース電極２３を形成するソース電極形成工程を行う。この工程では、ドリフト層１２の上方であってゲート電極２１が配置されている領域外に、絶縁層２２およびソース電極２３が形成される。ソース電極２３は、Ｐ型層２０およびゲート電極２１とは絶縁された状態で、ＡｌＧａＮ層１６に接続している。

ステップＳ７において、ドレイン層１１の下面にドレイン電極１０を形成するドレイン電極形成工程を行う。これにより、図１に示すトランジスタ１が完成する。

（効果）
本実施例に係るトランジスタ１では、リソグラフィおよびドライエッチングを行うことなく、炭素を注入することで、開口部１３ａを備えた炭素導入層１３を形成することができる。炭素導入層１３は極めて抵抗が高い層であるため、開口部１３ａによって縦方向電流経路を形成することができる。これにより、リソグラフィおよびドライエッチングを用いて開口部を形成する技術に比して、アパーチャ構造を備えたトランジスタを、低コストで形成することが可能となる。また、ドライエッチングを用いて開口部を開口する技術に比して、開口部１３ａに段差が形成されることがないため、トランジスタの性能を向上させることが可能となる。

ＭｇをＧａＮにイオン注入することで、図９のＰ型ＧａＮ層１１３を形成する技術も研究されている。しかし、Ｍｇを注入されたＧａＮはＰ型にならない。また、第１の問題として、Ｍｇ注入層の上にＧａＮを再成長させる場合、再成長層にＭｇが拡散したり混入してしまう。また第２の問題として、Ｍｇのイオン注入時に、ＧａＮ結晶表面に大きな格子ダメージが与えられてしまう。よってトランジスタの特性が劣化してしまう。一方、本実施例に係るトランジスタ１では、炭素をイオン注入する。炭素注入層の上にＧａＮを再成長させても、再成長層に炭素が拡散したり混入することがない。また、炭素の原子量は１２．０１であり、Ｍｇの原子量２４．３１よりも軽い。よって、炭素のイオン注入では、Ｍｇの注入に比して、ＧａＮ結晶表面に与えられる格子ダメージを抑制することが可能となる。よって、トランジスタの特性劣化を防止することができる。

本実施例に係るトランジスタ１では、ゲート絶縁膜に代えてＰ型層２０を配置している。これによる３つの効果を説明する。第１の効果として、耐圧を確保することが可能となる。図９の縦型トランジスタ１００のように、開口部１１３ａをＰ型ＧａＮ層１１３で形成する場合には、開口部１１３ａにＰＮ接合が存在する。Ｐ型ＧａＮ層１１３から空乏層が延びるため、耐圧を確保することができる。しかし本実施例に係るトランジスタ１では、開口部１３ａを炭素導入層１３で形成している。炭素導入層１３は高抵抗層であるため、炭素導入層１３からは空乏層が延びない。そこで、ゲート電極２１下面にＰ型層２０を配置することで、Ｐ型層２０から空乏層を延ばすことができるため、耐圧を確保することができる。第２の効果として、ゲート絶縁膜を無くすことができる。ゲート絶縁膜が最も高電界に弱い部分であるが、ゲート絶縁膜そのものを無くすことができるため、耐圧を高めることができる。第３の効果として、ゲート電圧のしきい値変動を抑制することができる。ゲート酸化膜が存在する場合には、ゲート酸化膜とＡｌＧａＮ層１６などの半導体層との間に界面準位が存在するため、界面準位に電子が捕獲され、しきい値が変動してしまう。しかし、本実施例に係るトランジスタ１では、ゲート酸化膜を無くすことができるため、界面準位を無くすことができるためである。

図６に、実施例２に係るトランジスタ１ａの断面図を示す。実施例２のトランジスタ１ａは、実施例１のトランジスタ１に対して、Ｐ型層２０がゲート絶縁膜２５に置き換わった構造を備えている。実施例２のトランジスタ１ａのその他の構造は、実施例１のトランジスタ１と同様であるため、説明を省略する。

実施例２のトランジスタ１ａの動作は、実施例１のトランジスタ１の動作の説明において、「Ｐ型層」を「ゲート絶縁膜」と読み替えればよい。また実施例２のトランジスタ１ａの製造方法は、図２のフローチャートのステップＳ４およびＳ５において、「Ｐ型層」を「ゲート絶縁膜」と読み替えればよい。

実施例２に係るトランジスタ１ａでは、ゲート電極２１がゲート絶縁膜２５によって絶縁されている。従って、ゲート電極２１とソース電極２３の間、またはゲート電極２１とドレイン電極１０との間で、電流が流れてしまうことを防止することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（変形例１）
炭素導入層形成工程は、様々なバリエーションがある。例えば、炭素導入層形成工程は、イオン注入工程、チャネル層成長工程、バリア層形成工程を備えていてもよい。具体的に説明する。ドリフト層成長工程を行った後に、図７に示すように、ドリフト層１２の表面から炭素をイオン注入する、イオン注入工程を行う。イオン注入は、ドリフト層１２の上面から所定深さＤ２までの領域に炭素が存在する条件で行われる。本変形例では、加速エネルギー６０ｋｅＶ、ドーズ量１×１０^１５／ｃｍ^２、チルト７度の条件でイオン注入を行った。これにより、開口部１３ａを備えている炭素導入層１３を形成することができる。また、開口部に対応する領域には、炭素が注入されていない開口部半導体層１４が形成される。

次に、炭素導入層１３および開口部半導体層１４上にチャネル層１５ａをエピタキシャル成長させる、チャネル層成長工程を行う。チャネル層１５ａは、低濃度にＮ型不純物を含有するＧａＮである。次に、チャネル層１５ａ上にＡｌＧａＮ層１６をエピタキシャル成長させる、バリア層形成工程を行う。これにより、図８に示す構造が形成される。以降は、実施例１で説明したステップＳ４以降の工程を行えばよい。

（その他の変形例）
ＡｌＧａＮ層１６は省略することができる。この場合、２次元電子ガス層が形成されないため、トランジスタの動作速度が低下するが、基本的な特性は変わらない。

チャネル層１５にシリコンを注入してもよい。これにより、オン抵抗を低下させることができる。なお、シリコン濃度が高くなるほど空乏層が広がりにくくなる。よってシリコン濃度は、空乏層が十分に延びて耐圧が確保できる観点から決定すればよい。

注入する不純物は炭素に限られない。ＧａＮを高抵抗にすることができる特性や、再成長層に拡散しにくい特性を有する元素であればよい。例えばＡｌ、Ｚｎなどの元素でもよい。

ドレイン電極１０は、第１電極の一例である。Ｎ型ＧａＮは、第１導電型の第１化合物半導体の一例である。ドリフト層１２は、第１層の一例である。ソース電極２３は、第２電極の一例である。Ｐ型層２０は、第２層の一例である。ＡｌＧａＮ層１６は、バリア層の一例である。

１：トランジスタ、１０：ドレイン電極、１１：ドレイン層、１２：ドリフト層、１３：炭素導入層、１３ａ：開口部、１４：開口部半導体層、１５：チャネル層、１６：ＡｌＧａＮ層、２０：Ｐ型層、２１：ゲート電極、２３：ソース電極

Claims (12)

1. 第１電極と、
   前記第１電極の上方に配置されている第１導電型の第１化合物半導体である第１層と、
   前記第１層の上面に接しているとともに開口部を備えている炭素導入層であって、第１導電型の第１化合物半導体に炭素が注入されている層であり、前記第１層よりも抵抗が高い層である前記炭素導入層と、
   前記炭素導入層の上面に接している第１導電型の第１化合物半導体であるチャネル層と、
   前記開口部に配置されている前記炭素が注入されていない第１導電型の第１化合物半導体である開口部半導体層であって、下面が前記炭素導入層の下面と同一平面内であり、側面が前記炭素導入層の側面および前記チャネル層の側面と接しており、上面が前記チャネル層の上面と同一平面内である、前記開口部半導体層と、
   前記チャネル層および前記開口部の上方に配置されているゲート電極であって、前記ゲート電極を上方から見たときに前記ゲート電極が配置されている領域が前記開口部を含んでいる、前記ゲート電極と、
   前記チャネル層の上方に配置されている第２電極と、
   を備える半導体装置。
2. 前記チャネル層および前記開口部の上方に配置されているとともに、前記ゲート電極の下面に接している第２導電型の第１化合物半導体層である第２層をさらに備える、請求項１に記載の半導体装置。
3. 前記第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、前記チャネル層の上面および前記開口部半導体層の上面とヘテロ接合しているとともに、前記第２層の下面と接している前記バリア層をさらに備える、請求項２に記載の半導体装置。
4. 前記チャネル層および前記開口部の上方に配置されているとともに、前記ゲート電極の下面に接しているゲート絶縁膜をさらに備える、請求項１に記載の半導体装置。
5. 前記第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、前記チャネル層の上面および前記開口部半導体層の上面とヘテロ接合しているとともに、前記ゲート絶縁膜の下面と接している前記バリア層をさらに備える、請求項４に記載の半導体装置。
6. 前記炭素のドーズ量は５×１０^１５／ｃｍ^２以下である、請求項１〜５の何れか１項に記載の半導体装置。
7. 第１導電型の第１化合物半導体である第１層に開口部を備えている炭素導入層を形成する炭素導入層形成工程であって、前記炭素導入層は第１導電型の第１化合物半導体に炭素を注入することで形成される層であり、前記開口部には前記炭素が注入されていない第１導電型の第１化合物半導体が配置されている、前記炭素導入層形成工程と、
   前記第１層の上方にゲート電極を形成するゲート電極形成工程であって、前記ゲート電極を上方から見たときに前記ゲート電極が配置されている領域が前記開口部を含んでいる、前記ゲート電極形成工程と、
   前記第１層の下方に第１電極を形成する第１電極形成工程と、
   前記第１層の上方であって前記ゲート電極が配置されている領域外に第２電極を形成する第２電極形成工程と、
   を備えた半導体装置の製造方法。
8. 前記炭素導入層形成工程は、
   前記第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、前記第１層の上面にヘテロ接合する前記バリア層を形成するバリア層形成工程と、
   前記バリア層の表面から前記炭素をイオン注入するイオン注入工程であって、前記開口部に対応する領域には前記炭素を注入せず、前記第１層の上面から所定深さまでの領域の炭素濃度よりも前記所定深さよりも深い領域の炭素濃度の方が高くなる条件で前記炭素を注入する、前記イオン注入工程と、
   を備える、請求項７に記載の製造方法。
9. 前記炭素導入層形成工程は、
   前記第１層の表面から前記炭素をイオン注入するイオン注入工程であって、前記開口部に対応する領域には前記炭素を注入せず、前記第１層の上面から所定深さまでの領域に前記炭素が存在するように前記炭素を注入する、前記イオン注入工程と、
   前記第１層の表面に接する第１導電型の第１化合物半導体層であるチャネル層を形成するチャネル層形成工程と、
   前記第１化合物半導体とは異なる第２化合物半導体であるバリア層であって、前記チャネル層の上面にヘテロ接合する前記バリア層を形成するバリア層形成工程と、
   を備える、請求項７に記載の製造方法。
10. 前記ゲート電極形成工程は、前記バリア層の上面に接する第２導電型の第１化合物半導体層である第２層を形成する第２層形成工程を備え、
    前記ゲート電極は前記第２層の上面に接するように形成される、請求項８または９に記載の製造方法。
11. 前記ゲート電極形成工程は、前記バリア層の上面に接するゲート絶縁膜を形成するゲート絶縁膜形成工程を備え、
    前記ゲート電極は前記ゲート絶縁膜の上面に接するように形成される、請求項８または９に記載の製造方法。
12. 前記炭素のドーズ量は５×１０^１５／ｃｍ^２以下である、請求項７〜１１の何れか１項に記載の製造方法。

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