JP2003068981A

JP2003068981A - 炭化珪素半導体装置およびその製造方法

Info

Publication number: JP2003068981A
Application number: JP2001259996A
Authority: JP
Inventors: Kumar Rajesh; クマールラジェシュ; Hiroki Nakamura; 広希中村; Takeshi Yamamoto; 剛山本; Toshiyuki Morishita; 敏之森下
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2003-03-07
Anticipated expiration: 2021-08-29
Also published as: JP3711906B2

Abstract

(57)【要約】【課題】大電流からゲート側を保護することができる炭
化珪素半導体装置およびその製造方法を提供する。【解決手段】ＳｉＣ基板１の上にＮ^-ドリフト層２と第
１のゲート層（Ｐ⁺層）３とＮ⁺ソース層４とが順に積層
され、トレンチ５の内壁部にＮ^-チャネル層６が形成さ
れるとともにその内方に第２のゲート層（Ｐ⁺層）７が
形成されている。ソース層４と第１のゲート層３とを貫
通してドリフト層２に達するトレンチ２０内にＰ⁺不純
物層２１が形成され、不純物層２１の内方において電極
２２ａ，２２ｂが配置され、この電極２２ａ，２２ｂは
接地され、ワンチップ内にサージ吸収用ダイオードＤ１
を作り込んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】チャネル幅の微細な制御を可能にするＪ
ＦＥＴが特開２０００−３１２００８号公報に開示され
ている。この素子をインバータ等のスイッチング素子と
して用いる場合、製造工程や実際の利用状況下で人体や
機械からの静電気が各端子へ印加されたりインバータ駆
動モータからの逆起電力サージ電流が流れた時の信頼性
を補償する手段が無く、容易にインバータに適用するた
めの改良が望まれている。特に、ＪＦＥＴにおいてはゲ
ート電極がＭＯＳＦＥＴのように絶縁膜によって保護さ
れないため、ＰＮ接合部での雪崩降伏（アバランシェブ
レークダウン）や逆起電力サージが発生すると、大電流
がゲート電極に流れ込み、ゲート制御回路を破壊してし
まうという問題があった。

【０００３】

【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、大電流から
ゲート側を保護することができる炭化珪素半導体装置お
よびその製造方法を提供することにある。

【０００４】

【課題を解決するための手段】請求項１に記載の発明に
よれば、ＪＦＥＴ素子が形成されるチップ上に大電流を
吸収するサージ吸収用ダイオードを形成することにより
サージ電流等の大電流が発生したときにゲート側を保護
することができる。

【０００５】また、サージ吸収用ダイオードとして、請
求項２に記載のようにＰＮ接合ダイオード構造を有して
おり、請求項３に記載のようなＰＮ接合耐圧を有するも
のとするとよい。あるいは、請求項４に記載のようにシ
ョットキーダイオード構造を有し、請求項５に記載のよ
うなショットキー接合耐圧を有するものとし、請求項６
や７に記載のようにしてサージ耐圧を調整するとよい。

【０００６】また、請求項８に記載のようにサージ吸収
用ダイオードの占有面積は１０〜５０％とするとよい。
より具体的なサージ吸収用ダイオードの構成として、請
求項９，１０，１１，１２，１３に記載の構造とすると
実用上好ましいものとなる。

【０００７】製造方法として、請求項１４，１５，１
６，１７，１８に記載の手法を用いれば、ワンチップ内
にサージ吸収用ダイオードを作り込むことができる。

【０００８】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。

【０００９】図１には本実施の形態における炭化珪素半
導体装置の縦断面図を示す。図１において、Ｎ⁺型（第
１導電型）のＳｉＣ基板１の上に、ＳｉＣよりなるＮ^-
型（低濃度な第１導電型）のドリフト層２と、ＳｉＣよ
りなるＰ⁺型（第２導電型）の第１のゲート層３と、Ｓ
ｉＣよりなるＮ⁺型（第１導電型）のソース層４とが順
に積層されている。また、Ｎ⁺ソース層４と第１のゲー
ト層３とを貫通してドリフト層２に達するトレンチ５が
形成されている。このトレンチ５の内壁部にＳｉＣより
なるＮ^-型（第１導電型）のチャネル層６が形成される
とともにその内方にＳｉＣよりなるＰ⁺型（第２導電
型）の第２のゲート層７が形成されている。また、基板
の上面には絶縁膜（ＬＴＯ膜）８が形成されている。

【００１０】一方、Ｎ⁺ソース層４の一部が除去され、
第１のゲート層３が露出している。この第１のゲート層
３が露出した部分において第１ゲート電極９ａ，９ｂが
形成されている。また、第２のゲート層７の上には第２
ゲート電極１０ａ，１０ｂが形成されている。さらに、
Ｎ⁺ソース層４の上にはソース電極１１が形成されてい
る。また、基板１の裏面（下面）にはドレイン電極１２
が全面に形成されている。電極材９ａ，１０ａにはアル
ミを、電極材９ｂ，１０ｂにはニッケルを用いている。
なお、Ｎ型ＳｉＣ層と接触する場合には金属材９ａ，１
０ａは不要である。

【００１１】本装置はノーマリオフ型であり、トランジ
スタ動作としては、ゲート端子Ｇ１，Ｇ２への電圧によ
って両ゲート層３，７に挟まれたチャネル層６において
空乏層の幅を調整することによりチャネル幅を変えてド
レイン電流を調整する。

【００１２】また、同一チップ内において、ソース層４
と第１のゲート層３とを貫通してドリフト層２に達する
トレンチ２０が形成されている。このトレンチ２０の内
部にはＳｉＣよりなるＰ⁺型（第２導電型）の不純物層
２１が形成され、不純物層２１の内方において電極２２
ａ，２２ｂが配置されている。電極２２ａ，２２ｂは接
地されている。このようにして、ワンチップ内にサージ
吸収用ダイオードＤ１を作り込んでいる。より詳しく
は、サージ吸収用ダイオードＤ１はＰＮ接合ダイオード
構造を有し、接地されている。また、トランジスタセル
部での第１のゲート層３とドリフト層２によるＰＮ接合
耐圧よりもサージ吸収用ダイオードＤ１でのＰＮ接合耐
圧の方が低く設定されている。さらに、サージ吸収用ダ
イオードＤ１の占有面積を１０〜５０％としている。

【００１３】よって、ＪＦＥＴ素子が形成されるチップ
上に大電流を吸収するサージ吸収用ダイオードＤ１を形
成することによりサージ電流等の大電流が発生したとき
にゲート側（例えば、ゲートに接続されたゲート制御回
路）が保護される。つまり、サージ吸収用ダイオードＤ
１の形成領域がＳＯＡ（安全動作領域）となる。

【００１４】次に、製造方法について説明する。まず、
図２に示すように、Ｎ⁺型ＳｉＣ基板（４Ｈ−ＳｉＣ）
１の上に、連続エピタキシャル成長によりＮ^-型ドリフ
ト層となるエピタキシャル層２と第１のゲート層となる
エピタキシャル層３とソース層となるエピタキシャル層
４を順に形成する。そして、図３に示すように、ＲＩＥ
によりトレンチ５，２０を同時に形成する。つまり、ト
ランジスタセル形成領域においてソース層および第１の
ゲート層となるエピタキシャル層４，３を貫通してドリ
フト層となるエピタキシャル層２に達するトレンチ５
と、サージ吸収用ダイオード形成領域においてソース層
および第１のゲート層となるエピタキシャル層４，３を
貫通してドリフト層となるエピタキシャル層２に達する
トレンチ２０を同時に形成する。両トレンチ５，２０は
同じ深さとなる。

【００１５】さらに、図４に示すように、エピタキシャ
ル成長によりＮ^-層２５を形成し、図５に示すように、
ＲＩＥによりサージ吸収用ダイオードの形成領域におけ
るＮ ^-層２５を所定量ｔ１だけ除去する。

【００１６】そして、Ｎ^-層２５に対し熱拡散またはイ
オン注入によりＰ⁺不純物を所定深さにわたり導入す
る。その結果、図６に示すように、トランジスタセル形
成領域のトレンチ５の内部にチャネル層（Ｎ^-層）６と
第２のゲート層（Ｐ⁺層）７が形成されるとともに、サ
ージ吸収用ダイオード形成領域のトレンチ２０の内部に
Ｐ⁺層２１が形成される。なお、熱拡散またはイオン注
入の他にもエピ成長にてＰ⁺層７，２１を形成してもよ
い。エピ成長にてＰ⁺層７，２１を形成する場合には、
図５でのサージ吸収用ダイオードの形成領域のＮ^-層２
５は全て除去する。

【００１７】さらに、図７に示すように、トランジスタ
セルの形成領域およびサージ吸収用ダイオードの形成領
域における不要なＮ^-層６およびＰ⁺層７，２１をＲＩＥ
により除去する（ソースコンタクト領域Ａ１と領域Ａ２
を除去する）。そして、図８に示すように、トランジス
タセルの形成領域における不要なＮ⁺型ソース層４をＲ
ＩＥにより除去する（第１ゲートコンタクト領域Ａ３を
除去する）。

【００１８】引き続き、図１に示すように、絶縁膜（Ｌ
ＴＯ膜）８の成膜およびコンタクトホールの形成を行
い、トランジスタセル形成領域における第１ゲート電極
９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成する
とともに、サージ吸収用ダイオードの形成領域でのＰ⁺
層２１の内方に電極２２ａ，２２ｂを形成する。また、
トランジスタセル形成領域におけるソース電極１１を形
成する。さらに、基板１の裏面（下面）にドレイン電極
１２を全面に形成する。

【００１９】以上のごとく、チャネルエピ膜６がないト
レンチ構造をサージ吸収用ダイオードとして配置するこ
とにより、Ｐ型層２１（第２のゲートＰ型層７に相当）
をトランジスタセル形成領域でのＰ型層７より深い位置
に形成することができる。このＰ型層２１を電極２２
ａ，２２ｂを介して接地することにより、スイッチング
に発生する少数キャリアを引き抜くことが可能となり、
素子の破壊を防止することができる。

【００２０】なお、トランジスタセル形成領域のトレン
チ５の幅Ｗ１と、サージ吸収用ダイオード形成領域のト
レンチ２０の幅Ｗ２は、同一であっても異なっていても
よい。（第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００２１】図９には本実施の形態における炭化珪素半
導体装置の縦断面図を示す。本装置においては、トラン
ジスタセルの形成領域以外の領域において、ソース層４
と第１のゲート層３とを貫通してドリフト層２に達する
トレンチ４０が形成されている。このトレンチ４０の内
壁部にＳｉＣよりなるＮ^-型（第１導電型）の不純物層
４１が形成されるとともに、その内方にＳｉＣよりなる
Ｐ⁺型（第２導電型）の不純物層４２が形成されてい
る。Ｐ⁺層４２の底面の高さＨ２はトランジスタセルで
の第２のゲート層７の底面の高さＨ１よりもΔＨだけ低
くなっている。Ｐ⁺層４２の内方において電極４３ａ，
４３ｂが配置され、電極４３ａ，４３ｂは接地されてい
る。このようにして、ワンチップ内にサージ吸収用ダイ
オードＤ２を作り込んでいる。

【００２２】次に、製造方法について説明する。まず、
図１０に示すように、Ｎ⁺型ＳｉＣ基板１の上に、連続
エピタキシャル成長によりＮ^-型ドリフト層となるエピ
タキシャル層２と第１のゲート層となるエピタキシャル
層３とソース層となるエピタキシャル層４を順に形成す
る。そして、図１１に示すように、トレンチ５，４０を
同時に形成する。つまり、トランジスタセル形成領域に
おいてソース層および第１のゲート層となるエピタキシ
ャル層４，３を貫通してドリフト層となるエピタキシャ
ル層２に達するトレンチ５と、サージ吸収用ダイオード
形成領域においてソース層および第１のゲート層となる
エピタキシャル層４，３を貫通してドリフト層となるエ
ピタキシャル層２に達するトレンチ４０を同時に形成す
る。

【００２３】さらに、図１２に示すように、エピタキシ
ャル成長によりＮ^-層４５を形成する。その後、Ｎ^-層４
５に対し図１３に示すようにトランジスタセルの形成領
域においてはイオン注入により一定の厚さの第２のゲー
ト層（Ｐ⁺層）７を形成する。一方、サージ吸収用ダイ
オードの形成領域においてはトレンチ４０の底面および
基板上面のＮ^-層４５（図１２参照）に対し垂直なるイ
オン注入を行って厚いＰ⁺層４２ａを形成するとともに
トレンチ４０の側面のＮ^-層４５に対し斜めイオン注入
を行って薄いＰ⁺層４２ｂを形成する。例えば、垂直イ
オン注入を２００ｋｅＶで行い、斜めイオン注入を１０
０ｋｅＶで行う。つまり、図１３のようにトレンチ部に
Ｐ型イオン注入を行い、トレンチ４０の底部のＰ型層４
２ａをトレンチ５の底部のＰ型層７に比べて深く（厚
く）形成する。

【００２４】このように、トランジスタセル形成領域の
トレンチ５の内部にチャネル層６と第２のゲート層７を
形成するとともに、サージ吸収用ダイオード形成領域の
トレンチ４０の内部に、トレンチ底部での厚さがトラン
ジスタセル形成領域でのチャネル層６よりも薄いＮ型の
不純物層４１と、Ｐ型の不純物層４２を形成する。

【００２５】さらに、図１４に示すように、トランジス
タセルの形成領域およびサージ吸収用ダイオードの形成
領域における不要なＮ^-層６，４１、Ｐ⁺層７，４２を除
去する（領域Ａ１，Ａ２を除去する）。そして、図１５
に示すように、トランジスタセルの形成領域における不
要なＮ⁺型ソース層４を除去する（領域Ａ３を除去す
る）。

【００２６】引き続き、図９に示すように、絶縁膜（Ｌ
ＴＯ膜）８の成膜およびコンタクトホールの形成を行
い、トランジスタセル形成領域における第１ゲート電極
９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成する
とともに、サージ吸収用ダイオードの形成領域での不純
物層４２の内方に電極４３ａ，４３ｂを形成する。ま
た、トランジスタセル形成領域におけるソース電極１１
を形成する。さらに、基板１の裏面（下面）にドレイン
電極１２を全面に形成する。（第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００２７】図１６には本実施の形態における炭化珪素
半導体装置の縦断面図を示す。本装置においては、ドリ
フト層２の上面での表層部にＰ⁺領域（第２導電型の高
濃度領域）５０を形成し、このＰ⁺領域５０の上の第１
のゲート層３にオーミック接触する電極５１ａ，５１ｂ
を設け、この電極５１ａ，５１ｂを接地している。この
ようにして、ワンチップ内にサージ吸収用ダイオードＤ
３を作り込んでいる。

【００２８】よって、高濃度領域５０はトレンチ５にお
ける第２のゲート層７よりも深いところに位置するた
め、即ち、Ｐ⁺領域５０の底面高さＨ４は第２のゲート
層７の底面高さＨ３よりΔＨだけ低くなっているため、
早期にブレークダウンして素子を保護することができ
る。

【００２９】次に、製造方法について説明する。まず、
図１７に示すように、Ｎ⁺型ＳｉＣ基板１の上に、エピ
タキシャル成長によりＮ^-型ドリフト層となるエピタキ
シャル層２を形成する。そして、Ｎ^-エピ層２の上にパ
ターニングしたＬＴＯ膜５５を配置し、イオン注入を行
うことによりサージ吸収用ダイオードの形成領域におい
てＮ^-型ドリフト層となるエピタキシャル層２の表層部
にＰ⁺領域５０を形成する。ドーパントにはアルミまた
はボロンを用いる。

【００３０】その後、図１８に示すように、エピタキシ
ャル成長によりＮ^-型ドリフト層となるエピタキシャル
層２の上に第１のゲート層となるエピタキシャル層３を
形成するとともに、図１９に示すように、Ｎ⁺型ソース
層となるエピタキシャル層４を形成する。そして、図２
０に示すように、トランジスタセルの形成領域において
ソース層４と第１のゲート層３を貫通してドリフト層２
に達するトレンチ５をＲＩＥにより形成する。

【００３１】さらに、図２１に示すように、エピタキシ
ャル成長によりＮ^-層５６を形成し、Ｎ^-層５６に対し熱
拡散またはイオン注入（あるいはエピ成長）によりＰ⁺
不純物を所定深さにわたり導入する。その結果、図２２
に示すようにトランジスタセルの形成領域においてトレ
ンチ５の内部にＮ^-チャネル層６と第２のゲート層（Ｐ⁺
層）７が形成される。

【００３２】さらに、図２３に示すように、不要なＮ^-
チャネル層６と第２のゲート層７をＲＩＥにより除去す
る（領域Ａ１を除去する）。そして、図２４に示すよう
に、不要なＮ⁺型ソース層４をＲＩＥにより除去する
（領域Ａ３を除去する）。

【００３３】引き続き、図１６に示すように、絶縁膜
（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を
行い、トランジスタセル形成領域における第１ゲート電
極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成す
るとともに、サージ吸収用ダイオードの形成領域での第
１のゲート層となるエピタキシャル層３の上にオーミッ
ク接触する電極５１ａ，５１ｂを形成する。また、トラ
ンジスタセル形成領域におけるソース電極１１を形成す
る。さらに、基板１の裏面（下面）にドレイン電極１２
を全面に形成する。

【００３４】以上のごとく、図１７，１８に示したよう
に第１のゲート層（Ｐ⁺エピ層）３を形成する前にＰ型
イオン注入によりＮ^-エピ層２にＰ⁺領域５０を形成する
ことにより、Ｐ⁺領域５０を、図１６でのトレンチ５の
底部に形成される第２のゲート層（Ｐ⁺領域）７よりも
深いところに位置させることができる。（第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００３５】図２５には本実施の形態における炭化珪素
半導体装置の縦断面図を示す。本装置においてはトレン
チ６０を有し、このトレンチ６０は、ソース層４と第１
のゲート層３とを貫通してドリフト層２に達し、かつ、
第２のゲート層７を埋め込むトレンチ５よりも深くなっ
ている。トレンチ６０の内壁部には、ＳｉＣよりなるＮ
^-型（第１導電型）の不純物層６１が形成されるととも
に、その内方にＳｉＣよりなるＰ⁺型（第２導電型）の
不純物層６２が形成されている。不純物層６２の内方に
おいて電極６３ａ，６３ｂが配置され、この電極６３
ａ，６３ｂは接地されている。このようにして、ワンチ
ップ内にサージ吸収用ダイオードＤ４を作り込んでい
る。トレンチ６０はトレンチ５よりも深く、第２のゲー
ト層（Ｐ⁺層）７の底面高さＨ５よりもＰ⁺層６２の底面
高さＨ６がΔＨだけ低くなっているために、早期にブレ
ークダウンして素子を保護する。

【００３６】次に、製造方法について説明する。図２６
に示すように、Ｎ⁺型ＳｉＣ基板１の上に、連続エピタ
キシャル成長によりＮ^-型ドリフト層となるエピタキシ
ャル層２と第１のゲート層となるエピタキシャル層３と
Ｎ⁺型ソース層となるエピタキシャル層４を順に形成す
る。そして、トランジスタセルの形成領域にトレンチ５
を、また、サージ吸収用ダイオードの形成領域に深いト
レンチ６０を形成する。つまり、トランジスタセル形成
領域においてソース層および第１のゲート層となるエピ
タキシャル層４，３を貫通してドリフト層となるエピタ
キシャル層２に達するトレンチ５と、サージ吸収用ダイ
オード形成領域においてソース層および第１のゲート層
となるエピタキシャル層４，３を貫通してドリフト層と
なるエピタキシャル層２に達し、かつトランジスタセル
形成領域のトレンチ５よりも深いトレンチ６０を形成す
る。

【００３７】さらに、図２７に示すように、エピタキシ
ャル成長によりＮ^-層６５を形成する。そして、Ｎ^-層６
５に対し熱拡散によりＰ⁺不純物を所定深さにわたり導
入する。その結果、図２８に示すように、トランジスタ
セルの形成領域においてはトレンチ５の内部にＮ^-チャ
ネル層６と第２のゲート層（Ｐ⁺層）７が形成されると
ともに、サージ吸収用ダイオードの形成領域においては
トレンチ６０の内部にＮ^-層６１とその内方のＰ⁺層６２
が形成される。

【００３８】さらに、図２９に示すように、トランジス
タセルの形成領域およびサージ吸収用ダイオードの形成
領域における不要なＮ^-層６，６１、Ｐ⁺層７，６２を除
去する（領域Ａ１，Ａ２を除去する）。そして、図３０
に示すように、トランジスタセルの形成領域における不
要なＮ⁺型ソース層４を除去する（領域Ａ３を除去す
る）。

【００３９】引き続き、図２５に示すように、絶縁膜
（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を
行い、トランジスタセル形成領域における第１ゲート電
極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成す
るとともに、サージ吸収用ダイオード形成領域でのＰ⁺
層６２の内方に電極６３ａ，６３ｂを形成する。また、
ソース電極１１を形成する。さらに、基板１の裏面（下
面）にドレイン電極１２を全面に形成する。

【００４０】以上のごとく、サージ吸収用ダイオードの
形成領域におけるトレンチ６０はトランジスタセルのト
レンチ５よりも深く形成し、ブレークダウンをダイオー
ドＤ４側で早期に生じさせることができる。（第５の実施の形態）次に、第５の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４１】図３１には本実施の形態における炭化珪素
半導体装置の縦断面図を示す。本装置においては、トラ
ンジスタセルの形成領域以外の領域においてトレンチ７
０を有し、このトレンチ７０は、ソース層４と第１のゲ
ート層３とを貫通してドリフト層２に達している。トレ
ンチ７０内にＳｉＣよりなるＮ^-型（第１導電型）の不
純物層７１が形成され、その内方に、ショットキー接触
する電極７２が形成されている。この電極７２は接地さ
れている。このようにして、ワンチップ内にサージ吸収
用ダイオードＤ５を作り込んでいる。より詳しくは、ト
ランジスタセル部での第１のゲート層３とドリフト層２
によるＰＮ接合耐圧よりもサージ吸収用ダイオードＤ５
でのショットキー接合耐圧の方が低く設定されている。
また、サージ耐圧はショットキーバリアハイトにより調
整する。つまり、ＮｉやＴｉ等の金属材料を選択するこ
とによりサージ耐圧を調整する。あるいは、サージ耐圧
は、Ｎ⁺基板１とＮ^-ドリフト層２の界面からショットキ
ー接合界面までの上下方向での距離Ｘにより調整する。
さらに、サージ吸収用ダイオードＤ５の占有面積を１０
〜５０％としている。

【００４２】よって、ショットキー電極側（ダイオード
Ｄ５側）でブレークダウンが発生することから、ショッ
トキー電極を接地することによりスイッチング時の素子
破壊を防止できる。また、この構造はダイオードを内蔵
した構造であることから、スイッチングデバイスとして
用いた場合、ＦＷＤ（フライホイールダイオード）が不
要となる。

【００４３】次に、製造方法について説明する。図３２
に示すように、Ｎ⁺型ＳｉＣ基板１の上に、連続エピタ
キシャル成長によりＮ^-型ドリフト層となるエピタキシ
ャル層２と第１のゲート層となるエピタキシャル層３と
Ｎ⁺型ソース層となるエピタキシャル層４を順に形成す
る。そして、ＲＩＥにより、トランジスタセルの形成領
域にトレンチ５を、また、サージ吸収用ダイオードの形
成領域にトレンチ７０を同時に形成する。つまり、トラ
ンジスタセル形成領域においてソース層および第１のゲ
ート層となるエピタキシャル層４，３を貫通してドリフ
ト層となるエピタキシャル層２に達するトレンチ５と、
サージ吸収用ダイオード形成領域においてソース層およ
び第１のゲート層となるエピタキシャル層４，３を貫通
してドリフト層となるエピタキシャル層２に達するトレ
ンチ７０を同時に形成する。

【００４４】さらに、エピタキシャル成長によりＮ^-層
７５を形成する。そして、Ｎ^-層７５に対し熱拡散また
はイオン注入（あるいはエピ成長）によりＰ⁺不純物を
所定深さにわたり導入する。その結果、図３３に示すよ
うに、トランジスタセルの形成領域において第２のゲー
ト層（Ｐ⁺層）７が形成されるとともに、サージ吸収用
ダイオードの形成領域においてＰ⁺層７６が形成され
る。

【００４５】さらに、サージ吸収用ダイオードの形成領
域におけるエピ層（７５，７６）に対し図３４に示すよ
うに所定の厚さｔ２だけエッチング除去してＮ^-層７１
とする。このようにして、トランジスタセル形成領域の
トレンチ５の内部にチャネル層６と第２のゲート層７を
形成するとともに、サージ吸収用ダイオード形成領域の
トレンチ７０の内部にＮ型の不純物層７１を形成する。

【００４６】引き続き、図３５に示すように、トランジ
スタセルの形成領域およびサージ吸収用ダイオードの形
成領域における不要なＮ^-層６，７１、Ｐ⁺層７をＲＩＥ
により除去する（領域Ａ１，Ａ２を除去する）。そし
て、図３６に示すように、トランジスタセルの形成領域
における不要なＮ⁺型ソース層４をＲＩＥにより除去す
る（領域Ａ３を除去する）。

【００４７】引き続き、図３７に示すように、絶縁膜
（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を
行い、トランジスタセル形成領域における第１ゲート電
極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成す
る。また、トランジスタセル形成領域におけるソース電
極１１を形成する。さらに、基板１の裏面（下面）にド
レイン電極１２を全面に形成する。そして、１０００℃
のアニールを行いオーミック化した後、図３１に示すよ
うに、サージ吸収用ダイオードの形成領域におけるＮ^-
層７１の内方にショットキー接触する電極７２を形成す
る。

【００４８】以上のごとく、トランジスタセルでの第２
のゲート層７を持たないトレンチ構造を配置することに
より、オーミック電極とショットキー電極７２を有する
デバイス構造となり、このとき、ショットキー電極７２
側でブレークダウンが発生することから、ショットキー
電極７２を接地することによりスイッチング時の素子破
壊を防止できる。

【００４９】また、この構造はダイオードを内蔵した構
造であることから、スイッチングデバイスとして用いた
場合、ＦＷＤ（フライホイールダイオード）が不要とな
る。

【図面の簡単な説明】

【図１】第１の実施の形態における炭化珪素半導体装置
の縦断面図。

【図２】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図３】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図４】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図５】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図６】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図７】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図８】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。

【図９】第２の実施の形態における炭化珪素半導体装置
の縦断面図。

【図１０】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１１】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１２】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１３】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１４】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１５】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１６】第３の実施の形態における炭化珪素半導体装
置の縦断面図。

【図１７】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１８】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図１９】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２０】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２１】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２２】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２３】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２４】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２５】第４の実施の形態における炭化珪素半導体装
置の縦断面図。

【図２６】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２７】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２８】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図２９】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３０】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３１】第５の実施の形態における炭化珪素半導体装
置の縦断面図。

【図３２】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３３】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３４】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３５】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３６】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【図３７】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。

【符号の説明】

１…ＳｉＣ基板、２…Ｎ^-ドリフト層、３…第１のゲー
ト層、４…Ｎ⁺ソース層、５…トレンチ、６…Ｎ^-チャネ
ル層、７…第２のゲート層、２０…トレンチ、２１…Ｐ
⁺不純物層、２２ａ，２２ｂ…電極、４０…トレンチ、
４１…Ｎ^-不純物層、４２…Ｐ⁺不純物層、４３ａ，４３
ｂ…電極、５０…Ｐ⁺領域、５１ａ，５１ｂ…電極、６
０…トレンチ、６１…Ｎ^-層、６２…Ｐ⁺層、６３ａ，６
３ｂ…電極、７０…トレンチ、７１…Ｎ^-不純物層、７
２…電極、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…サージ吸収
用ダイオード。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/872 (72)発明者山本剛愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者森下敏之愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 4M104 AA03 BB02 BB05 BB14 CC01 CC03 DD16 DD78 DD83 FF22 GG02 GG03 GG11 HH20 5F102 FA01 GA14 GB01 GC01 GD01 GD04 GL02 GM02 GM08 GN02 GR04 GS03 GV07 HA13 HC01

Claims

【特許請求の範囲】

【請求項１】第１導電型のＳｉＣ基板（１）の上に、
ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）
と、ＳｉＣよりなる第２導電型の第１のゲート層（３）
と、ＳｉＣよりなる第１導電型のソース層（４）とが順
に積層されるとともに、前記ソース層（４）と第１のゲ
ート層（３）とを貫通してドリフト層（２）に達するト
レンチ（５）が形成され、さらに、このトレンチ（５）
の内壁部にＳｉＣよりなる第１導電型のチャネル層
（６）が形成されるとともにその内方にＳｉＣよりなる
第２導電型の第２のゲート層（７）を形成した炭化珪素
半導体装置において、ワンチップ内にサージ吸収用ダイオード（Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５）を作り込んだことを特徴とする炭化
珪素半導体装置。
【請求項２】サージ吸収用ダイオード（Ｄ１，Ｄ２，
Ｄ３，Ｄ４）は、ＰＮ接合ダイオード構造を有し、接地
されていることを特徴とする請求項１に記載の炭化珪素
半導体装置。
【請求項３】トランジスタセル部での第１のゲート層
（３）とドリフト層（２）によるＰＮ接合耐圧よりもサ
ージ吸収用ダイオード（Ｄ１，Ｄ２，Ｄ３，Ｄ４）での
ＰＮ接合耐圧の方が低く設定されていることを特徴とす
る請求項２に記載の炭化珪素半導体装置。
【請求項４】サージ吸収用ダイオード（Ｄ５）は、シ
ョットキーダイオード構造を有し、接地されていること
を特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項５】トランジスタセル部での第１のゲート層
（３）とドリフト層（２）によるＰＮ接合耐圧よりもサ
ージ吸収用ダイオード（Ｄ５）でのショットキー接合耐
圧の方が低く設定されていることを特徴とする請求項４
に記載の炭化珪素半導体装置。
【請求項６】サージ耐圧をショットキーバリアハイト
により調整するようにしたことを特徴とする請求項５に
記載の炭化珪素半導体装置。
【請求項７】サージ耐圧を、第１導電型のＳｉＣ基板
（１）と低濃度な第１導電型のドリフト層（２）の界面
からショットキー接合界面までの上下方向での距離
（Ｘ）により調整するようにしたことを特徴とする請求
項５に記載の炭化珪素半導体装置。
【請求項８】サージ吸収用ダイオード（Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５）の占有面積を１０〜５０％としたこ
とを特徴とする請求項１〜７のいずれか１項に記載の炭
化珪素半導体装置。
【請求項９】サージ吸収用ダイオード（Ｄ１）は、前
記ソース層（４）と第１のゲート層（３）とを貫通して
ドリフト層（２）に達するトレンチ（２０）内にＳｉＣ
よりなる第２導電型の不純物層（２１）が形成され、当
該不純物層（２１）の内方において電極（２２ａ，２２
ｂ）を配置して、この電極（２２ａ，２２ｂ）を接地し
たものであることを特徴とする請求項２に記載の炭化珪
素半導体装置。
【請求項１０】サージ吸収用ダイオード（Ｄ２）は、
前記ソース層（４）と第１のゲート層（３）とを貫通し
てドリフト層（２）に達するトレンチ（４０）の内壁部
に、ＳｉＣよりなる第１導電型の不純物層（４１）が形
成されるとともに、その内方にＳｉＣよりなり、かつ、
底面の高さ（Ｈ２）が前記第２のゲート層（７）の底面
の高さ（Ｈ１）より低い第２導電型の不純物層（４２）
が形成され、当該不純物層（４２）の内方において電極
（４３ａ，４３ｂ）を配置して、この電極（４３ａ，４
３ｂ）を接地したものであることを特徴とする請求項２
に記載の炭化珪素半導体装置。
【請求項１１】サージ吸収用ダイオード（Ｄ３）は、
ドリフト層（２）の上面での表層部に第２導電型の高濃
度領域（５０）を形成し、この高濃度領域（５０）の上
の第１のゲート層（３）にオーミック接触する電極（５
１ａ，５１ｂ）を設け、この電極（５１ａ，５１ｂ）を
接地したものであることを特徴とする請求項２に記載の
炭化珪素半導体装置。
【請求項１２】サージ吸収用ダイオード（Ｄ４）は、
前記ソース層（４）と第１のゲート層（３）とを貫通し
てドリフト層（２）に達し、かつ、前記第２のゲート層
（７）を埋め込むトレンチ（５）よりも深く形成したト
レンチ（６０）の内壁部に、ＳｉＣよりなる第１導電型
の不純物層（６１）が形成されるとともに、その内方に
ＳｉＣよりなる第２導電型の不純物層（６２）が形成さ
れ、当該不純物層（６２）の内方において電極（６３
ａ，６３ｂ）を配置して、この電極（６３ａ，６３ｂ）
を接地したものであることを特徴とする請求項２に記載
の炭化珪素半導体装置。
【請求項１３】サージ吸収用ダイオード（Ｄ５）は、
前記ソース層（４）と第１のゲート層（３）とを貫通し
てドリフト層（２）に達するトレンチ（７０）内にＳｉ
Ｃよりなる第１導電型の不純物層（７１）を形成すると
ともに、その内方にショットキー接触する電極（７２）
を形成し、当該電極（７２）を接地したものであること
を特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項１４】第１導電型のＳｉＣ基板（１）の上
に、ＳｉＣよりなる低濃度な第１導電型のドリフト層
（２）と、ＳｉＣよりなる第２導電型の第１のゲート層
（３）と、ＳｉＣよりなる第１導電型のソース層（４）
とが順に積層されるとともに、前記ソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）が形成され、さらに、このトレンチ
（５）の内壁部にＳｉＣよりなる第１導電型のチャネル
層（６）が形成されるとともにその内方にＳｉＣよりな
る第２導電型の第２のゲート層（７）を形成した炭化珪
素半導体装置の製造方法であって、連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層となるエピタキシャル層（２）
と第１のゲート層となるエピタキシャル層（３）とソー
ス層となるエピタキシャル層（４）を積層する工程と、トランジスタセル形成領域においてソース層および第１
のゲート層となるエピタキシャル層（４，３）を貫通し
てドリフト層となるエピタキシャル層（２）に達するト
レンチ（５）と、サージ吸収用ダイオード形成領域にお
いてソース層および第１のゲート層となるエピタキシャ
ル層（４，３）を貫通してドリフト層となるエピタキシ
ャル層（２）に達するトレンチ（２０）を同時に形成す
る工程と、トランジスタセル形成領域のトレンチ（５）の内部にチ
ャネル層（６）と第２のゲート層（７）を形成するとと
もに、サージ吸収用ダイオード形成領域のトレンチ（２
０）の内部に第２導電型の不純物層（２１）を形成する
工程と、サージ吸収用ダイオード形成領域での不純物層
（２１）の内方に電極（２２ａ，２２ｂ）を形成する工
程と、を含むことを特徴とする炭化珪素半導体装置の製
造方法。
【請求項１５】第１導電型のＳｉＣ基板（１）の上
に、ＳｉＣよりなる低濃度な第１導電型のドリフト層
（２）と、ＳｉＣよりなる第２導電型の第１のゲート層
（３）と、ＳｉＣよりなる第１導電型のソース層（４）
とが順に積層されるとともに、前記ソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）が形成され、さらに、このトレンチ
（５）の内壁部にＳｉＣよりなる第１導電型のチャネル
層（６）が形成されるとともにその内方にＳｉＣよりな
る第２導電型の第２のゲート層（７）を形成した炭化珪
素半導体装置の製造方法であって、連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層となるエピタキシャル層（２）
と第１のゲート層となるエピタキシャル層（３）とソー
ス層となるエピタキシャル層（４）を積層する工程と、トランジスタセル形成領域においてソース層および第１
のゲート層となるエピタキシャル層（４，３）を貫通し
てドリフト層となるエピタキシャル層（２）に達するト
レンチ（５）と、サージ吸収用ダイオード形成領域にお
いてソース層および第１のゲート層となるエピタキシャ
ル層（４，３）を貫通してドリフト層となるエピタキシ
ャル層（２）に達するトレンチ（４０）を同時に形成す
る工程と、トランジスタセル形成領域のトレンチ（５）の内部にチ
ャネル層（６）と第２のゲート層（７）を形成するとと
もに、サージ吸収用ダイオード形成領域のトレンチ（４
０）の内部にトレンチ底部での厚さがトランジスタセル
形成領域でのチャネル層（６）よりも薄い第１導電型の
不純物層（４１）と第２導電型の不純物層（４２）を形
成する工程と、サージ吸収用ダイオード形成領域での不純物層（４２）
の内方に電極（４３ａ，４３ｂ）を形成する工程と、を
含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１６】第１導電型のＳｉＣ基板（１）の上
に、ＳｉＣよりなる低濃度な第１導電型のドリフト層
（２）と、ＳｉＣよりなる第２導電型の第１のゲート層
（３）と、ＳｉＣよりなる第１導電型のソース層（４）
とが順に積層されるとともに、前記ソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）が形成され、さらに、このトレンチ
（５）の内壁部にＳｉＣよりなる第１導電型のチャネル
層（６）が形成されるとともにその内方にＳｉＣよりな
る第２導電型の第２のゲート層（７）を形成した炭化珪
素半導体装置の製造方法であって、ピタキシャル成長により第１導電型のＳｉＣ基板（１）
の上にドリフト層となるエピタキシャル層（２）を形成
する工程と、サージ吸収用ダイオード形成領域においてドリフト層と
なるエピタキシャル層（２）の表層部に第２導電型の不
純物層（５０）を形成する工程と、ピタキシャル成長によりドリフト層となるエピタキシャ
ル層（２）の上に第１のゲート層となるエピタキシャル
層（３）とソース層となるエピタキシャル層（４）を積
層する工程と、トランジスタセル形成領域においてソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）を形成する工程と、トランジスタセル形成領域のトレンチ（５）の内部にチ
ャネル層（６）と第２のゲート層（７）を形成する工程
と、サージ吸収用ダイオード形成領域での第１のゲート層と
なるエピタキシャル層（３）の上にオーミック接触する
電極（５１ａ，５１ｂ）を形成する工程と、を含むこと
を特徴とする炭化珪素半導体装置の製造方法。
【請求項１７】第１導電型のＳｉＣ基板（１）の上
に、ＳｉＣよりなる低濃度な第１導電型のドリフト層
（２）と、ＳｉＣよりなる第２導電型の第１のゲート層
（３）と、ＳｉＣよりなる第１導電型のソース層（４）
とが順に積層されるとともに、前記ソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）が形成され、さらに、このトレンチ
（５）の内壁部にＳｉＣよりなる第１導電型のチャネル
層（６）が形成されるとともにその内方にＳｉＣよりな
る第２導電型の第２のゲート層（７）を形成した炭化珪
素半導体装置の製造方法であって、連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層となるエピタキシャル層（２）
と第１のゲート層となるエピタキシャル層（３）とソー
ス層となるエピタキシャル層（４）を積層する工程と、トランジスタセル形成領域においてソース層および第１
のゲート層となるエピタキシャル層（４，３）を貫通し
てドリフト層となるエピタキシャル層（２）に達するト
レンチ（５）と、サージ吸収用ダイオード形成領域にお
いてソース層および第１のゲート層となるエピタキシャ
ル層（４，３）を貫通してドリフト層となるエピタキシ
ャル層（２）に達し、かつ前記トランジスタセル形成領
域のトレンチ（５）よりも深いトレンチ（６０）を形成
する工程と、トランジスタセル形成領域のトレンチ（５）の内部にチ
ャネル層（６）と第２のゲート層（７）を形成するとと
もに、サージ吸収用ダイオード形成領域のトレンチ（２
０）の内部に第１導電型の不純物層（６１）とその内方
の第２導電型の不純物層（６２）を形成する工程と、サージ吸収用ダイオード形成領域での第２導電型の不純
物層（６１）の内方に電極（６３ａ，６３ｂ）を形成す
る工程と、を含むことを特徴とする炭化珪素半導体装置
の製造方法。
【請求項１８】第１導電型のＳｉＣ基板（１）の上
に、ＳｉＣよりなる低濃度な第１導電型のドリフト層
（２）と、ＳｉＣよりなる第２導電型の第１のゲート層
（３）と、ＳｉＣよりなる第１導電型のソース層（４）
とが順に積層されるとともに、前記ソース層（４）と第
１のゲート層（３）とを貫通してドリフト層（２）に達
するトレンチ（５）が形成され、さらに、このトレンチ
（５）の内壁部にＳｉＣよりなる第１導電型のチャネル
層（６）が形成されるとともにその内方にＳｉＣよりな
る第２導電型の第２のゲート層（７）を形成した炭化珪
素半導体装置の製造方法であって、連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層となるエピタキシャル層（２）
と第１のゲート層となるエピタキシャル層（３）とソー
ス層となるエピタキシャル層（４）を積層する工程と、トランジスタセル形成領域においてソース層および第１
のゲート層となるエピタキシャル層（４，３）を貫通し
てドリフト層となるエピタキシャル層（２）に達するト
レンチ（５）と、サージ吸収用ダイオード形成領域にお
いてソース層および第１のゲート層となるエピタキシャ
ル層（４，３）を貫通してドリフト層となるエピタキシ
ャル層（２）に達するトレンチ（７０）を同時に形成す
る工程と、トランジスタセル形成領域のトレンチ（５）の内部にチ
ャネル層（６）と第２のゲート層（７）を形成するとと
もに、サージ吸収用ダイオード形成領域のトレンチ（７
０）の内部に第１導電型の不純物層（７１）を形成する
工程と、サージ吸収用ダイオード形成領域での不純物層（７１）
の内方にショットキー接触する電極（７２）を形成する
工程と、を含むことを特徴とする炭化珪素半導体装置の
製造方法。