JP2003031802A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オン抵抗を低減することのできる電界効果ト
ランジスタ及びその製造方法を提供することが課題であ
る。 【解決手段】 Ｐ+ 型ＳｉＣ基板２１０上にＰ- 型Ｓｉ
Ｃエピタキシャル領域２２０が積層されたウエハと、ウ
エハ表面の所定部位ウエハの内部に注入して形成される
ドレイン領域２３０、及びソース領域２４０と、ドレイ
ン領域２３０とソース領域２４０との間に形成されるチ
ャネル領域３８０と、ドレイン領域２３０に形成される
ドレイン電極２９０と、ソース領域２４０に形成される
ソース電極３００と、チャネル領域３８０に対し、ゲー
ト絶縁膜２７０を介して形成されるゲート電極２８０
と、を有して構成される。そして、チャネル領域３８０
は、Ｐ- 型ゲート半導体領域２５０と、Ｎ- 型埋込チャ
ネル領域２６０、及びＰ- 型ボディ半導体領域２５２か
ら構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタに係り、特にオン抵抗を低く抑えることのできる電
界効果トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】従来における電界効果トランジスタとし
て、例えば、特開平９−７４１９３号公報（以下、従来
例という）に記載されたものが知られている。図２３
は、該従来例に記載された電界効果トランジスタの構成
を示す断面図である。

【０００３】同図に示すように、この電界効果トランジ
スタは、高濃度Ｎ+ 型ＳｉＣ（炭化珪素）からなるワイ
ドバンドギャップ半導体基板２０１上に、Ｎ- 型ＳｉＣ
からなるエピタキシャル領域２０２が形成され、該エピ
タキシャル領域２０２上にＰ- 型ＳｉＣからなるエピタ
キシャル領域２０３が形成されている。

【０００４】そして、エピタキシャル領域２０３の表層
部における所定領域には、Ｎ+ 型ソース領域２０５、及
びＰ+ 型ボディコンタクト領域２０４が形成される。ま
た、エピタキシャル領域２０３内には溝２０８が、エピ
タキシャル領域２０３を貫通しエピタキシャル領域２０
２に達するように形成されている。

【０００５】更に、溝２０８の側壁にはＮ- 型ＳｉＣか
らなるチャネル領域２０６が形成されている。また、層
間絶縁膜２１２によりゲート電極２０９と絶縁されて、
ソース領域２０５、及びボディコンタクト領域２０４に
接続されたソース電極２１１が形成され、ワイドバンド
ギャップ半導体基板２０１の裏面にドレイン電極２１０
が形成されている。

【０００６】この電界効果トランジスタにおいては、ド
レイン電極２１０とソース電極２１１との間に電圧が印
加された状態で、ゲート電極２０９に電圧が印加される
と、ゲート電極２０９に対向したチャネル領域２０６の
表層に、Ｎ型蓄積層型のチャネルが形成され、ドレイン
電極２１０からソース電極２１１に電流が流れる。

【０００７】

【発明が解決しようとする課題】前述した従来例に記載
されたＳｉＣ蓄積型電界効果トランジスタでは、ゲート
絶縁膜２０７と、Ｎ- 型蓄積チャネル形成領域２０６と
の界面に不完全な結晶構造が存在する。このため、ゲー
ト電極２０９に電圧を印加して形成したチャネル領域２
０６表層の蓄積チャネルに多量の界面準位が存在し、こ
れらが電子トラップとして働くためチャネル移動度を大
きくすることができずオン抵抗が高いという問題があ
る。

【０００８】また、耐圧に関しては、ドレイン電極２１
０に高電圧が印加されたとき、溝２０８の底部のゲート
絶縁膜２０７に高電圧が加えられる。そして、この絶縁
膜２０７が破壊されると、大量の漏れ電流が発生するた
め、ワイドキャップ半導体であるＳｉＣ本来の、高い耐
絶縁破壊電界を活かした高耐圧を実現することができな
いという問題があった。

【０００９】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的とするところ
は、高耐圧でオン抵抗の低い電界効果トランジスタ及び
その製造方法を提供することにある。特にワイドギャッ
プ半導体装置を対象とし、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する低オン抵抗の電界効果
トランジスタ及びその製造方法を提供することを目的と
する。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本願請求項１に記載の発明は、珪素よりもバンドギ
ャップの広いワイドバンドギャップ半導体を有する半導
体基板と、前記半導体基板の表面の所定部位に形成され
るドレイン領域、及びソース領域と、前記ドレイン領域
とソース領域との間に形成され、ゲート電圧によってチ
ャネルが形成されるチャネル領域と、前記ドレイン領域
に形成されるドレイン電極と、前記ソース領域に形成さ
れるソース電極と、前記チャネル領域に対し、ゲート絶
縁膜を介して形成されるゲート電極と、を具備し、前記
チャネル領域は、第１導電型のゲート半導体領域と、第
２導電型の埋込チャネル領域と、第１導電型のボディ半
導体領域からなることが特徴である。

【００１１】請求項２に記載の発明は、珪素よりもバン
ドギャップの広いワイドバンドギャップ半導体を有する
半導体基板と、前記半導体基板の表面の所定部位に形成
されるドレイン領域、及びソース領域と、前記ドレイン
領域とソース領域との間に形成され、ゲート電圧によっ
てチャネルが形成されるチャネル領域と、前記ドレイン
領域とソース領域の外側に形成される絶縁層領域と、前
記ドレイン領域に形成されるドレイン電極と、前記ソー
ス領域に形成されるソース電極と、前記チャネル領域に
対し、ゲート絶縁膜を介して形成されるゲート電極と、
を具備し、前記チャネル領域は、第１導電型のゲート半
導体領域と、第２導電型の埋込チャネル領域と、を有
し、前記第２の導電型の埋込チャネル領域は、前記第１
導電型のゲート半導体領域と前記絶縁層領域との間に形
成されたことを特徴とする。

【００１２】請求項３に記載の発明は、珪素よりもバン
ドギャップの広いワイドバンドギャップ半導体の基板上
に、該ワイドバンドギャップ半導体のエピタキシャル領
域を積層して構成される半導体基板と、前記半導体基板
の一方の表面の所定部位に形成される溝部と、前記溝部
の内面に形成される第１導電型のゲート半導体領域と、
該ゲート半導体領域の外側となる前記エピタキシャル領
域に形成される第２導電型の埋込チャネル領域と、この
埋込チャネル領域の外側に形成される第１導電型のボデ
ィ半導体領域と、からなるチャネル領域と、前記埋込チ
ャネル領域の上側に形成されるソース領域と、前記ソー
ス領域に形成されるソース電極と、前記ゲート半導体領
域の内側に、ゲート絶縁膜を介して形成されるゲート電
極と、前記半導体基板の他方の表面に形成されるゲート
電極と、を有することを特徴とする。

【００１３】請求項４に記載の発明は、珪素よりもバン
ドギャップの広いワイドバンドギャップ半導体の基板上
に、該ワイドバンドギャップ半導体のエピタキシャル領
域を積層して構成される半導体基板と、前記半導体基板
の一方の表面の所定部位に形成される溝部と、前記溝部
の内面に形成される第１導電型のゲート半導体領域と、
該ゲート半導体領域の外側となる前記エピタキシャル領
域に形成される第２導電型の埋込チャネル領域と、から
なるチャネル領域と、前記埋込チャネル領域の上側に形
成されるソース領域と、前記ソース領域に形成されるソ
ース電極と、前記ゲート半導体領域の内側に、ゲート絶
縁膜を介して形成されるゲート電極と、前記半導体基板
の他方の表面に形成されるゲート電極と、を有すること
を特徴とする。

【００１４】請求項５に記載の発明は、前記第１導電型
のゲート半導体領域を、ＣＶＤエピタキシャル成長によ
り形成することを特徴とする。

【００１５】請求項６に記載の発明は、珪素よりもバン
ドギャップの広いワイドバンドギャップ半導体を有する
半導体基板と、前記半導体基板の表面の所定部位に形成
されるドレイン領域、及びソース領域と、前記ドレイン
領域とソース領域との間に形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、前記ソ
ース領域に形成されるソース電極と、前記チャネル領域
に対し、ゲート絶縁膜を介して形成されるゲート電極
と、を具備し、前記チャネル領域は、第１導電型の表面
チャネル領域部と、第２導電型の埋込チャネル領域部か
らなり、前記ドレイン領域は、第１導電型のドレイン領
域部と、第２導電型のドレイン領域部からなり、前記ソ
ース領域は、第１導電型のソース領域部と、第２導電型
のソース領域部からなることを特徴とする。

【００１６】請求項７に記載の発明は、前記半導体基板
は、ワイドバンドギャップ半導体の基板上に、該ワイド
バンドギャップ半導体のエピタキシャル領域が積層され
て構成されることを特徴とする。

【００１７】請求項８に記載の発明は、前記半導体基板
は、珪素基板上に二酸化珪素膜を形成し、更に、該二酸
化珪素膜上に前記ワイドバンドギャップ半導体の単結晶
層を形成して構成されることを特徴とする。

【００１８】請求項９に記載の発明は、珪素よりもバン
ドギャップの広いワイドバンドギャップ半導体の基板上
に、該ワイドバンドギャップ半導体のエピタキシャル領
域を積層して構成される半導体基板と、前記半導体基板
の一方の表面の所定部位に形成される溝部と、前記溝部
の周囲に、ゲート絶縁膜を介して形成されるゲート電極
と、前記溝部に沿って、前記半導体基板の一方の表面か
ら内部に注入して形成されるソース領域と、該ソース領
域の下部に形成されるチャネル領域と、前記ソース領
域、及びチャネル領域の周辺部に形成される二酸化珪素
膜と、前記ソース領域に形成されるソース電極と、前記
半導体基板の他方の表面に形成されるドレイン電極と、
を具備し、前記チャネル領域は、第１導電型の表面チャ
ネル領域部と、第２導電型の埋込チャネル領域部とから
なり、前記ソース領域は、第１導電型のソース領域部
と、第２導電型のソース領域部とからなることを特徴と
する。

【００１９】請求項１０に記載の発明は、前記ワイドバ
ンドギャップ半導体は、炭化珪素半導体であることを特
徴とする。

【００２０】請求項１１に記載の発明は、前記第１導電
型は、Ｐ型またはＮ型のうちの一方であり、前記第２導
電型は、Ｐ型またはＮ型のうちの他方であることを特徴
とする。

【００２１】請求項１２に記載の発明は、珪素よりもバ
ンドギャップの広い第１導電型のワイドバンドギャップ
半導体の基板上に、該ワイドバンドギャップ半導体のエ
ピタキシャル領域を積層して構成される半導体基板を用
いた電界効果トランジスタを製造する方法であって、前
記半導体基板の表面に、少なくとも２箇所の開口部を有
するマスク材を配置し、該マスク材の上から、第２導電
型の不純物及び第１導電型の不純物を注入することによ
り、第１導電型のソース領域部と第２導電型のソース領
域部からなるソース領域、及び第１導電型のドレイン領
域部と第２導電型のドレイン領域部からなるドレイン領
域を形成する第１ａのステップと、前記半導体基板の表
面に、前記ドレイン領域とソース領域とに挟まれる部位
が開口部とされたマスク材を配置し、この開口部から第
２導電型の不純物及び第１導電型の不純物を注入するこ
とにより、第１導電型の表面チャネル領域部と第２導電
型の埋込チャネル領域部からなるチャネル領域を形成す
る第２ａのステップと、前記チャネル領域の表面にゲー
ト絶縁膜、及びゲート電極を形成する第３ａのステップ
と、前記ソース領域の表面にソース電極を形成し、前記
ドレイン領域の表面にドレイン電極を形成する第４ａの
ステップと、を有することを特徴とする。

【００２２】請求項１３に記載の発明は、前記第２ａの
ステップの後に、前記ドレイン領域の側部が開口部とさ
れたマスク材を配置し、該開口部から第２導電型の不純
物を注入することにより、前記ドレイン領域から前記半
導体基板側へ流れ込む電流を阻止する領域を形成する第
５ａのステップを具備し、その後、前記第３ａのステッ
プ以降の処理を行うことを特徴とする。

【００２３】請求項１４に記載の発明は、珪素よりもバ
ンドギャップの広い第１導電型のワイドバンドギャップ
半導体を含む半導体基板を用いた電界効果トランジスタ
を製造する方法であって、表面に二酸化珪素膜が形成さ
れた珪素基板の、前記二酸化珪素膜上に、前記ワイドバ
ンドギャップ半導体基板を張り合わせる第１ｂのステッ
プと、前記ワイドバンドギャップ半導体基板の表面を熱
酸化させて、ワイドバンドギャップ半導体層、及び二酸
化珪素膜を形成し、その後、該二酸化珪素膜を除去する
第２ｂのステップと、前記二酸化珪素膜が除去された後
のワイドバンドギャップ半導体層の表面に、少なくとも
２箇所の所望部位が開口部とされたマスク材を設置し、
この開口部から不純物を注入し、第１導電型のドレイン
領域部と第２導電型のドレイン領域部からなるドレイン
領域、及び第１導電型のソース領域部と第２導電型のソ
ース領域部からなるソース領域を形成する第３ｂのステ
ップと、前記ドレイン領域、及びソース領域の表面を覆
設するマスク材を設置し、該マスク材にて覆設されない
部分から不純物を注入して、第１導電型の表面チャネル
領域部と第２導電型の埋込チャネル領域部からなるチャ
ネル領域を形成する第４ｂのステップと、前記チャネル
領域の表面にゲート絶縁膜、及びゲート電極を形成する
第５ｂのステップと、前記ドレイン領域の表面にドレイ
ン電極を形成し、前記ソース領域の表面にソース電極を
形成する第６ｂのステップと、を具備したことを特徴と
する。

【００２４】請求項１５に記載の発明は、前記ワイドバ
ンドギャップ半導体は、炭化珪素半導体であることを特
徴とする。

【００２５】請求項１６に記載の発明は、前記第１導電
型は、Ｐ型またはＮ型のうちの一方であり、前記第２導
電型は、Ｐ型またはＮ型のうちの他方であることを特徴
とする。

【００２６】

【発明の効果】請求項１の発明では、ゲート電圧を印加
しないときは、ゲート半導体領域と埋込チャネル領域の
接合に生じる第１の空乏層が、ボディ半導体領域と埋込
チャネル領域の接合に生じる第２の空乏層に接触し、こ
れにより、埋込チャネル領域を完全に空乏化させ、ソー
ス、ドレイン間に流れる電流を遮断することができる。
つまり、ノーマリオフとなる。また、ゲートに電圧を印
加すると、埋込チャネル領域内に蓄積チャネルが形成さ
れるので、オン状態にスイッチングされる。

【００２７】請求項２の発明によれば、ゲート電圧を印
加しないときには、ゲート半導体領域と埋込チャネル領
域の接合に生じる空乏層により、埋込チャネル領域を完
全に空乏化させ、一方でゲートに電圧を印加すると前記
埋込チャネル領域内に蓄積チャネルを形成するできる。

【００２８】その結果、ノーマリオフの電圧駆動型で、
高いチャネル移動度を有する電界効果トランジスタが得
られる。特に、埋込チャネル領域内に形成される蓄積チ
ャネルは、ゲート絶縁膜とゲート半導体領域の界面に存
在する不完全な結晶構造の影響を受けないため、チャネ
ル移動度を大きくすることができる。それゆえチャネル
抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵
抗を低減することができる。

【００２９】請求項３の発明によれば、ゲート電圧を印
加しないときは、ゲート半導体領域と埋込チャネル領域
の接合に生じる第１の空乏層が、ボディ半導体領域と埋
込チャネル領域の接合に生じる第２の空乏層に接触し、
これにより埋込チャネル領域を完全に空乏化させ、一方
でゲートに電圧を印加することで埋込チャネル領域内に
蓄積チャネルを形成することができる。従って、ドレイ
ン・ソース間のオン抵抗を低減することができる。

【００３０】請求項４の発明によれば、ゲート電圧を印
加しないときは、ゲート半導体領域と埋込チャネル領域
の接合に生じる空乏層により、埋込チャネル領域を完全
に空乏化させ、一方でゲート電圧を印加することで、埋
込チャネル領域内に蓄積チャネルを形成することができ
る。その結果、ドレイン・ソース間のオン抵抗を低減す
ることができる。

【００３１】また、ドレイン電極とソース電極との間に
高電圧が印加された場合、溝に沿って形成される第１導
電型のゲート半導体領域から延びる空乏層によって、ゲ
ート絶縁膜にかかる電界がシールドされるので、ゲート
絶縁膜の耐圧で決まらない、ワイドバンドギャップ半導
体の高い絶縁破壊電界に対応する高耐圧を実現すること
ができる。

【００３２】請求項５の発明によれば、溝に沿った第１
導電型のゲート半導体領域をＣＶＤエピタキシャル成長
により形成することができるので、ゲート半導体領域は
結晶欠陥が少なく品質の良い領域とすることができる。
その結果、ゲート半導体領域の表面に形成されるゲート
絶縁膜の品質を向上できる、あるいは、オン時における
リーク電流も小さくなる等の利点がある。

【００３３】請求項６、１２、１３の発明では、ゲート
電極に電圧を印加しないときは、第１導電型の表面チャ
ネル領域部と第２導電型の埋込チャネル領域部との接合
部に生じる空乏層により、表面チャネル領域部、及び埋
込チャネル領域部を完全に空乏化させることができる。
一方、ゲート電極に電圧を印加すると、表面チャネル領
域部に第１導電型の蓄積チャネルを形成することがで
き、また、埋込チャネル領域部内に第２導電型の蓄積チ
ャネルを形成することができる。その結果、オン抵抗を
低減することができる。

【００３４】請求項７の発明では、ワイドバンドギャッ
プ半導体の基板上に、該ワイドバンドギャップ半導体の
エピタキシャル領域が積層されているので、オン抵抗を
低減させることができる。

【００３５】請求項８、１４の発明では、二酸化珪素膜
上にワイドバンドギャップ半導体の単結晶層を形成して
いるので、オン抵抗を低減することができる。

【００３６】請求項９の発明では、高ドレイン耐圧を有
する電界効果トランジスタにおいても、ゲート電極に電
圧を印加しないときは、第１導電型の表面チャネル領域
部と第２導電型の埋込チャネル領域部の接合部分に生じ
る空乏層により、表面チャネル領域部、及び埋込チャネ
ル領域部を完全に空乏化させることができる。一方、ゲ
ート電極に電圧を印加すると、表面チャネル領域部に第
１導電型の蓄積チャネルを形成することができ、また、
埋込チャネル領域部に第２導電型の蓄積チャネルを形成
することができる。

【００３７】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
を得ることができる。特に、本発明により表面チャネル
領域部には第１導電型の蓄積チャネルが形成され、埋込
チャネル領域部には第２導電型の蓄積チャネルが形成さ
れるＷチャネル構造とすることが可能となる。また、第
２導電型の蓄積チャネルは、ゲート絶縁膜と表面チャネ
ル領域部の界面に存在する不完全な結晶構造の影響を受
けないため、チャネル移動度を大きくすることができ
る。このため、チャネル抵抗を飛躍的に低減でき、ドレ
イン・ソース間のオン抵抗を低減することができる。

【００３８】請求項１０、１５の発明では、ワイドバン
ドギャップ半導体として、炭化珪素半導体（ＳｉＣ）を
用いることにより、ＰＮ接合のビルトイン電圧が大き
く、ゲート電極に電圧が印加されていない状態で電流が
非導通状態となるような設計を容易に行うことができ
る。

【００３９】請求項１１、１６の発明では、第１導電型
及び第２導電型を、Ｐ型及びＮ型とすることにより、融
通性に富む。

【００４０】

【発明の実施の形態】以下、本発明の実施形態を、図面
に基づいて説明する。なお、本発明の電界効果トランジ
スタの実施形態においては、第１導電型をＰ型とし、第
２導電型をＮ型とするが、第１導電型をＮ型、第２導電
型をＰ型としてもよい。また、本実施形態ではゲート絶
縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果
トランジスタを例に説明するが、ゲート電極にショット
キーメタルを用いたＭＥＳＦＥＴ型としてもよい。

【００４１】また、本実施形態では取り上げないが、本
発明はＩＧＢＴ、ＭＩＳサイリスタ等の電圧駆動型電界
効果トランジスタ素子にも適用できる。更に、本発明の
趣旨を逸脱しない範囲での変形も含むことは言うまでも
ない。

【００４２】［第１実施例］図１は、本発明第１実施例
に係るＳｉＣ（炭化珪素；ワイドバンドギャップ半導
体）電界効果トランジスタの単位セルの断面図である。
同図に示すように、この電界効果トランジスタは、基板
コンタクトをとるためのＰ+ 型ＳｉＣ基板２１０上に、
Ｐ- 型エピタキシャル領域２２０が積層されたウエハ
（半導体基板）において、Ｐ- 型エピタキシャル領域２
２０表面層の所定の領域に、所定深さのＮ+ 型ドレイン
領域２３０（図中右側）と、Ｎ+ 型ソース領域２４０
（図中左側）が形成されている。

【００４３】そして、ドレイン領域２３０とソース領域
２４０の間に挟まれるエピタキシャル領域２２０の部分
には、チャネル領域３８０が形成される。このチャネル
領域３８０は、Ｐ- 型ゲート半導体領域２５０（第１の
導電型のゲート半導体領域）、Ｎ- 型埋込チャネル領域
２６０（第２の導電型の埋込チャネル領域）、及びＰ-
型ボディ半導体領域２５２（第１の導電型のボディ半導
体領域）の３つの領域から構成される。

【００４４】ここで、ゲート半導体領域２５０、及び埋
込チャネル領域２６０の厚さ及びキャリア濃度は、埋込
チャネル領域２６０に存在する伝導キャリアがゲート半
導体領域２５０、及びボディ半導体領域２５２との静電
ポテンシャルにより空乏化されるように設計されてい
る。

【００４５】さらに詳しくは、ゲート半導体領域２５０
と埋込チャネル領域２６０の接合に生じる第１の空乏層
が、ボディ半導体領域２５２と埋込チャネル領域２６０
の接合に生じる第２の空乏層に接触し、これにより埋込
チャネル領域２６０が完全に空乏化されるように設計さ
れている。

【００４６】また、Ｐ- 型ゲート半導体領域２５０の表
面には、ゲート絶縁膜２７０を介してゲート電極２８０
が形成される。また、ドレイン領域２３０の上面には、
ドレイン電極２９０が形成される。更に、ソース領域２
４０の上面には、ソース電極３００が形成される。そし
て、Ｐ+ 型ＳｉＣ基板２１０の裏面には、基板コンタク
ト電極３１０が形成されている。

【００４７】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図２、図３に示す断面図を用いて説
明する。

【００４８】まず、図２（ａ）の工程では、Ｐ+ 型Ｓｉ
Ｃ基板２１０の上に、例えば不純物濃度が１Ｅ１４〜１
Ｅ１８／ｃｍ3、厚さが１〜５０μｍのＰ- 型ＳｉＣエ
ピタキシャル領域２２０を形成する。

【００４９】図２（ｂ）の工程では、マスク材３２０を
用いて、Ｐ- 型ＳｉＣエピタキシャル領域２２０の表層
部の所定の領域に、例えば１００〜１０００℃の高温で
燐イオンを注入し、Ｎ+ 型ドレイン領域２３０、及びＮ
+ 型ソース領域２４０を形成する。加速電圧は例えば１
００〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば
１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物となる
不純物としては燐の他に窒素、ヒ素などを用いてもよ
い。

【００５０】図３の（ｃ）の工程では、マスク材３２１
を用いて、Ｎ+ 型ドレイン領域２３０と、Ｎ+ 型ソース
領域２４０との間のエピタキシャル領域２２０の部分
に、例えば１００〜１０００℃の高温で窒素イオンを注
入し、Ｎ- 型埋込チャネル領域２６０を形成する。この
際、加速電圧を例えば３０〜３ＭｅＶとして多段注入を
行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2
である。

【００５１】このとき、注入された窒素原子は、Ｐ- 型
ゲート半導体領域２５０よりも深いところに分布するこ
とを条件とする。また、Ｎ- 型埋込チャネル領域２６０
の下面に位置するエピタキシャル領域２２０の部分を、
Ｐ- 型ボディ半導体領域２５２とする。

【００５２】そして、ゲート半導体領域２５０、埋込チ
ャネル領域２６０の厚さ及びキャリア濃度は、ゲート半
導体領域２５０と埋込チャネル領域２６０の接合に生じ
る第１の空乏層が、ボディ半導体領域２５２と埋込チャ
ネル領域２６０の接合に生じる第２の空乏層に接触し、
これにより埋込チャネル領域２６０が完全に空乏化され
るように設計される。

【００５３】そして、イオン注入を行った後、例えば１
０００〜１７００℃での熱処理を行い、注入した不純物
を活性化する。こうして、ゲート半導体領域２５０、埋
込チャネル領域２６０、及びボディ半導体領域２５２か
らなる、チャネル領域３８０が完成する。

【００５４】なお、上記では、Ｎ- 型埋込チャネル領域
２６０はイオン注入より形成したが、ＣＶＤ法によりエ
ピタキシャル成長させて形成してもよい。

【００５５】図３（ｄ）の工程では、Ｐ- 型ゲート半導
体領域２５０の上面を含むエピタキシャル領域２２０の
表面にゲート絶縁膜２７０を例えば９００〜１３００℃
での熱酸化により形成する。その後、例えばポリシリコ
ンによりゲート電極２８０を形成する。

【００５６】この後、特に図示しないが、基板裏面に基
板コンタクト電極３１０として金属膜を蒸着し、例えば
６００〜１４００℃程度で熱処理してオーミック電極と
し、またドレイン領域２３０上にドレイン電極２９０
を、ソース領域２４０上にソース電極３００を形成す
る。このようにして、図１に示した電界効果トランジス
タが完成する。

【００５７】なお、本実施例においては、ドレイン電極
２９０およびソース電極３００は、少なくともＮ+ 型ド
レイン領域２３０、及びＮ+ 型ソース領域２４０の表面
の一部に形成されていればよい。また、本実施例では、
Ｐ+ 型のＳｉＣ基板２１０を用いて基板コンタクトを裏
面からとる構造としているが、Ｎ+ 型のＳｉＣ基板の上
にＰ- 型のエピタキシャル層を成長させ、基板コンタク
トをＰ- 型のエピタキシャル層の表面側に形成してもよ
い。またＰ- 型のＳｉＣ基板を用いてもよい。

【００５８】次に、この電界効果トランジスタの動作に
ついて説明する。ゲート電極２８０に電圧が印加されて
いない状態では、ゲート半導体領域２５０と埋込チャネ
ル領域２６０の接合部からビルトイン電圧に対応して広
がる第１の空乏層が、ボディ半導体領域２５２と埋込チ
ャネル領域２６０の接合部からビルトイン電圧に対応し
て広がる第２の空乏層に接触し、これにより埋込チャネ
ル領域２６０をピンチオフ状態にできる。

【００５９】その結果、ソースＳとドレインＤ間の電流
を遮断することができ、ノーマリーオフとなる。また、
ワイドバンドギャップ半導体基板として、ＳｉＣからな
るものを用いたときには、ＰＮ接合のビルトイン電圧が
大きく、このようなゲート電極に電圧が印加されていな
い状態で電流が非導通状態となるような設計を容易に行
うことができる。

【００６０】次に、ゲート電極２８０に対して負のバイ
アスを供給すると、表面チャネル領域６０内にソース領
域２４０からドレイン領域２３０へと延びる蓄積型のチ
ャネル領域が形成され、オン状態にスイッチングされ
る。このとき、電子は、Ｎ+ 型ソース領域２４０から埋
込チャネル領域２６０内に形成される蓄積チャネルを経
由し、Ｎ+ 型ドレイン領域２３０に流れ込む。

【００６１】このように、ゲート電極２８０に負の電圧
を印加することにより、表面チャネル領域２６０内に蓄
積チャネルを誘起させ、ソース電極３００とドレイン電
極２９０との間にキャリアが流れる。

【００６２】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
が得られる。特に、埋込チャネル領域２６０内に形成さ
れる蓄積チャネルは、ゲート絶縁膜２７０とゲート半導
体領域２５０の界面に存在する不完全な結晶構造の影響
を受けないため、チャネル移動度を大きくすることがで
きる。そのため、チャネル抵抗を飛躍的に低減すること
ができ、ドレイン・ソース間のオン抵抗を低減すること
ができる。

【００６３】［第２実施例］図４は、本発明の第２実施
例に係るＳｉＣ電界効果トランジスタの単位セルの断面
図である。図示のように、シリコン基板３４０の上には
二酸化シリコン膜３３０が形成されている。この二酸化
シリコン膜３３０の上には、ソース、ドレイン、チャネ
ルを形成するためのＳｉＣ単結晶層が形成されている。

【００６４】このＳｉＣ単結晶層内には、二酸化シリコ
ン膜３３０に達するまで形成されたＮ+ 型ドレイン領域
２３１、及びＮ+ 型ソース領域２４１がそれぞれ形成さ
れている。そしてドレイン領域２３１とソース領域２４
１の間に挟まれるＳｉＣ単結晶層の部分にチャネル領域
３８１が形成される。

【００６５】このチャネル領域３８１は、Ｐ- 型ゲート
半導体領域２５１、及びＮ- 型埋込チャネル領域２６１
の２つの領域から構成される。ここで、ゲート半導体領
域２５１、埋込チャネル領域２６１の厚さ、及びキャリ
ア濃度は、ゲート半導体領域２５１と埋込チャネル領域
２６１の接合部からビルトイン電圧に対応して広がる空
乏層により、埋込チャネル領域２６１が完全に空乏化さ
れるように設計されている。

【００６６】また、Ｐ- 型ゲート半導体領域２５１の表
面には、ゲート絶縁膜２７１を介してゲート電極２８１
が形成される。ドレイン領域２３１の上面にはドレイン
電極２９１が形成される。また、ソース領域２４１の上
面にはソース電極３０１が形成される。

【００６７】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図５（ａ）〜（ｃ）、図６（ｄ）〜
（ｅ）に示す断面図を参照しながら説明する。

【００６８】まず、図５（ａ）の工程では、表面に、厚
みが例えば０．０１〜３μｍの二酸化シリコン膜３３０
が形成されたシリコン基板３４０を準備する。次いで、
二酸化シリコン膜３３０に、厚みが例えば０．１〜５μ
ｍ、Ｐ型不純物を均一に例えば１Ｅ１４〜１Ｅ１８／ｃ
ｍ3 含有したＰ- 型ＳｉＣ半導体基板４０１を張り合わ
せる。

【００６９】図５（ｂ）の工程では、Ｐ- 型ＳｉＣ半導
体基板４０１を、例えば酸化温度９００〜１２００℃で
熱酸化し、ＳｉＣ半導体基板４０１の露出した表面から
例えば厚さ０．０１〜４μｍ程度の厚さの二酸化シリコ
ン膜４０２を形成する。これにより、二酸化シリコン膜
４０２と、二酸化シリコン膜３３０との間に、厚みが例
えば０．１〜２μｍ程度のＰ- 型ＳｉＣ半導体層４０３
が得られる。その後、二酸化シリコン膜４０２をフッ化
アンモニウム溶液により除去する。

【００７０】図５（ｃ）の工程では、マスク材３２２を
用いて、Ｐ- 型ＳｉＣ半導体層４０３の所定の領域に、
二酸化シリコン膜３３０に達するまで、例えば１００〜
１０００℃の高温で燐イオンを注入し、Ｎ+ 型ドレイン
領域２３１及びＮ+ 型ソース領域２４１を形成する。加
速電圧は、例えば１００〜３ＭｅＶで多段注入を行い、
総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 であ
る。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ
素などを用いてもよい。

【００７１】図６（ｄ）の工程では、マスク材３２３を
用いて、Ｎ+ 型ドレイン領域２３１とＮ+ 型ソース領域
２４１との間のＰ- 型半導体層４０３の部分に、例えば
１００〜１０００℃の高温で窒素イオンを注入し、Ｎ-
型埋込チャネル領域２６１を形成する。加速電圧は例え
ば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例え
ば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。

【００７２】この時、注入された窒素原子は、Ｐ- 型ゲ
ート半導体領域２５１よりも深いところに分布する条件
とする。そして、ゲート半導体領域２５１、埋込チャネ
ル領域２６１の厚さ、及びキャリア濃度は、ゲート半導
体領域２５１と埋込チャネル領域２６１の接合部からビ
ルトイン電圧に対応して広がる空乏層により、埋込チャ
ネル領域２６１が完全に空乏化されるように設計され
る。

【００７３】イオン注入を行った後、例えば１０００〜
１７００℃での熱処理を行い、注入した不純物を活性化
する。こうして、ゲート半導体領域２５１及び埋込チャ
ネル領域２６１からなる、チャネル領域３８１が完成す
る。

【００７４】図６（ｅ）の工程では、Ｐ- 型ゲート半導
体領域２５１の上面を含む半導体層表面にゲート絶縁膜
２７１を例えば９００〜１３００℃での熱酸化により形
成する。その後、例えばポリシリコンによりゲート電極
２８１を形成する。

【００７５】その後、特に図示しないが、ドレイン領域
２３１上にドレイン電極２９１を、ソース領域２４１上
にソース電極３０１を形成する。こうして、図４に示し
た電界効果トランジスタが完成する。

【００７６】なお、本実施例においては、ドレイン電極
２９１及びソース電極３０１は、少なくともＮ+ 型ドレ
イン領域２３１及びＮ+ 型ソース領域２４１の表面の一
部に形成されていればよい。

【００７７】次に、この電界効果トランジスタの動作に
ついて説明する。ゲート電極２８１に電圧が印加されて
いない状態では、ゲート半導体領域２５１と埋込チャネ
ル領域２６１の接合部からビルトイン電圧に対応して広
がる空乏層により、埋込チャネル領域２６１をピンチオ
フ状態にできる。その結果、ソースＳとドレインＤ間の
電流を遮断することができノーマリーオフとなる。

【００７８】また、ワイドバンドギヤップ半導体基板と
してＳｉＣからなるものを用いたときには、ＰＮ接合の
ビルトイン電圧が大きく、このようなゲート電極に電圧
が印加されていない状態で電流が非導通状態となるよう
な設計を容易に行うことができる。

【００７９】次に、ゲート電極２８１に対して負のバイ
アスを供給すると、埋込チャネル領域２６１内に、Ｎ+
型ソース領域２４１からＮ+ 型ドレイン領域２３１へと
延びる蓄積型のチャネル領域が形成され、オン状態にス
イッチングされる。このとき、電子は、ソース領域２４
１から埋込チャネル領域２６１内に形成される蓄積チャ
ネルを経由し、ドレイン領域２３１に流れ込む。

【００８０】このように、ゲート電極２８１に負の電圧
を印加することにより、埋込チャネル領域２６１内に蓄
積チャネルを誘起させ、ソース電極３０１とドレイン電
極２９１との間にキャリアが流れる。

【００８１】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
が得られる。特に、埋込チャネル領域２６１内に形成さ
れる蓄積チャネルは、ゲート絶縁膜２７１とゲート半導
体領域２５１の界面に存在する不完全な結晶構造の影響
を受けないため、チャネル移動度を大きくすることがで
きる。このため、チャネル抵抗を飛躍的に低減でき、ド
レイン・ソース間のオン抵抗を低減することができる。

【００８２】［第３実施例］図７は、本発明の第３実施
例に係るＳｉＣ電界効果トランジスタの単位セルの断面
図である。図示のように、ドレイン領域となるＮ+ 型Ｓ
ｉＣ基板２１１上に、Ｎ- 型ＳｉＣエピタキシャル領域
２２１が積層されたウエハにおいて、エピタキシャル領
域２２１の表層部における所定領域には、Ｎ+ 型ソース
領域２４２およびＰ+ 型ボディコンタクト領域３５０が
それぞれ形成されている。更に、Ｎ-型エピタキシャル
領域２２１の一主面の所定の領域には溝３６０が形成さ
れており、この溝３６０に沿ってＰ- 型ゲート半導体領
域２５３が形成される。

【００８３】また、エピタキシャル領域２２１の表層部
における所定領域には、ボディコンタクト領域３５０を
含んだ所定深さを有するＰ- 型のボディ半導体領域２５
４が形成される。ここで、ゲート半導体領域２５３とボ
ディ半導体領域２５４の間のエピタキシャル領域２２１
の部分には、Ｎ- 型埋込チャネル領域２６２が形成され
る。これら、ゲート半導体領域２５３、埋込チャネル領
域２６２、及びボディ半導体領域２５４から構成される
領域を、チャネル領域３８２とする。

【００８４】なお、ゲート半導体領域２５３、埋込チャ
ネル領域２６２及びボディ半導体領域２５４の厚さ及び
キャリア濃度は、Ｎ- 型埋込チャネル領域２６２に存在
する伝導キャリアがゲート半導体領域２５３及びボディ
半導体領域２５４との静電ポテンシャルにより空乏化さ
れるように設計されている。

【００８５】更に詳しくは、ゲート半導体領域２５３と
埋込チャネル領域２６２の接合に生じる第１の空乏層
が、ボディ半導体領域２５４と埋込チャネル領域２６２
の結合に生じる第２の空乏層に接触し、これにより埋込
チャネル領域２６２が完全に空乏化されるように設計さ
れている。

【００８６】また、Ｐ- 型ゲート半導体領域２５３の表
面には、ゲート絶縁膜２７２を介してゲート電極２８２
が形成される。また、ソース領域２４２の上面にはソー
ス電極３０２が形成される。更に、ボディコンタクト領
域３５０の上面にはボディコンタクト電極３１１が形成
される。そして、Ｎ+ 型ＳｉＣ基板２１１の裏面にはド
レイン電極２９２が形成されている。

【００８７】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図８（ａ）〜（ｃ）、図９（ｄ）〜
（ｆ）に示す断面図を参照しながら説明する。

【００８８】まず、図８（ａ）の工程では、Ｎ+ 型Ｓｉ
Ｃ基板２１１の上に例えば不純物濃度が１Ｅ１４〜１Ｅ
１８／ｃｍ3 、厚さが１〜１００μｍのＮ- 型ＳｉＣエ
ピタキシャル領域２２１を形成する。

【００８９】図８（ｂ）の工程では、Ｎ- 型エピタキシ
ャル領域２２１の一主面の所定の領域に、例えば０．１
〜５μｍの深さの溝３６０を形成する。

【００９０】図８（ｃ）の工程では、溝３６０に沿って
ＣＶＤ法によりＳｉＣをホモエピタキシャル成長させ、
Ｐ- 型ゲート半導体領域２５３を形成する。

【００９１】なお、Ｐ- 型ゲート半導体領域は、例え
ば、ほう素等をイオン注入して形成してもよい。

【００９２】図９（ｄ）の工程では、Ｎ- 型エピタキシ
ャル領域２２１の表層部の所定の領域に例えば燐イオン
を注入し、Ｎ+ 型ソース領域２４２を形成する。Ｎ型不
純物となる不純物としては燐の他に窒素、ヒ素などを用
いてもよい。

【００９３】図９（ｅ）の工程では、Ｎ- 型エピタキシ
ャル領域２２１の表層部所定の領域に、例えば、ほう素
イオンを注入し、Ｐ+ 型ボディコンタクト領域３５０及
びＰ- 型ボディ半導体領域２５４を形成する。また、ゲ
ート半導体領域２５３とボディ半導体領域２５４の間の
エピタキシャル領域２２１の部分をＮ- 型埋込チャネル
領域２６２とする。

【００９４】ここで、ゲート半導体領域２５３、埋込チ
ャネル領域２６２及びボディ半導体領域２５４の厚さ及
びキャリア濃度は、ゲート半導体領域２５３と埋込チャ
ネル領域２６２の接合に生じる第１の空乏層が、ボディ
半導体領域２５４と埋込チャネル領域２６２の接合に生
じる第２の空乏層に接触し、これにより埋込チャネル領
域２６２が完全に空乏化されるように設計される。

【００９５】なお、イオン注入を行った後、例えば１０
００〜１７００℃での熱処理を行い、注入した不純物を
活性化する。こうして、ゲート半導体領域２５３、埋込
チャネル領域２６２、及びボディ半導体領域２５４から
なる、チャネル領域３８２が完成する。

【００９６】図９（ｆ）の工程では、Ｐ- 型ゲート半導
体領域２５３表面にゲート絶縁膜２７２を例えば９００
〜１３００℃での熱酸化により形成する。その後、例え
ばポリシリコンによりゲート電極２８２を形成する。

【００９７】この後、特に図示しないが、ソース領域２
４２の上面にソース電極３０２を形成し、また、ボディ
コンタクト領域３５０の上面にボディコンタクト電極３
１１を形成する。そして、Ｎ+ 基板２１１の裏面にはド
レイン電極２９２を形成する。こうして、図７に示した
電界効果トランジスタが完成する。

【００９８】なお、本実施例においては、ソース電極３
０２及びボディコンタクト電極３１１は、少なくともＮ
+ 型ソース領域２４２およびボディ半導体領域３５０の
表面の一部に形成されていればよい。また、溝３６０の
底面は曲面で形成したが曲面でなくてもよい。溝の断面
形状はＶ字型溝のように底面が無い形状であってもよ
い。

【００９９】次に、本実施例に係る電界効果トランジス
タの動作について説明する。ゲート電極２８２に電圧が
印加されていない状態では、ゲート半導体領域２５３と
埋込チャネル領域２６２の接合部からなるビルトイン電
圧に対応して広がる第１の空乏層が、ボディ半導体領域
２５４と埋込チャネル領域２６２の接合部からビルトイ
ン電圧に対応して広がる第２の空乏層に接触し、これに
より埋込チャネル領域２６２をピンチオフ状態とするこ
とができる。

【０１００】その結果、ソースＳとドレインＤ間の電流
を遮断することができ、ノーマリーオフとなる。また、
ワイドバンドギヤップ半導体基板としてＳｉＣからなる
ものを用いたときには、ＰＮ接合のビルトイン電圧が大
きく、このようなゲート電極に電圧が印加されていない
状態で電流が非導通状態となるような設計を容易に行う
ことができる。

【０１０１】次に、ゲート電極２８２に対して負のバイ
アスを供給すると、埋込チャネル領域２６２内に、Ｎ+
型ソース領域２４２からＮ- 型ドリフト領域（エピタキ
シャル領域）２２１方向へ延びる蓄積型のチャネル領域
が形成され、オン状態にスイッチングされる。このと
き、電子は、Ｎ+ 型ソース領域２４２から埋込チャネル
領域２６２内に形成される蓄積チャネルを経由し、Ｎ-
型エピタキシャル領域２２１に流れる。そして、Ｎ- 型
エピタキシャル領域２２１に達すると、電子は、Ｎ+ 型
ＳｉＣ基板２１１へ垂直に流れる。

【０１０２】このように、ゲート電極２８２に負の電圧
を印加することにより、埋込チャネル領域２６２内に蓄
積チャネルを誘起させ、ソース電極３０２とドレイン電
極２９２との間にキャリアが流れる。

【０１０３】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
が得られる。特に、埋込チャネル領域２６２内に形成さ
れる蓄積チャネルは、ゲート絶縁膜２７２とゲート半導
体領域２５３の界面に存在する不完全な結晶構造の影響
を受けないため、チャネル移動度を大きくすることがで
きる。これらの結果チャネル抵抗を飛躍的に低減でき、
ドレイン・ソース間のオン抵抗を低減することができ
る。

【０１０４】また、ドレイン電極２９２とソース電極３
０２との間に高電圧が印加された場合、溝３６０にそっ
て形成されるＰ- 型ゲート半導体領域２５３から延びる
空乏層によってゲート絶縁膜２７２にかかる電界がシー
ルドされるから、ゲート絶縁膜２７２の耐圧で決まらな
い、ワイドバンドギャップ半導体の高い絶縁破壊電界に
対応する高耐圧を実現することができる。

【０１０５】［第４実施例］図１０は、本発明の第４実
施例に係るＳｉＣ電界効果トランジスタの単位セルの断
面図である。同図に示すように、ドレイン領域となるＮ
+ 型ＳｉＣ基板２１２上に、Ｎ- 型ＳｉＣエピタキシャ
ル領域２２２が積層されたウエハにおいて、エピタキシ
ャル領域２２２の表層部における所定領域には、Ｎ+ 型
ソース領域２４３が形成されている。更に、Ｎ- 型エピ
タキシャル領域２２２の一主面の所定の領域には溝３６
１が形成されており、この溝３６１にそってＰ- 型ゲー
ト半導体領域２５５が形成されている。

【０１０６】エピタキシャル領域２２２の一主面の所定
の領域には、溝３６２が形成されており、また、この溝
３６２内は絶縁膜３７０が埋め込まれている。ここで、
ゲート半導体領域２５５と絶縁膜３７０の間のエピタキ
シャル領域２２２の部分には、Ｎ- 型埋込チャネル領域
２６３が形成される。これらゲート半導体領域２５５、
及び埋込チャネル領域２６３から構成される領域を、チ
ャネル領域３８３とする。

【０１０７】なお、ゲート半導体領域２５５及び埋込チ
ャネル領域２６３の厚さおよびキャリア濃度は、ゲート
半導体領域２５５と埋込チャネル領域２６３の接合部か
らビルトイン電圧に対応して広がる空乏層により、埋込
チャネル領域２６３が完全に空乏化されるように設計さ
れている。

【０１０８】また、Ｐ- 型ゲート半導体領域２５５の表
面には、ゲート絶縁膜２７３を介してゲート電極２８３
が形成される。ソース領域２４３上にはソース電極３０
３が形成される。そして、Ｎ+ 基板２１２の裏面には、
ドレイン電極２９３が形成されている。

【０１０９】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図１１（ａ）〜（ｃ）、図１２
（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。

【０１１０】まず、図１１（ａ）の工程では、Ｎ+ 型Ｓ
ｉＣ基板２１２の上に、例えば不純物濃度が１Ｅ１４〜
１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＮ- 型Ｓｉ
Ｃエピタキシャル領域２２２を形成する。

【０１１１】図１１（ｂ）の工程では、Ｎ- 型エピタキ
シャル領域２２２の一主面の所定の領域に、例えば０．
１〜５μｍの深さの溝３６１を形成する。

【０１１２】図１１（ｃ）の工程では、溝３６１に沿っ
てＣＶＤ法によりＳｉＣをホモエピタキシャル成長さ
せ、Ｐ- 型ゲート半導体領域２５５を形成する。

【０１１３】なお、Ｐ- 型ゲート半導体領域は、例え
ば、ほう素等をイオン注入して形成してもよい。

【０１１４】図１２（ｄ）の工程では、Ｎ- 型エピタキ
シャル領域２２２の表層部の所定の領域に例えば燐イオ
ンを注入し、Ｎ+ 型ソース領域２４３を形成する。Ｎ型
不純物となる不純物としては燐の他に窒素、ヒ素などを
用いてもよい。

【０１１５】なお、イオン注入を行った後、例えば１０
００〜１７００℃での熱処理を行い、注入した不純物を
活性化する。

【０１１６】図１２（ｅ）の工程では、Ｎ- 型エピタキ
シャル領域２２２の一主面の所定の領域に、例えば０．
１〜５μｍの深さの溝３６２を形成する。

【０１１７】図１２（ｆ）の工程では、例えばＬＰＣＶ
Ｄ法を用いて厚みが０．１〜５μｍの二酸化シリコンを
堆積し、溝３６２を埋め込む。その後、例えばＣＭＰ法
を用いて二酸化シリコン膜を機械的化学研磨し、二酸化
シリコン膜３７０を溝内部に残す。ここで、ゲート半導
体領域２５５と二酸化シリコン膜３７０の間のエピタキ
シャル領域２２２の部分には、Ｎ- 型埋込チャネル領域
２６３が形成される。

【０１１８】こうして、ゲート半導体領域２５５及び埋
込チャネル領域２６３からなるチャネル領域３８３が完
成する。なお、ゲート半導体領域２５５及び埋込チャネ
ル領域２６３の厚さおよびキャリア濃度は、ゲート半導
体領域２５５と埋込チャネル領域２６３が完全に空乏化
されるように設計される。

【０１１９】その後、Ｐ- 型ゲート半導体領域２５５表
面にゲート絶縁膜２７３を例えば９００〜１３００℃で
の熱酸化により形成する。そして、例えばポリシリコン
によりゲート電極２８３を形成する。

【０１２０】この後、特に図示しないが、ソース領域２
４３の上面にソース電極３０３を形成する。また、Ｎ+
型ＳｉＣ基板２１２の裏面にはドレイン電極２９３を形
成する。こうして、図１０に示した電界効果トランジス
タが完成する。

【０１２１】なお、本実施例においては、ソース電極３
０３は、少なくともＮ+ 型ソース領域２４３の表面の一
部に形成されていればよい。また、溝３６１の底面は曲
面で形成したが曲面でなくてもよい。溝の断面形状はＶ
字型溝のように底面が無い形状であってもよい。

【０１２２】次に、この電界効果トランジスタの動作を
説明する。ゲート電極２８３に電圧が印加されていない
状態では、ゲート半導体領域２５５と埋込チャネル領域
２６３の接合部からビルトイン電圧に対応して広がる空
乏層により、埋込チャネル領域２６３をピンチオフ状態
にできる。その結果、ソースＳとドレインＤ間の電流を
遮断することができノーマリーオフとなる。

【０１２３】また、ワイドバンドギヤップ半導体基板と
してＳｉＣからなるものを用いたときには、ＰＮ接合の
ビルトイン電圧が大きく、このようなゲート電極に電圧
が印加されていない状態で電流が非導通状態となるよう
な設計を容易に行うことができる。

【０１２４】次に、ゲート電極２８３に対して負のバイ
アスを供給すると、埋込チャネル領域２６３内に、Ｎ+
型ソース領域２４３からＮ- 型ドリフト領域（エピタキ
シャル領域）２２２方向へ延びる蓄積型のチャネル領域
が形成され、オン状態にスイッチングされる。このと
き、電子は、Ｎ+ 型ソース領域２４３から埋込チャネル
領域２６３内に形成される蓄積チャネルを経由し、Ｎ-
型エピタキシャル領域２２２に流れる。そして、Ｎ- 型
エピタキシャル領域２２２に達すると、電子は、Ｎ+ 型
ＳｉＣ基板２１２へ垂直に流れる。

【０１２５】このように、ゲート電極２８３に負の電圧
を印加することにより、埋込チャネル領域２６３内に蓄
積チャネルを誘起させ、ソース電極３０３とドレイン電
極２９３との間にキャリアが流れる。

【０１２６】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
が得られる。特に、埋込チャネル領域２６３内に形成さ
れる蓄積チャネルは、ゲート絶縁膜２７３とゲート半導
体領域２５５の界面に存在する不完全な結晶構造の影響
を受けないため、チャネル移動度を大きくすることがで
きる。これらの結果チャネル抵抗を飛躍的に低減でき、
ドレイン・ソース間のオン抵抗を低減することができ
る。

【０１２７】また、ドレイン電極とソース電極との間に
高電圧が印加された場合、溝３６１に沿って形成される
Ｐ- 型ゲート半導体領域２５５から延びる空乏層によっ
てゲート絶縁膜２７３にかかる電界がシールドされるか
ら、ゲート絶縁膜２７３の耐圧で決まらない、ワイドバ
ンドギャップ半導体の高い絶縁破壊電界に対応する高耐
圧を実現することができる。

【０１２８】［第５実施例］図１３は、本発明の第５実
施例に係るＳｉＣ電界効果トランジスタの単位セルの断
面図である。同図に示すように、ドレイン領域となるＮ
+ 型ＳｉＣ基板２１３上に、Ｎ- 型ＳｉＣエピタキシャ
ル領域２２３が積層されたウエハにおいて、エピタキシ
ャル領域２２３の表層部における所定領域には、所定深
さを有するＰ- 型ボディ半導体領域２５７が形成されて
いる。

【０１２９】更に、エピタキシャル領域２２３の表層部
における所定領域には、Ｎ+ 型ソース電極２４４及びＰ
+ ボディコンタクト電極３５１が形成されている。ここ
で、Ｎ+ ソース領域２４４とエピタキシャル領域２２３
の間の、ボディ半導体領域２５７の部分には、Ｐ- 型ゲ
ート半導体領域２５６及びＮ- 型埋込チャネル領域２６
４がそれぞれ形成されている。

【０１３０】そして、これらゲート半導体領域２５６、
埋込チャネル領域２６４及びボディ半導体領域２５７か
ら構成される領域を、チャネル領域３８４とする。な
お、ゲート半導体領域２５６、埋込チャネル領域２６４
及びボディ半導体領域２５７の厚さ及びキャリア濃度
は、Ｎ- 型埋込チャネル領域２６４に存在する伝導キャ
リアがゲート半導体領域２５６及びボディ半導体領域２
５７との静電ポテンシャルにより空乏化されるように設
計されている。

【０１３１】さらに詳しくは、ゲート半導体領域２５６
と埋込チャネル領域２６４の接合に生じる第１の空乏層
が、ボディ半導体領域２５７と埋込チャネル領域２６４
の接合に生じる第２の空乏層に接触し、これにより埋込
チャネル領域２６４が完全に空乏化されるように設計さ
れている。

【０１３２】また、Ｐ- 型ゲート半導体領域２５６の表
面には、ゲート絶縁膜２７４を介してゲート電極２８４
が形成される。更に、ソース領域２４４の上面にはソー
ス電極３０４が形成される。ボディコンタクト領域３５
１の上面にはボディコンタクト電極３１２が形成され
る。そしてＮ+ 基板２１３の裏面にはドレイン電極２９
４が形成されている。

【０１３３】次に、この電界効果トランジスタの動作に
ついて説明する。ゲート電極２８４に電圧が印加されて
いない状態では、ゲート半導体領域２５６と埋込チャネ
ル領域２６４の接合部からビルトイン電圧に対応して広
がる第１の空乏層が、ボディ半導体領域２５７と埋込チ
ャネル領域２６４の接合部からビルトイン電圧に対応し
て広がる第２の空乏層に接触し、これにより埋込チャネ
ル領域２６４をピンチオフ状態とすることができる。

【０１３４】その結果、ソースＳとドレインＤ間の電流
を遮断することができ、ノーマリーオフとなる。また、
ワイドバンドギャップ半導体基板としてＳｉＣからなる
ものを用いたときには、ＰＮ接合のビルトイン電圧が大
きく、このようなゲート電極に電圧が印加されていない
状態で電流が非導通状態となるような設計を容易に行う
ことができる。

【０１３５】次に、ゲート電極２８４に対して負のバイ
アスを供給すると、埋込チャネル領域２６４内に蓄積型
のチャネル領域が形成され、オン状態にスイッチングさ
れる。このとき、電子は、Ｎ+ 型ソース領域２４４から
埋込チャネル領域２６４内の蓄積チャネルを経由し、Ｎ
- 型エピタキシャル領域２２３に流れる。そして、Ｎ-
型エピタキシャル領域２２３に達すると、電子は、Ｎ+
型ＳｉＣ基板２１３へ垂直に流れる。

【０１３６】このように、ゲート電極２８４に負の電圧
を印加することにより、埋込チャネル領域２６４内に蓄
積チャネルを誘起させ、ソース電極３０４とドレイン電
極２９４との間にキャリアが流れる。

【０１３７】その結果、ノーマリーオフの電圧駆動型
で、高いチャネル移動度を有する電界効果トランジスタ
が得られる。特に、埋込チャネル領域２６４内に形成さ
れる蓄積チャネルは、ゲート絶縁膜２７４とゲート半導
体領域２５６の界面に存在する不完全な結晶構造の影響
を受けないため、チャネル移動度を大きくすることがで
きる。これらの結果チャネル抵抗を飛躍的に低減でき、
ドレイン・ソース間のオン抵抗を低減することができ
る。

【０１３８】また、ドレイン電極とソース電極との間に
高電圧が印加された場合、Ｐ- 型ゲート半導体領域２５
６とエピタキシャル領域２２３の接合に広がる空乏層、
及びＰ- 型ボディ半導体領域２５７とエピタキシャル領
域２２３の接合に広がる空乏層によって、ゲート絶縁膜
２７４にかかる電界がシールドされるから、ゲート絶縁
膜２７４の耐圧で決まらない、ワイドバンドギャップ半
導体の高い絶縁破壊電界に対応する高耐圧を実現するこ
とができる。

【０１３９】［第６実施例］図１４は、本発明の第６実
施例に係るＳｉＣ（炭化珪素；ワイドバンドギャップ半
導体）電界効果トランジスタの単位セルの断面図であ
る。同図に示すように、この電界効果トランジスタは、
基板コンタクトをとるためのＰ+ 型ＳｉＣ基板１０上
に、Ｐ- 型エピタキシャル領域２０が積層されたウエハ
（半導体基板）において、該Ｐ- 型エピタキシャル領域
２０の所定の領域（図中右側）に、Ｐ+ 型ドレイン領域
（第１導電型のドレイン領域部）３０とＮ+ 型ドレイン
領域（第２導電型のドレイン領域部）４０が形成されて
いる。

【０１４０】また、同様に、Ｐ- 型エピタキシャル領域
２０の所定の領域（図中左側）に、Ｐ+ 型ソース領域
（第１導電型のソース領域部）１００とＮ+ 型ソース領
域（第２導電型のソース領域部）１１０が形成されてい
る。そして、Ｐ+ 型ドレイン領域３０とＰ+ 型ソース領
域１００の間に挟まれるＰ- 型エピタキシャル領域２０
の部分には、Ｐ- 型表面チャネル領域（第１導電型の表
面チャネル領域部）６０が配置される。

【０１４１】更に、Ｎ+ 型ドレイン領域４０とＮ+ 型ソ
ース領域１１０の間の部分には、Ｎ- 型埋込チャネル領
域（第２導電型の埋込チャネル領域部）７０が形成され
る。チャネル領域９０は、これら表面チャネル領域６０
と埋込チャネル領域７０から構成される。また、Ｎ- 型
埋込チャネル領域７０の下面の所定深さを有するエピタ
キシャル領域２０の部分を、Ｐ- 型ボディ半導体領域８
０とする。

【０１４２】ここで、表面チャネル領域６０、及び埋込
チャネル領域７０の厚さ及びキャリア濃度は、表面チャ
ネル領域６０と埋込チャネル領域７０の接合に生じる第
１の空乏層により表面チャネル領域６０が完全に空乏化
され、且つこの第１の空乏層が、ボディ半導体領域８０
と埋込チャネル領域７０の接合に生じる第２の空乏層に
接触し、これにより埋込チャネル領域７０も完全に空乏
化されるように設計されている。

【０１４３】なお、Ｎ- 型領域５０は、Ｐ+ 型ドレイン
領域３０からＰ- 型エピタキシャル領域２０へと電流が
流れるのを防ぐために形成したものである。

【０１４４】また、Ｐ- 型表面エピタキシャル領域６０
の表面には、ゲート絶縁膜１２０を介してゲート電極１
３０が形成される。Ｐ+ 型ドレイン領域３０上には、ド
レイン電極１４０が形成される。Ｐ+ 型ソース領域１０
０上にはソース電極１５０が形成される。また、Ｎ+ 型
ソース領域１１０は、図示されない部分から、ソース電
極１５０に接地されるようコンタクトを取っている。そ
して、Ｐ+ 基板１０の裏面には基板コンタクト電極１６
０が形成され、ソース電極１５０に接続されている。

【０１４５】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図１５（ａ）〜（ｃ）、及び図１６
（ｄ）〜（ｆ）の断面図を用いて説明する。

【０１４６】まず、図１５（ａ）の工程では、Ｐ+ 型Ｓ
ｉＣ基板１０の上に、例えば不純物濃度が１Ｅ１４〜１
Ｅ１８／ｃｍ3、厚さが１〜５０μｍのＰ- 型ＳｉＣエ
ピタキシャル領域２０を形成する。

【０１４７】図１５（ｂ）の工程（第１ａのステップ）
では、マスク材１７０を用いて、Ｐ- 型ＳｉＣエピタキ
シャル領域２０の所定の領域に、例えば１００〜１００
０℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で
多段注入し、Ｎ+ 型ドレイン領域４０、及びＮ+ 型ソー
ス領域１１０を形成する。

【０１４８】総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６
／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒素、
ヒ素などを用いてもよい。その後、燐イオン注入に引き
続きマスク材１７０を用いて、例えば１００〜１０００
℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加
速電圧で多段注入し、Ｐ+ 型ドレイン領域３０及びＰ+
型ソース領域１００を形成する。総ドーズ量は例えば１
Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としては
アルミニウム以外に、ほう素、ガリウムなどを用いても
よい。

【０１４９】なお、本例ではＮ+ 型ドレイン領域４０、
及びＮ+ 型ソース領域１１０を形成するための燐イオン
注入を先に行ったが、Ｐ+ 型ドレイン領域３０及びＰ+
型ソース領域１００を形成するためのアルミニウムイオ
ン注入を先に行った後に、Ｎ+ 型ドレイン領域４０、及
びＮ+ 型ソース領域１１０を形成するための燐イオン注
入を行ってもよい。

【０１５０】図１５（ｃ）の工程（第２ａのステップ）
では、マスク材１７１を用いて、例えば１００〜１００
０℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル
領域７０を形成する。加速電圧は、例えば３０〜３Ｍｅ
Ｖで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１
Ｅ１５／ｃｍ2 である。この時、注入された窒素原子
は、Ｐ- 型表面チャネル領域６０よりも深いところに分
布する条件とする。

【０１５１】また、Ｎ- 型の埋込チャネル領域７０の下
面の所定深さを有するエピタキシャル領域２０の部分
は、Ｐ- 型ボディ半導体領域８０とする。そして、表面
チャネル領域６０、及び埋込チャネル領域７０の厚さ及
びキャリア濃度は、表面チャネル領域６０と埋込チャネ
ル領域７０の接合に生じる第１の空乏層により、表面チ
ャネル領域６０が完全に空乏化され、かつこの第１の空
乏層が、ボディ半導体領域８０と埋込チャネル領域７０
の接合に生じる第２の空乏層に接触し、これにより埋込
チャネル領域７０も完全に空乏化されるように設計され
る。

【０１５２】チャネル領域９０は、これらＰ- 型表面チ
ャネル領域６０とＮ- 型埋込チャネル領域７０とから構
成される。なお、Ｎ- 型埋込チャネル領域７０はイオン
注入により形成したが、ＣＶＤ法によりエピタキシャル
成長させて形成してもよい。

【０１５３】図１６（ｄ）の工程（第５ａのステップ）
では、マスク材１７２を用いて、例えば１００〜１００
０℃の高温で窒素イオンを注入し、Ｎ- 型領域５０を形
成する。加速電圧は例えば３０〜３ＭｅＶで多段注入を
行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2
である。イオン注入を行った後は、例えば１００〜１８
００℃で熱処理を行い、注入した不純物を活性化する。

【０１５４】図１６（ｅ）の工程（第３ａのステップ）
では、Ｐ- 型表面チャネル領域６０の上面を含むエピタ
キシャル領域２０の表面にゲート絶縁膜１２０を例えば
９００〜１３００℃での熱酸化により形成する。その
後、例えばポリシリコンによりゲート電極１３０を形成
する。

【０１５５】図１６（ｆ）の工程（第４ａのステップ）
では、基板裏面に基板コンタクト電極１６０として金属
膜を蒸着する。また、Ｐ+ 型ドレイン領域３０上にドレ
イン電極１４０を、Ｐ+ 型ソース領域１００上にソース
電極１５０を形成する。そして、例えば６００〜１４０
０℃程度で熱処理してオーミック電極とする。また、Ｎ
+ 型ソース領域１１０は、図示されない部分から、ソー
ス電極１５０に接地されるようコンタクト電極を形成す
る。このようにして図１４に示した電界効果トランジス
タが完成する。

【０１５６】なお、本実施例においては、Ｐ+ 型のＳｉ
Ｃ基板１０を用いて基板コンタクトを裏面からとる構造
としているが、Ｎ+ 型のＳｉＣ基板の上にＰ- 型のエピ
タキシャル層を成長させ、基板コンタクトをこのＰ- 型
エピタキシャル層の表面側に形成してもよい。また、Ｐ
- 型のＳｉＣ基板を用いてもよい。

【０１５７】次に、第６実施例に係る電界効果トランジ
スタの動作について説明する。ゲート電極１３０に電圧
が印加されていない状態では、表面チャネル領域６０と
埋込チャネル領域７０の接合部からビルトイン電圧に対
応して広がる第１の空乏層により、Ｐ- 型表面チャネル
領域６０をピンチオフ状態とすることができる。

【０１５８】また、この第１の空乏層が、ボディ半導体
領域８０と埋込チャネル領域７０の接合部からビルトイ
ン電圧に対応して広がる第２の空乏層に接触し、これに
より埋込チャネル領域７０をピンチオフ状態にできる。

【０１５９】その結果、ソースＳとドレインＤ間の電流
を遮断することができ、ノーマリオフとなる。また、ワ
イドバンドギャップ半導体基板としてＳｉＣからなるも
のを用いたときには、ＰＮ接合のビルトイン電圧が大き
く、このようなゲート電極に電圧が印加されていない状
態で電流が非道通状態となるような設計を容易に行うこ
とができる。

【０１６０】更に、第１の空乏層と第２の空乏層により
挟み込むかたちで埋込チャネル領域７０をピンチオフ状
態にできるため、このような設計を容易に行うことがで
きる。

【０１６１】次に、ゲート電極１３０に対して、負のバ
イアスを与えると、表面チャネル領域６０の表層にはＰ
+ 型ドレイン領域３０からＰ+ 型ソース領域１００へと
延びるＰ型の蓄積チャネルが形成される。これと同時
に、埋込チャネル領域７０内にはＮ+ 型ソース領域４０
からＮ+ 型ソース領域１１０へと延びるＮ型蓄積チャネ
ル領域が形成され、トランジスタはオン状態にスイッチ
ングされる。

【０１６２】このように、ゲート電極１３０に負の電圧
を印加することにより、表面チャネル領域６０の表層に
はＰ型蓄積チャネルを、埋込チャネル領域７０内にはＮ
型の蓄積チャネルを誘起させ、ソース電極１５０とドレ
イン電極１４０との間にキャリアが流れる。

【０１６３】これらの結果から、ノーマリオフの電圧駆
動型で、高いチャネル移動度を有する電界効果トランジ
スタが得られる。特に、本発明によりＰ- 型表面チャネ
ル領域６０表層にはＰ型の蓄積チャネルが、Ｎ- 型埋込
チャネル領域７０内にはＮ型の蓄積チャネルが形成され
るＷチャネル構造が可能となる。

【０１６４】また、埋込チャネル領域７０内に形成され
る蓄積チャネルは、ゲート絶縁膜１２０と表面チャネル
領域６０の界面に存在する不完全な結晶構造の影響を受
けないため、チャネル移動度を大きくすることができ
る。その結果、チャネル抵抗を飛躍的に低減でき、ドレ
イン・ソース間のオン抵抗を低減することができる。

【０１６５】［第７実施例］図１７は、本発明の第７実
施例に係るＳｉＣ電界効果トランジスタの単位セルの断
面図である。図示のように、シリコン基板１８０の上に
は二酸化シリコン膜１９０が形成されている。この二酸
化シリコン膜１９０の上には、ソース、ドレイン、チャ
ネルを形成するためのＳｉＣ（ワイドバンドギャップ半
導体）単結晶層が形成されている。このＳｉＣ単結晶層
内の所定の領域にはＰ+ 型ドレイン領域３１が形成され
ている。

【０１６６】そして、このＰ+ 型ドレイン領域（第１導
電型のドレイン領域部）３１の下にはＮ+ 型ドレイン領
域（第２導電型のドレイン領域部）４１が二酸化シリコ
ン膜１９０に達するまで形成されている。同様に、Ｓｉ
Ｃ単結晶層内の所定の領域にＰ+ 型ソース領域（第１導
電型のソース領域部）１０１が形成されており、このソ
ース領域１０１の下にはＮ+ 型ソース領域（第２導電型
のソース領域部）１１１が、二酸化シリコン膜１９０に
達するまで形成されている。

【０１６７】そして、Ｐ+ 型ドレイン領域３１とＰ+ 型
ソース領域１０１との間のＳｉＣ単結晶層の部分には、
Ｐ- 型表面チャネル領域（第１導電型の表面チャネル領
域部）６１が配置される。また、Ｎ+ 型ドレイン領域４
１とＮ+ 型ソース領域１１１との間のＳｉＣ単結晶層の
部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込
チャネル領域部）７１が形成される。チャネル領域９１
は、これら表面チャネル領域６１、及び埋込チャネル領
域７１から構成される。

【０１６８】ここで、表面チャネル領域６１、及び埋込
チャネル領域７１の厚さ及びキャリア濃度は、表面チャ
ネル領域６１と埋込チャネル領域７１の接合部からビル
トイン電圧に対応して広がる空乏層により、表面チャネ
ル領域６１、及び埋込チャネル領域７１が完全に空乏化
されるように設計されている。

【０１６９】また、Ｐ- 型表面チャネル領域６１の表面
には、ゲート絶縁膜１２１を介してゲート電極１３１が
形成される。Ｐ+ 型ドレイン領域３１上にはドレイン電
極１４１が形成される。そして、Ｐ+ 型ソース領域１０
１上にはソース電極１５１が形成される。また、Ｎ+ 型
ソース領域１１１は、図示されない部分から、ソース電
極１５１に接地されるようコンタクトを取っている。

【０１７０】次に、本実施例の電界効果トランジスタの
製造方法の一例を、図１８（ａ）〜（ｃ）、図１９
（ｄ）〜（ｆ）に示す各断面図を用いて説明する。

【０１７１】まず、図１８の（ａ）の工程（第１ｂのス
テップ）では、表面に厚みが例えば０．０１〜３μｍの
二酸化シリコン膜１９０が形成されたシリコン基板１８
０を準備する。次いで、二酸化シリコン膜１９０に、厚
みが例えば０．１〜５μｍ、Ｐ型不純物を均一に例えば
１Ｅ１４〜１Ｅ１８／ｃｍ3 含有したＰ- 型ＳｉＣ半導
体基板１を張り合わせる。

【０１７２】図１８（ｂ）の工程（第２ｂのステップ）
では、Ｐ- 型ＳｉＣ半導体基板１を、例えば酸化温度９
００〜１３００℃で熱酸化し、ＳｉＣ半導体基板１の露
出した表面から例えば厚さ０．０１〜４μｍ程度の厚さ
の二酸化シリコン膜２を形成する。これにより、二酸化
シリコン膜２と二酸化シリコン膜１９０との間に、厚み
が例えば０．１〜２μｍ程度のＰ- 型ＳｉＣ半導体層３
が得られる。その後、二酸化シリコン膜２をフッ化アン
モニウム溶液により除去する。

【０１７３】図１８（ｃ）の工程（第３ｂのステップ）
では、マスク材１７３を用いて、Ｐ- 型ＳｉＣ半導体層
３の所定の領域に、例えば１００〜１０００℃の高温で
燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、
二酸化シリコン膜１９０に達するまで、Ｎ+ 型ドレイン
領域４１、及びＮ+ 型ソース領域１１１を形成する。

【０１７４】総ドーズ量は、例えば、１Ｅ１３〜１Ｅ１
６／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒
素、ヒ素などを用いてもよい。その後、燐イオン注入に
引き続きマスク材１７３を用いて、例えば１００〜１０
００℃の高温でアルミニウムイオンを１００〜３ＭｅＶ
の加速電圧で多段注入し、Ｐ+ 型ドレイン領域３１及び
Ｐ+ 型ソース領域１０１を形成する。総ドーズ量は例え
ば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物とし
てはアルミニウム以外に、ほう素、ガリウムなどを用い
てもよい。

【０１７５】なお、本実施例ではＮ+ 型ドレイン領域４
１及びＮ+ 型ソース領域１１１を形成するための燐イオ
ン注入を先に行ったが、Ｐ+ 型ソース領域３１及びＰ+
型ソース領域１０１を形成するためのアルミニウムイオ
ン注入を先に行った後に、Ｎ+ 型ドレイン領域４１及び
Ｎ+ 型ソース領域１１１を形成するための燐イオン注入
を行ってもよい。

【０１７６】図１９（ｄ）の工程（第４ｂのステップ）
では、マスク材１７４を用いて、例えば１００〜１００
０℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル
領域７１を形成する。加速電圧は、例えば３０〜３Ｍｅ
Ｖで多段注入を行い、総ドーズ量は、例えば１Ｅ１１〜
１Ｅ１５／ｃｍ2 である。この時、注入された窒素原子
は、Ｐ- 型表面チャネル領域６１よりも深いところに分
布する条件とする。

【０１７７】そして、表面チャネル領域６１及び埋込チ
ャネル領域７１の厚さ及びキャリア濃度は、表面チャネ
ル領域６１と埋込チャネル領域７１の接合部からビルト
イン電圧に対応して広がる空乏層により、表面チャネル
領域６１及び埋込チャネル領域７１が完全に空乏化され
るように設計される。

【０１７８】イオン注入を行った後、例えば１００〜１
８００℃での熱処理を行い、注入した不純物を活性化す
る。こうして、表面チャネル領域６１及び埋込チャネル
領域７１からなる、チャネル領域９１が完成する。

【０１７９】図１９（ｅ）の工程（第５ｂのステップ）
では、Ｐ- 型表面チャネル領域６１の上面を含む半導体
層表面にゲート絶縁膜１２１を例えば９００〜１３００
℃での熱酸化により形成する。その後例えばポリシリコ
ンによりゲート電極１３１を形成する。

【０１８０】図１９（ｆ）の工程（第６ｂのステップ）
では、Ｐ+ 型ドレイン領域３１上にドレイン電極１４１
を形成し、更に、Ｐ+ 型ソース領域１０１上にソース電
極１５１を形成する。そして、例えば６００〜１４００
℃程度で熱処理してオーミック電極とする。また、Ｎ+
型ソース領域１１１は、図示されない部分から、ソース
電極１５１に接地されるようコンタクト電極を形成す
る。このようにして、図１７に示す電界効果トランジス
タが完成する。

【０１８１】次に、第７実施例に係る電界効果トランジ
スタの動作を説明する。ゲート電極１３１に電圧が印加
されていない状態では、Ｐ- 型表面にチャネル領域６１
とＮ- 型埋込チャネル領域７１の接合部からビルトイン
電圧に対応して広がる空乏層により、表面チャネル領域
６１及び埋込チャネル領域７１をピンチオフ状態にでき
る。

【０１８２】その結果、ソースＳとドレインＤ間の電流
を遮断することができ、ノーマリオフとなる。また、ワ
イドバンドギヤップ半導体基板としてＳｉＣからなるも
のを用いたときには、ＰＮ接合のビルトイン電圧が大き
く、このようなゲート電極に電圧が印加されていない状
態で電流が非導通状態となるような設計を容易に行うこ
とができる。

【０１８３】次に、ゲート電極１３１に対して負のバイ
アスを与えると、表面チャネル領域６１の表層にはＰ+
型ドレイン領域３１からＰ+ 型ソース領域１０１へと延
びるＰ型の蓄積チャネルが形成される。これと同時に、
埋込チャネル領域７１内にはＮ+ 型ソース領域４１から
Ｎ+ 型ソース領域１１１へと延びるＮ型蓄積チャネル領
域が形成され、トランジスタはオン状態にスイッチング
される。

【０１８４】このように、ゲート電極１３１に負の電圧
を印加することにより、表面チャネル領域６１の表層に
はＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領
域７１内にはＮ型蓄積チャネルを誘起させ、ソース電極
１５１とドレイン電極１４１との間にキャリアが流れ
る。

【０１８５】その結果、ノーマリオフの電圧駆動型で、
高いチャネル移動度を有する電界効果トランジスタが得
られる。特に、本発明によりＰ- 型表面チャネル領域６
１の表層にはＰ型の蓄積チャネルが形成され、Ｎ- 型埋
込チャネル領域７１内にはＮ型の蓄積チャネルが形成さ
れるＷチャネル構造が可能となる。

【０１８６】また、埋込チャネル領域７１内に形成され
る蓄積チャネルは、ゲート絶縁膜１２１と表面チャネル
領域６１の界面に存在する不完全な結晶構造の影響を受
けないため、チャネル移動度を大きくすることができ
る。そのため、チャネル抵抗を飛躍的に低減でき、ドレ
イン・ソース間のオン抵抗を低減することができる。

【０１８７】［第８実施例］図２０は、本発明の第８実
施例に係るＳｉＣ電界効果トランジスタの単位セルの断
面図である。図示のように、ドレイン領域となるＰ+ 型
ＳｉＣ基板１１上に、Ｐ- 型ＳｉＣエピタキシャル領域
２１が積層されたウエハ（半導体基板）において、エピ
タキシャル領域２１の表層部における所定領域には、Ｐ
+ 型ソース領域（第１導電型のソース領域部）１０２、
及びＮ+ 型ソース領域（第２導電型のソース領域部）１
１２が形成されている。

【０１８８】更に、Ｐ- 型エピタキシャル層２１の一主
面の所定の領域には溝（溝部；第１の溝部）５が形成さ
れており、この溝５に沿ってＰ- 型表面チャネル領域
（第１導電型の表面チャネル領域部）６２が形成され
る。また、エピタキシャル領域２１の一主面の所定の領
域には溝（第２の溝部）６が形成されており、この溝６
内には絶縁膜１９１が埋め込まれている。

【０１８９】ここで、表面チャネル領域６２と絶縁膜１
９１の間のエピタキシャル領域２１の部分には、Ｎ- 型
埋込チャネル領域（第２導電型の埋込チャネル領域部）
７２が形成される。これら表面チャネル領域６２および
埋込チャネル領域７２から構成される領域を、チャネル
領域９２とする。

【０１９０】なお、表面チャネル領域６２、及び埋込チ
ャネル領域７２の厚さおよびキャリア濃度は、表面チャ
ネル領域６２と埋込チャネル領域７２の接合部からビル
トイン電圧に対応して広がる空乏層により、表面チャネ
ル領域６２及び埋込チャネル領域７２が完全に空乏化さ
れるように設計されている。

【０１９１】また、溝５には、ゲート絶縁膜１２２を介
してゲート電極１３２が埋め込まれる。Ｐ+ 型ソース領
域１０２及びＮ+ 型ソース領域１１２上には、ソース電
極１５２が形成される。そして、Ｐ+ 基板１１の裏面に
はドレイン電極１４２が形成されている。

【０１９２】次に、第８実施例の電界効果トランジスタ
の製造方法の一例を、図２１（ａ）〜（ｃ）、図２２
（ｄ）〜（ｆ）の断面図を用いて説明する。

【０１９３】まず、図２１の（ａ）の工程では、Ｐ+ 型
ＳｉＣ基板１１の上に、例えば、不純物濃度が１Ｅ１４
〜１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＰ- 型Ｓ
ｉＣエピタキシャル領域２１を形成する。

【０１９４】図２１（ｂ）の工程では、マスク材１７５
を用いて、Ｐ- 型エピタキシャル領域２１の表層部の所
定領域に、例えば１００〜１０００℃の高温でアルミニ
ウムイオンを１００〜３ＭｅＶの加速電圧で多段注入
し、Ｐ+ 型ソース領域１０２を形成する。総ドーズ量
は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不
純物としてはアルミニウム以外に、ほう素、ガリウムな
どを用いてもよい。

【０１９５】図２１（ｃ）の工程では、マスク材１７６
を用いて、Ｐ- 型エピタキシャル領域２１の所定の領域
に、例えば１００〜１０００℃の高温で窒素イオンを１
００〜３ＭｅＶの加速電圧で多段注入し、Ｎ- 型埋込チ
ャネル領域７２を形成する。総ドーズ量は、例えば、１
Ｅ１１〜１Ｅ１５／ｃｍ2 である。その後、窒素イオン
注入に引き続きマスク材１７６を用いて、例えば１００
〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加
速電圧で多段注入し、Ｎ+ 型ソース領域１１２を形成す
る。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2
である。

【０１９６】なお、本実施例では、Ｎ- 型埋込チャネル
領域７２を形成するための窒素イオン注入を先に行った
が、Ｎ+ 型ソース領域１１２を形成するための燐イオン
注入を先に行った後に、Ｎ- 型埋込チャネル領域７２を
形成するための窒素イオン注入を行ってもよい。なお、
イオン注入を行った後、例えば１０００〜１８００℃で
の熱処理を行い、注入した不純物を活性化する。

【０１９７】図２２（ｄ）の工程では、マスク材１７７
を用いて、Ｐ+ 型ソース領域１０２の一主面の所定の領
域に、深さ方向にＰ+ 型ソース領域１０２を貫通して、
例えば０．１〜５μｍの深さの溝５を形成する。ここ
で、溝５とＮ- 型埋込チャネル領域７２との間のＰ- 型
エピタキシャル領域２１の部分を、Ｐ- 型表面チャネル
領域６２とする。

【０１９８】なお、表面チャネル領域６２及び埋込チャ
ネル領域７２の厚さ及びキャリア濃度は、表面チャネル
領域６２と埋込チャネル領域７２の接合部からビルトイ
ン電圧に対応して広がる空乏層により、表面チャネル領
域６２及び埋込チャネル領域７２が完全に空乏化される
ように設計される。

【０１９９】チャネル領域９２は、こらＰ- 型表面チャ
ネル領域６２とＮ- 型埋込チャネル領域７２とから構成
される。

【０２００】図２２（ｅ）の工程では、マスク材１７８
を用いて、Ｐ- 型エピタキシャル領域２１の一主面の所
定の領域に、例えば０．１〜５μｍの深さの溝６を形成
する。

【０２０１】図２２（ｆ）の工程では、例えばＬＰＣＶ
Ｄ法を用いて厚みが０．１〜５μｍの二酸化シリコン膜
を堆積し、溝６を埋め込む。その後、例えばＣＭＰ法を
用いて二酸化シリコン膜を機械的化学研磨し、二酸化シ
リコン膜１９１を溝６内部に残す。

【０２０２】次に、溝５の表面にゲート絶縁膜１２２を
例えば９００〜１３００℃での熱酸化により形成する。
その後、例えばポリシリコンによりゲート電極１３２を
形成する。Ｐ+ 型ソース領域１０２及びＮ+ 型ソース領
域１１２上には、ソース電極１５２を形成する。また、
Ｐ+ 基板１１の裏面にはドレイン電極１４２を形成す
る。そして、例えば６００〜１４００℃程度で熱処理し
てオーミック電極とする。

【０２０３】このようにして、図２０に示す電界効果ト
ランジスタが完成する。なお、溝５の底面は曲面でもよ
い。溝の断面形状はＶ字型溝のように底面が無い形状で
あってもよい。溝６についても同様である。

【０２０４】次に、第８実施例に係る電界効果トランジ
スタの動作について説明する。ゲート電極１３２に電圧
が印加されていない状態では、表面にチャネル領域６２
と埋込チャネル領域７２の接合部からビルトイン電圧に
対応して広がる空乏層により、表面チャネル領域６２及
び埋込チャネル領域７２をピンチオフ状態にできる。

【０２０５】その結果、ソースＳとドレインＤ間の電流
を遮断することができノーマリオフとなる。また、ワイ
ドバンドギヤップ半導体基板としてＳｉＣからなるもの
を用いたときには、ＰＮ接合のビルトイン電圧が大き
く、このようなゲート電極に電圧が印加されていない状
態で電流が非導通状態となるような設計を容易に行うこ
とができる。

【０２０６】次に、ゲート電極１３２に対して負のバイ
アスを与えると、表面チャネル領域６２の表層にはＰ+
型ソース領域１０２からＰ- 型ドリフト領域（エピタキ
シャル領域）２１方向へ延びるＰ型の蓄積チャネルが形
成される。これと同時に、埋込チャネル領域７２内には
Ｎ+ 型ソース領域１１２からＰ- 型ドリフト領域（エピ
タキシャル領域）２１方向へ延びるＮ型の蓄積チャネル
が形成され、トランジスタはオン状態にスイッチングさ
れる。

【０２０７】このように、ゲート電極１３２に負の電圧
を印加することにより、表面チャネル領域６２の表層に
はＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領
域７２内にはＮ型蓄積チャネルを誘起させ、ソース電極
１５２とドレイン電極１４２との間にキャリアが流れ
る。

【０２０８】これらの結果、高ドレイン耐圧を有する電
界効果トランジスタにおいても、ノーマリオフの電圧駆
動型で、高いチャネル移動度を有する電界効果トランジ
スタが得られる。特に、本発明によりＰ- 型表面チャネ
ル領域６２の表層にはＰ型の蓄積チャネルが、Ｎ- 型埋
込チャネル領域７２内にはＮ型の蓄積チャネルが形成さ
れるＷチャネル構造が可能となる。

【０２０９】また、埋込チャネル領域７２内に形成され
る蓄積チャネルは、ゲート絶縁膜１２２と表面チャネル
領域６２の界面に存在する不完全な結晶構造の影響を受
けないため、チャネル移動度を大きくすることができ
る。そのため、チャネル抵抗を飛躍的に低減でき、ドレ
イン・ソース間のオン抵抗を低減することができる。

【図面の簡単な説明】

【図１】本発明の、第１実施例に係る電界効果トランジ
スタの単位セルの断面図である。

【図２】（ａ）、（ｂ）は、本発明の第１実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図３】（ｃ）、（ｄ）は、本発明の第１実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図４】本発明の、第２実施例に係る電界効果トランジ
スタの単位セルの断面図である。

【図５】（ａ）〜（ｃ）は、本発明の第２実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図６】（ｄ）、（ｅ）は、本発明の第２実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図７】本発明の、第３実施例に係る電界効果トランジ
スタの単位セルの断面図である。

【図８】（ａ）〜（ｃ）は、本発明の第３実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図９】（ｄ）〜（ｆ）は、本発明の第３実施例に係る
電界効果トランジスタの製造工程を示す説明図である。

【図１０】本発明の、第４実施例に係る電界効果トラン
ジスタの単位セルの断面図である。

【図１１】（ａ）〜（ｃ）は、本発明の第４実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図１２】（ｄ）〜（ｆ）は、本発明の第４実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図１３】本発明の、第５実施例に係る電界効果トラン
ジスタの単位セルの断面図である。

【図１４】本発明の、第６実施例に係る電界効果トラン
ジスタの単位セルの断面図である。

【図１５】（ａ）〜（ｃ）は、本発明の第６実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図１６】（ｄ）〜（ｆ）は、本発明の第６実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図１７】本発明の、第７実施例に係る電界効果トラン
ジスタの単位セルの断面図である。

【図１８】（ａ）〜（ｃ）は、本発明の第７実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図１９】（ｄ）〜（ｆ）は、本発明の第７実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図２０】本発明の、第８実施例に係る電界効果トラン
ジスタの単位セルの断面図である。

【図２１】（ａ）〜（ｃ）は、本発明の第８実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図２２】（ｄ）〜（ｆ）は、本発明の第８実施例に係
る電界効果トランジスタの製造工程を示す説明図であ
る。

【図２３】従来におけるＳｉＣ電界効果トランジスタの
断面図である。

【符号の説明】

１ Ｐ- 型ＳｉＣ半導体基板 ２，１９０，１９１ ＳｉＯ2 膜 ３ Ｐ- 型ＳｉＣ半導体層 ５，６ 溝 １０，１１ Ｐ+ 型ＳｉＣ基板 ２０，２１ Ｐ- 型ＳｉＣエピタキシャル領域 ３０，３１ Ｐ+ 型ドレイン領域 ４０，４１ Ｎ+ 型ドレイン領域 ５０ Ｎ- 型領域 ６０，６１，６２ Ｐ- 型表面チャネル領域 ７０，７１，７２ Ｎ- 型埋込チャネル領域 ８０ Ｐ- 型ボディ半導体領域 ９０，９１，９２ チャネル領域 １００，１０１，１０２ Ｐ+ 型ソース領域 １１０，１１１，１１２ Ｎ+ 型ソース領域 １２０，１２１，１２２ ゲート絶縁膜 １３０，１３１，１３２ ゲート電極 １４０，１４１，１４２ ドレイン電極 １５０，１５１，１５２ ソース電極 １６０ 基板コンタクト電極 １７０，１７１，１７２，１７３，１７４ マスク材 １７５，１７６，１７７，１７８ マスク材 １８０ Ｓｉ基板 ２１０ Ｐ+ 型ＳｉＣ基板 ２１１，２１２，２１３ Ｎ+ 型ＳｉＣ基板 ２２１，２２２，２２３ Ｎ- 型ＳｉＣエピタキシャル
領域 ２３０，２３１ Ｎ+ 型ドレイン領域 ２４０，２４１，２４２，２４３，２４４ Ｎ+ 型ソー
ス領域 ２５０，２５１，２５３，２５５，２５６ Ｐ- 型ゲー
ト半導体領域 ２５２，２５４，２５７ Ｐ- 型ボディ半導体領域 ２６０，２６１，２６２，２６３，２６４ Ｎ- 型埋込
チャネル領域 ２７０，２７１，２７２，２７３，２７４ ゲート絶縁
膜 ２８０，２８１，２８２，２８３，２８４ ゲート電極 ２９０，２９１，２９２，２９３，２９４ ドレイン電
極 ３００，３０１，３０２，３０３，３０４ ソース電極 ３１０ 基板コンタクト電極 ３１１，３１２ ボディコンタクト電極 ３２０，３２１，３２２，３２３ マスク材 ３４０ Ｓｉ基板 ３５０，３５１ ボディコンタクト領域 ３６０，３６１，３６２ 溝 ３７０ ＳｉＯ2 絶縁層 ３８０，３８１，３８２，３８３，３８４ チャネル領
域 ４０１ Ｐ- 型ＳｉＣ半導体基板 ４０２，３３０ ＳｉＯ2 膜 ４０３ Ｐ- 型ＳｉＣ半導体層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｆ Ｆターム(参考） 5F110 AA07 AA11 BB12 CC02 CC10 DD05 DD13 DD22 EE09 EE22 FF02 FF23 GG01 GG12 GG22 GG30 GG32 GG34 GG36 GG42 GG44 GG52 GG60 HJ01 HJ04 HJ06 HJ13 HJ23 HK02 HK11 HK13 HK25 QQ17 5F140 AA05 AA25 AA30 AC02 AC22 AC23 AC36 AC40 BA02 BB06 BB15 BC06 BC12 BE01 BE03 BE07 BE15 BF01 BF04 BF43 BG27 BG37 BH05 BH21 BJ01 BJ05 BK13 BK21 CB04

Claims (16)

【特許請求の範囲】
1. 【請求項１】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体を有する半導体基板と、 前記半導体基板の表面の所定部位に形成されるドレイン
   領域、及びソース領域と、 前記ドレイン領域とソース領域との間に形成され、ゲー
   ト電圧によってチャネルが形成されるチャネル領域と、 前記ドレイン領域に形成されるドレイン電極と、 前記ソース領域に形成されるソース電極と、 前記チャネル領域に対し、ゲート絶縁膜を介して形成さ
   れるゲート電極と、 を具備し、 前記チャネル領域は、第１導電型のゲート半導体領域
   と、第２導電型の埋込チャネル領域と、第１導電型のボ
   ディ半導体領域からなることを特徴とする電界効果トラ
   ンジスタ。
2. 【請求項２】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体を有する半導体基板と、 前記半導体基板の表面の所定部位に形成されるドレイン
   領域、及びソース領域と、 前記ドレイン領域とソース領域との間に形成され、ゲー
   ト電圧によってチャネルが形成されるチャネル領域と、 前記ドレイン領域とソース領域の外側に形成される絶縁
   層領域と、 前記ドレイン領域に形成されるドレイン電極と、 前記ソース領域に形成されるソース電極と、 前記チャネル領域に対し、ゲート絶縁膜を介して形成さ
   れるゲート電極と、 を具備し、 前記チャネル領域は、第１導電型のゲート半導体領域
   と、第２導電型の埋込チャネル領域と、を有し、前記第
   ２の導電型の埋込チャネル領域は、前記第１導電型のゲ
   ート半導体領域と前記絶縁層領域との間に形成されたこ
   とを特徴とする電界効果トランジスタ。
3. 【請求項３】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体の基板上に、該ワイドバンドギャ
   ップ半導体のエピタキシャル領域を積層して構成される
   半導体基板と、 前記半導体基板の一方の表面の所定部位に形成される溝
   部と、 前記溝部の内面に形成される第１導電型のゲート半導体
   領域と、該ゲート半導体領域の外側となる前記エピタキ
   シャル領域に形成される第２導電型の埋込チャネル領域
   と、この埋込チャネル領域の外側に形成される第１導電
   型のボディ半導体領域と、からなるチャネル領域と、 前記埋込チャネル領域の上側に形成されるソース領域
   と、 前記ソース領域に形成されるソース電極と、 前記ゲート半導体領域の内側に、ゲート絶縁膜を介して
   形成されるゲート電極と、 前記半導体基板の他方の表面に形成されるゲート電極
   と、 を有することを特徴とする電界効果トランジスタ。
4. 【請求項４】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体の基板上に、該ワイドバンドギャ
   ップ半導体のエピタキシャル領域を積層して構成される
   半導体基板と、 前記半導体基板の一方の表面の所定部位に形成される溝
   部と、 前記溝部の内面に形成される第１導電型のゲート半導体
   領域と、該ゲート半導体領域の外側となる前記エピタキ
   シャル領域に形成される第２導電型の埋込チャネル領域
   と、からなるチャネル領域と、 前記埋込チャネル領域の上側に形成されるソース領域
   と、 前記ソース領域に形成されるソース電極と、 前記ゲート半導体領域の内側に、ゲート絶縁膜を介して
   形成されるゲート電極と、 前記半導体基板の他方の表面に形成されるゲート電極
   と、 を有することを特徴とする電界効果トランジスタ。
5. 【請求項５】 前記第１導電型のゲート半導体領域を、
   ＣＶＤエピタキシャル成長により形成することを特徴と
   する請求項１〜請求項４のいずれか１項に記載の電界効
   果トランジスタ。
6. 【請求項６】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体を有する半導体基板と、 前記半導体基板の表面の所定部位に形成されるドレイン
   領域、及びソース領域と、 前記ドレイン領域とソース領域との間に形成されるチャ
   ネル領域と、 前記ドレイン領域に形成されるドレイン電極と、 前記ソース領域に形成されるソース電極と、 前記チャネル領域に対し、ゲート絶縁膜を介して形成さ
   れるゲート電極と、 を具備し、 前記チャネル領域は、第１導電型の表面チャネル領域部
   と、第２導電型の埋込チャネル領域部からなり、前記ド
   レイン領域は、第１導電型のドレイン領域部と、第２導
   電型のドレイン領域部からなり、前記ソース領域は、第
   １導電型のソース領域部と、第２導電型のソース領域部
   からなることを特徴とする電界効果トランジスタ。
7. 【請求項７】 前記半導体基板は、ワイドバンドギャッ
   プ半導体の基板上に、該ワイドバンドギャップ半導体の
   エピタキシャル領域が積層されて構成されることを特徴
   とする請求項６に記載の電界効果トランジスタ。
8. 【請求項８】 前記半導体基板は、珪素基板上に二酸化
   珪素膜を形成し、更に、該二酸化珪素膜上に前記ワイド
   バンドギャップ半導体の単結晶層を形成して構成される
   ことを特徴とする請求項６に記載の電界効果トランジス
   タ。
9. 【請求項９】 珪素よりもバンドギャップの広いワイド
   バンドギャップ半導体の基板上に、該ワイドバンドギャ
   ップ半導体のエピタキシャル領域を積層して構成される
   半導体基板と、 前記半導体基板の一方の表面の所定部位に形成される溝
   部と、 前記溝部の周囲に、ゲート絶縁膜を介して形成されるゲ
   ート電極と、 前記溝部に沿って、前記半導体基板の一方の表面から内
   部に注入して形成されるソース領域と、 該ソース領域の下部に形成されるチャネル領域と、 前記ソース領域、及びチャネル領域の周辺部に形成され
   る二酸化珪素膜と、 前記ソース領域に形成されるソース電極と、 前記半導体基板の他方の表面に形成されるドレイン電極
   と、 を具備し、 前記チャネル領域は、第１導電型の表面チャネル領域部
   と、第２導電型の埋込チャネル領域部とからなり、前記
   ソース領域は、第１導電型のソース領域部と、第２導電
   型のソース領域部とからなることを特徴とする電界効果
   トランジスタ。
10. 【請求項１０】 前記ワイドバンドギャップ半導体は、
    炭化珪素半導体であることを特徴とする請求項１〜請求
    項９のいずれか１項に記載の電界効果トランジスタ。
11. 【請求項１１】 前記第１導電型は、Ｐ型またはＮ型の
    うちの一方であり、前記第２導電型は、Ｐ型またはＮ型
    のうちの他方であることを特徴とする請求項１〜請求項
    １０のいずれか１項に記載の電界効果トランジスタ。
12. 【請求項１２】 珪素よりもバンドギャップの広い第１
    導電型のワイドバンドギャップ半導体の基板上に、該ワ
    イドバンドギャップ半導体のエピタキシャル領域を積層
    して構成される半導体基板を用いた電界効果トランジス
    タを製造する方法であって、 前記半導体基板の表面に、少なくとも２箇所の開口部を
    有するマスク材を配置し、該マスク材の上から、第２導
    電型の不純物及び第１導電型の不純物を注入することに
    より、第１導電型のソース領域部と第２導電型のソース
    領域部からなるソース領域、及び第１導電型のドレイン
    領域部と第２導電型のドレイン領域部からなるドレイン
    領域を形成する第１ａのステップと、前記半導体基板の
    表面に、前記ドレイン領域とソース領域とに挟まれる部
    位が開口部とされたマスク材を配置し、この開口部から
    第２導電型の不純物及び第１導電型の不純物を注入する
    ことにより、第１導電型の表面チャネル領域部と第２導
    電型の埋込チャネル領域部からなるチャネル領域を形成
    する第２ａのステップと、 前記チャネル領域の表面にゲート絶縁膜、及びゲート電
    極を形成する第３ａのステップと、 前記ソース領域の表面にソース電極を形成し、前記ドレ
    イン領域の表面にドレイン電極を形成する第４ａのステ
    ップと、 を有することを特徴とする電界効果トランジスタの製造
    方法。
13. 【請求項１３】 前記第２ａのステップの後に、前記ド
    レイン領域の側部が開口部とされたマスク材を配置し、
    該開口部から第２導電型の不純物を注入することによ
    り、前記ドレイン領域から前記半導体基板側へ流れ込む
    電流を阻止する領域を形成する第５ａのステップを具備
    し、その後、前記第３ａのステップ以降の処理を行うこ
    とを特徴とする請求項１２に記載の電界効果トランジス
    タの製造方法。
14. 【請求項１４】 珪素よりもバンドギャップの広い第１
    導電型のワイドバンドギャップ半導体を含む半導体基板
    を用いた電界効果トランジスタを製造する方法であっ
    て、 表面に二酸化珪素膜が形成された珪素基板の、前記二酸
    化珪素膜上に、前記ワイドバンドギャップ半導体基板を
    張り合わせる第１ｂのステップと、 前記ワイドバンドギャップ半導体基板の表面を熱酸化さ
    せて、ワイドバンドギャップ半導体層、及び二酸化珪素
    膜を形成し、その後、該二酸化珪素膜を除去する第２ｂ
    のステップと、 前記二酸化珪素膜が除去された後のワイドバンドギャッ
    プ半導体層の表面に、少なくとも２箇所の所望部位が開
    口部とされたマスク材を設置し、この開口部から不純物
    を注入し、第１導電型のドレイン領域部と第２導電型の
    ドレイン領域部からなるドレイン領域、及び第１導電型
    のソース領域部と第２導電型のソース領域部からなるソ
    ース領域を形成する第３ｂのステップと、 前記ドレイン領域、及びソース領域の表面を覆設するマ
    スク材を設置し、該マスク材にて覆設されない部分から
    不純物を注入して、第１導電型の表面チャネル領域部と
    第２導電型の埋込チャネル領域部からなるチャネル領域
    を形成する第４ｂのステップと、 前記チャネル領域の表面にゲート絶縁膜、及びゲート電
    極を形成する第５ｂのステップと、 前記ドレイン領域の表面にドレイン電極を形成し、前記
    ソース領域の表面にソース電極を形成する第６ｂのステ
    ップと、 を具備したことを特徴とする電界効果トランジスタの製
    造方法。
15. 【請求項１５】 前記ワイドバンドギャップ半導体は、
    炭化珪素半導体であることを特徴とする請求項１２〜請
    求項１４のいずれか１項に記載の電界効果トランジスタ
    の製造方法。
16. 【請求項１６】 前記第１導電型は、Ｐ型またはＮ型の
    うちの一方であり、前記第２導電型は、Ｐ型またはＮ型
    のうちの他方であることを特徴とする請求項１２〜請求
    項１５のいずれか１項に記載の電界効果トランジスタの
    製造方法。