WO2011148617A1 - 半導体装置及びその駆動方法 - Google Patents

半導体装置及びその駆動方法 Download PDF

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WO2011148617A1
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semiconductor device
semiconductor
vfb
body region
insulating film
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PCT/JP2011/002882
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康太郎 田中
隆 堀
和広 安達
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パナソニック株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device having a MIS (Metal-Insulator-Semiconductor) structure.
  • a device having an insulating film structure on a semiconductor substrate is required to improve the quality of the insulating film in order to improve its basic performance.
  • thermal SiO 2 film an extremely high quality thermally grown oxide film (thermal SiO 2 film) has been used as the gate insulating film, and it has been adapted to miniaturization by thinning or the like.
  • thermal SiO 2 film the introduction of a high dielectric constant insulating film or the like has been promoted in order to face further limitations in reducing the thickness of the thermal SiO 2 film.
  • silicon carbide silicon carbide: SiC
  • SiC silicon carbide
  • a relatively good quality SiO 2 film can be formed on SiC by thermal oxidation.
  • the MIS interface has many defects related to the thermal SiO 2 film such as interface states, and the channel mobility of the MIS transistor is extremely low and it is difficult to ensure reliability.
  • a nitriding treatment step is added to dope high concentration nitrogen to the SiO 2 / SiC interface, thereby reducing the interface state and reducing the channel state. It has been reported that mobility can be improved.
  • Patent Document 1 a nitriding process is performed on an SiC surface in an atmosphere containing NO gas or N 2 O gas, and subsequent to the nitriding process, chemical or physical vapor deposition is performed on the SiC surface.
  • a manufacturing method including a step of forming a film is disclosed.
  • MIS type semiconductor device formed on Si or a MISFET (MIS Field-Effect-Transistor) of a transistor element
  • an internal electric field is increasing with progress of miniaturization.
  • carriers in the semiconductor are more likely to be introduced into the gate insulating film by obtaining more energy and crossing the insulating film barrier, etc., and there are various reliability problems such that the threshold voltage (Vth) fluctuates and becomes unstable. cause.
  • Carriers that can be introduced into the gate insulating film include electrons (electrons) and holes (holes). Compared to the former, the latter introduces the amount of damage (such as trap efficiency) per trap that is introduced per carrier. It is well known that it is overwhelmingly large.
  • the semiconductor side has a wide band gap, so even when SiO 2 having a wide band gap is used for the gate insulating film, the barrier height against the semiconductor becomes lower. Accordingly, carriers in the semiconductor are more easily introduced into the insulating film.
  • FIG. 9 shows a configuration example of a SiC semiconductor device 1100 having a vertical MIS structure.
  • the semiconductor device 1100 has a structure in which an n ⁇ drift layer 111 is stacked on an n + substrate (SiC substrate) 110.
  • a p body region 120 is formed on the n ⁇ drift layer 111, and a p body contact region 122 and an n + source region 124 are formed on the p body region 120.
  • a channel layer 140 is formed on the surfaces of n ⁇ drift layer 111, p body contact region 122, and n + source region 124.
  • a gate insulating film 144 and a gate electrode 146 are formed on the channel layer 140.
  • Channel layer 140 forms a channel region at a position located above p body region 120. This “channel layer” may also be referred to as a “buried layer”.
  • a source electrode 126 is formed on the surface of the n + source region 124, and a drain electrode 128 is formed on the back surface of
  • a rating (or “maximum rating”) that defines specifications, performance, and usage limits under specified conditions, and are used within the range of the rated value. Normal operation of the device, including long-term reliability, is guaranteed.
  • “absolute maximum rating” refers to a value that causes permanent destruction or the like if this value is exceeded even for a moment. Therefore, the “absolute maximum rating” is generally set to a larger range than “rating” or “maximum rating”.
  • rating maximum rating
  • absolute maximum rating absolute maximum rating
  • a rated voltage Vgcc related to the gate is defined, and in general, operation is guaranteed in both positive and negative polarities.
  • the gate rated voltage of the ON side polarity of the MIS type semiconductor device is defined as Vgcc.
  • the gate rated voltage of the polarity on the OFF side of the MIS type semiconductor device is defined as Vgcc ⁇ .
  • Vgcc is generally in the range of 20 ⁇ 2V. With the positive gate voltage Vg on the ON side, the operation is guaranteed within a range where Vgcc is the upper limit.
  • Vgcc ⁇ is the lower limit.
  • operation is guaranteed within a range where the lower limit is ⁇ Vgcc to ⁇ Vgcc / 2 depending on the semiconductor device and its application. That is, in general, Vgcc ⁇ is set in a range of ⁇ Vgcc to ⁇ Vgcc / 2.
  • the inventors of the present application have newly found that when a large voltage as described above is applied to the gate insulating film, the threshold voltage (Vth) becomes unstable under certain conditions, and a phenomenon that varies with time is observed. It was. In particular, it has been clarified by the present inventor that a negative shift due to application of a negative voltage at a high temperature is significant.
  • the present invention has been made in view of the above circumstances, and a main object thereof is to provide a semiconductor device that suppresses a phenomenon in which Vth varies with time.
  • the semiconductor device of the present invention includes a semiconductor body region, a gate insulating film, a channel layer having a semiconductor polarity opposite to that of the semiconductor body region, and the gate insulating film provided between the semiconductor body region and the gate insulating film.
  • MIS type semiconductor device having a gate electrode provided in contact with the semiconductor device, wherein the gate voltage at which the band bending of the semiconductor body region becomes zero is a flat band voltage Vfb, and the off-polarity gate rating of the semiconductor device When the voltage is defined as Vgcc ⁇ , Vfb of the semiconductor device is equal to or less than Vgcc ⁇ .
  • the Vfb of the semiconductor device is either ⁇ Vgcc / 2 or ⁇ 2Eg. Or less than or equal to the lower one.
  • the semiconductor impurity concentration of the channel layer is higher than 10 18 cm ⁇ 3 and lower than or equal to 5 ⁇ 10 19 cm ⁇ 3 and has an area.
  • Per semiconductor impurity charge concentration is equal to or higher than Eg ⁇ Ci [C / cm 2 ].
  • the Qf is equal to or equal to 1.5 Eg ⁇ Ci [C / cm 2 ]. That's it.
  • the gate insulating film capacitance of the semiconductor device is defined as Ci
  • the fixed charge density related to the gate insulating film is defined as Qf
  • the work function difference between the semiconductor body region and the gate electrode is defined as ⁇ ms
  • Qf ⁇ The value of ⁇ ms ⁇ Ci is equal to or greater than 2Eg ⁇ Ci [C / cm 2 ].
  • a gate insulating film capacitance of the semiconductor device when defining a gate insulating film capacitance of the semiconductor device as Ci, a semiconductor impurity charge concentration per area of the channel layer as Qb, and a work function difference between the semiconductor body region and the gate electrode as ⁇ ms,
  • the semiconductor impurity concentration of the channel layer is greater than 10 18 cm ⁇ 3 and 5 ⁇ 10 19 cm ⁇ 3 or less, and the value of Qb ⁇ ms ⁇ Ci is equal to or equal to 2Eg ⁇ Ci [C / cm 2 ] That's it.
  • the semiconductor body region and the channel layer are made of silicon carbide.
  • Vfb is ⁇ 10 volts (V) or less.
  • a semiconductor device driving method of the present invention includes a semiconductor body region, a gate insulating film, a channel layer having a semiconductor polarity opposite to the semiconductor body region, provided between the semiconductor body region and the gate insulating film, and A method of driving an MIS type semiconductor device having a gate electrode provided in contact with the gate insulating film, wherein a gate voltage at which the band bending of the semiconductor body region becomes zero is a flat band voltage Vfb, and the semiconductor device is turned off.
  • Vgcc ⁇ When the rated voltage of the side polarity gate is defined as Vgcc ⁇ , the rated voltage of the gate polarity of the semiconductor device is defined as Vgcc, and the threshold voltage of the semiconductor device is defined as Vth, the magnitude between Vth and Vgcc ⁇ And a step of applying a voltage having a magnitude between Vth and Vgcc to the gate electrode.
  • Vfb of the serial semiconductor device Vgcc - to be equal to or less.
  • Vfb of the semiconductor device is equal to or lower than the lower of ⁇ Vgcc / 2 and ⁇ 2Eg.
  • Vfb is set to be substantially equal to or less than Vgcc ⁇ , so that Vth that becomes a problem when a large voltage corresponding to the lower limit or upper limit of the rated voltage is applied to the gate electrode varies. The phenomenon is avoided.
  • Sectional drawing of the other semiconductor device (SiC lateral type MISFET) 101 concerning this embodiment The figure which shows the voltage dependence of the Vth lifetime of the SiC horizontal type MISFET which concerns on a prior art example.
  • mold semiconductor device which concerns on a prior art example The figure which shows the CV characteristic of SiC lateral type MISFET which concerns on this embodiment (A) is a figure which shows the stress voltage dependence of the Vth variation
  • Sectional drawing which shows typically the structure of the semiconductor device 102 which concerns on other embodiment of this invention. Sectional drawing of the semiconductor device (SiC vertical MISFET) 1100 which concerns on a prior art example
  • Vth threshold voltage
  • Vgcc ⁇ typically ⁇ Vgcc or ⁇ Vgcc / 2
  • the hole barrier against SiO 2 is as low as about 2.9 V compared to about 4.7 V in the case of Si. For this reason, even if the number of hole traps (or trap efficiency) is about the same as that of a Si semiconductor, it is expected that the total amount of holes that can be injected into SiO 2 is large. In fact, it is generally known that the number of hole traps related to the SiO 2 film of the SiC semiconductor is larger than that of the Si semiconductor.
  • the lateral MISFET includes a SiC semiconductor substrate 10 and an n ⁇ type drift layer 11 formed on the SiC semiconductor substrate 10.
  • a p-type body region 20 exists on the upper surface side of the n ⁇ -type drift layer 11, and an n-type source region 24 and a drain region 30 are formed in the p-type body region 20 apart from each other.
  • a channel layer 40 (or a buried layer) is disposed on p type body region 20 so as to partially overlap source region 24 and drain region 30.
  • This horizontal MISFET is basically the same as the vertical MISFET shown in FIG. 9 except that the n-type source region 24 and the drain region 30 are symmetrical with respect to the gate electrode 46.
  • a phenomenon was observed in which Vth changes with time when a voltage is applied to the gate electrode.
  • FIG. 3 shows the voltage dependence of the lifetime of Vth when a negative voltage (Vg) is applied to the gate electrode at a high temperature of 150.degree.
  • the vertical axis of the graph of FIG. 3 is the lifetime, and the horizontal axis is a value obtained by subtracting 1 from the reciprocal of the value obtained by subtracting Vfb from the gate voltage Vg.
  • the lifetime here is the time for the fluctuation amount of Vth to reach ⁇ 0.3 V corresponding to 10% fluctuation. From the extrapolation in the figure, it has become clear that the numerical value on the horizontal axis in the figure needs to exceed 2 in order to guarantee a lifetime of 10 years (87600 hours ⁇ about 1 ⁇ 10 5 h). That is, ⁇ 1 / (Vg ⁇ Vfb) needs to exceed 2. This leads to Vfb ⁇ Vg ⁇ 0.5.
  • Vfb is a flat band voltage of the semiconductor device.
  • the flat band voltage Vfb is defined as a gate voltage at which the band bending of the semiconductor body region having the channel layer on the side in contact with the gate insulating film (p-type body region 20 in the example of the structure in FIG. 2) becomes zero.
  • Vo Qo / Ci.
  • Ci is a gate insulating film capacitance per unit area
  • Qo is a charge amount per unit area obtained by normalizing Vo to Ci.
  • the inventors have found that the negative shift amount of Vth when a negative voltage is applied to the gate electrode is approximately how much the Vg is shifted in the negative direction with respect to Vfb (in the concept of positive / negative of a number line). I found that it depends on how much it is). This point will be described in more detail with reference to FIGS. 6A and 6B later.
  • the inventors consider the mechanism of the negative shift of Vth as follows. That is, carriers (in this case, holes) induced near the semiconductor surface are introduced into the gate insulating film by a process such as thermal excitation. In a MIS type semiconductor device such as Si or SiC having a general channel layer, it was confirmed by simulation or the like that most of the channel layer was depleted particularly when the gate voltage was negative. The positive charges generated at this time are space charges and cannot move to the insulating film. The positive carriers that can move to the gate insulating film increase in proportion to
  • the above-described Qo is an amount obtained by multiplying the carrier charge density induced in the vicinity of the surface of the semiconductor body region by the injection efficiency into the gate insulating film and the trap efficiency in the gate insulating film, and is a threshold value causing Vth variation. It is basically thought that
  • the carrier charge density induced in the vicinity of the surface of the semiconductor body region is suppressed to a predetermined amount or less within the operation guarantee range of the semiconductor device.
  • a semiconductor device in which the carrier charge density induced in the vicinity of the surface of the semiconductor body region is suppressed to a predetermined amount or less in the guaranteed operation range of the semiconductor device here, in particular, the guaranteed range on the negative gate voltage side
  • the Vfb there has been practically no semiconductor device in which is approximately equal to or lower than the lower limit of the guaranteed range (typically -Vcc or -Vcc / 2).
  • Vfb As will be described below, it is difficult to set Vfb to be substantially equal to or lower than the lower limit of the guaranteed range, or various disadvantages are caused by doing so. This is because it has not been conventionally known. Therefore, until the present invention was made, there was no motivation or idea to set Vfb to a value lower than the conventional value.
  • Vfb is substantially equal to or lower than the lower limit of the guaranteed range on the negative side of the gate voltage.
  • being “equivalent” to a certain value means having a size within a range of ⁇ 10% around the value.
  • Vfb of the semiconductor device is simply expressed by the following equation.
  • Vfb ⁇ ms ⁇ (Qf + Qb) / Ci (Formula 1)
  • ⁇ ms is a work function difference between the gate electrode and the semiconductor body region
  • Qf is a fixed charge density related to the gate insulating film
  • Qb is a space charge density of the channel layer
  • Ci is a gate insulating film capacitance.
  • the first term ⁇ ms is determined by the vacuum work function of the gate electrode material.
  • Si since doped polysilicon is normally used for the gate electrode, the range is approximately ⁇ 1.1 V ⁇ ⁇ ms ⁇ + 1.1 V depending on the polarity and concentration of the dopant.
  • 1.1 V is a band gap value of the Si semiconductor.
  • n + doped polysilicon, aluminum, or the like is usually used for the gate electrode.
  • the range is approximately ⁇ 3.2V ⁇ ⁇ ms ⁇ + 0.2V.
  • the vacuum work function is generally in the range of 4 V to 5.3 V when it is a material that is practically used from the viewpoint of performance and reliability. Therefore, regardless of the type of semiconductor, ⁇ ms is equal to or lower than the band gap of Si. In this specification, the bolt (V) is consistently used as the unit of the band gap Eg and the work function difference ⁇ ms.
  • the Qf of the second term greatly depends on the quality of the interface between the gate insulating film and the semiconductor. Since the reduction of Qf is directly related to the improvement of the performance and reliability of the semiconductor device, efforts to reduce Qf have been repeated in the past. In particular, in the case of Si, Qf has been reduced to an extremely low value by using a high-quality thermal SiO 2 film for the gate insulating film. Specifically, when re-expressed in a unit obtained by dividing Qf by the elementary charge q, it was reduced to a level below 10 11 / cm 2 .
  • the value of ⁇ ms-Qf / Ci which is the sum of the first term and the second term, is determined by the constituent material of the MISFET, and the value is about the band gap of the semiconductor constituting the MISFET. Is in range.
  • Qb in the third term is the space charge density per unit area in the channel layer provided under the gate insulating film.
  • Qb is basically not restricted by the material physical properties, but in practice, it cannot be made so large due to restrictions on the device operation design.
  • the conventional Qb / Ci value is generally suppressed to about the band gap of the semiconductor or less.
  • the value of Qb / Ci is about 3.1V. This is equal to or lower than 3.2 V, which is the Eg value of the 4H—SiC semiconductor.
  • a semiconductor device 100 shown in FIG. 1 is an example of a silicon carbide (hereinafter, SiC) power semiconductor device having a vertical MIS structure.
  • the semiconductor device 100 includes a first conductivity type SiC semiconductor substrate 10 and a first conductivity type first SiC semiconductor layer 11 formed on a surface 10 a of the substrate 10.
  • the SiC semiconductor substrate 10 of the present embodiment is an n + substrate (n + SiC substrate), and the first SiC semiconductor layer 11 is an n ⁇ drift layer. That is, in the present embodiment, the first conductivity type is n-type and the second conductivity type is p-type. The n-type and p-type may be interchanged.
  • n + ” or n ⁇ represents the relative concentration of the dopant.
  • N + means that the n-type impurity concentration is higher than “n”
  • n ⁇ means that the n-type impurity concentration is lower than “n”.
  • a second conductivity type body region (well region) 20 is formed in the first SiC semiconductor layer 11.
  • a source region 24 of the first conductivity type is formed in the body region 20.
  • the body region 20 is p-type, and the source region 24 is n + -type.
  • a p-type contact region 22 is formed in the body region 20.
  • a source electrode 26 is formed on the source region 24.
  • the source electrode 26 is formed on the surface of the n + source regions 24 and the p contact region 22, n + source region 24 and p are both in electrical contact in the contact region 22, but each They may be contacted separately.
  • the present invention is not limited to the FET as long as it is a MIS type structure, that is, a so-called MIS capacitor having no source and drain may be used.
  • a first conductivity type SiC semiconductor channel layer 40 is formed in contact with at least part of the p body region 20 and the n + source region 24.
  • the channel layer 40 in this embodiment is formed by epitaxial growth on the n ⁇ drift layer 11 in which the p body region 20 and the n + source region 24 are formed.
  • the channel layer 40 includes a channel region 42 at a position located above the p body region 20.
  • a gate insulating film 44 is formed on the channel layer 40.
  • a gate electrode 46 is formed on the gate insulating film 44.
  • a drain electrode 28 is formed on the back surface 10 b of the substrate 10.
  • the channel layer 40 has an impurity concentration of 2.5 ⁇ 10 18 cm ⁇ 3 and a thickness of 30 nm. In a normal channel layer, most of them are depleted particularly under a negative gate voltage. Therefore, the value of the space charge density Qb is obtained as 12 ⁇ 10 ⁇ 7 C / cm 2 from the product of the impurity concentration, the thickness, and q.
  • the maximum depletion layer thickness Wm 2 ( ⁇ s ⁇ ⁇ f / q / Nb) 1/2 may be used.
  • ⁇ s is the dielectric constant of the semiconductor
  • ⁇ f is the Fermi level of the semiconductor.
  • the above simple analytical expression is based on the assumption that the impurity concentration is uniform in the thickness direction. Strictly speaking, the value of the space charge density Qb cannot be obtained analytically when the impurity concentration of the channel layer is not uniform. However, even in that case, Qb may be obtained from the same impurity concentration profile integrated over the depletion layer.
  • the gate insulating film 44 in this embodiment is a 70 nm thick nitrided oxide film, and the gate insulating film capacitance Ci is 4.9 ⁇ 10 ⁇ 8 F / cm 2 . Therefore, from (Equation 1), the shift amount of Vfb caused by Qb is estimated to be ⁇ 24V.
  • n + polysilicon is used for the gate electrode, and the impurity concentration of the semiconductor body region 20 is 2 ⁇ 10 18 cm ⁇ 3 , so the work function difference ⁇ ms is about ⁇ 3V. Further, the shift amount of Vfb caused by Qf is around ⁇ 1V. Therefore, when the above numerical example (calculated value) is substituted into the right side of (Expression 1), Vfb of this embodiment is estimated to be approximately ⁇ 28V.
  • the impurity concentration of the semiconductor body region 20 is not the impurity concentration in the transition region with another semiconductor region, but the impurity concentration at a position sufficiently away from the transition region with another semiconductor region.
  • the impurity concentration changes sharply according to the position, but the impurity concentration at a position sufficiently away from the transition region does not change greatly according to the position.
  • the impurity concentration in the vicinity of the surface of the body region 20 near the center of the body region 20 where the concentration profile is stable from the first SiC semiconductor layer 11 and the source region 24 Point to.
  • the semiconductor impurity concentration basically does not change in the lateral direction.
  • the impurity concentration of the channel layer in the present embodiment refers to the impurity concentration at a position directly above the lateral position that defines the impurity concentration of the body region 20.
  • FIG. 5 is a measurement example of CV characteristics according to the semiconductor device 100 of the present embodiment.
  • Vfb (indicated by an arrow in the figure) of the same measurement example is estimated to be about ⁇ 13 V, but this value is considerably higher than the calculated value.
  • Vfb in the same measurement example is about ⁇ 7 V, which is the channel layer Qb value in the above-mentioned conventional example 1.6 ⁇ 10 ⁇ 7 C / cm 2.
  • the value of Vfb calculated from the above is almost the same.
  • FIG. 6 (a) shows the dependence of Vth on the negative voltage when a negative voltage (Vg) is applied as a stress voltage for 16 minutes to a lateral MISFET having characteristics of Vfb ⁇ 7V, ⁇ 11V and ⁇ 12V at a high temperature of 150 ° C. Showing gender.
  • FIG. 6B shows the negative voltage dependence of Vth compared by removing Vfb from the stress voltage.
  • FIG. 7 shows the voltage dependence of the lifetime of Vth when a negative voltage (Vg) is applied to a lateral MISFET having the characteristics of Vfb ⁇ 7V and ⁇ 12V.
  • Vg negative voltage
  • Vo the value of Vo is approximately 0.4 V to 0.5 V as in the case of Vfb ⁇ -7V. I can estimate.
  • the constant Vo is a relatively small value, but is not limited to the value estimated in the present embodiment.
  • the first specific configuration for realizing the semiconductor device having Vfb as described above is that the impurity charge concentration Qb per area in the channel layer of the semiconductor device is equal to or higher than Eg ⁇ Ci C / cm 2. It is to be. As Qb is increased to a level equal to or higher than Eg ⁇ Ci C / cm 2 , Vfb also shifts negatively to a value that is equal to or higher than 2 Eg (unit is V) and does not exist in the conventional example. It is. Hereinafter, the reason will be described.
  • the value of “ ⁇ ms ⁇ Qf / Ci”, which is the sum of the first term and the second term on the right side of Equation 1, is in the range of about the band gap (Eg) of the semiconductor constituting the MISFET. is there.
  • the possible range of ⁇ ms is approximately ⁇ 3.2V to 0.2V.
  • the range that Qf / q can take is about 3 ⁇ 10 11 / cm 2 to 1 ⁇ 10 12 / cm 2 , so the range of Qf / Ci is about ⁇ 3 V to ⁇ 1 V. Become. Therefore, the value of “ ⁇ ms ⁇ Qf / Ci” is approximately ⁇ 0.7 Eg or more and Eg or less.
  • the possible range of ⁇ ms is approximately ⁇ 1.1V to 1.1V.
  • the possible range of Qf / q is about 3 ⁇ 10 10 / cm 2 or less
  • the range of Qf / Ci is about ⁇ 0.1 V or more and 0 or less. Therefore, the value of “ ⁇ ms ⁇ Qf / Ci” is approximately ⁇ Eg or more and Eg or less.
  • Equation 2 is transformed as follows.
  • Qb 1.3Eg ⁇ Ci (Formula 3)
  • Equation 2 when substituting -Eg, which is the lower limit value of ⁇ ms-Qf / Ci, Equation 2 is transformed as follows.
  • Vfb when Qb is set to Eg ⁇ Ci C / cm 2 or more, Vfb can be set to a value lower than ⁇ 2 Eg. In the case of SiC, it is preferable that Qb is 1.3 Eg ⁇ Ci C / cm 2 or more.
  • the Vfb shift due to Qb corresponding to the third term of (Equation 1) is The voltage is about -5V, which is about 1.5 times higher than that of the conventional example.
  • Vfb becomes about -9V. Therefore, in the semiconductor device having Vgcc of about 18V, the Vfb value satisfies that it is equal to or less than ⁇ Vgcc / 2.
  • the Vfb shift due to the Qb is about ⁇ 6V.
  • Vfb is about ⁇ 10V, and even when Vgcc is 20V, the Vfb value is equal to or less than ⁇ Vgcc / 2.
  • the channel layer is degenerated and depletion becomes very difficult, which is not suitable for the purpose of the present invention.
  • the thickness of the channel layer is required to be at least about 10 nm.
  • the impurity concentration is increased to a range exceeding 5 ⁇ 10 19 cm ⁇ 3 , the resulting Vfb shift becomes, for example, approximately ⁇ 160 V or less in the present embodiment.
  • demerits such as the short channel effect due to the introduction of the channel layer can be sufficiently controlled within the range of Qb described above.
  • the fixed charge density Qf related to the gate insulating film of the semiconductor device is equal to or higher than 1.5 Eg ⁇ Ci C / cm 2. That is.
  • ⁇ ms ⁇ Qb / Ci is set to about 0.5 Eg, the explanation given using Expressions 2 to 4 also holds true for estimating the lower limit of the preferred range of the fixed charge density Qf.
  • Vfb is also equal to or greater than 1.5 Eg. It shifts in the direction and becomes the value of Vfb which is not in the conventional example.
  • the Qf is about 2.4 ⁇ 10 ⁇ 7 C / cm 2 .
  • increasing Qf is much easier than increasing Qf / q to 10 13 / cm 2 , for example, compared to reducing Qf.
  • the effect by the work function difference ⁇ ms in the first term of (Expression 1) is used.
  • the vacuum work function ⁇ m of the gate electrode needs to be smaller, in other words, closer to the vacuum level.
  • a third specific configuration is considered that combines the effect of Qf in the second term. That is, the value of Qf ⁇ ms ⁇ Ci is equal to or greater than 2Eg ⁇ Ci C / cm 2 . According to this means, when an electrode having a smaller ⁇ ms is used, it is not necessary to unnecessarily increase the Qf by the smaller ⁇ ms, and the above-mentioned various disadvantages that may be caused by raising the Qf to a high level. Can be reduced.
  • the value of Qb ⁇ ms ⁇ Ci is equal to or greater than 2Eg ⁇ Ci C / cm 2 . According to this configuration, when an electrode having a smaller ⁇ ms is used, it is not necessary to unnecessarily increase the Qb by the amount of the smaller ⁇ ms, and the various disadvantages described above caused by increasing the Qb can be reduced. .
  • the semiconductor device be of a normally-off type (Vth> 0 V in the case of the n-channel MISFET of this embodiment).
  • Vth can be easily increased by using a general technique such as increasing the impurity concentration of the semiconductor body region (p-type body region 20 in the present embodiment), for example, in accordance with an analytical expression of the depletion approximation ( Shift in the positive direction).
  • the present technique has an MIS type structure, it can be applied not only to the present embodiment but also to the embodiments described below.
  • the present invention has been described with reference to the preferred embodiments. However, these descriptions are not limitations on the invention, and various modifications can be made to the above-described embodiments.
  • the SiC semiconductor has been described as an example, but other wide band gap semiconductors or Si semiconductors may be used.
  • the n-channel MIS type semiconductor device has been mainly described.
  • the present invention is naturally applicable to a p-channel MISFET. In this case, n and p of the semiconductor polarity, positive and negative signs of voltage, etc., high (positive direction) and low (negative direction) in the comparison of the magnitude of the voltage, etc. Replace it appropriately by replacing it.
  • the Vth shift in question is a positive shift caused by electrons.
  • the degree of damage per piece expressed in terms of trap efficiency is expected to be smaller for electrons than for holes.
  • the importance of reliability issues related to Vth fluctuations and the like is not limited to SiC and the like, which are difficult to improve the quality of the gate insulating film, and the present invention.
  • the significance of is something that never fades.
  • a semiconductor device 102 shown in FIG. 8 is an embodiment of the present invention in a silicon (hereinafter referred to as Si) semiconductor device having a MIS structure, and the Si semiconductor substrate 210 is p-type having a first semiconductor polarity.
  • the semiconductor substrate 210 corresponds to the body region referred to in the present invention.
  • a channel layer 240 having the second semiconductor polarity is formed between the body region (semiconductor substrate) 210 and the gate insulating film 244 formed thereon, and on the gate insulating film 244, A gate electrode 246 is formed.
  • a source region 224 and a drain region 230 having a second semiconductor polarity are formed in the semiconductor substrate 210.
  • the first semiconductor polarity (conductivity type) is p-type and the second semiconductor polarity is n-type, but the n-type and p-type may be interchanged.
  • the present invention only needs to be a MIS type structure, and of course, a so-called MIS capacitor having no source and drain may be used.
  • the gate insulating film 244 is made of, for example, a high dielectric constant insulating film material, and its SiO 2 equivalent film thickness is 3.5 nm.
  • high dielectric constant insulating films which are being applied to gate insulating films in recent years, are not only inferior in film quality as compared to conventional thermal SiO 2 films, but also generally have a smaller energy gap and are therefore much smaller in semiconductors. Since the energy barrier seen from the carrier is low, there is a concern that reliability problems such as Vth fluctuation become more serious.
  • the channel layer 240 is formed by ion implantation, for example, and has an impurity concentration of 7.5 ⁇ 10 18 cm ⁇ 3 and a depth of 25 nm.
  • the gate insulating film thickness is small as in the present embodiment, in order to obtain the effect according to the present invention, it is necessary to increase the impurity concentration in the channel layer 240 to the second half of the 10 18 cm ⁇ 3 level.
  • the space charge density Qb can be roughly estimated by the method described in the first embodiment.
  • the impurity concentrations of the body region and the channel layer are sufficiently separated from the source region 224 and the drain region 230.
  • n + polysilicon is used for the gate electrode, and the impurity concentration of the semiconductor body region 210 is 2 ⁇ 10 18 cm ⁇ 3 .
  • the work function difference ⁇ ms is about ⁇ 1.1V.
  • the shift amount of Vfb caused by Qf is approximately in the range of 0V to -0.1V.
  • the value of conventional Qb / Ci is generally suppressed to about the band gap of the semiconductor or less. Therefore, when the above numerical example is substituted into the right side of (Formula 1), Vfb in the conventional example is equal to or higher than ⁇ 2.2V.
  • the gate rating Vgcc is, for example, 1.8V. Since the band gap Eg of Si is about 1.1 V, in this embodiment, ⁇ 2 Eg is the lower of ⁇ 2 Eg and ⁇ Vgcc / 2, which is the lower limit value of the guaranteed operation range.
  • Vfb is equal to or less than ⁇ 2Eg, which is not in the conventional example.
  • the first specific configuration for realizing the semiconductor device having Vfb as described above is that the impurity charge concentration Qb per area in the channel layer of the semiconductor device is equal to or higher than Eg ⁇ Ci C / cm 2. It is to be. As Qb is increased to a level not found in the conventional example equal to or higher than Eg ⁇ Ci C / cm 2 , Vfb is negatively reduced to a low value not found in the conventional example, which is equal to or lower than ⁇ 2 Eg. Because it shifts.
  • Vfb shift due to Qb corresponding to the third term of (Equation 1) is the conventional example.
  • the voltage is about -1.6 V, which is about 1.5 times higher than the above.
  • Vfb is about -2.7V, which is equal to or less than -2Eg. Meet.
  • a second specific configuration for realizing the semiconductor device having Vfb as described above has a fixed charge density Qf related to the gate insulating film of the semiconductor device equal to or higher than 1.5 Eg ⁇ Ci C / cm 2. Is to do.
  • Qf charge density
  • Vfb is also equal to or greater than 1.5 Eg. This is because the value shifts in the direction and becomes a value of Vfb which is not in the conventional example.
  • the Qf is about 16 ⁇ 10 ⁇ 7 C / cm 2 , and this is expressed as an elementary quantity q
  • a thermal SiO 2 film can be used as its gate insulating film, and therefore, when expressed in a unit (Qf / q) obtained by dividing Qf by an elementary quantity q, it is less than 10 11 / cm 2 .
  • the effect by the work function difference ⁇ ms of the first term of (Expression 1) is used.
  • the vacuum work function ⁇ m of the gate electrode is small by about 1 V, that is, it needs to be closer to the vacuum level.
  • the vacuum work function of most practical gate electrode materials, including the conventional n + polysilicon electrode is in the range of approximately 4V to 5.3V and is within or far away from the Si bandgap. Most of them correspond to no range. Therefore, the negative shift amount of Vfb only by changing ⁇ ms has the above limit.
  • a third specific configuration is considered that combines the effect of Qf in the second term. That is, the value of Qf ⁇ ms ⁇ Ci is equal to or greater than 2Eg ⁇ Ci C / cm 2 . According to this configuration stage, when an electrode having a smaller ⁇ ms is used, it is not necessary to increase the Qf unnecessarily by the smaller ⁇ ms. Disadvantages can be reduced.
  • the value of Qb ⁇ ms ⁇ Ci is equal to or greater than 2Eg ⁇ Ci C / cm 2 . According to this configuration, when an electrode having a smaller ⁇ ms is used, it is not necessary to unnecessarily increase the Qb by the amount of the smaller ⁇ ms, and the various disadvantages described above caused by increasing the Qb can be reduced. .
  • the present invention has been described with reference to the preferred embodiments. However, these descriptions are not limitations on the invention, and various modifications can be made to the above-described embodiments.
  • an Si semiconductor has been described above as an example, an SiC semiconductor or other wide band gap semiconductor may be used.
  • an n-channel MIS type semiconductor device has been mainly described.
  • the present invention can also be applied to a p-channel MISFET. In this case, n and p of the semiconductor polarity, positive and negative signs of voltage, etc., high (positive direction) and low (negative direction) in the comparison of the magnitude of the voltage, etc. Replace it appropriately by replacing it.
  • the method of driving the semiconductor device in each of the above embodiments includes a step of applying a voltage having a magnitude between Vth and Vgcc ⁇ to the gate electrode, and applying a voltage having a magnitude between Vth and Vgcc to the gate.
  • Vfb of the semiconductor device is equal to or less than Vgcc ⁇ . According to this driving method, even when a voltage having a lower limit in the compensation range is applied to the gate electrode, Vfb is set lower than the lower limit of the operation guarantee range, and therefore Vfb is subtracted from the gate voltage. The value does not become positive, and as a result, the Vth fluctuation is suppressed.
  • Vfb of the semiconductor device is equal to or lower than the lower of ⁇ Vgcc / 2 and ⁇ 2Eg.
  • the present invention is suitably used for various control devices and drive devices using, for example, power MOSFETs and power MOSFETs.

Abstract

　本発明は、半導体ボディ領域とゲート絶縁膜の間に半導体ボディ領域とは逆の半導体極性のチャネル層を有するＭＩＳ型半導体装置であり、当該半導体装置のＶｆｂが、当該半導体装置のＯＦＦ側の極性のゲート定格電圧Ｖｇｃｃ-と同等かそれ以下にすることで、半導体ボディ領域表面近傍に誘起されるキャリア電荷密度を当該半導体装置の動作保証範囲内において所定量以下に抑制する。

Description

半導体装置及びその駆動方法
　本発明は、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置に関する。
　半導体装置はその用途に応じて、様々な要求仕様を満足するための技術開発が進められている。半導体基板上に絶縁膜構造体を有するデバイスでは、その基本性能向上のため絶縁膜の高品質化が求められている。
　例えば、一般的にＬＳＩに用いられているシリコン（Ｓｉ）基板上に形成された半導体装置は、微細化を進めることで集積度を高め、飛躍的に性能を向上させてきた。そのゲート絶縁膜には従来、極めて高品質な熱的に成長させた酸化膜（熱ＳｉＯ2膜）を用いており、薄膜化等により微細化に対応してきた。近年、熱ＳｉＯ2膜の薄膜化の限界に直面し、更なる微細化を進めるため、高誘電率絶縁膜等の導入が進められている。
　一方、ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができるパワーデバイスの半導体材料として注目されている。例えば炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するので、次世代の低損失パワーデバイスに最適な半導体として期待されている。
　ＳｉＣ上には熱酸化により比較的良質のＳｉＯ2膜を形成できる。しかし、そのＭＩＳ界面は、界面準位等の多くの熱ＳｉＯ2膜に係る欠陥を含み、ＭＩＳトランジスタのチャネル移動度が著しく低いことや信頼性確保が困難なことが課題となっていた。これに対し、近年、熱酸化膜、もしくは、ＣＶＤによるＳｉＯ2膜形成後、窒化処理工程を付加する事で、ＳｉＯ2／ＳｉＣ界面に高濃度の窒素をドーピングし、界面準位を低減させチャネル移動度を改善できることが報告されている。
　例えば、特許文献１では、ＮＯガスもしくはＮ2Ｏガスを含んだ雰囲気でＳｉＣ表面に窒化処理を行う工程と、前記窒化処理工程に続き、化学的もしくは物理的気相成長法によりＳｉＣ表面に成膜を行う工程を含む製造方法が開示されている。
　このようなプロセスを経て形成されたゲート絶縁膜を有するＭＩＳ界面は、界面準位を低減でき、チャネル移動度の大幅な改善を実現できることが実証されている。
特開２００８－１１７８７８号公報
　半導体装置の基本性能を向上させながら信頼性確保を両立させる技術的難易度は年々厳しくなっている。
　例えばＳｉ上に形成されるＭＩＳ型半導体装置、或いはトランジスタ素子のＭＩＳＦＥＴ（ＭＩＳ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）では、微細化等の進展に伴い内部電界が増大の一途となっている。そのため、半導体中のキャリアが、よりエネルギーを得て絶縁膜障壁を越える等によりゲート絶縁膜に導入されやすくなり、閾値電圧（Ｖｔｈ）が変動し不安定となる等、様々な信頼性の問題を引き起こす。ゲート絶縁膜に導入され得るキャリアにはエレクトロン（電子）とホール（正孔）があるが、前者に比べ後者の方が導入されるキャリア１個当りのトラップ等の発生ダメージ量（トラップ効率等と言う）が圧倒的に大きいことがよく知られている。
　さらに、微細化・薄膜化の進展で最近のＳｉ集積回路装置では、従来の熱ＳｉＯ2膜に代わって高誘電率絶縁膜をゲート絶縁膜として導入せざるを得なくなっている。これら高誘電率絶縁膜は、極めて高品質なことで知られる従来の熱ＳｉＯ2膜に比べると、その膜質はかなり劣るだけでなく、一般にそのエネルギーギャップが小さくその分半導体中のキャリアから見たエネルギー障壁は低くなる。劣化した膜質はトラップ効率を高め、エネルギー障壁の低下はエレクトロンやホールが絶縁膜に導入される確率を高める。その結果、これら高誘電率絶縁膜を用いた半導体装置では、Ｖｔｈ変動など信頼性の問題がより深刻になることが懸念される。
　一方、ワイドバンドギャップ半導体から形成されたＭＩＳＦＥＴでは、半導体側がワイドバンドギャップであるため、バンドギャップが広いＳｉＯ2をゲート絶縁膜に用いた場合でも、半導体に対しての障壁高さはより低くなり、それに従って半導体中のキャリアは、より絶縁膜中に導入されやすくなる。
　図９は、縦型ＭＩＳ構造のＳｉＣ半導体装置１１００の構成例を示している。半導体装置１１００は、ｎ+基板（ＳｉＣ基板）１１０の上に、ｎ-ドリフト層１１１が積層された構造を有している。ｎ-ドリフト層１１１の上部には、ｐボディ領域１２０が形成されており、ｐボディ領域１２０の上部に、ｐボディコンタクト領域１２２とｎ+ソース領域１２４とが形成されている。ｎ-ドリフト層１１１、ｐボディコンタクト領域１２２及びｎ+ソース領域１２４の表面には、チャネル層１４０が形成されている。さらにチャネル層１４０の上には、ゲート絶縁膜１４４およびゲート電極１４６が形成されている。当該チャネル層１４０は、ｐボディ領域１２０の上方に位置する箇所にチャネル領域を形成する。この「チャネル層」は「埋込層」とも呼ばれる場合もある。ｎ+ソース領域１２４の表面にはソース電極１２６が形成され、ｎ+基板１１０の裏面にはドレイン電極１２８が形成されている。
　一般に、機器や装置、部品などには、指定された条件における仕様、性能、使用限度などを定めた定格（あるいは「最大定格」）が規定されており、当該定格値の範囲内での使用において長期信頼性を含めた当該装置の正常動作が保証される。これに対し、「絶対最大定格」は、一瞬たりとも、この値を越えると永久的な破壊等に至る値を指す。したがって、「絶対最大定格」は、「定格」または「最大定格」に比べ、一般に大きな範囲が設定される。以下、本明細書においては、定格（最大定格）、絶対最大定格等の用語を用いる。
　ＭＩＳ型半導体装置では、ゲートに係る定格電圧Ｖｇｃｃが規定されており、一般に正電圧、負電圧双方の極性における動作保証がされる。本発明明細書では、ＭＩＳ型半導体装置のＯＮ側の極性のゲート定格電圧をＶｇｃｃとして定義する。また、ＭＩＳ型半導体装置のＯＦＦ側の極性のゲート定格電圧をＶｇｃｃ-として定義する。パワー半導体で一般的なｎチャンネルＭＩＳ型半導体装置を例にとると、例えば一般にＶｇｃｃは２０±２Ｖの範囲である。ＯＮ側の正のゲート電圧ＶｇではＶｇｃｃを上限とする範囲で動作保証がされる。一方、ＯＦＦ側の負のゲート電圧ではＶｇｃｃ-を下限とする範囲で動作保証がされる。一般に半導体装置やその用途に応じて、－Ｖｇｃｃから－Ｖｇｃｃ／２を下限とする範囲で動作保証がされる。すなわち、一般に、Ｖｇｃｃ-は、－Ｖｇｃｃから－Ｖｇｃｃ／２の範囲に設定される。このことは、ＳｉＣパワー半導体においても同様である。例えばＶｇｃｃ＝２０Ｖの場合では、－２０～－１０Ｖ≦Ｖｇ≦＋２０Ｖの範囲で信頼性も含めた動作を保証する必要がある。
　本願発明者等は、上記のような大電圧をゲート絶縁膜に印加した場合、ある条件下で閾値電圧（Ｖｔｈ）が不安定となり、経時的に変動する現象が観測されることを新たに見出した。特に、高温下での負電圧印加による負方向のシフトが顕著であることが本発明者によって明らかになった。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、Ｖｔｈの経時的に変動する現象を抑制する半導体装置を提供するものである。
　本発明の半導体装置は、半導体ボディ領域、ゲート絶縁膜、前記半導体ボディ領域と前記ゲート絶縁膜との間に設けられ、前記半導体ボディ領域とは逆の半導体極性のチャネル層、及び前記ゲート絶縁膜と接して設けられたゲート電極を有するＭＩＳ型の半導体装置であって、前記半導体ボディ領域のバンド曲がりがゼロとなるゲート電圧をフラットバンド電圧Ｖｆｂ、前記半導体装置のオフ側の極性のゲートの定格電圧をＶｇｃｃ-と定義するとき、前記半導体装置のＶｆｂがＶｇｃｃ-と同等かそれ以下である。
　ある実施形態において、前記半導体ボディ領域のバンドギャップをＥｇ、前記半導体装置のオン側の極性のゲートの定格電圧をＶｇｃｃと定義するとき、前記半導体装置のＶｆｂが－Ｖｇｃｃ／２と－２Ｅｇのいずれか低い方と同等かそれ以下である。
　ある実施形態において、前記半導体装置のゲート絶縁膜容量をＣｉと定義するとき、前記チャネル層の半導体不純物濃度が１０18ｃｍ-3より高く５×１０19ｃｍ-3以下であって、かつ、面積当りの半導体不純物電荷濃度がＥｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である。
　ある実施形態において、前記半導体装置のゲート絶縁膜容量をＣｉ、前記ゲート絶縁膜に係る固定電荷密度をＱｆと定義するとき、前記Ｑｆが１．５Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である。
　ある実施形態において、前記半導体装置のゲート絶縁膜容量をＣｉ、前記ゲート絶縁膜に係る固定電荷密度をＱｆ、前記半導体ボディ領域と前記ゲート電極との仕事関数差をΦｍｓと定義するとき、Ｑｆ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である。
　ある実施形態において、前記半導体装置のゲート絶縁膜容量をＣｉ、前記チャネル層の面積当りの半導体不純物電荷濃度をＱｂ、前記半導体ボディ領域と前記ゲート電極との仕事関数差をΦｍｓと定義するとき、前記チャネル層の半導体不純物濃度が１０18ｃｍ-3より大きく５×１０19ｃｍ-3以下であって、かつ、Ｑｂ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である。
　ある実施形態において、前記半導体ボディ領域及び前記チャネル層が炭化珪素により構成される。
　ある実施形態において、Ｖｆｂが－１０ボルト（Ｖ）以下である。
　本発明の半導体装置の駆動方法は、半導体ボディ領域、ゲート絶縁膜、前記半導体ボディ領域と前記ゲート絶縁膜との間に設けられ、前記半導体ボディ領域とは逆の半導体極性のチャネル層、及び、前記ゲート絶縁膜と接して設けられたゲート電極を有するＭＩＳ型の半導体装置の駆動方法であって、前記半導体ボディ領域のバンド曲がりがゼロとなるゲート電圧をフラットバンド電圧Ｖｆｂ、前記半導体装置のオフ側の極性のゲートの定格電圧をＶｇｃｃ-、前記半導体装置のオン側の極性のゲートの定格電圧をＶｇｃｃ、前記半導体装置の閾値電圧をＶｔｈと定義するとき　ＶｔｈとＶｇｃｃ-との間の大きさの電圧を前記ゲート電極に印加する工程と、ＶｔｈとＶｇｃｃとの間の大きさの電圧を前記ゲート電極に印加する工程とを含み、前記半導体装置のＶｆｂがＶｇｃｃ-と同等かそれ以下である。
　ある実施形態において、前記半導体ボディ領域のバンドギャップをＥｇと定義するとき、前記半導体装置のＶｆｂが－Ｖｇｃｃ／２と－２Ｅｇのいずれか低い方と同等かそれ以下である。
　本発明によれば、ＶｆｂがＶｇｃｃ-とほぼ同等かそれ以下に設定されているため、ゲート電極に定格電圧の下限または上限等に相当する大電圧を印加したときに問題となるＶｔｈが変動する現象が回避される。
本発明の一実施形態に係る半導体装置（ＳｉＣ縦型ＭＩＳＦＥＴ）１００の断面図 本実施形態に係る他の半導体装置（ＳｉＣ横型ＭＩＳＦＥＴ）１０１の断面図 従来例に係るＳｉＣ横型ＭＩＳＦＥＴのＶｔｈ寿命の電圧依存性を示す図 従来例に係るＳｉＣ　ＭＩＳ型半導体装置のＣＶ特性を示す図 本実施形態に係るＳｉＣ横型ＭＩＳＦＥＴのＣＶ特性を示す図 （ａ）は、異なるＶｆｂを有するＳｉＣ横型ＭＩＳＦＥＴのＶｔｈ変動量のストレス電圧依存性を示す図であり、（ｂ）は、異なるＶｆｂを有する当該半導体装置に印加されるストレス電圧からＶｆｂを除したときのＶｔｈ変動量の比較を示す図 異なるＶｆｂを有するＳｉＣ横型ＭＩＳＦＥＴのＶｔｈ寿命の電圧依存性を示す図 本発明の他の実施形態に係る半導体装置１０２の構成を模式的に示す断面図 従来例に係る半導体装置（ＳｉＣ縦型ＭＩＳＦＥＴ）１１００の断面図
　ある条件下で閾値電圧（Ｖｔｈ）が不安定となり、経時的に変動する現象は、ＳｉＯ2／ＳｉＣ界面またはその近傍のＳｉＯ2膜中に高密度のホールトラップが存在するために、ホールが上記トラップに捕獲されることで起こると推察できる。本発明は、以下に説明する知見に基づき、フラットバンド電圧Ｖｆｂを、ゲート電圧の保証範囲の下限であるＶｇｃｃ-（典型的には－Ｖｇｃｃ、または、－Ｖｇｃｃ／２）とほぼ同等であるかそれ以下に設定し、それによってＶｔｈ変動を抑制することができる。以下、Ｖｔｈ変動とＶｆｂとの関係を説明する。
　ワイドバンドギャップ材料、特にＳｉＣでは、ＳｉＯ2に対するホール障壁がＳｉの場合の約４．７Ｖに比べると約２．９Ｖと低い。このため、例えホールのトラップ数（あるいはトラップ効率）がＳｉ半導体の場合と同程度であるとしても、ＳｉＯ2中に注入されうるホールの総量が多いことが予想される。実際、ＳｉＣ半導体のＳｉＯ2膜に係るホールトラップはＳｉ半導体の場合よりも多いことが一般に知られている。
　本願発明者等は、このＶｔｈ変動の現象機構を解析するため、以下に記す代表的な実験を実施した。先ず、図２に示す横型のＳｉＣ－ＭＩＳＦＥＴ１０１を準備した。この横型ＭＩＳＦＥＴは、ＳｉＣ半導体基板１０と、ＳｉＣ半導体基板１０上に形成されたｎ-型ドリフト層１１とを備えている。ｎ-型ドリフト層１１の上面側にはｐ型ボディ領域２０が存在し、ｐ型ボディ領域２０には、ｎ型のソース領域２４およびドレイン領域３０が離間して形成されている。ｐ型ボディ領域２０上には、ソース領域２４およびドレイン領域３０と部分的にオーバーラップするようにチャネル層４０（または埋込層）が配置されている。チャネル層４０上にはゲート絶縁膜４４とゲート電極４６とがこの順番に配置されている。この横型ＭＩＳＦＥＴは、ゲート電極４６に対して、ｎ型ソース領域２４とドレイン領域３０が対称であることを除いて、基本的に図９に示した縦型ＭＩＳＦＥＴと同じである。この横型ＭＩＳＦＥＴでゲート電極に電圧を印加したときのＶｔｈが経時変化する現象を観測した。
　図３は１５０℃の高温下で、ゲート電極に負電圧（Ｖｇ）を印加したときのＶｔｈの寿命の電圧依存性を示す。図３のグラフの縦軸は寿命、横軸は、ゲート電圧ＶｇからＶｆｂを差し引いた値の逆数をマイナス１倍した数値である。ここでの寿命とは、Ｖｔｈの変動量が１０％変動に相当する±０．３Ｖに達する時間としている。同図の外挿から１０年間（８７６００時間≒約１×１０5ｈ）の寿命を保証するには、同図の横軸の数値が２を超える必要があることが明らかとなった。すなわち、－１／（Ｖｇ－Ｖｆｂ）が２を超える必要がある。このことから、Ｖｆｂ－Ｖｇ＜０．５が導かれる。
　上記の考察から、一般に、十分に長い寿命を保証するには、Ｖｇ＞Ｖｆｂ－Ｖｏを満たす必要があることが明らかとなった。ここでＶｏの値は非常に小さく本例ではおよそ０．５Ｖであった。Ｖｆｂは当該半導体装置のフラットバンド電圧である。フラットバンド電圧Ｖｆｂは、ゲート絶縁膜と接する側にチャネル層を有する半導体ボディ領域（図２の構造の例ではｐ型ボディ領域２０）のバンド曲がりがゼロとなるゲート電圧と定義する。
　Ｖｏは、Ｖｏ＝Ｑｏ／Ｃｉと一般化して表現され得る。ここでＣｉは単位面積当りのゲート絶縁膜容量、ＱｏはＶｏをＣｉで規格化した単位面積当たりの電荷量である。このように発明者等は、ゲート電極に負電圧を印加したときのＶｔｈの負方向シフト量は、概ねＶｇがＶｆｂに対してどれだけ負方向にシフトしているか（数直線の正負の概念で言えば、どれだけ低いか）という量により決まることを発見した。この点については、後に図６（ａ）（ｂ）を参照しながら、より詳しく説明する。
　Ｖｔｈの負方向シフトのメカニズムについて、以下のように発明者等は考える。即ち、半導体表面近傍で誘起されたキャリア（この場合はホール）は、熱励起等のプロセスによりゲート絶縁膜に導入される。一般的なチャネル層を有するＳｉやＳｉＣ等のＭＩＳ型半導体装置では、特にゲート電圧が負の場合に当該チャネル層の殆どが空乏化していることをシミュレーション等で確認した。この時発生する正電荷は空間電荷であるから絶縁膜に移動し得ない。ゲート絶縁膜に移動可能な正のキャリアはｐ型の半導体ボディ領域が蓄積状態になって初めて、｜Ｖｇ－Ｖｆｂ｜に比例して増加する。従って、上述のＱｏは、半導体ボディ領域表面近傍に誘起されたキャリア電荷密度に、ゲート絶縁膜への注入効率およびゲート絶縁膜でのトラップ効率を掛け合わせた量であってＶｔｈ変動を引き起こす閾値的なものであると基本的に考えられる。
　上記の例のように、ＳｉＣを始めとするワイドバンドギャップ半導体では、高品質なゲート絶縁膜および半導体との界面を得ることが未だ難しい上にワイドバンドギャップ半導体であるが故にゲート絶縁膜への注入障壁がより低くなる。即ち、上で考察したメカニズムに基づくと、トラップ効率等を十分に低く抑えることが未だ難しい上にゲート絶縁膜への注入効率が原理上高い。このため、ワイドバンドギャツブ半導体における信頼性の諸問題は、Ｓｉ半導体と比べてもさらに深刻なものであり、その解決は火急の課題となる。
　本発明では、半導体装置の動作保証範囲において、半導体ボディ領域表面近傍に誘起されるキャリア電荷密度を所定量以下に抑える。従来、半導体装置の動作保証範囲（ここでは特に負のゲート電圧側の保証範囲）において、半導体ボディ領域表面近傍に誘起されるキャリア電荷密度が所定量以下に抑えられた半導体装置、言い換えれば当該Ｖｆｂが当該保証範囲の下限（典型的には－Ｖｃｃ、または、－Ｖｃｃ／２）とほぼ同等であるかそれ以下になるような半導体装置は、実用上存在しなかった。以下述べるように、Ｖｆｂを当該保証範囲の下限とほぼ同等またはそれ以下に設定することが困難であること、または、そうすることで諸々のデメリットが生じるため、このデメリットを上回るようなメリットの得られることが従来知られていなかったためである。したがって、本発明がなされるまでは、Ｖｆｂを従来値よりも低い値に設定する動機または発想が存在しなかった。
　以下、Ｖｆｂがゲート電圧の負側の保証範囲の下限とほぼ同等であるかそれ以下に設定された半導体装置の構成を説明する。なお、本明細書において、ある値と「同等」であるとは、その値を中心に±１０％の幅に入る大きさを有することである。
　ゲート絶縁膜と半導体ボディ領域の間にチャネル層を有するＭＩＳ構造を有する半導体装置において、当該半導体装置のＶｆｂは、簡単には以下の式で表される。
　Ｖｆｂ＝Φｍｓ－（Ｑｆ＋Ｑｂ）／Ｃｉ　　　　　　・・・（式１）
Φｍｓはゲート電極と半導体ボディ領域との仕事関数差、Ｑｆはゲート絶縁膜に係る固定電荷密度、Ｑｂはチャネル層の空間電荷密度、Ｃｉはゲート絶縁膜容量である。
　第１項のΦｍｓはゲート電極材料の真空仕事関数で決まる。例えばＳｉでは、ゲート電極にドープドポリシリコンを通常用いることから、そのドーパントの極性や濃度によって大凡－１．１Ｖ≦Φｍｓ≦＋１．１Ｖの範囲となる。ここで、１．１ＶはＳｉ半導体のバンドギャップ値である。ＳｉＣでは、通常、ゲート電極にｎ+ドープドポリシリコンやアルミニウム等を用いる。このため、バンドギャップ値Ｅｇが約３．２Ｖの４Ｈ－ＳｉＣの場合では、大凡－３．２Ｖ≦Φｍｓ≦＋０．２Ｖの範囲となる。また、他のゲート電極材料においても、性能・信頼性上の観点から実用に供されている材料となると、真空仕事関数が概ね４Ｖから５．３Ｖの範囲である。したがって、半導体の種類によらず、Φｍｓは、Ｓｉのバンドギャップと同等か、それよりも低い。なお、本明細書においては、バンドギャップＥｇや仕事関数差Φｍｓの単位としてボルト（Ｖ）を一貫して用いるものである。
　一方、第２項のＱｆは、ゲート絶縁膜と半導体の界面の品質に大きく左右される。Ｑｆの低減が、その半導体装置の性能および信頼性を向上させることに直結するため、過去、Ｑｆを低減する努力が重ねられてきた。中でも、Ｓｉでは、ゲート絶縁膜に高品質な熱ＳｉＯ2膜を用いることにより、Ｑｆは極めて低い値に低減されてきた。具体的には、Ｑｆを電気素量ｑで除した単位で表現し直すと、１０11／ｃｍ2を下回る程までに低減された。これに対し、ＳｉＣでは、高品質なゲート絶縁膜を得にくく、窒化処理を行う等をしても、Ｑｆは１０11／ｃｍ2台の中程（大雑把には３～５×１０11／ｃｍ2程度）辺りが現状である。いずれにしても、Ｑｆの値は半導体装置の性能および信頼性全般に直結するため、従来、Ｑｆを低減する努力が行われ、Ｑｆを高めることの動機付けはなかった。
　ここまでをまとめると、第１項及び第２項の和である　Φｍｓ－Ｑｆ／Ｃｉ　の値は、ＭＩＳＦＥＴの構成材料で決まり、その値は、ＭＩＳＦＥＴを構成する半導体のバンドギャップ程度の大きさの範囲にある。
　一方、第３項のＱｂは、ゲート絶縁膜下に設けられたチャネル層における単位面積当たりの空間電荷密度である。例えばＳｉ或いはＳｉＣ半導体におけるｎ型チャネル層の場合、負のゲート電圧下では、当該チャネル層全域にわたって、あるいは当該チャネル層の空乏層厚さがチャネル層厚未満である時は当該空乏層全域にわたってその不純物濃度を積算したものに電気素量ｑを掛けた値が上記の空間電荷密度に相当する。第１項及び第２項と異なり、基本的にＱｂは材料物性面の制約を受けないが、実際には装置動作設計上の制約からあまり大きくはできない。大きくし過ぎると、例えばパンチスルーや短チャンネル効果などが顕著となり、半導体装置の基本動作すら危うくなるからである。そのため、例えばｎ+ポリシリコンのゲート電極を有するｐチャンネルＳｉ－ＭＩＳＦＥＴにおいては、Ｖｔｈのｎ／ｐチャンネル対象性を保つために以前よく採用されていたチャネル層についても、これら弊害を最小限に留められるように、できるだけ少ない空間電荷量のチャネル層の導入に留める必要があった。そのため、従来のＱｂ／Ｃｉの値は、その半導体のバンドギャップ程度かそれ以下に抑えられていることが一般である。例えば、図９に示すＳｉＣ半導体の縦型ＭＩＳ構造の従来例の場合、Ｑｂ／Ｃｉの値は約３．１Ｖである。これは、４Ｈ－ＳｉＣ半導体のＥｇ値である３．２Ｖと同等かそれ以下である。
　以上、各項の和としてのＶｆｂは、半導体装置がチャネル層を有しているか否かに関わらず、大凡当該半導体装置を構成する半導体のバンドギャップＥｇの倍程度の大きさの範囲内にあるのが一般である。例えばＥｇ＝３．２ＶのＳｉＣ半導体の縦型ＭＩＳ構造の従来例の場合、通常、Ｖｆｂは、図４に矢印で示すように約－６．５Ｖかそれ以上（それと同等かそれより正の値であるの意味。他も同様。）である。同デバイスのＶｇｃｃは、一般に２０Ｖ程度である。したがって、上記従来例のＶｆｂ値は、－Ｖｇｃｃ～－Ｖｇｃｃ／２　に比べて格段に高い。
　以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本発明は以下の実施形態に限定されない。
（第１の実施形態）
　図１の模式的断面図を参照しながら、本発明の実施形態の一例に係る半導体装置１００について説明する。
　図１に示す半導体装置１００は縦型ＭＩＳ構造の炭化珪素（以下、ＳｉＣ）パワー半導体装置の一例である。この半導体装置１００は、第１導電型のＳｉＣ半導体基板１０と、基板１０の表面１０ａ上に形成された第１導電型の第１のＳｉＣ半導体層１１とを含んでいる。本実施形態のＳｉＣ半導体基板１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、第１のＳｉＣ半導体層１１はｎ-ドリフト層である。すなわち、本実施形態では、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「－」の表記は、ドーパントの相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　第１のＳｉＣ半導体層１１には、第２導電型のボディ領域（ウェル領域）２０が形成されている。ボディ領域２０内には、第１導電型のソース領域２４が形成されている。本実施形態のボディ領域２０はｐ型であり、ソース領域２４はｎ+型である。ボディ領域２０にはｐ型のコンタクト領域２２が形成されている。ソース領域２４上にはソース電極２６が形成されている。なお本実施形態では、ソース電極２６は、ｎ+ソース領域２４及びｐコンタクト領域２２の表面に形成され、ｎ+ソース領域２４及びｐコンタクト領域２２の両方と電気的に接触しているが、それぞれ別個に接触させてもかまわない。また、本発明はＭＩＳ型構造であればよく、ＦＥＴでなくても即ちソースとドレインがない所謂ＭＩＳキャパシタでも構わない。
　第１のＳｉＣ半導体層１１上には、第１導電型のＳｉＣ半導体チャネル層４０がｐボディ領域２０およびｎ+ソース領域２４の少なくとも一部に接して形成されている。本実施形態における当該チャネル層４０は、ｐボディ領域２０及びｎ+ソース領域２４が形成されたｎ-ドリフト層１１の上に、エピタキシャル成長によって形成されている。当該チャネル層４０は、ｐボディ領域２０の上方に位置する箇所にチャネル領域４２を含んでいる。チャネル層４０の上にはゲート絶縁膜４４が形成されている。ゲート絶縁膜４４の上にはゲート電極４６が形成されている。基板１０の裏面１０ｂには、ドレイン電極２８が形成されている。
　本実施形態においては、チャネル層４０は不純物濃度が２．５×１０18ｃｍ-3、厚さ３０ｎｍである。通常のチャネル層では、特に負ゲート電圧下において、その殆どが空乏化している。従って空間電荷密度Ｑｂの値は、当該不純物濃度と当該厚さとｑの積から１２×１０-7Ｃ／ｃｍ2と求められる。空乏近似による概算として、上記の例において、当該不純物濃度Ｎｂが濃過ぎる場合には、チャネル層全域にわたって空乏化しないため、当該チャネル層の厚さに代わって最大空乏層厚さＷｍ＝２（εｓ・Φｆ／ｑ／Ｎｂ）1/2　を用いればよい。ここで、εｓは半導体の誘電率、Φｆは同半導体のフェルミレベルである。例えば本実施形態において、Ｎｂ＝２×１０18ｃｍ-3ではＷｍ＝４１　ｎｍ、Ｎｂ＝１×１０19ｃｍ-3ではＷｍ＝１８　ｎｍ程度である。
　以上の簡単な解析的式は、当該不純物濃度が厚さ方向に均一であるという仮定に基づいている。チャネル層の不純物濃度が不均一である場合、厳密には空間電荷密度Ｑｂの値を解析的に求めることはできない。しかし、その場合でも、Ｑｂは同不純物濃度プロファイルを当該空乏層にわたって積分したものから求めればよい。一方、本実施形態におけるゲート絶縁膜４４は厚さ７０ｎｍの窒化酸化膜であり、ゲート絶縁膜容量Ｃｉは４．９×１０-8　Ｆ／ｃｍ2である。従って、（式１）から、Ｑｂにより引き起こされるＶｆｂのシフト量は－２４Ｖと概算される。
　本実施形態では、ゲート電極にｎ+ポリシリコンを用い、半導体ボディ領域２０の不純物濃度は２×１０18ｃｍ-3であるので、仕事関数差Φｍｓは約－３Ｖである。また、Ｑｆにより引き起こされるＶｆｂのシフト量は－１Ｖ前後である。従って、以上の数値例（計算値）を（式１）の右辺に代入すると、本実施形態のＶｆｂは、－２８Ｖ前後と概算される。
　なお、半導体ボディ領域２０の不純物濃度は、他の半導体領域との遷移領域における不純物濃度ではなく、他の半導体領域との遷移領域から十分離れた位置における不純物濃度を指す。遷移領域では、位置に応じて不純物濃度が急峻に変化するが、遷移領域から十分離れた位置における不純物濃度は位置に応じて大きく変化しない。例えば本実施形態に係る図１の横方向において、第１のＳｉＣ半導体層１１からもソース領域２４からも遠く濃度プロファイルが安定しているボディ領域２０の中央近辺におけるボディ領域２０表面近傍の不純物濃度を指す。同様に、図２の横型ＭＯＳの実施形態では、ソース領域２４からもドレイン領域３０からも十分離れた、両領域２４と３０の真ん中当りの位置における不純物濃度を指すのが一般的である。また、本実施形態のようなチャネルエピ層においては、その半導体不純物濃度は基本的に横方向に変化しない。本実施形態におけるチャネル層の不純物濃度は、ボディ領域２０の不純物濃度を規定した横方向位置の真上の位置における不純物濃度を指すものとする。
　図５は、本実施形態の半導体装置１００に係るＣ－Ｖ特性の測定例である。同測定例のＶｆｂ（同図中に矢印で示す）は約－１３Ｖと見積もられるが、この値は上記計算値に比べかなり高い。一方、前に示した従来例に係る図４においては、同測定例のＶｆｂは約－７Ｖであり、これは上述の従来例におけるチャネル層のＱｂ値１．６×１０-7Ｃ／ｃｍ2から算出されるＶｆｂの値とほぼ一致する。これは、本実施形態の製造にあたってチャネル層の厚さを薄くしたこと等が主因となり、当該半導体装置作製における何らかの工程において当該チャネル層に実際に導入された不純物の総量がその目論見値に比べて、少なくなってしまったことが主な原因であることが分かっている。図５で求まるＶｆｂ値から逆算すると、同例の実際のＱｂ値は５×１０-7Ｃ／ｃｍ2程度である。以上のことからわかるように、チャネル層の不純物濃度を上げる等して同空間電荷密度を高くすることにより、Ｖｆｂを大きく負方向にシフトさせ得ることが確認された。
　前述したように、ゲート定格電圧Ｖｃｃ＝２０ＶであるＳｉＣパワーデバイスにおいては、一般に、－２０～－１０Ｖ≦Ｖｇ≦＋２０Ｖの範囲において動作・信頼性の保証が求められる。
　図６（ａ）に、Ｖｆｂ≒－７Ｖ、－１１Ｖ、－１２Ｖの特性を有する横型ＭＩＳＦＥＴに１５０℃の高温下で、ストレス電圧として負電圧（Ｖｇ）を１６ｍｉｎ印加したときのＶｔｈの負電圧依存性を示す。また、図６（ｂ）に、ストレス電圧からＶｆｂを除いて比較したＶｔｈの負電圧依存性を示す。
　図６（ｂ）からわかるように、Ｖｆｂが異なる横型ＭＩＳＦＥＴにおいても、ＶｇがＶｆｂ以上のときはＶｔｈの変動が見られず、ＶｇがＶｆｂより低いときにＶｔｈは負方向に変動する経時変化が見られた。つまり、このＶｔｈの負方向変動量は、ＶｇがＶｆｂに対してどれだけ負方向に大きくシフトした電圧であるかによって決まることが確認された。
　図７は、Ｖｆｂ≒－７Ｖ、－１２Ｖの特性を有する横型ＭＩＳＦＥＴに負電圧（Ｖｇ）を印加したときのＶｔｈの寿命の電圧依存性を示す。同図の外挿から１０年の寿命を保証するには　Ｖｇ＞Ｖｆｂ－Ｖｏ　を満たす必要があり、Ｖｏの値はＶｆｂ≒－７Ｖの場合と同様に大凡０．４　Ｖ～０．５　Ｖと見積もれる。上記定数Ｖｏは比較的小さな値であるが、本実施形態で見積もられた値に限られるものではない。
　この新たな知見に基づいて、Ｖｆｂを動作保証範囲の下限値（－Ｖｇｃｃ～－Ｖｇｃｃ／２）と同等かそれ以下となるようにするには、後述する幾つかの具体的構成を採用すればよい。半導体装置が、そのような具体的構成を備えることにより、当該半導体装置の動作保証範囲において、Ｖｔｈ変動に係る信頼性を確保することが可能となる。なお、上記の実験結果は、解析上の利点から、横型ＭＩＳＦＥＴでの結果であるが、縦型ＭＩＳＦＥＴでも同様の結果が得られている。
　上記のようなＶｆｂを有する半導体装置を実現する第１の具体的構成は、当該半導体装置のチャネル層において、その面積当りの不純物電荷濃度ＱｂをＥｇ×Ｃｉ　Ｃ／ｃｍ2　と同等かそれ以上にすることである。ＱｂをＥｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上のレベルにまで増やすことに伴い、Ｖｆｂも２Ｅｇ（単位はＶ）と同等かそれ以上と従来例には無い値にまで負にシフトするからである。以下、この理由を説明する。
　式１の右辺における第１項及び第２項の和である「Φｍｓ－Ｑｆ／Ｃｉ」の値は、前述したように、ＭＩＳＦＥＴを構成する半導体のバンドギャップ（Ｅｇ）程度の大きさの範囲にある。
 ＳｉＣの場合、上記の通り、Φｍｓの取り得る範囲はおよそ－３．２Ｖ以上０．２Ｖ以下である。また、ＳｉＣの場合、Ｑｆ／ｑの取り得る範囲がおよそ３×１０11／ｃｍ2以上１×１０12／ｃｍ2以下であることから、Ｑｆ／Ｃｉの範囲はおよそ－３Ｖ以上－１Ｖ以下となる。したがって、「Φｍｓ－Ｑｆ／Ｃｉ」の値は、およそ－０．７Ｅｇ以上Ｅｇ以下となる。
 一方、Ｓｉの場合、上記の通り、Φｍｓの取り得る範囲はおよそ－１．１Ｖ以上１．１Ｖ以下である。また、Ｓｉの場合、Ｑｆ／ｑの取り得る範囲がおよそ３×１０10／ｃｍ2以下であることから、Ｑｆ／Ｃｉの範囲はおよそ－０．１Ｖ以上０以下となる。したがって、「Φｍｓ－Ｑｆ／Ｃｉ」の値は、およそ－Ｅｇ以上Ｅｇ以下となる。
　Ｖｆｂを－２Ｅｇよりも低い値に設定する場合を考えると、以下の式が成立することが好ましい。
　Ｑｂ≧（Φｍｓ－Ｑｆ／Ｃｉ＋２Ｅｇ）Ｃｉ　・・・（式２）
　ＳｉＣの場合、Φｍｓ－Ｑｆ／Ｃｉの下限値である－０．７Ｅｇを代入すると、式２は、以下のように変形される。
　Ｑｂ≧１．３Ｅｇ×Ｃｉ　・・・（式３）
　一方、Ｓｉの場合、Φｍｓ－Ｑｆ／Ｃｉの下限値である－Ｅｇを代入すると、式２は、以下のように変形される。
　Ｑｂ≧Ｅｇ×Ｃｉ　・・・（式３）
　以上のことから、ＱｂをＥｇ×Ｃｉ　Ｃ／ｃｍ2以上にすると、Ｖｆｂを－２Ｅｇよりも低い値に設定することができる。また、ＳｉＣの場合は、Ｑｂを１．３Ｅｇ×Ｃｉ　Ｃ／ｃｍ2以上にすることが好ましい。例えば、本実施形態において、当該チャネル層４０に導入する半導体不純物の電荷濃度を１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2にした場合には、（式１）の第３項に当たるＱｂによるＶｆｂシフト分は、従来例の１．５倍程度上回る約－５Ｖとなる。これに同式の第１項と第２項Φｍｓ－Ｑｆ／Ｃｉの従来値のままの大凡－４Ｖを加えると、Ｖｆｂは約－９Ｖとなる。従って、Ｖｇｃｃが１８Ｖ程度である半導体装置において、Ｖｆｂ値は－Ｖｇｃｃ／２と同等かそれ以下であることを満たす。
　さらに、本実施形態で当該チャネル層に導入する不純物を２割増やしＱｂ＝１．８Ｅｇ×Ｃｉ　Ｃ／ｃｍ2にした場合には、同ＱｂによるＶｆｂシフト分が約－６Ｖとなる。その結果、Ｖｆｂは約－１０Ｖとなり、Ｖｇｃｃが２０Ｖの場合でもＶｆｂ値が－Ｖｇｃｃ／２と同等かそれ以下となる。
　導入する不純物濃度を、凡そ５×１０19ｃｍ-3を超えるレベルまでに高くすると、当該チャネル層は縮退化し、空乏化が非常に困難となるので、本発明の目的に適わない。一般には、工程管理の観点等から、チャネル層の厚さは少なくとも１０ｎｍ程度は必要である。上記５×１０19ｃｍ-3を超える範囲まで不純物濃度を高めると、これによるＶｆｂのシフト分は、例えば本実施形態の場合で凡そ－１６０Ｖかそれ以下にもなる。本発明の目的上、Ｖｆｂをそのレベルまで低下させる必要性は無い。また、一般にパワー半導体装置ではそれほど微細化を求められないので、上記のＱｂの範囲であれば、チャネル層導入による短チャンネル効果等のデメリットは十分に制御可能であると考えられる。
　前記のようなＶｆｂを有する半導体装置を実現する第２の具体的構成は、当該半導体装置のゲート絶縁膜に係る固定電荷密度Ｑｆを１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。Φｍｓ－Ｑｂ／Ｃｉが０．５Ｅｇ程度に設定される場合、式２から式４を用いて説明したことが、同様に固定電荷密度Ｑｆの好ましい範囲の下限を見積もる場合にも成立する。
　（式１）の第２項に従い、Ｑｆを１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上の従来例には無いレベルにまで増やすことによって、Ｖｆｂも１．５Ｅｇと同等かそれ以上負方向にシフトし、従来例には無いＶｆｂの値になる。
　本実施形態で、同Ｑｆを上記下限値の１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等以上にする場合でも、Ｑｆを約２．４×１０-7Ｃ／ｃｍ2、これを電気素量ｑで除した単位（Ｑｆ／ｑ）で表わすと、約１．５×１０12／ｃｍ2にまで大きくする必要がある。前述したように、Ｑｆの低減がその半導体装置の性能および信頼性を向上させることに直結することから、過去、Ｑｆを低減する努力が重ねられた。一般に、Ｑｆを大きくすることは、例えばＱｆ／ｑを１０13／ｃｍ2台にまで大きくすることも、Ｑｆを低減することに比べれば格段に容易である。
　前記のようなＶｆｂを有する半導体装置を実現する別の構成としては、（式１）の第１項の仕事関数差Φｍｓによる効果を利用するものである。Φｍｓによる寄与だけで本実施形態にあるシフト量までＶｆｂを負にシフトさせるには、ゲート電極の真空仕事関数Φｍがより小さい、言い換えればより真空準位に近い必要がある。しかしながら、従来例のｎ+ポリシリコン電極のΦｍでも凡そ４．１Ｖであるので、例え真空準位に等しいΦｍ＝０の電極材料が見出せたとしてもΦｍｓを変えることだけによるＶｆｂの負方向シフト量には上記の限界があることになる。
　そこで、第３の具体的構成として、第２項のＱｆによる効果と合わせたものが考えられる。即ち、Ｑｆ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。この手段によれば、Φｍｓがより小さい電極を用いる場合には、そのΦｍｓが小さい分だけＱｆをむやみに大きくする必要がなくなり、Ｑｆを高レベルにすることによって生じるであろう前述の諸々のデメリットが軽減できる。
　或いは同様に、第４の具体的構成として、第３項のＱｂによる効果と合わせたものも考えられる。即ち、Ｑｂ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。この構成によれば、Φｍｓがより小さい電極を用いる場合には、そのΦｍｓが小さい分だけＱｂをむやみに大きくする必要がなくなり、Ｑｂを大きくすることによって生じる前述したような諸々のデメリットが軽減できる。
　最後に、半導体装置は一般的にノーマリオフ（Ｎｏｒｍａｌｌｙ－ＯＦＦ）型（本実施形態のｎチャンネルＭＩＳＦＥＴではＶｔｈ＞０Ｖ）であることが望まれ、現にパワー半導体においても殆どがノーマリオフ（Ｎｏｒｍａｌｌｙ－ＯＦＦ）型である。本発明によってＶｆｂを従来例には無い値にまで負にシフトさせると、そのままではＶｔｈもその分だけ負にシフトし場合によってはノーマリオン（Ｎｏｒｍａｌｌｙ－ＯＮ）型になることが懸念される。しかしながら、空乏近似の解析式等に則って、例えば半導体ボディ領域（本実施形態ではｐ型ボディ領域２０）の不純物濃度を高くする等の一般的な手法を用いれば、簡単にＶｔｈを大きくする（正方向にシフトさせる）ことができる。なお、本手法はＭＩＳ型構造である限り、本実施形態にだけでなく以降述べる実施形態についても全く同様に適用可能できるものである。
　以上、本発明を好適な実施形態について説明してきたが、こうした記述は発明に対する限定事項ではなく、勿論、上記の実施形態に対して種々の改変が可能である。例えば、上記では、ＳｉＣ半導体を例に説明したが、その他のワイドバンドギャップ半導体であってもよいしＳｉ半導体であってもよい。上記では主にｎチャンネルＭＩＳ型半導体装置について記述したが、ｐチャンネルＭＩＳＦＥＴに対しても当然に適用可能である。この場合は、半導体極性のｎとｐ、電圧等の正と負の符号、電圧等の大小比較の際の高い（正方向）と低い（負方向）、キャリアのホールとエレクトロン、等を相互に入れ替え等して適宜読み替える。この場合、問題とするＶｔｈシフトはエレクトロンによる正方向シフトとなる。トラップ効率で表した一個当たりの損傷を与える程度は、ホールに比べエレクトロンの場合小さいことが予想される。しかし、ますます厳しくなる半導体装置を取り巻く環境を鑑みると、ゲート絶縁膜の高品質化が難しいＳｉＣ等に限らずＳｉ半導体に対しても、Ｖｔｈ変動等にかかる信頼性課題の重要性ならびに本発明の意義は少しも衰えることはないものである。
（第２の実施形態）
　次に、図８を参照しながら、本発明の第２の実施形態に係る半導体装置１０２について説明する。
　図８に示す半導体装置１０２はＭＩＳ構造のシリコン（以下、Ｓｉ）半導体装置における本発明の一実施形態であって、Ｓｉ半導体基板２１０は第１の半導体極性を有するｐ型である。本実施形態にあるような一般的な横型ＭＩＳ半導体装置においては、半導体基板２１０が本発明で言うところのボディ領域に相当する。当該ボディ領域（半導体基板）２１０とその上に形成されたゲート絶縁膜２４４との間には、第２の半導体極性を有するチャネル層２４０が形成されており、当該ゲート絶縁膜２４４の上にはゲート電極２４６が形成されている。半導体基板２１０には、第２の半導体極性を有するソース領域２２４およびドレイン領域２３０が形成されている。
　本実施形態では、第１の半導体極性（導電型）がｐ型、第２の半導体極性がｎ型であるが、ｎ型とｐ型は相互に入れ替わっても良い。また、本発明はＭＩＳ型構造であればよく、ＦＥＴでなくても即ちソースとドレインがない所謂ＭＩＳキャパシタでも勿論構わない。
　本実施形態においては、ゲート絶縁膜２４４は例えば高誘電率の絶縁膜材料から成り、そのＳｉＯ2等価膜厚は３．５ｎｍである。前述のように、近年ゲート絶縁膜へ適用が進みつつある高誘電率絶縁膜は、従来の熱ＳｉＯ2膜に比べて膜質がかなり劣るだけでなく、一般にそのエネルギーギャップが小さくその分半導体中のキャリアから見たエネルギー障壁は低いために、Ｖｔｈ変動など信頼性の問題がより深刻になることが懸念される。チャネル層２４０は例えばイオン注入で形成され、不純物濃度が７．５×１０18ｃｍ-3で深さが２５ｎｍである。
　本実施形態のようにゲート絶縁膜厚が薄い場合において、本発明に係る効果を得るには、チャネル層２４０における不純物濃度を１０18ｃｍ-3台の後半辺りまで高くする必要がある。このような高濃度のチャネル層２４０の場合、当該チャネル層２４０の全域にわたって空乏化していない場合がある。そのような場合も、第１の実施形態において前述した方法で、空間電荷密度Ｑｂの概ねを見積もることが出来る。例えば本実施形態のＮｂ＝７．５×１０18ｃｍ-3の場合の空乏層厚さＷｍは１４ｎｍ程度である。従って、Ｑｂは約１７×１０-7Ｃ／ｃｍ2となる。よって（式１）から、本実施形態においてＱｂにより引き起こされるＶｆｂのシフト量は約－１．７Ｖとなる。
　なお、第１の実施形態の場合と同様、図８に示す横型ＭＯＳの実施形態においても、そのボディ領域およびチャネル層の不純物濃度は、当該ソース領域２２４からも当該ドレイン領域２３０からも十分離れた、両領域２２４と２３０の真ん中当りの横方向位置における不純物濃度を指す。
　本実施形態では、ゲート電極にｎ+ポリシリコンを用い、半導体ボディ領域２１０の不純物濃度は２×１０18ｃｍ-3である。このため、仕事関数差Φｍｓは約－１．１Ｖである。また、Ｑｆにより引き起こされるＶｆｂのシフト量は大凡０Ｖから－０．１Ｖの範囲である。一方、前記したように、従来のＱｂ／Ｃｉの値は、一般にその半導体のバンドギャップ程度かそれ以下に抑えられている。したがって、以上の数値例を（式１）の右辺に代入すると、従来例におけるＶｆｂは－２．２Ｖと同等かそれ以上である。
　本実施形態が想定する微細な寸法の半導体装置において、ゲート定格Ｖｇｃｃは例えば１．８Ｖである。ＳｉのバンドギャップＥｇは約１．１Ｖであるので、本実施形態の場合、－２Ｅｇと動作保証範囲の下限値の－Ｖｇｃｃ／２のいずれか低い方は－２Ｅｇとなる。
　第１の実施形態で述べた知見に基づいて、Ｖｆｂを従来例には無い上記－２Ｅｇと同等かそれ以下の値になるように、第１の実施形態で前述したいくつかの具体的構成をＳｉ半導体においても講ずることで、当該半導体装置の動作保証範囲においてＶｔｈシフトに係る信頼性を確保することが可能となる。
　上記のようなＶｆｂを有する半導体装置を実現する第１の具体的構成は、当該半導体装置のチャネル層において、その面積当りの不純物電荷濃度ＱｂをＥｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。ＱｂをＥｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上の従来例には無いレベルにまで増やすことに伴い、Ｖｆｂも－２Ｅｇと同等かそれ以下という、従来例には無い低い値にまで負にシフトするからである。
　例えば、本実施形態において当該チャネル層２４０に導入する半導体不純物の電荷濃度を１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2にした場合でも、（式１）の第３項に当たるＱｂによるＶｆｂシフト分は従来例の１．５倍程度上回る約－１．６Ｖである。これに同式の第１項と第２項Φｍｓ－Ｑｆ／Ｃｉの従来値のままの大凡－１．１Ｖを加えると、Ｖｆｂは約－２．７Ｖとなり－２Ｅｇと同等かそれ以下であることを満たす。
　あるいは、前記のようなＶｆｂを有する半導体装置を実現する第２の具体的構成は、当該半導体装置のゲート絶縁膜に係る固定電荷密度Ｑｆを１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。（式１）の第２項に従い、Ｑｆを１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上の従来例には無いレベルにまで増やすことによって、Ｖｆｂも１．５Ｅｇと同等かそれ以上負方向にシフトし、従来例には無いＶｆｂの値になるからである。例えば本実施形態で同Ｑｆが上記濃度下限値の１．５Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等以上にする場合でも、Ｑｆを約１６×１０-7Ｃ／ｃｍ2、これを電気素量ｑで除した単位（Ｑｆ／ｑ）で表わすと凡そ１０13／ｃｍ2にまで大きくする必要がある。前述したように、Ｓｉ半導体ではそのゲート絶縁膜に熱ＳｉＯ2膜を用いることができたことでＱｆを電気素量ｑで除した単位（Ｑｆ／ｑ）で表現すると１０11／ｃｍ2を下回る程までに低減してきたが、昨今のように高誘電率ゲート絶縁膜が取って代わる場合は一般にそこまでＱｆ／ｑを低減することは難しく現状で１０11／ｃｍ2台の中程（大雑把には３～５×１０11／ｃｍ2程度）辺りの実力である。半導体装置の性能および信頼性全般に直結することからＱｆの低減は一般に当然の公知事項であり、あえてＱｆを高レベルにすることによって生じる諸々のデメリットを上回るような動機は通常存在しなかった。或いはそういった発想自体が無かったが、本発明に記するところの格別の効果を得るための一つの構成としてむしろ逆に従来例にないレベルにまでＱｆを増大させるものである。一般に、Ｑｆを大きくすることは例えばＱｆ／ｑを１０13／ｃｍ2台にまで大きくすることも、Ｑｆを低減することに比べれば格段に容易である。
　あるいは、前記のようなＶｆｂを有する半導体装置を実現する別の構成としては、（式１）の第１項の仕事関数差Φｍｓによる効果を利用するものである。Φｍｓによる寄与だけで本実施形態にあるシフト量までＶｆｂを負にシフトさせるには、その分の凡そ１Ｖ程度だけゲート電極の真空仕事関数Φｍが小さい、言い換えればより真空準位に近い必要がある。しかしながら前述のように、従来例のｎ+ポリシリコン電極を含め、殆どの実用的なゲート電極材料の真空仕事関数は概ね４Ｖから５．３Ｖの範囲であり、Ｓｉのバンドギャップ内あるいはそれから大きく外れない範囲に相当するものが殆どである。それゆえ、Φｍｓを変えることだけによるＶｆｂの負方向シフト量には上記の限界があることになる。
　そこで、第３の具体的構成として、第２項のＱｆによる効果と合わせたものが考えられる。即ち、Ｑｆ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。この構成段によれば、Φｍｓがより小さい電極を用いる場合には、そのΦｍｓが小さい分だけＱｆをむやみに大きくする必要がなくなり、Ｑｆを高レベルにすることによって生じるであろう前述の諸々のデメリットが軽減できる。
　或いは同様に、第４の具体的構成として、第３項のＱｂによる効果と合わせたものも考えられる。即ち、Ｑｂ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ　Ｃ／ｃｍ2と同等かそれ以上にすることである。この構成によれば、Φｍｓがより小さい電極を用いる場合には、そのΦｍｓが小さい分だけＱｂをむやみに大きくする必要がなくなり、Ｑｂを大きくすることによって生じる前述したような諸々のデメリットが軽減できる。
　以上、本発明を好適な実施形態について説明してきたが、こうした記述は発明に対する限定事項ではなく、勿論、上記の実施形態に対して種々の改変が可能である。例えば、上記ではＳｉ半導体を例に説明したが、ＳｉＣ半導体であってもよいしその他のワイドバンドギャップ半導体であってもよい。或いは、上記の実施形態では、主にｎチャンネルＭＩＳ型半導体装置について記述したが、本発明は、ｐチャンネルＭＩＳＦＥＴに対しても適用可能である。この場合は、半導体極性のｎとｐ、電圧等の正と負の符号、電圧等の大小比較の際の高い（正方向）と低い（負方向）、キャリアのホールとエレクトロン、等を相互に入れ替え等して適宜読み替える。
　上記の各実施形態における半導体装置を駆動する方法は、ＶｔｈとＶｇｃｃ-との間の大きさの電圧を前記ゲート電極に印加する工程と、ＶｔｈとＶｇｃｃとの間の大きさの電圧を前記ゲート電極に印加する工程とを含み、半導体装置のＶｆｂがＶｇｃｃ-と同等かそれ以下である点に特徴を有する。この駆動方法によれば、補償範囲内の下限の大きさを有する電圧をゲート電極に印加しても、Ｖｆｂが動作保障範囲の下限よりも低く設定されているため、ゲート電圧からＶｆｂを引いた値が正になることがなく、その結果、Ｖｔｈ変動が抑制される。
　上記の各実施形態における半導体装置を駆動する方法において、半導体装置のＶｆｂが－Ｖｇｃｃ／２と－２Ｅｇのいずれか低い方と同等かそれ以下であることが好ましい。
　本発明は、例えばパワーＭＯＳＦＥＴ及びパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
１０，１１０，２１０　　基板（半導体基板）
１１，１１１　　第１の半導体層（ドリフト層）
２０，１２０　　ボディ領域（ウェル領域）
２２，１２２　　コンタクト領域
２４，１２４，２２４　　ソース領域
２６，１２６　　ソース電極
２８，１２８　　ドレイン電極
３０，２３０　　ドレイン領域
４０，１４０，２４０　　チャネル層（埋込層、チャネルエピ層）
４２　　　　チャネル領域
４４，１４４，２４４　　ゲート絶縁膜
４６，１４６，２４６　　ゲート電極
１００　　　半導体装置
１０１　　　横型ＳｉＣ－ＭＩＳＦＥＴ
１０２　　　半導体装置
１１００　　半導体装置

Claims (10)

  1. 　半導体ボディ領域、
    　ゲート絶縁膜、
    　前記半導体ボディ領域と前記ゲート絶縁膜との間に設けられ、前記半導体ボディ領域とは逆の半導体極性のチャネル層、及び
    　前記ゲート絶縁膜と接して設けられたゲート電極を有するＭＩＳ型の半導体装置であって、
    　前記半導体ボディ領域のバンド曲がりがゼロとなるゲート電圧をフラットバンド電圧Ｖｆｂ、前記半導体装置のオフ側の極性のゲートの定格電圧をＶｇｃｃ-と定義するとき、
    　前記半導体装置のＶｆｂがＶｇｃｃ-と同等かそれ以下である、半導体装置。
  2. 　前記半導体ボディ領域のバンドギャップをＥｇ、前記半導体装置のオン側の極性のゲートの定格電圧をＶｇｃｃと定義するとき、
    　前記半導体装置のＶｆｂが－Ｖｇｃｃ／２と－２Ｅｇのいずれか低い方と同等かそれ以下である、請求項１に記載の半導体装置。
  3. 　前記半導体装置のゲート絶縁膜容量をＣｉと定義するとき、
    　前記チャネル層の半導体不純物濃度が１０18ｃｍ-3より高く５×１０19ｃｍ-3以下であって、かつ、面積当りの半導体不純物電荷濃度がＥｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である、請求項２に記載の半導体装置。
  4. 　前記半導体装置のゲート絶縁膜容量をＣｉ、前記ゲート絶縁膜に係る固定電荷密度をＱｆと定義するとき、
    　前記Ｑｆが１．５Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である、請求項２に記載の半導体装置。
  5. 　前記半導体装置のゲート絶縁膜容量をＣｉ、前記ゲート絶縁膜に係る固定電荷密度をＱｆ、前記半導体ボディ領域と前記ゲート電極との仕事関数差をΦｍｓと定義するとき、
    　Ｑｆ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である、請求項２に記載の半導体装置。
  6. 　前記半導体装置のゲート絶縁膜容量をＣｉ、前記チャネル層の面積当りの半導体不純物電荷濃度をＱｂ、前記半導体ボディ領域と前記ゲート電極との仕事関数差をΦｍｓと定義するとき、
    　前記チャネル層の半導体不純物濃度が１０18ｃｍ-3より大きく５×１０19ｃｍ-3以下であって、かつ、Ｑｂ－Φｍｓ×Ｃｉの値が２Ｅｇ×Ｃｉ［Ｃ／ｃｍ2］と同等かそれ以上である、請求項２に記載の半導体装置。
  7. 　前記半導体ボディ領域及び前記チャネル層が炭化珪素により構成される、請求項１から６のいずれかに記載の半導体装置。
  8. 　Ｖｆｂが－１０ボルト以下である請求項７に記載の半導体装置。
  9. 　半導体ボディ領域、ゲート絶縁膜、前記半導体ボディ領域と前記ゲート絶縁膜との間に設けられ、前記半導体ボディ領域とは逆の半導体極性のチャネル層、及び、前記ゲート絶縁膜と接して設けられたゲート電極を有するＭＩＳ型の半導体装置の駆動方法であって、
    　前記半導体ボディ領域のバンド曲がりがゼロとなるゲート電圧をフラットバンド電圧Ｖｆｂ、前記半導体装置のオフ側の極性のゲートの定格電圧をＶｇｃｃ-、前記半導体装置のオン側の極性のゲートの定格電圧をＶｇｃｃ、前記半導体装置の閾値電圧をＶｔｈと定義するとき、
    　ＶｔｈとＶｇｃｃ-との間の大きさの電圧を前記ゲート電極に印加する工程と、
    　ＶｔｈとＶｇｃｃとの間の大きさの電圧を前記ゲート電極に印加する工程と、
    を含み、
    　前記半導体装置のＶｆｂがＶｇｃｃ-と同等かそれ以下である、半導体装置の駆動方法。
  10. 　前記半導体ボディ領域のバンドギャップをＥｇと定義するとき、
    前記半導体装置のＶｆｂが－Ｖｇｃｃ／２と－２Ｅｇのいずれか低い方と同等かそれ以下である、請求項９に記載の半導体装置の駆動方法。
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