JP2010509771A - 整流接合分路を含むパワースイッチング半導体デバイス - Google Patents

整流接合分路を含むパワースイッチング半導体デバイス Download PDF

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Abstract

半導体デバイスは、第１の導電型を有するドリフト層と、ドリフト層に隣接したボディ領域とを含む。ボディ領域は、第１の導電型とは反対の第２の導電型を有し、ドリフト層とｐ−ｎ接合を形成する。このデバイスはさらに、ボディ領域内にあって、第１の導電型を有するコンタクタ領域と、ボディ領域を貫通してコンタクタ領域からドリフト層まで延びる分路チャネル領域とを含む。分路チャネル領域は第１の導電型を有する。このデバイスはさらに、ボディ領域およびコンタクタ領域と電気的に接触した第１の端子と、ドリフト層と電気的に接触した第２の端子とを含む。

Description

本発明は、パワー半導体デバイスおよびパワー半導体デバイスを形成する方法に関し、より具体的には、パワースイッチング半導体デバイスおよびパワースイッチング半導体デバイスを形成する方法に関する。
（米国政府の権利についての記述）
本発明は、少なくとも部分的に、Ｏｆｆｉｃｅ ｏｆ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ（米海軍調査課）の契約第０５−Ｃ−０２０２号の支援によってなされたものである。米国政府は、本発明に関して一定の権利を有する。
パワー半導体デバイスは、大電流を運び、高電圧をサポートするために広く使用されている。広く使用されている１つのパワーデバイスは、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴでは、限定はされないが二酸化シリコンとすることができる介在する絶縁体によって半導体表面から分離されたゲート電極に制御信号が供給される。電流の伝導は多数キャリアの輸送によって起こり、バイポーラトランジスタ動作において使用される少数キャリアの注入は存在しない。パワーＭＯＳＦＥＴは優れた安全動作領域を提供することができ、単位セル構造内で並列に配置することができる。
当業者にはよく知られているとおり、ＭＯＳＦＥＴデバイスは一般に水平構造または垂直構造を有することができる。水平構造では、ドレイン、ゲートおよびソース端子が基板の同じ表面にある。対照的に、垂直構造では、ソースとドレインが基板の反対側の表面にある。
大部分のパワーデバイスはシリコン内に形成されるが、最近の開発努力にはさらに、炭化シリコン（ＳｉＣ）デバイスをパワーデバイスとして使用する研究が含まれる。炭化シリコン（ＳｉＣ）は、高温、高電圧、高周波数および／または高電力電子デバイス用の半導体材料として炭化シリコンを魅力的なものにする電気特性と物理特性の組合せを有する。これらの特性には、３．０ｅＶのバンドギャップ（ｂａｎｄｇａｐ）、４ＭＶ／ｃｍの電界破壊、４．９Ｗ／ｃｍ−Ｋの熱伝導率、および２．０×１０7ｃｍ／ｓの電子ドリフト速度が含まれる。
これらの特性は、炭化シリコンパワーデバイスが、従来のシリコンベースのパワーデバイスよりも高い温度、高いパワーレベルおよび／または低い比オン抵抗で動作することを可能にする。炭化シリコン内に製造されたパワーＭＯＳＦＥＴが、本発明の譲受人に譲渡された特許文献１に記載されている。
従来の垂直パワーＭＯＳＦＥＴ構造１０が図１に示されている。この構造は、その上にｎ−ドリフト（ｄｒｉｆｔ）層２４が形成されたｎ＋基板２２を含む。ｎ−ドリフト層内に、例えばイオン注入によってｐ型ボディ（ｂｏｄｙ）領域１６が形成される。ボディ領域１６内に、ｐ＋ボディコンタクト領域１８に隣接してｎ型ソース領域２０が形成される。ドリフト層２４の表面にゲート絶縁体２８が形成され、ゲート絶縁体２８は、ソース領域２０とドリフト層２４の間のボディ領域１６の表面の上に延びる。ゲート絶縁体２８上にゲートコンタクト２６が形成される。ソース領域２０上にソースコンタクト３０が形成され、基板２２上にドレインコンタクト３２が形成される。ゲートコンタクト２６に十分な電圧が印加されると、デバイス１０の表面の、ソース領域２０とドレイン領域２４の間のボディ領域１６内にチャネルが誘導され、デバイスをオン状態にする。
オフ状態（すなわち、チャネルを誘導するのに十分なゲート電圧が存在しないとき）では、パワーＭＯＳＦＥＴ構造１０は、ｐ＋ボディ領域１６、ｎ型ドリフト層２４およびｎ＋基板２２によって形成されたＰＩＮダイオードと等価である。この構造に逆方向バイアスがかけられると、主として、ボディ領域１６とドリフト層２４の間の接合Ｊ１のドリフト層側において基板２２に向かって空乏領域が延び、ドレイン電圧を遮断する。
しかしながら、デバイス１０がオン状態にあるときには、ドリフト層２４がソース２０とドレイン２４の間の経路を提供する。したがって、ドリフト層２４の抵抗は、デバイス１０のドレイン−ソース抵抗ＲＤＳｏｎに寄与する。
ｎ−ドリフト層２４のドーピング濃度および厚さは、トランジスタデバイス１０の破壊電圧とＲＤＳｏｎの両方に影響する。ドリフト層２４が厚いほど、またドリフト層２４のドーピング濃度が低いほど、デバイス１０の破壊電圧は高くなる。反対に、ドリフト層２４が薄いほど、またドリフト層２４のドーピング濃度が高いほど、ＲＤＳｏｎは小さくなる（したがってデバイス１０の伝導損は小さくなる）。したがって、パワーＭＯＳＦＥＴデバイスの電圧定格とオン状態抵抗とはトレードオフの関係にある。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ））および／またはパワーＭＯＳＦＥＴなどのスイッチングパワーデバイスの一般的な利用は、内部および／または外部ダイオードによる整流および／またはクランピング（ｃｌａｍｐｉｎｇ）のための逆方向伝導（ｒｅｖｅｒｓｅ ｃｏｎｄｕｃｔｉｏｎ）で利益を得ることができる。パワーＭＯＳＦＥＴは構造内に固有（ｉｎｈｅｒｅｎｔ）ＰＩＮダイオードを有するため、この内部ダイオードを、整流およびクランピングに利用することができ、またはこの内部ダイオードを外部ダイオードによってバイパスすることができる。パワーＭＯＳＦＥＴの固有内部ＰＩＮダイオードはドレイン−ボディ接合Ｊ１を横切る少数キャリアの注入を引き起こす可能性があるため、パワーＭＯＳＦＥＴは、少数キャリアの再結合に起因する長い逆方向回復時間を有することがある。さらに、ドレイン−ボディ接合Ｊ１を横切る少数キャリアの注入は、ドリフト層２４を形成するＳｉＣ結晶の劣化の一因となる可能性がある。
パワースイッチング半導体デバイスはさらに、高電圧炭化シリコンショットキーダイオードおよびＰＩＮダイオードを含み、これらのダイオードは、例えば約６００Ｖから約１０ｋＶ、またはそれ以上の電圧遮断定格を有することができる。このようなダイオードは、それらの作用面積（ａｃｔｉｖｅ ａｒｅａ）設計に応じた約１００Ａ以上もの順方向電流を処理することができる。
少数キャリアデバイスであるＰＩＮデバイスは一般に比較的に低いスイッチング速度を示す。対照的に、ショットキーデバイスは理論的に、はるかに高いスイッチング速度が可能である。さらに、炭化シリコンデバイスは、シリコンデバイスよりも高い電流密度を処理する能力を有することができる。
従来のＳｉＣショットキーダイオード構造は、ドリフト領域として機能するｎ−エピタキシャル層がその上に形成されたｎ型ＳｉＣ基板を有する。このデバイスは一般に、このｎ−層上に直接に形成されたショットキーコンタクトを含む。一般に、このショットキー接合活性領域を取り囲むように、ガードリング（ｇｕａｒｄ ｒｉｎｇ）および／またはｐ型ＪＴＥ（接合終端延長（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ））領域などの接合終端領域が形成される。接合終端領域の目的は、ショットキー接合の縁に集まる電界を低減させまたは妨げること、および空乏領域がデバイスの表面と相互作用することを防ぐことである。表面効果によって、空乏領域が不均一に広がる可能性があり、このことがデバイスの破壊電圧に不利な影響を与える可能性がある。
使用される終端のタイプにかかわらず、十分に大きな逆電圧が接合部に印加された場合、ショットキーダイオードは破壊される。このような破壊は一般に破局的（ｃａｔａｓｔｒｏｐｈｉｃ）であり、デバイスに損傷を与え、またはデバイスを破壊する可能性がある。さらに、接合が破壊されるまでいかなくても、ショットキーダイオードが大きな逆方向漏れ電流を経験する可能性がある。このような漏れ電流を低減させるため、接合障壁ショットキー（ｊｕｎｃｔｉｏｎ ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：ＪＢＳ）ダイオードが開発された。ＪＢＳ構造内の固有ＰｉＮダイオードによる少数キャリアの注入を含む可能な動作モードを反映するため、ＪＢＳダイオードは時に、併合ＰＩＮ−ショットキー（Ｍｅｒｇｅｄ ＰＩＮ−Ｓｃｈｏｔｔｋｙ：ＭＰＳ）ダイオードと呼ばれる。
従来のＪＢＳダイオード５０が図２に示されている。図２に示されているように、従来のＪＢＳダイオード５０は、その上にｎ−ドリフト層５４が形成されたｎ型基板５２を含む。ｎ−ドリフト層５４の表面に、一般にイオン注入によって複数のｐ＋領域５６が形成される。ｎ−ドリフト層５４の表面に、ｎ−ドリフト層５４とｐ＋領域５６の両方に接触した金属アノードコンタクト５８が形成される。アノードコンタクト５８は、ｐ＋領域５６間のドリフト層５４の露出部分とショットキー接合を形成する。アノードコンタクト５８はｐ＋領域５６とオーミックコンタクトを形成することができる。基板５２上にカソードコンタクト６０が形成される。炭化シリコンベースのＪＢＳダイオードは例えば特許文献２および特許文献３に記載されている。
順方向動作では、ｐ＋領域５６とドリフト層５４の間の接合Ｊ２よりも低い電圧で、アノードコンタクト５８とドリフト層５４の間の接合Ｊ３がターンオンする。したがって、低順方向電圧において、このデバイスはショットキーダイオードとしてふるまう。すなわち、低順方向電圧では、デバイス内の電流輸送が、ショットキー接合Ｊ３を横切って注入された多数キャリア（電子）によって支配される。通常の動作電圧では、デバイス内に少数キャリアの注入（したがって少数電荷の蓄積）が存在しない可能性があるため、ＪＢＳダイオードは、ショットキーダイオードの高速スイッチング速度特性を有する可能性がある。
しかしながら、逆方向バイアス条件下では、ｐ＋領域５６とドリフト層５４の間のＰＮ接合Ｊ２によって形成された空乏領域が広がって、デバイス５０を流れる逆方向電流を遮断し、このことがショットキー接合Ｊ３を保護し、デバイス５０内の逆方向漏れ電流を制限する。したがって、逆方向バイアスにおいてＪＢＳダイオード５０は、電圧を遮断するＰＩＮダイオードのふるまいに近づく。デバイス５０の電圧遮断能力は一般に、ドリフト層５４の厚さおよびドーピングならびに縁終端の設計によって決定される。
米国特許第５，５０６，４２１号明細書（Palmour、「Power MOSFET in Silicon Carbide」） 米国特許第６，１０４，０４３号明細書 米国特許第６，５２４，９００号明細書
本発明は、パワースイッチング半導体デバイスおよびパワースイッチング半導体デバイスを形成する方法を提供する。
本発明のいくつかの実施形態に基づく半導体デバイスは、第１の導電型を有するドリフト層と、そのドリフト層に隣接した第１のボディ領域とを含む。第１のボディ領域は、第１の導電型とは反対の第２の導電型を有することができ、ドリフト層とｐ−ｎ接合を形成することができる。第１のボディ領域上に、第２の導電型を有する第２のボディ領域がある。このデバイスはさらに、ボディ領域内にあって、第１の導電型を有するコンタクタ領域と、第１のボディ領域と第２のボディ領域の間をコンタクタ（contactor）領域からドリフト層まで延びる分路チャネル（shunt channel）領域とを含む。分路チャネル領域は第１の導電型を有することができる。このデバイスはさらに、第１および第２のボディ領域ならびにコンタクタ領域と電気的に接触した第１の端子と、ドリフト層と電気的に接触した第２の端子とを含む。
分路チャネル領域は、第１の端子と第２の端子の間にゼロ電圧が印加されたときにチャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有することができる。具体的には、チャネル領域は、約１Ｅ１５から約５Ｅ１７ｃｍ-3のドーピング濃度を有することができ、約０．０５μｍから約１μｍの厚さを有することができる。
いくつかの実施形態では、分路チャネル領域の長さ、厚さおよびドーピング濃度を、第１のボディ領域とドリフト層の間のｐ−ｎ接合に逆方向バイアスがかけられているときに分路チャネル領域が非導電性であるように選択することができる。
分路チャネル領域の長さ、厚さおよびドーピング濃度、ならびに第１および第２のボディ領域のドーピング濃度は、第１のボディ領域とドリフト層の間のｐ−ｎ接合のビルトインポテンシャルよりも低い電圧が第１の端子に印加されたときに分路チャネル領域内に導電性チャネルが形成されるように選択することができる。第１および第２のボディ領域は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができる。
この半導体デバイスはさらに、第１の導電型を有し、ドリフト層のドーパント濃度よりも高いドーパント濃度を有する基板をさらに含むことができ、ドリフト層は基板上にあり、第２の端子は基板上にある。
第１のボディ領域は、ドリフト層内の被注入領域を含むことができ、分路チャネル領域は、ドリフト層および第１のボディ領域上のエピタキシャル層を含むことができる。第２のボディ領域は、分路チャネル領域上のエピタキシャル層を含むことができる。コンタクタ領域は、第２のボディ領域を貫通して第１のボディ領域内へ延びることができる。
コンタクタ領域は第１のコンタクタ領域を含むことができ、この半導体デバイスはさらに、第２の導電型を有し、第１のコンタクタ領域を貫通して第１のボディ領域内へ延びる第２のコンタクタ領域を含むことができる。
第１の端子は第２のコンタクタ領域と電気的に接触することができる。
いくつかの実施形態では、第１の導電型をｎ型とすることができ、第２の導電型をｐ型とすることができる。他の実施形態では、第１の導電型をｐ型とすることができ、第２の導電型をｎ型とすることができる。
第１の導電型がｎ型である場合には、第１の端子がアノード端子を含むことができ、第２の端子がカソード端子を含むことができ、第１の導電型がｐ型の場合にはこれらの端子が逆となる。
この半導体デバイスはさらに、コンタクタ領域とドリフト層の間の第２のボディ領域の表面のゲート絶縁体層と、ゲート絶縁体層上のゲートコンタクトとを含むことができる。第１の端子はソース端子を含むことができ、第２の端子はドレイン端子を含むことができる。第１のコンタクタがマスクされた領域において、第２のボディ領域は、第１の端子と電気的に接触し、かつ／または第２のコンタクタと電気的に接触することができる。
この半導体デバイスはさらに、第２のボディ領域上にしきい値調整層を含むことができる。しきい値調整層は、この半導体デバイスのしきい電圧を調整するように選択されたドーピング濃度を有することができる。
この半導体デバイスはさらに、第１および第２のボディ領域に隣接したネック（neck）注入領域を含むことができる。ネック注入領域は第１の導電型を有することができ、分路チャネル領域は、コンタクタ領域とネック注入領域の間に延びることができる。
コンタクタ領域は、半導体デバイスの表面から第１のボディ領域内へ延びる垂直コンタクタ領域と、垂直コンタクタ領域と接触し、垂直コンタクタ領域から分路チャネル領域まで延びる水平コンタクタ領域とを含むことができる。
この半導体デバイスはさらに、第２のボディ領域内の凹みと、凹み内の導電材料とを含むことができ、コンタクタ領域は、凹み内の導電材料と接触し、凹みからチャネル領域まで延びる水平コンタクタ領域を含むことができる。
本発明のいくつかの実施形態は、整流接合分路を含む半導体デバイスを含んだ電子回路を提供し、この半導体デバイスは、半導体デバイスの第１の端子に接続された第１の端子と、半導体デバイスの第２の端子に接続された第２の端子とを有する外部ダイオードと並列である。
本発明のいくつかの実施形態に基づくＭＯＳＦＥＴは、第１の導電型を有するドリフト層と、ドリフト層に隣接し、第１の導電型とは反対の第２の導電型を有し、ドリフト層とｐ−ｎ接合を形成したボディ領域とを含む。このＭＯＳＦＥＴはさらに、ボディ領域内にあって、第１の導電型を有するソース領域と、ボディ領域上にあって、ソース領域からドリフト層まで延びる分路チャネル領域とを含む。分路チャネル領域は第１の導電型を有することができる。このＭＯＳＦＥＴはさらに、ソース領域とドリフト層の間の分路チャネル領域上のゲート絶縁体層と、ゲート絶縁層上のゲートコンタクトと、ボディ領域およびコンタクタ領域と電気的に接触したソースコンタクトと、ドリフト層と電気的に接触したドレインコンタクトとを含む。
分路チャネル領域は、第１の端子および第２の端子への印加電圧がゼロであり、ゲート電圧がＭＯＳＦＥＴのしきい電圧よりも低いときにチャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有することができる。具体的には、チャネル領域は、約１Ｅ１５から約５Ｅ１７ｃｍ-3のドーピング濃度を有することができ、約０．０５μｍから約１μｍの厚さを有することができる。
分路チャネル領域の長さ、厚さおよびドーピング濃度、ならびにボディ領域のドーピング濃度は、ボディ領域とドリフト層の間のｐ−ｎ接合のビルトインポテンシャルよりも低い電圧が第１の端子に印加されたときにチャネル領域内に導電性チャネルが形成されるように選択することができる。ボディ領域は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができる。
このＭＯＳＦＥＴはさらに、ドリフト層内にあって、ボディ領域に隣接し、第１の導電型を有するネック注入領域を含むことができ、分路チャネル領域はネック注入領域と接触することができる。
このＭＯＳＦＥＴはさらに、第１の導電型を有し、ドリフト層のドーパント濃度よりも高いドーパント濃度を有する基板を含むことができる。ドリフト層は基板上にあることができ、ドレインコンタクトは基板上にあることができる。
本発明のいくつかの実施形態は電子デバイスを形成するいくつかの方法を提供する。これらの方法は、第１の導電型を有するドリフト層を形成すること、第１の導電型とは反対の第２の導電型を有し、ドリフト層とｐ−ｎ接合を形成した第１のボディ領域をドリフト層内に形成すること、第２の導電型を有する第２のボディ領域を第１のボディ領域上に形成すること、および第１の導電型を有し、第１のボディ領域と第２のボディ領域の間をドリフト層まで延びる分路チャネル層をボディ領域内に形成することを含むことができる。分路チャネル領域は、ゼロ電圧が印加されたときにチャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有することができる。これらの方法はさらに、チャネル層と接触し、第１の導電型を有するコンタクタ領域を第１のボディ領域内に形成することを含むことができる。
コンタクタ領域は第１のコンタクタ領域を含むことができ、これらの方法はさらに、第１の導電型を有し、第１のコンタクタ領域を貫通して第１のボディ領域内へ延びる第２のコンタクタ領域を形成することを含むことができる。
分路チャネル層を形成することは、ドリフト層および第１のボディ領域上にチャネルエピタキシャル層を形成することを含むことができ、第２のボディ領域を形成することは、チャネルエピタキシャル層上にボディエピタキシャル層を形成することを含むことができる。いくつかの実施形態では、チャネル層を形成することが、ボディ領域内に埋込みチャネル層を注入することを含むことができる。
これらの方法はさらに、第２のボディ領域およびコンタクタ領域と電気的に接触した第１の端子を形成すること、ならびにドリフト層と電気的に接触した第２の端子を形成することを含むことができる。
第１のボディ領域を形成することは、ドリフト層内に第２の導電型の不純物を選択的に注入することを含むことができる。
これらの方法はさらに、コンタクタ領域とドリフト層の間の第２のボディ領域上にゲート絶縁体層を形成すること、およびゲート絶縁体層上にゲートコンタクトを形成することを含むことができる。これらの方法はさらに、第２のボディ領域上にしきい値調整層を形成することを含むことができる。
しきい値調整層を形成することは、第２のボディ領域上にしきい値調整エピタキシャル層を形成することを含むことができ、コンタクタ領域を形成することは、第１の導電型の不純物をしきい値調整エピタキシャル層を貫通して第１のボディ領域内へ選択的に注入することを含むことができる。
これらの方法はさらに、第１および第２のボディ領域に隣接してネック注入領域を形成することを含むことができる。分路チャネル層は、コンタクタ領域から、第１のボディ領域と第２のボディ領域の間を通ってネック注入領域まで延びることができる。ネック注入領域は第１の導電型を有することができる。
本発明のいくつかの実施形態に基づくパワーＭＯＳＦＥＴデバイスは、第１の導電型を有するドリフト層と、ドリフト層内のボディ領域とを含む。ボディ領域は、第１の導電型とは反対の第２の導電型を有することができ、ドリフト層とｐ−ｎ接合を形成することができる。このＭＯＳＦＥＴはさらに、ボディ領域内にあって、第１の導電型を有するソース領域と、ドリフト層に隣接したドレイン領域と、ソース領域からドリフト層まで延びる静電誘導整流（ＳＩＲ）チャネル領域とを含む。ＳＩＲチャネル領域は、ドレイン−ソース電圧がゼロのときに完全に空乏化され、ボディ領域とドリフト層の間のｐ−ｎ接合のビルトインポテンシャルよりもソース−ドレイン電圧が低いときに、ソース領域とドリフト層の間に導電性チャネルを形成するように構成される。
本発明のいくつかの実施形態は、第１の導電型を有するドリフト層と、ドリフト層内のボディ領域とを含むＰＩＮまたはＪＢＳダイオードを提供する。ボディ領域は、第１の導電型とは反対の第２の導電型を有し、ドリフト層とｐ−ｎ接合を形成する。このデバイスはさらに、ボディ領域内にあって、第１の導電型を有するコンタクタ領域と、コンタクタ領域からドリフト層まで延びる静電誘導整流（ＳＩＲ）チャネル領域とを含む。ＳＩＲチャネル領域は、ボディ領域−ドリフト領域ｐ−ｎ接合間の電圧がゼロのときに完全に空乏化され、ボディ領域とドリフト層の間のｐ−ｎ接合のビルトインポテンシャルよりも印加電圧が低いときに、コンタクタ領域とドリフト層の間に導電性チャネルを形成するように構成される。
本発明の理解を深めるために含められ、本出願に組み込まれ、本出願の一部を構成する添付図面は、本発明のある実施形態（１つまたは複数）を例示する。
従来のパワーＭＯＳＦＥＴの断面図である。 従来のＪＢＳショットキーダイオードの断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むＰＩＮダイオード構造の部分断面図である。 図３ＡのＰＩＮダイオード構造の等価回路の概略図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴ構造の部分断面図である。 図４ＡのパワーＭＯＳＦＥＴ構造の等価回路の概略図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴ構造のいくつかの態様に対して可能なマスク輪郭を示す平面図である。 本発明の他のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴ構造の部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴについて、測定されたドレイン電流をドレイン−ソース電圧に対して示したグラフである。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴについて、測定されたドレイン電流およびドレイン電圧を時間に対して示したグラフである。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴについて、ゲート−ソース電圧０Ｖにおいて、さまざまな温度で測定されたドレイン電流およびドレイン電圧を時間に対して示したグラフである。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴについて、ゲート−ソース電圧−２０Ｖにおいて、さまざまな温度で測定されたドレイン電流およびドレイン電圧を時間に対して示したグラフである。 本発明の他のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴ構造の部分断面図である。 本発明の他のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴ構造の部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むＰＩＮダイオード構造の形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むＰＩＮダイオード構造の形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むＰＩＮダイオード構造の形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むＰＩＮダイオード構造の形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。 本発明のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。 本発明の他のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。 本発明の他のいくつかの実施形態に基づく整流接合分路を含むパワーＭＯＳＦＥＴの形成を示す部分断面図である。
次に、本発明の好ましい実施形態が示された添付図面を参照して、本発明をより詳細に説明する。しかしながら、本発明は、多くの異なる形態で具体化することができるのであり、本発明が、本明細書に記載された実施形態に限定されると解釈してはならない。むしろ、これらの実施形態は、この開示が網羅的かつ完全なものとなり、本発明の範囲が当業者に完全に伝わるように提供される。添付図面では、分かりやすくするため、層および領域の厚さが誇張されている。全体を通じて同様の符号は同様の要素を指す。
本明細書で使用されるとき、用語「および／または」は、記載された関連項目のうちの１つまたは複数の項目の任意の全ての組合せを含む。本明細書では、さまざまな要素、構成要素、領域、材料、層および／または部分を記述するために第１、第２、第３などの用語が使用されることがあるが、これらの要素、構成要素、領域、材料、層および／または部分はこれらの用語によって限定されないことを理解されたい。これらの用語は、１つの要素、構成要素、領域、材料、層または部分を他の要素、構成要素、領域、材料、層または部分から区別するためだけに使用される。したがって、以下で論じる第１の要素、構成要素、領域、材料、層または部分を、本発明の教示を逸脱することなく、第２の要素、構成要素、領域、材料、層または部分と呼ぶことができる。
本明細書で使用される用語は、特定の実施形態を説明することだけを目的としており、本発明を限定することを意図したものではない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうではないと明確に指示していない限り、複数形も含むことが意図される。また、本明細書で使用されるとき、用語「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、明示された特徴、完全体、ステップ、動作、要素および／または構成要素の存在を示すが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素および／またはこれらのグループの存在または追加を妨げないことを理解されたい。
本明細書では、本発明の実施形態が、本発明の理想化された実施形態（および中間構造）の概略図である断面図を参照して説明される。分かりやすくするため、これらの図面では、層および領域の厚さが誇張されている。さらに、例えば製造技法および／または製作公差の結果として、形状が図の形状とは異なることが予想される。したがって、本発明の実施形態は、本明細書に示された領域の特定の形状に限定されると解釈すべきでなく、例えば製造に起因する形状の変動を含むものと解釈すべきである。例えば、長方形として示された被注入領域は一般に、丸まったまたはカーブしたフィーチャを有し、かつ／またはその縁において、注入物の濃度が、被注入領域から非注入領域へ不連続に変化するのではなく、ある勾配をもって変化する。同様に、注入によって形成された埋没領域は、埋没領域と注入が実施された表面と間の領域に、注入の一部を残す可能性がある。このように、図に示された領域は本質的に概略的なものであり、それらの形状は、デバイスのある領域の実際の形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものでもない。
本発明のいくつかの実施形態は、その層および／または領域の多数キャリアの濃度を示すｎ型、ｐ型などの導電型を有することを特徴とする半導体層および／または領域に関して説明される。したがって、ｎ型材料は、負に帯電した電子のある多数キャリア平衡濃度を有し、ｐ型材料は、正に帯電した正孔のある多数キャリア平衡濃度を有する。いくつかの材料は、他の層または領域に比べて多数キャリアの濃度が相対的に高い（「＋」）または低い（「−」）ことを示すために、（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−などのように）「＋」または「−」を付けて示されることがある。しかしながら、このような表記は、ある層または領域中に、特定の濃度の多数または少数キャリアが存在することを意味しない。さらに、当業者には理解されるとおり、ある種のケースでは電子デバイスの半導体層の導電型を逆にすることができる。
層、領域、基板などの要素が、別の要素「上に」あり、または別の要素「上に」延びると記載されているとき、その要素は、その別の要素上に直接にあり、またはその別の要素上に直接に延びることができ、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素上に「直接に」あり、または別の要素上に「直接に」延びると記載されたとき、介在要素は存在しない。また、ある要素が、別の要素に「接続」または「結合」されていると記載されているとき、その要素は、その別の要素に直接に接続または結合されており、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素に「直接に接続され」、または「直接に結合され」ていると記載されているとき、介在要素は存在しない。
そうでないと定義されない限り、本明細書で使用される全ての用語（技術用語および科学用語を含む）は、本発明が属する技術分野の技術者によって共通に理解される同じ意味を有する。さらに、一般的に使用されている辞書類に定義されているような用語は、本明細書および関連技術の文脈におけるそれらの意味と一致した意味を有するものと解釈されなければならず、本明細書においてそのように明示的に定義されない限り、理想化された意味またはあまりに形式的な意味に解釈されないことを理解されたい。
前述のとおり、スイッチングパワーデバイスの一般的な用途は、内部および／または外部ダイオードによる整流および／またはクランピングのための逆方向伝導から利益を得ることができる。パワーＭＯＳＦＥＴは構造内に固有ＰＩＮダイオードを有するため、この内部ダイオードを、整流およびクランピングに利用することができ、またはこの内部ダイオードを外部ダイオードによってバイパスすることができる。パワーＭＯＳＦＥＴの固有ＰＩＮダイオードは、ドレイン−ボディ接合（すなわちボディ−ドリフト層界面のＰＮ接合）を横切る少数キャリアの注入を引き起こす可能性があるため、パワーＭＯＳＦＥＴは、長い逆方向回復時間を有することがあり、かつ／または少数キャリアの注入によって引き起こされるＳｉＣ結晶劣化を経験することがある。
本発明のいくつかの実施形態は、パワーＭＯＳＦＥＴデバイスの固有ＰＩＮ接合をバイパスすることができる逆方向伝導静電誘導整流（ｓｔａｔｉｃ ｉｎｄｕｃｔｉｏｎ ｒｅｃｔｉｆｉｅｒ：ＳＩＲ）接合分路（ｓｈｕｎｔ）を提供する。ＳＩＲ接合分路は、１）ＭＯＳＦＥＴの固有内部ドレイン−ボディ接合から電流をバイパスし、それにより少数キャリアの注入を低減させ、デバイスの逆方向回復時間を短縮することによって、および／または２）ドレイン−ボディ接合のビルトインポテンシャル（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）（ＳｉＣでは約３Ｖ）よりも低い電圧において逆方向電流が流れることを可能にすることによって、利益を提供することができる。したがって、本発明のいくつかの実施形態に基づくＳＩＲ接合分路を含むデバイスは、より低い電流条件においてより低いオン状態損失を経験することができる。さらに、少数キャリアの注入の低減は、ＳｉＣベースのデバイス内の結晶性ＳｉＣ材料の物理的な劣化を低減させることができる。
本発明のいくつかの実施形態はさらに、従来のＪＢＳおよび／またはＰＩＮダイオードに比べて後述する利点を有することができる別個のＳＩＲダイオードを提供する。
固有ＰＩＮダイオードが順方向バイアスされないようにするのに内部ＳＩＲ分路は外部ダイオードよりも有効であることができるため、ＳＩＲドレイン−ボディ接合分路が組み込まれたパワーＭＯＳＦＥＴは、クランピングまたは整流用の外部ダイオードと組み合わされたパワーＭＯＳＦＥＴに比べて利点を有することができる。例えば、外部逆平行ダイオードが使用される場合には、内部ＰＮ接合が少数キャリアを注入し始めるまで、外部ダイオードの両端間の全電圧が、ＭＯＳＦＥＴ内部ドレイン−ボディＰＮ接合の両端に現れることになる。
対照的に、内部ＳＩＲドレイン−ボディ接合分路は低電圧（約１Ｖ）で伝導を開始することができ、デバイスの電圧降下は、内部ＳＩＲチャネルおよびドリフト層に沿って分布することができる。したがって、ＭＯＳＦＥＴのソース−ドレイン電圧を、ドレイン−ボディＰＮ接合のビルトインポテンシャルよりも大きくすることができ、それにもかかわらず少数キャリアの注入を低減させることができる。
さらに、ＭＯＳＦＥＴドレイン−ボディダイオード接合が少数キャリアを注入し始めるまでのダイオードの全体電流能力をより高めるため、ＳＩＲドレイン−ボディ接合分路が組み込まれたパワーＭＯＳＦＥＴと並列に、外部ＰＩＮ、ＪＢＳまたはＳＩＲダイオードを配置することができる。その場合、組み込まれたＳＩＲドレイン−ボディ接合分路は、ドレイン−ボディ接合を横切る少数キャリアの注入を引き起こすことなく、外部ダイオードが、より大きな順方向電圧降下を有することを可能にすることができる。したがって、より小さな面積（したがってより低い静電容量）のＪＢＳまたはＳＩＲダイオード、あるいはオン電圧に関してではなく速度に関して最適化されたＰＩＮダイオードを、外部ダイオードとして使用することができる。これはさらに、外部ＰＩＮダイオードの代わりにＪＢＳまたはＳＩＲ外部ダイオードを使用することを可能にすることができる。
ＳＩＲダイオード構造１００が図３Ａの部分断面図に示されている。図３ＡのＳＩＲダイオード構造１００の等価回路が図３Ｂに概略的に示されている。図３Ａを参照すると、ＳＩＲダイオード構造１００は、その上にｎ−ドリフト層１１２が形成されたｎ＋基板１１０を含む。基板は例えば、４Ｈまたは６Ｈポリタイプのオフアクシス（ｏｆｆ−ａｘｉｓ）炭化シリコン基板を含むことができ、この基板には、ｎ型ドーパントを、約１Ｅ１７から約１Ｅ２０ｃｍ-3の濃度にドープすることができる。ｎ−ドリフト層１１２にはｎ型ドーパントを、約１Ｅ１４から約１Ｅ１８ｃｍ-3の濃度にドープすることができ、ｎ−ドリフト層１１２は、約１μｍから約２００μｍの厚さを有することができる。前述のとおり、ドリフト層１１２の厚さおよびドーピングは、許容可能な電圧遮断特性および許容可能なオン抵抗レベルを提供するように選択することができる。
ドリフト層１１２には、例えばアルミニウムおよび／またはホウ素などのｐ型不純物の注入によってｐ＋ボディ注入領域１１４が形成される。ｐ＋ボディ注入領域１１４は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができ、ドリフト層１１２内へ約１μｍの深さに延びることができる。ｐ＋ボディ注入領域１１４はドリフト層１１２とｐ＋−ｎ接合Ｊ４を形成する。したがって、ｐ＋ボディ注入１１４、ドリフト層１１２および基板１１０はＰＩＮ構造を形成する。
ｐ＋ボディ注入領域１１４を含むドリフト層１１２上にｎ＋エピタキシャル層１１６が形成され、ｎ＋エピタキシャル層１１６は、後により詳細に説明するように、デバイス１００のＳＩＲチャネル層１１６を形成する。ＳＩＲチャネル層１１６は、ｎ型ドーパントを約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ＳＩＲチャネル層１１６は、約０．０５μｍから約１μｍの厚さを有することができる。ＳＩＲチャネル層１１６は、図３Ａに指示された長さＬを有するＳＩＲチャネル１１５を形成する。
ＳＩＲチャネル層１１６上にｐ＋ボディエピタキシャル層１１８が形成される。ｐ＋ボディエピタキシャル層１１８は、アノード−カソード間の印加電圧がゼロのときにＳＩＲチャネル１１５が完全に空乏化されるように選択された厚さおよびドーピングを有する。いくつかの実施形態では、ｐ＋ボディエピタキシャル層１１８にｐ型ドーパントを、約１Ｅ１６から約１Ｅ２０ｃｍ-3の濃度にドープすることができ、ｐ＋ボディエピタキシャル層１１８が、約０．２μｍから約１．５μｍの厚さを有することができる。
デバイスの表面のｐ＋ボディ注入領域１１４内に、例えば窒素および／またはリンなどのｎ型不純物のイオン注入によってｎ＋＋ＳＩＲコンタクタ（ｃｏｎｔａｃｔｏｒ）領域１２０が形成され、ｎ＋＋ＳＩＲコンタクタ領域１２０は、デバイスの表面から、ｐ＋ボディエピタキシャル層１１８およびｎ＋ＳＩＲチャネル１１５を貫通してｐ＋ボディ注入領域１１４内へ延びる。ｎ＋＋ＳＩＲコンタクタ領域１２０にはｎ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。
デバイスの表面に、ｎ＋＋ＳＩＲコンタクタ領域１２０に隣接して、例えばアルミニウムおよび／またはホウ素などのｐ型不純物のイオン注入によってｐ＋＋ボディコンタクタ領域１２２が形成され、ｐ＋＋ボディコンタクタ領域１２２は、デバイスの表面から、ｎ＋＋ＳＩＲコンタクタ領域１２０を貫通してｐ＋ボディ注入領域１１４内へ延びる。ｐ＋＋ボディコンタクタ領域１２２にはｐ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。
ｐ＋ボディエピタキシャル層１１８の表面に、例えばアルミニウム、チタンおよび／またはニッケルのアノードコンタクト１２４が形成され、アノードコンタクト１２４は、ｎ＋＋ＳＩＲコンタクタ領域１２０およびｐ＋＋ボディコンタクタ領域１２２とオーミックコンタクトを形成する。基板１１０上では、例えばアルミニウム、チタンおよび／またはニッケルのカソードコンタクト１２６がオーミックコンタクトを形成する。
ｐ＋ボディ領域１１４および／またはＳＩＲチャネル１１５との接触を可能にするため、代替として、ｐ＋ボディエピタキシャル層１１８を貫通する凹みエッチングを実行することもできる。
図３Ｂの等価回路に示されているように、ＳＩＲチャネル１１５は、ｐ＋ボディ領域１１４とｎ−ドリフト層１１２の間のＰＮ接合Ｊ４に対する並列分路を形成する。点線１５２によって示されているように、ドリフト層１１２の抵抗は、ＰＮ接合Ｊ４からの少数キャリアの注入によって変調される。
図３Ａの構造１００では、ｎ＋ＳＩＲチャネル１１５の長さ、ドーパント密度および厚さが、アノード−カソード間の印加電圧がゼロのときにＳＩＲチャネル層１１５が完全に空乏化されるように選択される。図３Ａおよび３Ｂを参照すると、カソード１２６端子がアノード端子１２４よりも正にされたとき、ＳＩＲチャネル１１５は空乏化された状態にとどまり、デバイス１００は、厚い低ドープドリフト層１１２内へ延びる空乏領域の存在により電圧を遮断する。反対に、カソード端子電圧がアノード端子電圧よりも十分に（本明細書では「ＳＩＲしきい値」と呼ぶ量だけ）低くされると、ＳＩＲチャネル１１５内の空乏領域の幅が低減され、ＳＩＲチャネル１１５内に空間電荷中性（ｓｐａｃｅ−ｃｈａｒｇｅ−ｎｅｕｔｒａｌ）の導電性チャネルが形成され、これによりｎ＋＋ＳＩＲコンタクタ領域１２０とｎ−ドリフト層１１２の間に電流が流れることが可能になる。この分路チャネルはさらに、ボディ領域によって形成された電位障壁を低減させることができ、これによりＳＩＲチャネルからＳＩＲコンタクタ内への多数キャリアの注入を可能にする。本明細書では、電流が主としてＳＩＲチャネル１１５を流れるこの動作モードを「ＳＩＲモード」と呼ぶ。ＳＩＲしきい値は主に、ＳＩＲチャネル１１５のドーパント密度および厚さによって決定され、例えば約１Ｖとなるように設計することができる。カソード端子１２６の電圧がさらに引き下げられると、ＳＩＲチャネル１１５とドリフト層１１２の両方を横切る抵抗性電圧降下が起こる。
前述のとおり、ボディ−ドリフト層接合Ｊ４によってＰＩＮダイオードが形成される。この接合が、この接合のビルトインポテンシャル（ＳｉＣでは約３Ｖ）を超えて順方向バイアスされると、過剰な少数キャリアがドリフト層１１２内へ注入され、導電率変調が起こる。この注入された過剰キャリア電荷が消滅してから（すなわちドリフト領域内の過剰少数キャリアが再結合してから）でないと、デバイスは伝導を停止しないため、この注入された過剰キャリア電荷の結果、スイッチング速度は遅くなる。過剰キャリア電荷はさらにＳｉＣ材料の劣化を引き起こしうる。ＳＩＲチャネル１１５の目的は、ボディ−ドリフト層接合Ｊ４から電流を分流することであり、これにより、接合Ｊ４がドリフト層１１２内へ少数キャリアを注入することを防ぐことができる。ＳＩＲチャネル１１５はさらに、３Ｖよりも低い電圧において電流を提供し、したがって、低電流条件においてＰＩＮダイオードよりも低い整流オン状態損失を提供することができる。
デバイスを流れる電流が、本明細書において「ＰＩＮ移行電流しきい値」と呼ぶ値よりも大きくなると、ボディ−ドリフト層接合Ｊ４の接合電圧が、この接合のターンオン電圧（例えば約３Ｖ）よりも高くなり、ボディ−ドリフト層接合Ｊ４が、ＰＩＮダイオードの動作と同様にドリフト層１１２内へ少数キャリアを注入し始める。
ＰＩＮ移行電流しきい値は温度の関数であり、これは主に、ＳＩＲチャネル１１５の移動度が温度の上昇とともに低下するためである。ＳＩＲチャネル１１５の有効チャネル幅、チャネル長およびドーパント密度は、ボディ−ドリフト層接合Ｊ４を横切る少数キャリアの注入によってデバイスを流れる電流が支配されるＰＩＮモードにデバイス１００が移行する際の移行電流に影響する。
ＳＩＲモードはあるいくつかの利点を有することができる。例えば、ＳＩＲモードでは、デバイス１００が３Ｖ未満の電圧で電流を伝導することができ、逆方向回復電荷をほとんどまたは全く持たないようすることができ、かつ／または少数キャリアの注入の結果としての結晶劣化を経験しないようにすることができる。非常に高い電流密度および／または高温に対しては、ＰＩＮモードを使用して、導電率変調および／またはより低いオン抵抗を提供するためことができる。組合せＳＩＲ−ＰＩＮデバイスは、ＰＩＮモードが有益である電流レベルでＳＩＲチャネル電圧がボディ−ドリフト層接合Ｊ４のターンオン電圧（すなわち約３Ｖ）に達するようにＳＩＲチャネル１１５を設計することによって製作することができる。
従来のＰＩＮダイオードに比べて、本発明の実施形態に基づくＳＩＲチャネル１１５を含むダイオードはあるいくつかの利益を提供することができる。例えば、本発明の実施形態に基づくＳＩＲチャネル１１５を含むデバイスは、ボディ−ドリフト層接合Ｊ４をバイパスすることができ、したがって低電流密度においてボディ−ドリフト層接合Ｊ４が多数キャリアを注入することを低減させ、かつ／または防ぐことができ、したがって低電流密度における逆方向回復時間および／または結晶劣化を潜在的に低減させることができる。さらに、本発明の実施形態に基づくＳＩＲチャネル１１５を含むデバイスは、ドレイン−ボディ接合Ｊ４のビルトインポテンシャルよりも低い電圧で電流が流れることを可能にすることができ、したがって、低電流密度において従来のＰＩＮダイオードよりも低いオン状態損失を経験することができる。
ＳＩＲダイオードは、遮蔽を必要とするショットキー障壁を持たないようにすることができ、そのため、ＳＩＲターンオンしきい値を、ＪＢＳダイオードに対して必要なショットキー障壁の高さよりも低くすることができるため、ＳＩＲデバイスは、従来の接合障壁ショットキー（ＪＢＳ）ダイオードと比べてもいくつかの利点を有することができる。さらに、ＳＩＲダイオードのドリフト層１１２のドーパント密度をより高くすることができ、したがって潜在的に比オン抵抗をより低くすることができる。併合ＰＩＮ−ショットキーデバイスと比べても、ＰＩＮ−ＳＩＲデバイス（すなわち所定の電流密度でＳＩＲモードからＰＩＮモードに移行するデバイス）は、ＰＩＮモードへの移行が起こるときの電流密度の選択性において利点を有することができる。
ＳＩＲチャネル分路を含むパワーＭＯＳＦＥＴ構造２００が図４Ａの部分断面図に示されている。図４ＡのＳＩＲ ＭＯＳＦＥＴ構造２００の等価回路が図４Ｂに概略的に示されている。図４Ａを参照すると、ＳＩＲ ＭＯＳＦＥＴ構造２００は、その上にｎ−ドリフト層２１２が形成されたｎ＋基板２１０を含む。基板は例えば、４Ｈまたは６Ｈポリタイプのオフアクシス炭化シリコン基板を含むことができ、この基板には、ｎ型ドーパントを、約１Ｅ１７から約１Ｅ２０ｃｍ-3の濃度にドープすることができる。ｎ−ドリフト層２１２にはｎ型ドーパントを、約１Ｅ１４から約１Ｅ１８ｃｍ-3の濃度にドープすることができ、ｎ−ドリフト層２１２は、約１μｍから約２００μｍの厚さを有することができる。前述のとおり、ドリフト層２１２の厚さおよびドーピングは、許容可能な電圧遮断特性および許容可能なオン抵抗レベルを提供するように選択することができる。
ドリフト層２１２には、例えばアルミニウムおよび／またはホウ素などのｐ型不純物の注入によってｐ＋ボディ注入領域２１４が形成される。ｐ＋ボディ注入領域２１４は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができ、ドリフト層２１２内へ約１μｍの深さに延びることができる。ｐ＋ボディ注入２１４はドリフト層２１２とｐ＋−ｎ接合Ｊ５を形成する。したがって、ｐ＋ボディ注入領域２１４、ドリフト層２１２および基板２１０は、ＭＯＳＦＥＴデバイス２００内に固有ＰＩＮ構造を形成する。
ｐ＋ボディ注入領域２１４を含むドリフト層２１２上にｎ＋エピタキシャル層２１６が形成され、ｎ＋エピタキシャル層２１６は、デバイス２００のＳＩＲチャネル層２１６を形成する。ＳＩＲチャネル層２１６には、ｎ型ドーパントを約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ＳＩＲチャネル層２１６は、約０．０５μｍから約１μｍの厚さを有することができる。ＳＩＲチャネル層２１６は、図４Ａに指示された長さＬを有するＳＩＲチャネル２１５を形成する。
ＳＩＲチャネル層２１６上にｐ＋ボディエピタキシャル層２１８が形成される。このｐ＋ボディエピタキシャル層は、印加電圧がゼロのときにＳＩＲチャネル２１５が完全に空乏化されるように選択された厚さおよびドーピングを有する。いくつかの実施形態では、ｐ＋ボディエピタキシャル層２１８にｐ型ドーパントを、約１Ｅ１６から約１Ｅ２０ｃｍ-3の濃度にドープすることができ、ｐ＋ボディエピタキシャル層２１８が、約０．２μｍから約１．５μｍの厚さを有することができる。
ｐ＋ボディエピタキシャル層２１８上／内に、ｎ＋チャネルしきい値調整層２３０を形成することができる。ｎ＋チャネルしきい値調整層２３０にはｎ型ドーパントを、約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ｎ＋チャネルしきい値調整層２３０は、約０．０５μｍから約１μｍの厚さを有することができる。
デバイスの表面に、ｐ＋ボディ注入領域２１４に隣接して、例えば窒素および／またはリンなどのｎ型不純物のイオン注入によってｎ＋＋ソース／ＳＩＲコンタクタ領域２２０が形成され、ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０は、デバイスの表面から、ｐ＋ボディエピタキシャル層２１８およびＳＩＲチャネル２１５貫通してｐ＋ボディ注入領域２１４内へ延びる。ｎ＋＋ソースＳＩＲコンタクタ領域２２０にはｎ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。
デバイスの表面のｎ＋＋ＳＩＲコンタクタ領域２２０内に、例えばアルミニウムおよび／またはホウ素などのｐ型不純物のイオン注入によってｐ＋＋ボディコンタクタ領域２２２が形成され、ｐ＋＋ボディコンタクタ領域２２２は、デバイスの表面から、ｎ＋＋ＳＩＲコンタクタ領域２２０を貫通してｐ＋ボディ注入領域２１４内へ延びる。ｐ＋＋ボディコンタクタ領域２２２にはｐ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。
ｐ＋ボディ領域２１４に隣接して、ｎ＋ネック（ｎｅｃｋ）注入領域２３６を形成することができる。ｎ＋ネック注入領域２３６はデバイスの表面からドリフト層２１２内へ延びる。図４Ａに示されているように、ｎ＋ネック注入領域２３６は、隣接する一対のボディ領域２１４間に、それらのボディ領域２１４と接触するように形成することができる。
ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０とｎ＋ネック注入領域２３６の間のｐ＋ボディエピタキシャル層２１８およびｎ＋チャネルしきい値調整層２３０の上に、ゲート絶縁体２３４およびゲートコンタクト２３２が形成される。ゲート絶縁体２３４は例えば二酸化シリコンなどの酸化物とすることができる。
エピタキシャル層の露出した表面に、例えばアルミニウム、チタンおよび／またはニッケルのソースコンタクト２２４が形成され、ソースコンタクト２２４は、ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０およびｐ＋＋ボディコンタクタ領域２２２とオーミックコンタクトを形成する。ｐ＋ボディエピタキシャル層２１８から、ｐ＋＋ボディコンタクタ領域２２２および／またはソースコンタクト２２４への電気接触を提供するため、図４Ｃの平面図に示されているように、ｎ＋＋ソース／ＳＩＲ注入２２０をマスクすることができる。基板２１０上では、例えばアルミニウム、チタンおよび／またはニッケルのドレインコンタクト２２６がオーミックコンタクトを形成する。
図４Ｂの等価回路に示されているように、ＳＩＲチャネル２１５は、ｐ＋ボディ領域２１４とｎ−ドリフト層２１２の間の固有ＰＮ接合Ｊ５に対する並列分路を形成する。ＳＩＲチャネル２１５は、ソースからドレインへの方向（すなわちパワーＭＯＳＦＥＴデバイス内における通常の電流の方向とは反対の方向）に電流が流れることを可能にする。
図４Ａおよび４Ｂを参照すると、ゲート２３２およびゲート絶縁体２３４の下のｎ＋チャネルしきい値調整層２３０が位置するボディ領域２１８の表面にＭＯＳＦＥＴ Ｑ１が形成される。ボディ−ドリフト層接合Ｊ５（本明細書ではドレイン−ボディ接合Ｊ５と呼ぶ）によって固有ＰＩＮダイオードが形成される。ドレイン−ボディ接合Ｊ５がこの接合のビルトインポテンシャル（ＳｉＣでは約３Ｖ）を超えて順方向バイアスされると、ドリフト層２１２内へ少数キャリアが注入される。ＳＩＲチャネル２１５の目的は、ドレイン−ボディ接合Ｊ５から電流を分流することである。これにより、ドレイン−ボディ接合Ｊ５のターンオン電圧（例えばＳｉＣでは約３Ｖ）よりも低い電圧において、ドレイン−ボディ接合Ｊ５がドリフト層２１２内へ少数キャリアを注入することを防ぐことができ、かつ／またはデバイス２００のソース２２４からドレイン２２６へのダイオード電流を提供することができる。ＳＩＲチャネル層２１６は、薄いエピタキシャル層の成長および／またはイオン注入を含む、パワーＭＯＳＦＥＴのボディ領域内に薄いｎ＋チャネルを形成する任意の方法を使用して形成することができる。後により詳細に説明するように、いくつかの実施形態では、ＳＩＲチャネル層２１６をｎ＋しきい値調整層２３０と併合させることができる。
図４Ａに示された構造２００では、ｎ＋ＳＩＲチャネル２１５の長さ、ドーパント密度および厚さを、ドレイン−ソース印加電圧がゼロのときにＳＩＲチャネル２１５が完全に空乏化されるように選択することができる。ドレイン端子２２６がソース端子２２４よりも正にされたとき、ＳＩＲチャネル２１５は空乏化された状態にとどまり、デバイスは、ドリフト層２１２のドーパント密度および厚さによって決定される電圧を遮断する。反対に、ドレイン電圧がソース電圧よりも十分に低くされると、ＳＩＲチャネル２１５内の空乏領域の幅が低減され、ＳＩＲチャネル２１５が導電性となり、これにより＋＋ＳＩＲコンタクタ１２０とｎ−ドリフト層１１２の間に電流が流れることが可能になる。ドレイン電圧がさらに引き下げられると、ＳＩＲチャネル２１５とドリフト層２１２の両方を横切る抵抗性電圧降下が起こる。
電流がＰＩＮ移行電流しきい値よりも大きくなると、ドレイン−ボディ接合Ｊ５を横切る電圧が、接合Ｊ５のターンオン電圧よりも高くなり、ドレイン−ボディ接合Ｊ５は、ドリフト層２１２内へ少数キャリアを注入し始める。ＰＩＮ移行電流しきい値は温度の関数であり、これは主に、ＳＩＲチャネル２１５の移動度が温度の上昇とともに低下するためである。ＳＩＲチャネルの有効チャネル幅、チャネル長および／またはドーパント密度はＰＩＮ移行電流しきい値を決定することができる。
パワーＭＯＳＦＥＴデバイスにおいて、ＳＩＲモードは、従来のＭＯＳＦＥＴデバイスに優るあるいくつかの利点を有することができる。例えば、ＳＩＲ ＭＯＳＦＥＴは、３Ｖ未満のソース−ドレイン電圧で逆方向電流を伝導することができ、逆方向回復電荷をほとんどまたは全く持たないようにすることができ、ドリフト層２１２内への少数キャリアの注入の結果としての結晶劣化を経験しないようにすることができる。高い電流密度および／または高温に対しては、ＰＩＮモードを使用して、導電率変調および／またはより低いオン抵抗を提供することができる。これが望ましい場合には、ＰＩＮモードが有益である電流でＳＩＲチャネル電圧がドレイン−ボディ接合Ｊ５のターンオン電圧に達するように、ＳＩＲチャネルのコンダクタンスを設計することによって、組合せＳＩＲ−ＰＩＮデバイスを製作することができる。
いくつかの実施形態では、高電流伝導を向上させるために外部ＰＩＮ、ＪＢＳまたはＳＩＲダイオード２６０を提供することができ、この場合、注入しないように内部ＰＩＮダイオードを製作することができる。したがって、ＭＯＳＦＥＴ内の順方向バイアスの低下を回避することができ、速度および／または順方向バイアスの低下を避けるために、外部ダイオード２６０を設計することができる。
次に図５を参照すると、（図４Ａに示されたｎ＋チャネルしきい値調整層２３０などの）しきい電圧調整層を、逆方向伝導ドレイン−ボディ接合分路を提供するＳＩＲチャネルを形成し、同時にＭＯＳＦＥＴ順方向バイアス動作の所望のしきい電圧調整特性も保持するように設計することもできる。例えば、図５に示されたデバイス３００では、ｎ＋ソース／ＳＩＲコンタクタ領域２２０とｎ＋ネック注入領域２３６の間に、組合せしきい値調整層／ＳＩＲチャネル層３１６が提供される。ＳＩＲチャネル層３１６は、図５に指示された長さＬを有するＳＩＲチャネル３１５を形成する。
ＭＯＳＦＥＴ順方向ドレイン電圧動作に関しては、ゲート電圧がゼロ以下で、ドレイン電圧がゼロよりも大きい間、（順方向電圧の遮断に対する漏れを防ぐために）ＳＩＲチャネル３１５がｐ＋ボディ領域２１４によって空乏化されるように、しきい電圧調整／ＳＩＲチャネル層（１つまたは複数）３１６の単位面積当たりの総電荷を設計することができる。さらに、（通常時オフ動作を提供するために）ＭＯＳＦＥＴチャネルしきい電圧が動作温度範囲全体にわたってゼロよりも大きくなるように、併合しきい電圧調整／ＳＩＲチャネル層３１６を設計することができる。したがって、しきい値調整に使用されるこの１つまたは複数の同じ層を、ある範囲の電流および温度にわたってドレイン−ボディＰＮ接合Ｊ５が注入することを防ぐために、ゼロに近いゲート電圧において逆方向の十分なＳＩＲチャネル伝導を有するように設計することもできる。
いくつかの実施形態では、併合しきい電圧調整／ＳＩＲチャネル層３１６にｎ型ドーパントを、約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、併合しきい電圧調整／ＳＩＲチャネル層３１６は約０．０５μｍから約１μｍの厚さを有することができる。
ＳＩＲチャネルを形成し、接続するのにより少ない数の処理ステップで済ますことができる点で、併合ＳＩＲ−チャネル／しきい値調整層３１６を含むＳＩＲ ＭＯＳＦＥＴ３００は、別個のＳＩＲチャネルを有するＳＩＲ ＭＯＳＦＥＴと比べていくつかの利点を有することができる。しかしながら、この併合構造の欠点は、ＭＯＳＦＥＴチャネル調整機能の要件と逆方向伝導ＳＩＲ機能の要件がトレードオフの関係にあることである。このトレードオフは、高いＰＩＮ移行電流を達成するデバイスの能力を制限する可能性がある。併合ＳＩＲチャネル／しきい値調整層の追加の欠点は、ゼロよりも低いゲート電圧において、ゲート電圧が、ＳＩＲチャネルのコンダクタンスを低減させる可能性があることである。したがって、ＭＯＳＦＥＴのオフ状態の間、ゲートを負電圧に切り換えるのではなく、ゼロ電圧に切り換えるように、ゲート駆動回路を設計することができる。
逆方向伝導ＳＩＲチャネルの動作は、図５の実施形態のようにしきい値調整層と併合させたＳＩＲドレイン−ボディ接合分路を有するパワーＭＯＳＦＥＴを使用して示すことができる。これは、ＳＩＲチャネルの伝導の有無にかかわらず、ＭＯＳＦＥＴゲート電圧を使用して、ドレイン−ボディＰＮ接合のふるまいを示すことができるためである。さらに、ＭＯＳＦＥＴチャネルを使用して、ドリフト層の抵抗への参照を提供することもできる。図６Ａおよび６Ｂは、しきい値調整層と併合させたＳＩＲドレイン−ボディ接合分路を含む０．１５ｃｍ2、１０ｋＶのＳｉＣパワーＭＯＳＦＥＴの１２５℃における静的および動的性能を、さまざまなバイアス条件について示したものである。
具体的には、図６Ａは、しきい値調整層と併合させたＳＩＲドレイン−ボディ接合分路を含むパワーＭＯＳＦＥＴについて、測定されたドレイン電流をドレイン−ソース電圧に対して示したグラフであり、図６Ｂは、図６ＡのパワーＭＯＳＦＥＴについて、測定されたドレイン電流およびドレイン電圧を時間に対して示したグラフである。図６Ａに示された静的特性は、ゲート−ソース電圧（Ｖｇｓ）＋２０Ｖ、０Ｖおよび−２０Ｖに対するものである。
曲線３５２によって示されているように、＋２０ＶのＶｇｓの結果、ドリフト層抵抗と直列の低抵抗ＭＯＳＦＥＴチャネルが形成される。したがって、＋２０Ｖのゲート−ソース電圧Ｖｇｓにおいて、このデバイスは、従来のパワーＭＯＳＦＥＴと同様に動作する。誘導されたＭＯＳＦＥＴチャネルはさらに、ドレイン−ボディＰＮ接合Ｊ５の分路となり、少数キャリアの注入を防ぐ。しかしながら、この動作モードは逆方向バイアス整流に対して容易には使用されない。これは、それが、ゲート電圧と（同期整流器などにおける）逆方向伝導事象との間の同期が必要となることがあるためである。
図６Ａの０Ｖ曲線（曲線３５４）は、０Ｖのゲート−ソース電圧Ｖｇｓでは、逆方向伝導ＳＩＲチャネルが、約−１．２５Ｖのドレイン電圧で伝導を開始することを示している。ドレイン電圧がさらに引き下げられると、ＳＩＲチャネルの両端の電圧は約２Ｖに達し、ドリフト層抵抗の両端の電圧降下は、＋２０Ｖの曲線３５２のそれと同じになる（すなわち、これらの２本の曲線は２Ｖのオフセットで平行である）。
−２０Ｖのゲート−ソース電圧Ｖｇｓ（曲線３５６によって示されている）では、ＭＯＳＦＥＴチャネルもＳＩＲチャネルも形成されず、３Ｖのビルトインポテンシャルおよびドレイン電流の指数関数的な形状によって示されているように、ドレイン−ボディ接合Ｊ５が全ての電流を伝導する。
図６Ｂは、図６ＡのパワーＳＩＲ ＭＯＳＦＥＴについて、測定されたドレイン電流およびドレイン電圧を時間に対して示したグラフであり、本発明のいくつかの実施形態に基づくＳＩＲ ＭＯＳＦＥＴの逆方向回復特性を示している。曲線３６０は、（ＳＩＲチャネルが形成されない）約−２０Ｖの一定のゲート−ソース電圧におけるこのデバイスのドレイン電流を示し、曲線３６２はドレイン電圧を示す。曲線３７０は、（ＳＩＲチャネルが形成される）０Ｖの一定のゲート−ソース電圧におけるこのデバイスのドレイン電流を示し、曲線３７２はドレイン電圧を示す。
図６Ｂに示されているように、逆方向回復電荷（すなわち図６Ｂの曲線３６０および３７０のゼロ電流よりも下の面積）は、−２０Ｖ曲線（曲線３６０）の方がはるかに大きい。これは、ドレイン−ボディＰＮ接合Ｊ５が、逆方向回復事象の間に消滅しなければならない少数キャリアをドリフト層内へ注入するためである。ドレイン電圧曲線３６２と３７２の比較は、ＳＩＲチャネルが形成されたときの方がデバイスが遮断状態により速く切り換わることを示す。
図６Ｃに示されているように、１２５℃よりも低い温度では、０Ｖのゲート−ソース電圧Ｖｇｓにおける逆方向回復時間が同様であることができる。これは、逆方向回復時間が、少数キャリア電荷の注入によってではなく、ドレイン−ボディ接合容量によって決定されるためである。対照的に、図６Ｄに示されているように、−２０Ｖのゲート−ソース電圧Ｖｇにおける逆方向回復時間は、２５℃から２００℃まで連続的に増大することができる。これは、逆方向回復時間が、少数キャリアの注入および温度とともに増大する過剰キャリアの消滅時間の影響を受けるためである。
図６Ａおよび６ＢのＭＯＳＦＥＴデバイス内のＰＩＮダイオードは、ドリフト層の低い寿命および／またはドレイン−ボディ接合における注入損傷のため比較的に低い過剰キャリア注入を有することができることに留意されたい。このことは、より多くの過剰キャリア注入を有する一般的なＰＩＮダイオードに比べて相対的に高い速度および相対的に低い伝導能力をもたらす可能性がある。しかしながら、たとえ過剰少数キャリアの注入は相対的に低くても、逆方向伝導ＳＩＲドレイン−ボディ接合分路があるとスイッチング損失ははるかに低く、このことは、高周波数（例えば２０ｋＨｚ）スイッチングにおいて効率および／または冷却のかなりの利益につながる可能性がある。
例えば、図６Ａの曲線３５４に示されたＳＩＲモードは５Ａで５０Ｗの伝導損をもたらし、曲線３５６に示されたＰＩＮモードは５Ａで４２Ｗの伝導損をもたらす。すなわちこれらはそれぞれ、デバイス作用面積０．１５ｃｍ2、デューティサイクル５０％で１６７Ｗ／ｃｍ2および１４０Ｗ／ｃｍ2の伝導損をもたらす。スイッチングエネルギー損（ダイオード内のスイッチングエネルギー損にダイオード逆方向回復によって相補ＭＯＳＦＥＴ内に誘導されたスイッチングエネルギー損を加えたもの）は、ダイオードの逆方向回復電荷にデバイスの動作電圧をかけたものに本質的に等しい。図６Ｂの５Ａの電流波形および１０ｋＶデバイス設計に対する一般的な５ｋＶの動作電圧に関して、この例に対するスイッチングエネルギーは、ＳＩＲモードで約１０ｍＪ／ｃｍ2、ＰＩＮモードで４０ｍＪ／ｃｍ2である。このスイッチングエネルギー損に２０ｋＨｚを乗じると、ＳＩＲモードでは２００Ｗ／ｃｍ2、ＰＩＮダイオードモードでは８００Ｗ／ｃｍ2となる。この例のＰＩＮダイオードモードの８６７Ｗ／ｃｍ2の全損失は一般的なパワーデバイスパッケージの冷却能力を大幅に超えており、それに対して、逆方向伝導ＳＩＲドレイン−ボディ分路を有するＭＯＳＦＥＴは、約３０Ａ／ｃｍ2の電流を有する一般的なパワーデバイスパッケージ冷却能力に対して適当であると考えられることに留意されたい。
ＳＩＲ ＭＯＳＦＥＴの追加のいくつかの実施形態が図７および８に示されている。例えば、図７に示されたＳＩＲ ＭＯＳＦＥＴ４００は、垂直ｎ＋＋コンタクタ領域４２４からＳＩＲチャネル４１５まで水平に延びる水平ｎ＋＋ＳＩＲコネクタ（ｃｏｎｎｅｃｔｏｒ）領域４２０を含む。追加の注入領域が、ボディ内の他の領域との電気接触を提供してもよい。例えば、ｐ＋＋注入領域４２２は、下ボディ領域２１４との接触を提供することができ、ｐ＋＋注入領域４２６は、上ボディ領域２１８との接触を提供することができ、ｎ＋＋注入領域４２８は、ＭＯＳＦＥＴチャネルのソースコンタクトを形成することができる。
図８は、図７のＳＩＲ ＭＯＳＦＥＴ構造４００と同様のＳＩＲ ＭＯＳＦＥＴ構造５００を示すが、構造５００が、上ボディ領域２１８および／または水平ＳＩＲコンタクタ５２０を貫通してもよい凹み５３０を含む点が異なる。ソースコンタクト金属２２４は凹み５３０内へ延び、水平ｎ＋＋ＳＩＲコンタクタ領域５２０ならびに／あるいはボディ領域２１４および／または２１８と接触する。したがって、別個の垂直ｎ＋＋コンタクタ領域４２４の形成を回避することができ、ｐ＋＋上ボディコンタクタ４２６をより小さくし、または排除することができ、ｐ＋＋下ボディコンタクタ２２２をより小さくし、または排除することができ、かつ／あるいはデバイスの実装密度を向上させることができる。
本発明のいくつかの実施形態に基づくＳＩＲダイオードの形成が図９Ａ〜９Ｄに示されている。図９Ａを参照すると、ｎ＋基板１１０が用意され、この基板上に、例えばエピタキシャル成長によってｎ−ドリフト層１１２が形成される。基板は例えば、４Ｈまたは６Ｈポリタイプのオフアクシス炭化シリコン基板を含むことができ、この基板には、ｎ型ドーパントを、約１Ｅ１７から約１Ｅ２０ｃｍ-3の濃度にドープすることができる。ｎ−ドリフト層１１２にはｎ型ドーパントを、約１Ｅ１４から約１Ｅ１８ｃｍ-3の濃度にドープすることができ、ｎ−ドリフト層１１２は、約１μｍから約２００μｍの厚さを有することができる。前述のとおり、ドリフト層１１２の厚さおよびドーピングは、許容可能な電圧遮断特性および許容可能なオン抵抗レベルを提供するように選択することができる。
ドリフト層１１２には、例えばアルミニウムおよび／またはホウ素などのｐ型不純物の選択注入によってｐ＋ボディ注入領域１１４が形成される。ｐ＋ボディ注入領域１１４は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができ、ドリフト層１１２内へ約１μｍの深さに延びることができる。特定の実施形態では、Ａｌイオンを、約３６０ｋｅＶの注入エネルギー、約４Ｅ１４イオン／ｃｍ2のドーズで注入することによって、ｐ＋ボディ注入領域１１４を形成することができる。
図９Ｂを参照すると、デバイス１００のＳＩＲチャネル層を形成するため、ｐ＋ボディ注入領域１１４を含むドリフト層１１２上にｎ＋エピタキシャル層１１６が形成される。ＳＩＲチャネル層１１６には、ｎ型ドーパントを約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ＳＩＲチャネル層１１６は、約０．０５μｍから約１μｍの厚さを有することができる。
ＳＩＲチャネル層１１６上にｐ＋ボディエピタキシャル層１１８が形成される。ｐ＋ボディエピタキシャル層１１８は、印加電圧がゼロのときにＳＩＲチャネル層１１６が完全に空乏化されるように選択された厚さおよびドーピングを有する。いくつかの実施形態では、ｐ＋ボディエピタキシャル層１１８にｐ型ドーパントを、約１Ｅ１６から約１Ｅ２０ｃｍ-3の濃度にドープすることができ、ｐ＋ボディエピタキシャル層１１８が、約０．２から約１．５μｍの厚さを有することができる。
いくつかの実施形態では、ｐ＋ボディ注入領域１１４内へのｎ型不純物の注入によってＳＩＲチャネル層１１６を形成して、埋込みｎ＋領域を形成することができ、これにより、ｐ＋ボディエピタキシャル層１１８を不要にすることができる。この実施形態では、後述する金属コンタクト１２４と接触したドリフト層１１２の表面部分にショットキー接合が形成される。
図９Ｃを参照すると、デバイスの表面のｐ＋ボディ注入領域１１４のエリア内に、例えば窒素および／またはリンなどのｎ型不純物のイオン注入によってｎ＋＋ＳＩＲコンタクタ領域１２０が形成され、ｎ＋＋ＳＩＲコンタクタ領域１２０は、デバイスの表面から、ｎ＋ＳＩＲチャネル１１６貫通してｐ＋ボディ注入領域１１４内へ延びる。ｎ＋＋ＳＩＲコンタクタ領域１２０にはｎ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。特定の実施形態では、Ｎイオンを、約１００ｋｅＶの注入エネルギー、約１Ｅ１５イオン／ｃｍ2のドーズで注入することによって、ｎ＋＋ＳＩＲコンタクタ領域１２２を形成することができる。
デバイスの表面に、ｎ＋＋ＳＩＲコンタクタ領域１２０に隣接して、例えばアルミニウムおよび／またはホウ素などのｐ型不純物のイオン注入によってｐ＋＋ボディコンタクタ領域１２２が形成され、ｐ＋＋ボディコンタクタ領域１２２は、デバイスの表面から、ｎ＋＋ＳＩＲコンタクタ領域１２０を貫通してｐ＋ボディ注入領域１１４内へ延びる。ｐ＋＋ボディコンタクタ領域１２２にはｐ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。特定の実施形態では、Ａｌイオンを、約１８０ｋｅＶの注入エネルギー、約１Ｅ１５イオン／ｃｍ2のドーズで注入することによって、ｐ＋＋ボディコンタクタ領域１２２を形成することができる。
図９Ｄを参照すると、ｐ＋ボディエピタキシャル層１１８の表面に、例えばアルミニウム、チタンおよび／またはニッケルのアノードコンタクト１２４が形成され、アノードコンタクト１２４は、ｎ＋＋ＳＩＲコンタクタ領域１２０およびｐ＋＋ボディコンタクタ領域１２２とオーミックコンタクトを形成する。基板１１０上では、例えばアルミニウム、チタンおよび／またはニッケルのカソードコンタクト１２６がオーミックコンタクトを形成する。
本発明のいくつかの実施形態に基づくＳＩＲパワーＭＯＳＦＥＴの形成が図１０Ａ〜１０Ｄに示されている。
図１０Ａを参照すると、ｎ＋基板２１０が用意され、基板２１０上にｎ−ドリフト層２１２が形成される。ＭＯＳＦＥＴのドレイン領域を形成する基板２１０は例えば、４Ｈまたは６Ｈポリタイプのオフアクシス炭化シリコン基板を含むことができ、この基板には、ｎ型ドーパントを、約１Ｅ１７から約１Ｅ２０ｃｍ-3の濃度にドープすることができる。ｎ−ドリフト層２１２にはｎ型ドーパントを、約１Ｅ１４から約１Ｅ１８ｃｍ-3の濃度にドープすることができ、ｎ−ドリフト層２１２は、約１から約２００μｍの厚さを有することができる。前述のとおり、ドリフト層２１２の厚さおよびドーピングは、許容可能な電圧遮断特性および許容可能なオン抵抗レベルを提供するように選択することができる。
ドリフト層２１２には、例えばアルミニウムおよび／またはホウ素などのｐ型不純物の注入によってｐ＋ボディ注入領域２１４が形成される。ｐ＋ボディ注入領域２１４は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することができ、ドリフト層２１２内へ約１μｍの深さに延びることができる。特定の実施形態では、Ａｌイオンを、約３６０ｋｅＶの注入エネルギー、約４Ｅ１４イオン／ｃｍ2のドーズで注入することによって、ｐ＋ボディ注入領域２１４を形成することができる。
図１０Ｂを参照すると、ｐ＋ボディ注入領域２１４を含むドリフト層２１２上にｎ＋エピタキシャル層２１６が形成され、ｎ＋エピタキシャル層２１６は、デバイス２００のＳＩＲチャネル層２１６を形成する。ＳＩＲチャネル層２１６には、ｎ型ドーパントを約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ＳＩＲチャネル層２１６は、約０．０５μｍから約１μｍの厚さを有することができる。
ＳＩＲチャネル層２１６上にｐ＋ボディエピタキシャル層２１８が形成される。このｐ＋ボディエピタキシャル層は、印加電圧がゼロのときにＳＩＲチャネル層２１６が完全に空乏化されるように選択された厚さおよびドーピングを有する。いくつかの実施形態では、ｐ＋ボディエピタキシャル層２１８にｐ型ドーパントを、約１Ｅ１６から約１Ｅ２０ｃｍ-3の濃度にドープすることができ、ｐ＋ボディエピタキシャル層２１８は、約０．２から約１μｍの厚さを有することができる。
いくつかの実施形態では、ｐ＋ボディ注入領域２１４内へのｎ型不純物の注入によってＳＩＲチャネル層２１６を形成して、埋込みｎ＋領域を形成することができ、これにより、ｐ＋ボディエピタキシャル層２１８を不要にすることができる。
ｐ＋ボディエピタキシャル層２１８上に、ｎ＋チャネルしきい値調整層２３０を形成することができる。ｎ＋チャネルしきい値調整層２３０にはｎ型ドーパントを、約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、ｎ＋チャネルしきい値調整層２３０は、約０．０５μｍから約１μｍの厚さを有することができる。ｎ＋チャネルしきい値調整層２３０は、注入および／またはエピタキシャル成長によって形成することができる。
図１０Ｃを参照すると、デバイスの表面のｐ＋ボディ注入領域２１４内に、例えば窒素および／またはリンなどのｎ型不純物のイオン注入によってｎ＋＋ソース／ＳＩＲコンタクタ領域２２０が形成され、ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０は、デバイスの表面から、ＳＩＲチャネル２１６貫通してｐ＋ボディ注入領域２１４内へ延びる。ｎ＋＋ソースＳＩＲコンタクタ領域２２０にはｎ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。特定の実施形態では、Ｎイオンを、約１００ｋｅＶの注入エネルギー、約１Ｅ１５イオン／ｃｍ2のドーズで注入することによって、ｎ＋＋ソースＳＩＲコンタクタ領域２２０を形成することができる。
デバイスの表面のｎ＋＋ＳＩＲコンタクタ領域２２０内に、例えばアルミニウムおよび／またはホウ素などのｐ型不純物のイオン注入によってｐ＋＋ボディコンタクタ領域２２２が形成され、ｐ＋＋ボディコンタクタ領域２２２は、デバイスの表面から、ｎ＋＋ＳＩＲコンタクタ領域２２０を貫通してｐ＋ボディ注入領域２１４内へ延びる。ｐ＋＋ボディコンタクタ領域２２２にはｐ型ドーパントを、約１Ｅ１８から約１Ｅ２１ｃｍ-3の濃度にドープすることができる。特定の実施形態では、Ａｌイオンを、約３６０ｋｅＶの注入エネルギー、約４Ｅ１４イオン／ｃｍ2のドーズで注入することによって、ｐ＋＋ボディコンタクタ領域２２２を形成することができる。
ｐ＋ボディ領域２１４に隣接して、ｎ＋ネック注入領域２３６を形成することができる。ｎ＋ネック注入領域２３６はデバイスの表面からドリフト層２１２内へ延びる。図１０Ｃに示されているように、ｎ＋ネック注入領域２３６は、隣接する一対のボディ領域２１４間に、それらのボディ領域２１４と接触するように形成することができる。特定の実施形態では、Ｎイオンを、約３６０ｋｅＶの注入エネルギー、約５Ｅ１１イオン／ｃｍ2のドーズで注入することによって、ｎ＋ネック注入領域２３６を形成することができる。
図１０Ｄを参照すると、ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０とｎ＋ネック注入領域２３６の間のｐ＋ボディエピタキシャル層２１８およびｎ＋チャネルしきい値調整層２３０の上に、ゲート絶縁体２３４およびゲートコンタクト２３２が形成される。ゲート絶縁体２３４は熱酸化物を含むことができ、ゲート電極は、ポリシリコンおよび／またはＭｏなどの耐火金属を含むことができる。
エピタキシャル層の露出した表面に、例えばアルミニウム、チタンおよび／またはニッケルのソースコンタクト２２４が形成され、ソースコンタクト２２４は、ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０およびｐ＋＋ボディコンタクタ領域２２２とオーミックコンタクトを形成する。ｎ＋＋ソース／ＳＩＲコンタクタ領域２２０の注入がマスクされた領域において、ｐ＋ボディエピタキシャル層２１８は、ソースコンタクト２２４と電気的に接触し、かつ／またはｐ＋＋ボディコンタクタ領域２２２と電気的に接触することができる。基板２１０上では、例えばアルミニウム、チタンおよび／またはニッケルのドレインコンタクト２２６がオーミックコンタクトを形成する。
本発明のいくつかの実施形態に基づく併合ＳＩＲチャネル／しきい値調整層を含むＳＩＲパワーＭＯＳＦＥＴの形成が図１１Ａ〜１１Ｂに示されている。併合ＳＩＲチャネル／しきい値調整層を含むＳＩＲパワーＭＯＳＦＥＴの形成は、図１０Ａ〜１０Ｄを参照して先に説明したプロセスと同様であるが、ドリフト層２１２上に併合しきい電圧調整／ＳＩＲチャネル層３１６が形成される点が異なる。併合しきい電圧調整／ＳＩＲチャネル層３１６にｎ型ドーパントを、約１Ｅ１５から約５Ｅ１７ｃｍ-3の濃度にドープすることができ、併合しきい電圧調整／ＳＩＲチャネル層３１６は約０．０５μｍから約１μｍの厚さを有することができる。
図面および明細書には、本発明の代表的な実施形態が開示されている。特定の用語が使用されるが、それらは、一般的かつ記述的な意味においてのみ使用されており、限定目的では使用されていない。本発明の範囲は以下の特許請求の範囲に記載されている。

Claims (39)

  1. 第１の導電型を有するドリフト層と、
    前記ドリフト層に隣接し、前記第１の導電型とは反対の第２の導電型を有し、前記ドリフト層とｐ−ｎ接合を形成した第１のボディ領域と、
    前記第１のボディ領域上にあって、前記第２の導電型を有する第２のボディ領域と、
    前記第１および第２のボディ領域に隣接し、前記第１の導電型を有するコンタクタ領域と、
    前記第１のボディ領域と前記第２のボディ領域の間を前記コンタクタ領域から前記ドリフト層まで延び、前記第１の導電型を有する分路チャネル領域と、
    前記第１および第２のボディ領域ならびに前記コンタクタ領域と電気的に接触した第１の端子と、
    前記ドリフト層と電気的に接触した第２の端子と
    を含むことを特徴とする半導体デバイス。
  2. 前記分路チャネル領域は、前記第１の端子と前記第２の端子の間にゼロ電圧が印加されたときに前記分路チャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有することを特徴とする請求項１に記載の半導体デバイス。
  3. 前記チャネル領域は、約１Ｅ１５から約５Ｅ１７ｃｍ-3のドーピング濃度を有し、約０．０５μｍから約１μｍの厚さを有することを特徴とする請求項２に記載の半導体デバイス。
  4. 前記分路チャネル領域の前記長さ、厚さおよびドーピング濃度、ならびに前記第１のボディ領域および前記第２のボディ領域のドーピング濃度は、前記第１のボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合のビルトインポテンシャルよりも低い電圧が前記第１の端子に印加されたときに前記分路チャネル領域内に導電性チャネルが形成されるように選択されることを特徴とする請求項２に記載の半導体デバイス。
  5. 前記ボディ領域は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することを特徴とする請求項４に記載の半導体デバイス。
  6. 前記第１の導電型を有し、前記ドリフト層のドーパント濃度よりも高いドーパント濃度を有する基板をさらに含み、前記ドリフト層は前記基板上にあり、前記第２の端子は前記基板上にある
    ことを特徴とする請求項１に記載の半導体デバイス。
  7. 前記第１のボディ領域は前記ドリフト層内の被注入領域を含み、前記分路チャネル領域は前記ドリフト層上のエピタキシャル層を含み、前記第２のボディ領域は前記チャネル領域上のボディエピタキシャル層を含むことを特徴とする請求項１に記載の半導体デバイス。
  8. 前記コンタクタ領域は、前記第２のボディ領域を貫通して前記第１のボディ領域内へ延びることを特徴とする請求項７に記載の半導体デバイス。
  9. 前記コンタクタ領域は第１のコンタクタ領域を含み、前記半導体デバイスはさらに、前記第２の導電型を有し、前記第１のボディ領域内へ延びる第２のコンタクタ領域を含むことを特徴とする請求項１に記載の半導体デバイス。
  10. 前記第１の端子は前記第２のコンタクタ領域と電気的に接触していることを特徴とする請求項９に記載の半導体デバイス。
  11. 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であることを特徴とする請求項１に記載の半導体デバイス。
  12. 前記第１の導電型はｐ型であり、前記第２の導電型はｎ型であることを特徴とする請求項１に記載の半導体デバイス。
  13. 前記第１の端子はアノード端子を含み、前記第２の端子はカソード端子を含むことを特徴とする請求項１に記載の半導体デバイス。
  14. 前記コンタクタ領域と前記ドリフト層の間の前記第２のボディ領域の表面のゲート絶縁体層と、
    前記ゲート絶縁体層上のゲートコンタクトと
    をさらに含み、
    前記第１の端子はソース端子を含み、
    前記第２の端子はドレイン端子を含む
    ことを特徴とする請求項１に記載の半導体デバイス。
  15. 前記第２のボディ領域上にあって、前記半導体デバイスのしきい電圧を調整するように選択されたドーピング濃度を有するしきい値調整層をさらに含むことを特徴とする請求項１４に記載の半導体デバイス。
  16. 前記第１および／または第２のボディ領域に隣接し、前記第１の導電型を有するネック注入領域をさらに含み、前記分路チャネル領域は、前記コンタクタ領域と前記ネック注入領域の間に延びることを特徴とする請求項１４に記載の半導体デバイス。
  17. 前記コンタクタ領域は、前記半導体デバイスの表面から前記第２のボディ領域内へ延びる垂直コンタクタ領域と、前記垂直コンタクタ領域と接触し、前記垂直コンタクタ領域から前記分路チャネル領域まで延びる水平コンタクタ領域とを含むことを特徴とする請求項１に記載の半導体デバイス。
  18. 前記第２のボディ領域内の凹みと、前記凹み内の導電材料とをさらに含み、前記コンタクタ領域は、前記凹みと接触した、前記凹みから前記チャネル領域まで延びる水平コンタクタ領域を含むことを特徴とする請求項１に記載の半導体デバイス。
  19. 請求項１４に記載の半導体デバイスを含む電子回路であって、前記半導体デバイスは、前記半導体デバイスの前記第１の端子に接続された第１の端子と、前記半導体デバイスの前記第２の端子に接続されたカソードとを有する外部ダイオードと並列であることを特徴とする電子回路。
  20. 前記分路チャネル領域は、前記第１のボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合に逆方向バイアスがかけられているときに前記分路チャネル領域が非導電性であるように選択された長さ、厚さおよびドーピング濃度を有することを特徴とする請求項１に記載の半導体デバイス。
  21. 第１の導電型を有するドリフト層と、
    前記ドリフト層に隣接し、前記第１の導電型とは反対の第２の導電型を有し、前記ドリフト層とｐ−ｎ接合を形成したボディ領域と、
    前記ボディ領域内にあって、前記第１の導電型を有するソース領域と、
    前記ボディ領域上にあって、前記ソース領域から前記ドリフト層まで延び、前記第１の導電型を有する分路チャネル領域と、
    前記ソース領域と前記ドリフト層の間の前記チャネル領域上のゲート絶縁体層と、
    前記ゲート絶縁体層上のゲートコンタクトと、
    前記ボディ領域および前記コンタクタ領域と電気的に接触したソースコンタクトと、
    前記ドリフト層と電気的に接触したドレインコンタクトと
    を含み、
    前記分路チャネル領域は、前記第１の端子および前記第２の端子への印加電圧がゼロであり、ゲート電圧がＭＯＳＦＥＴのしきい電圧よりも低いときに前記チャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有する
    ことを特徴とするＭＯＳＦＥＴ。
  22. 前記分路チャネル領域は、約１Ｅ１５から約５Ｅ１７ｃｍ-3のドーピング濃度を有し、約０．０５μｍから約１μｍの厚さを有することを特徴とする請求項２１に記載のＭＯＳＦＥＴ。
  23. 前記分路チャネル領域の前記厚さおよびドーピング濃度、ならびに前記ボディ領域のドーピング濃度は、前記ボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合のビルトインポテンシャルよりも低い電圧が前記第１の端子に印加されたときに前記チャネル領域内に導電性チャネルが形成されるように選択されることを特徴とする請求項２１に記載のＭＯＳＦＥＴ。
  24. 前記ボディ領域は、約１Ｅ１６から約１Ｅ２０ｃｍ-3のドーピング濃度を有することを特徴とする請求項２３に記載のＭＯＳＦＥＴ。
  25. 前記ドリフト層内にあって、前記ボディ領域に隣接し、前記第１の導電型を有するネック注入領域をさらに含み、前記分路チャネル領域は前記ネック注入領域と接触していることを特徴とする請求項２３に記載のＭＯＳＦＥＴ。
  26. 前記第１の導電型を有し、前記ドリフト層のドーパント濃度よりも高いドーパント濃度を有する基板をさらに含み、前記ドリフト層は前記基板上にあり、前記ドレインコンタクトは前記基板上にある
    ことを特徴とする請求項２３に記載のＭＯＳＦＥＴ。
  27. 前記分路チャネル領域の前記長さ、厚さおよびドーピング濃度は、前記ボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合に逆方向バイアスがかけられているときに前記分路チャネル領域が非導電性であるように選択されることを特徴とする請求項２１に記載のＭＯＳＦＥＴ。
  28. 電子デバイスを形成する方法であって、
    第１の導電型を有するドリフト層を形成すること、
    前記第１の導電型とは反対の第２の導電型を有し、前記ドリフト層とｐ−ｎ接合を形成した第１のボディ領域を前記ドリフト層内に形成すること、
    前記第２の導電型を有する第２のボディ領域を前記第１のボディ領域上に形成すること、
    前記第１の導電型を有し、前記第１のボディ領域と前記第２のボディ領域の間を前記ドリフト層まで延びる分路チャネル層を前記ボディ領域内に形成することであって、前記分路チャネル領域は、ゼロ電圧が印加されたときに前記分路チャネル領域が完全に空乏化されるように選択された長さ、厚さおよびドーピング濃度を有すること、および、
    前記分路チャネル層と接触し、前記第１の導電型を有するコンタクタ領域を前記ボディ領域内に形成すること
    を含むことを特徴とする方法。
  29. 前記コンタクタ領域は第１のコンタクタ領域を含み、前記方法はさらに、
    前記第１の導電型を有し、前記第１のコンタクタ領域を貫通して前記第１のボディ領域内へ延びる第２のコンタクタ領域を形成すること
    を含むことを特徴とする請求項２８に記載の方法。
  30. 前記分路チャネル層を形成することは、前記ドリフト層および前記第１のボディ領域上に分路チャネルエピタキシャル層を形成することを含み、前記第２のボディ領域を形成することは、前記チャネルエピタキシャル層上にボディエピタキシャル層を形成することを含むことを特徴とする請求項２８に記載の方法。
  31. 前記分路チャネル層を形成することは、前記第１のボディ領域内に埋込みチャネル層を注入することを含むことを特徴とする請求項３０に記載の方法。
  32. 前記第２のボディ領域および前記コンタクタ領域と電気的に接触した第１の端子を形成すること、ならびに
    前記ドリフト層と電気的に接触した第２の端子を形成すること
    をさらに含むことを特徴とする請求項２８に記載の方法。
  33. 前記第１のボディ領域を形成することは、前記ドリフト層内に第２の導電型の不純物を選択的に注入することを含むことを特徴とする請求項２８に記載の方法。
  34. 前記コンタクタ領域と前記ドリフト層の間の前記第２のボディ領域上にゲート絶縁体層を形成すること、および
    前記ゲート絶縁体層上にゲートコンタクトを形成すること
    をさらに含むことを特徴とする請求項２８に記載の方法。
  35. 前記第２のボディ領域上にしきい値調整層を形成すること
    をさらに含むことを特徴とする請求項３４に記載の方法。
  36. 前記しきい値調整層を形成することは、前記第２のボディ領域上にしきい値調整エピタキシャル層を形成することを含み、前記コンタクタ領域を形成することは、第１の導電型の不純物を前記しきい値調整エピタキシャル層を貫通して前記第１のボディ領域内へ選択的に注入することを含むことを特徴とする請求項３５に記載の方法。
  37. 前記第１および／または第２のボディ領域に隣接してネック注入領域を形成することをさらに含み、前記分路チャネル層は、前記コンタクタ領域から、前記第１のボディ領域と前記第２のボディ領域の間を通って前記ネック注入領域まで延び、前記ネック注入領域は前記第１の導電型を有することを特徴とする請求項２８に記載の方法。
  38. 第１の導電型を有するドリフト層と、
    前記ドリフト層内にあって、前記第１の導電型とは反対の第２の導電型を有し、前記ドリフト層とｐ−ｎ接合を形成したボディ領域と、
    前記ボディ領域内にあって、前記第１の導電型を有するソース領域と、
    前記ドリフト層に隣接したドレイン領域と、
    前記ソース領域から前記ドリフト層まで延びる静電誘導整流（ＳＩＲ）チャネル領域と
    を含み、
    前記ＳＩＲチャネル領域は、ドレイン−ソース電圧がゼロのときに完全に空乏化され、前記ボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合のビルトインポテンシャルよりもソース−ドレイン電圧が低いときに、前記ソース領域と前記ドリフト層の間に導電性チャネルを形成するように構成されている
    ことを特徴とするパワーＭＯＳＦＥＴデバイス。
  39. 第１の導電型を有するドリフト層と、
    前記ドリフト層内にあって、前記第１の導電型とは反対の第２の導電型を有し、前記ドリフト層とｐ−ｎ接合を形成するボディ領域と、
    前記ボディ領域内にあって、前記第１の導電型を有するコンタクタ領域と、
    前記コンタクタ領域から前記ドリフト層まで延びる静電誘導整流（ＳＩＲ）チャネル領域と
    を含み、
    前記ＳＩＲチャネル領域は、ドレイン−ソース電圧がゼロのときに完全に空乏化され、前記ボディ領域と前記ドリフト層の間の前記ｐ−ｎ接合のビルトインポテンシャルよりも印加電圧が低いときに、前記コンタクタ領域と前記ドリフト層の間に導電性チャネルを形成するように構成されている
    ことを特徴とするダイオード。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130020A (zh) * 2011-01-04 2011-07-20 株洲南车时代电气股份有限公司 一种碳化硅功率器件的封装方法
WO2011148617A1 (ja) * 2010-05-27 2011-12-01 パナソニック株式会社 半導体装置及びその駆動方法
WO2012056642A1 (ja) 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子
US8350549B2 (en) 2010-10-29 2013-01-08 Panasonic Corporation Converter with switches having a diode region that is unipolar-conductive only in the reverse direction
US8563988B2 (en) 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
US8693226B2 (en) 2010-10-29 2014-04-08 Panasonic Corporation Synchronous rectification type inverter
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
JP2016504764A (ja) * 2012-12-12 2016-02-12 ゼネラル・エレクトリック・カンパニイ 絶縁ゲート型電界効果トランジスタ素子及びその作製方法
US9673812B2 (en) 2013-06-04 2017-06-06 Panasonic Intellectual Property Management Co., Ltd. Gate driver and power module equipped with same

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7557386B2 (en) * 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US7598567B2 (en) 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP4930904B2 (ja) * 2007-09-07 2012-05-16 サンケン電気株式会社 電気回路のスイッチング装置
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP4918626B2 (ja) * 2009-04-30 2012-04-18 パナソニック株式会社 半導体素子、半導体装置および電力変換器
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
JP5539355B2 (ja) * 2009-07-15 2014-07-02 三菱電機株式会社 電力用半導体装置およびその製造方法
WO2011021361A1 (ja) 2009-08-19 2011-02-24 パナソニック株式会社 半導体素子、半導体装置および電力変換器
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
CN102947934B (zh) * 2010-06-24 2015-12-02 三菱电机株式会社 功率半导体器件
US8772788B2 (en) 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
US8614480B2 (en) * 2011-07-05 2013-12-24 Texas Instruments Incorporated Power MOSFET with integrated gate resistor and diode-connected MOSFET
US8802529B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Semiconductor device with field threshold MOSFET for high voltage termination
CN103548142B (zh) 2011-09-07 2016-05-04 松下知识产权经营株式会社 半导体元件、半导体装置、及其制造方法
US8860025B2 (en) 2011-09-07 2014-10-14 Infineon Technologies Ag Semiconductor device and method for manufacturing the semiconductor device
US9224828B2 (en) * 2011-10-11 2015-12-29 Avogy, Inc. Method and system for floating guard rings in gallium nitride materials
US8778788B2 (en) 2011-10-11 2014-07-15 Avogy, Inc. Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode
CN102364688B (zh) * 2011-11-09 2013-09-25 电子科技大学 一种垂直双扩散金属氧化物半导体场效应晶体管
US8803225B2 (en) * 2012-01-12 2014-08-12 Tsinghua University Tunneling field effect transistor having a lightly doped buried layer
US9018674B2 (en) * 2012-04-06 2015-04-28 Infineon Technologies Ag Reverse conducting insulated gate bipolar transistor
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
WO2015046791A1 (ko) * 2013-09-26 2015-04-02 주식회사 실리콘웍스 반도체 정류 디바이스 및 그의 제조 방법
JP6010773B2 (ja) * 2014-03-10 2016-10-19 パナソニックＩｐマネジメント株式会社 半導体素子及びその製造方法
WO2016039072A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US10355132B2 (en) 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
CN107895738B (zh) * 2017-11-03 2020-02-18 中国电子科技集团公司第五十五研究所 一种阱局部高掺的mos型器件及制备方法
CN108598153B (zh) * 2018-06-29 2023-12-29 南京晟芯半导体有限公司 软恢复功率半导体二极管及其制备方法
US10707340B2 (en) * 2018-09-07 2020-07-07 Semiconductor Components Industries, Llc Low turn-on voltage silicon carbide rectifiers
KR200489690Y1 (ko) 2018-11-07 2019-07-23 이미경 바지형태의 안전대
KR102091803B1 (ko) 2019-10-01 2020-03-20 김병진 작업용 안전벨트
US11728422B2 (en) 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
EP3872847A1 (en) * 2020-02-28 2021-09-01 Infineon Technologies AG Semiconductor device with insulated gate transistor cell and rectifying junction
IT202000015076A1 (it) * 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione
CN116169136A (zh) * 2021-05-17 2023-05-26 派克微电子(深圳)有限公司 具有分流孔的浪涌保护器
CN115939178A (zh) * 2023-03-10 2023-04-07 广东芯聚能半导体有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086549A (ja) * 2005-12-12 2006-03-30 Nissan Motor Co Ltd 電界効果トランジスタ及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
SE9700141D0 (sv) * 1997-01-20 1997-01-20 Abb Research Ltd A schottky diode of SiC and a method for production thereof
DE19717614A1 (de) * 1997-04-25 1998-10-29 Siemens Ag Passiver Halbleiterstrombegrenzer
US6856238B2 (en) * 2000-08-18 2005-02-15 John R. Wootton Apparatus and method for user control of appliances
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
DE10122364B4 (de) * 2001-05-09 2006-10-19 Infineon Technologies Ag Kompensationsbauelement, Schaltungsanordnung und Verfahren
US6524900B2 (en) * 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
US20040053456A1 (en) * 2002-09-17 2004-03-18 Wen-Yueh Jang Mosfet with short channel structure and formation method thereof
EP1604404B1 (de) * 2003-03-19 2011-06-22 Infineon Technologies AG Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US6965146B1 (en) * 2004-11-29 2005-11-15 Silicon-Based Technology Corp. Self-aligned planar DMOS transistor structure and its manufacturing methods
US7598567B2 (en) 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086549A (ja) * 2005-12-12 2006-03-30 Nissan Motor Co Ltd 電界効果トランジスタ及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525239B2 (en) 2010-05-27 2013-09-03 Panasonic Corporation Semiconductor device and method for driving same
JP5096638B2 (ja) * 2010-05-27 2012-12-12 パナソニック株式会社 半導体装置
WO2011148617A1 (ja) * 2010-05-27 2011-12-01 パナソニック株式会社 半導体装置及びその駆動方法
CN102473726A (zh) * 2010-05-27 2012-05-23 松下电器产业株式会社 半导体装置及其驱动方法
JPWO2012056705A1 (ja) * 2010-10-29 2014-03-20 パナソニック株式会社 半導体素子およびその製造方法
US8350549B2 (en) 2010-10-29 2013-01-08 Panasonic Corporation Converter with switches having a diode region that is unipolar-conductive only in the reverse direction
WO2012056642A1 (ja) 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子
US8742427B2 (en) 2010-10-29 2014-06-03 Panasonic Corporation Semiconductor element
US8693226B2 (en) 2010-10-29 2014-04-08 Panasonic Corporation Synchronous rectification type inverter
US8563988B2 (en) 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
CN102130020A (zh) * 2011-01-04 2011-07-20 株洲南车时代电气股份有限公司 一种碳化硅功率器件的封装方法
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
JP2016504764A (ja) * 2012-12-12 2016-02-12 ゼネラル・エレクトリック・カンパニイ 絶縁ゲート型電界効果トランジスタ素子及びその作製方法
US9673812B2 (en) 2013-06-04 2017-06-06 Panasonic Intellectual Property Management Co., Ltd. Gate driver and power module equipped with same

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