JPWO2012056705A1 - 半導体素子およびその製造方法 - Google Patents

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Abstract

半導体素子１００は、基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌと、ユニットセル領域と半導体素子の端部との間に位置する終端領域１００ｆとを含み、終端領域１００ｆは、第１炭化珪素半導体層１０２にドリフト領域１０２ｄと接するように配置された第２導電型のリング領域１０３ｆを有し、リング領域は、第１炭化珪素半導体層の表面に接する高濃度リング領域１０３ａｆと、高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で第１炭化珪素半導体層に接する低濃度リング領域１０３ｂｆとを含んでおり、高濃度リング領域１０３ａｆの側面は、ドリフト領域１０２ｄと接し、半導体基板の主面の法線方向から見て、高濃度リング領域と低濃度リング領域とは同一の輪郭を有している。

Description

本発明は、半導体素子およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチングや整流機能を有するパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
以下、図面を参照しながら、ＳｉＣを用いたパワー素子の一般的な構造を、ＭＩＳＦＥＴを例に説明する。
図１２（ａ）は、半導体素子１０００の概略を示す平面図である。半導体素子１０００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体素子１０００は、素子機能（トランジスタの場合はスイッチング、ダイオードの場合は整流性など）を有するユニットセル領域１０００ｕｌと、素子機能の耐圧を補完する終端領域１０００ｆとを有する。ユニットセル領域１０００ｕｌには、複数のユニットセルが配列されている。図示する例では、終端領域１０００ｆは、ユニットセル領域１０００ｕｌの周囲に配置されている。なお、ＭＩＳＦＥＴを構成する場合、ユニットセル領域１０００ｕｌには、後述するユニットセルのソース電極およびゲート電極を並列に接続し、半導体素子１０００へ電気信号を与えるためのゲートパッドおよび電流を流すためのソースパッドを配置するが、ここでは図示しない。
図１２（ｂ）は、ユニットセル領域１０００ｕｌに配置された単一のユニットセルを示す断面図である。
ユニットセル１０００ｕは、低抵抗のｎ型の半導体基板（例えばＳｉＣ基板）１０１０と、半導体基板１０１０の主面上に配置された炭化珪素半導体層１０２０と、炭化珪素半導体層１０２０の上に配置されたチャネル層１０６０と、チャネル層１０６０の上方にゲート絶縁膜１０７０を介して設けられたゲート電極１０８０と、炭化珪素半導体層１０２０の表面に接するソース電極１０９０と、半導体基板１０１０の裏面に設けられたドレイン電極１１００とを備えている。
炭化珪素半導体層１０２０は、ＳｉＣ基板１０１０の導電型と異なる導電型（ここではｐ型）を有するボディ領域１０３０と、炭化珪素半導体層１０２０のうちボディ領域１０３０が配置されていない部分に位置するドリフト領域１０２０ｄとを有している。ドリフト領域１０２０ｄは、例えば、ＳｉＣ基板１０１０よりも低い濃度でｎ型不純物を含むｎ-型の炭化珪素半導体層である。ボディ領域１０３０の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４０、および、ボディ領域１０３０よりも高い濃度でｐ型不純物を含むｐ+型のコンタクト領域１０５０が配置されている。
ソース領域１０４０とドリフト領域１０２０ｄとは、チャネル層１０６０を介して接続されている。ゲート電極１０８０に印加する電圧により、チャネル層１０６０のうちボディ領域１０３０の上面に接する部分には、チャネルが形成される。
コンタクト領域１０５０およびソース領域１０４０は、それぞれ、ソース電極１０９０とオーミック接触を形成している。従って、ボディ領域１０３０は、コンタクト領域１０５０を介してソース電極１０９０と電気的に接続される。
ユニットセル１０００ｕは、ボディ領域１０３０とドリフト領域１０２０ｄとの間にｐｎ接合を有するため、ソース電極１０９０に対してドレイン電極１１００に正の電圧を印加した際、数百Ｖ〜数千Ｖ（例えば６００Ｖ〜１０ｋＶ程度）の耐圧を有する。しかし、ユニットセル領域１０００ｕｌの周辺に電界集中が生じて、設計耐圧が得られないおそれがある。このため、一般的なパワー素子では、終端領域１０００ｆに耐圧を補償する構造を設ける。例えば、ＦＬＲ（電界緩和リング：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｄｇｅ または Ｅｘｔｅｎｓｉｏｎ）、リサーフなどの構造が終端領域１０００ｆに形成される（特許文献１〜５）。
図１２（ｃ）は、終端構造としてＦＬＲ構造を採用した場合の終端領域１０００ｆの断面図であり、図１２（ａ）に示す平面図のＥ−Ｆ線に沿った断面構造を示す。
終端領域１０００ｆでは、炭化珪素半導体層１０２０の上部に、複数のｐ型の電界緩和リング（ＦＬＲ）領域１０３０ｆが形成されている。図示する例では、各リング領域１０３０ｆは、ユニットセル領域１０００ｕｌをリング状に囲っている。これらの複数のリング領域１０３０ｆによって、ユニットセル領域１０００ｕｌの電界集中を緩和し、耐圧低下を抑制することができる。
ユニットセル領域１０００ｕｌと終端領域１０００ｆとの間に、ダイオード領域１１５０ｄが設けられている場合がある。ダイオード領域１１５０ｄでは、炭化珪素半導体層１０２０にｐ型領域１０３０ｄが設けられている。ｐ型領域１０３０ｄとｎ-型のドリフト領域１０２０ｄとによってｐｎ接合が形成される。本明細書では、リング領域１０３０ｆおよびダイオード領域１１５０ｄを含む耐圧を補償する構造を「終端構造」と呼ぶ。
リング領域１０３０ｆは、通常、炭化珪素半導体層１０２０にｐ型の不純物イオンを注入することにより形成される。炭化珪素を用いたパワー素子においては、ｐ型の不純物イオンとして、例えばＡｌイオンまたはＢイオンが用いられる。このときの注入条件は、リング領域１０３０ｆの深さ方向における不純物濃度プロファイルができるだけ一定になるように設定される。
一方、特許文献４および特許文献５は、一定の濃度差を有するように設計されたガードリングを終端領域に配置することが開示されている。
特許第４３６７５０８号公報 特表２００９−５２４２１７号公報 特許第４３５６７６７号公報 特開２００３−１６３３５１号公報 特開２００９−２８９９０４号公報
半導体のｐｎ接合を利用した終端構造の耐圧は、半導体の不純物濃度や半導体の絶縁破壊電界等から決定される。しかしながら、本発明者が検討したところ、図１２（ｃ）に示す終端構造（例えば特許文献１〜３）によると、所望の耐圧を有するパワー素子が得られない場合がある。また、特許文献４および特許文献５に提案された終端構造について、本発明者が検討したところ、後で詳述するように、チップ面積に占める終端領域の面積の割合が増大するおそれがあることが分かった。
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、素子耐圧の低下を抑制でき、かつ小型化が可能な半導体素子を提供することにある。
本発明の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している。
本発明の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
本発明の他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域および前記第２ボディ領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、前記半導体素子の製造方法は、前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域、前記第２ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
本発明のさらに他の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子の前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する。
本発明の他の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、前記ユニットセル領域は、複数のユニットセルを含んでおり、各ユニットセルは、前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型の不純物領域と、前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記不純物領域と電気的に接続された第１オーミック電極と、前記基板の前記主面と反対側の面に設けられた第２オーミック電極とを備え、前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計されている。
（ａ）は、本発明による第１の実施形態の半導体素子１００の模式的な平面図であり、（ｂ）は、半導体素子１００のＩ−Ｉ’線に沿った断面図であり、終端構造を示している。 半導体素子１００のリング領域１０３ｆの深さ方向におけるイオン注入プロファイルの一例を示す図である。 半導体素子１００がＭＩＳＦＥＴである例を示す図であり、（ａ）は半導体素子１００の平面図、（ｂ）は半導体素子１００におけるユニットセル１００ｕの断面図、（ｃ）は半導体素子１００の終端構造を示す断面図である。 ユニットセル１００ｕの配置を示す図であって、（ａ）は、隣接する２個のユニットセル１００ｕを示す断面図、（ｂ１）および（ｂ２）は、それぞれ、複数の矩形のユニットセル１００ｕの配置例を示す平面図、（ｃ）は、複数のストライプ状のユニットセルの配置例を示す平面図である。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）〜（ａ３）はユニットセル領域、（ｂ１）〜（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）〜（ａ３）はユニットセル領域、（ｂ１）〜（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）〜（ａ３）はユニットセル領域、（ｂ１）〜（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）〜（ａ３）はユニットセル領域、（ｂ１）〜（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）〜（ａ３）はユニットセル領域、（ｂ１）〜（ｂ３）はダイオード領域および終端領域を示す。 実施例および比較例の終端構造（ｐｎダイオード）による耐圧を示す累積度数分布図である。 ボディ領域の濃度を変化させ、半導体素子１００の閾値電圧Ｖｔｈを一定に保持した際の、チャネルダイオードの立ち上がり電圧Ｖｆ0を示す図である。 （ａ）は従来の半導体素子１０００の平面図、（ｂ）は半導体素子１０００におけるユニットセル１０００ｕの断面図、（ｃ）は半導体素子１０００の終端構造の断面図である。
上述したように、従来の終端構造によると、所望の耐圧が得られない場合がある。以下、再び図１２を参照しながら、従来の終端構造の問題点について、本発明者が検討した結果を説明する。
本発明者がシミュレーションにて確認したところ、半導体素子１０００では、リング領域１０３０ｆとドリフト領域１０２０ｄとの界面の一部に電界集中が生じることがわかった。具体的には、電界集中は、リング領域１０３０ｆの底部における、素子端部側の角部（図１２（ｃ）の矢印２０００で示す角部）に生じる。
従って、終端領域１０００ｆにリング領域１０３０ｆを配置することにより、半導体素子１０００の終端における電界集中を緩和できるものの、リング領域１０３０ｆの局所で電界集中が生じる結果、所望の耐圧が得られない可能性がある。
一方、例えば特許文献４および特許文献５には、各リングを濃度の異なる２層から構成することが開示されている。これらの特許文献に開示された終端構造によると、各リングが、深さ方向および基板表面に平行な方向に濃度差を有するように設計されている。このため、所望の耐圧を確保するために、複数のリングの間隔を十分に確保する必要があり、パワー素子の終端領域の面積を増大させる可能性がある。
そこで、本発明者は、素子耐圧の低下を抑制できる半導体素子の終端構造について鋭意検討を行い、本発明に至った。
以下、図面を参照しながら、本発明による半導体素子の実施形態を説明する。
図１（ａ）は本実施形態の半導体素子１００の概略を示す平面図である。図１（ｂ）は、半導体素子１００における終端領域１００ｆを示す断面図である。
半導体素子１００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体素子１００は、半導体基板１０１と、半導体基板１０１の上に堆積された第１炭化珪素半導体層１０２とを有している。図１（ａ）に示すように、半導体基板１０１の主面の法線方向から見て、半導体素子１００は、素子機能（トランジスタの場合はスイッチング、ダイオードの場合は整流性など）を有するユニットセル領域１００ｕｌと、素子機能の耐圧を補完する構造を有する終端領域１００ｆとを含んでいる。なお、ＭＩＳＦＥＴを構成する場合、ユニットセル領域１０００ｕｌには、後述するユニットセルのソース電極およびゲート電極を並列に接続し、半導体素子１０００へ電気信号を与えるためのゲートパッドおよび電流を流すためのソースパッドを配置するが、ここでは図示しない。
図示する例では、終端領域１００ｆは、ユニットセル領域１００ｕｌを包囲するように配置されているが、終端領域１００ｆはユニットセル領域１００ｕｌと半導体素子１００の端部（チップ端）との間の少なくとも一部に配置されていれば、当該終端領域１００ｆの近傍における耐圧が補完される。また、例えば、矩形のユニットセル領域１００ｕｌの四辺に沿って終端領域１００ｆが配置される場合、ユニットセル領域１００ｕｌの角部において各辺の終端領域１００ｆが離間していても、終端領域１００ｆによって形成される空乏層が角部において繋がっていれば、半導体素子１００全体の耐圧を好適に確保できる。
半導体基板１０１は、例えばｎ+型の炭化珪素基板（不純物濃度：例えば１×１０19ｃｍ-3）であってもよい。第１炭化珪素半導体層１０２は、ｎ-型のドリフト領域１０２ｄ（ｎ型不純物濃度：例えば約１×１０16ｃｍ-3、厚さ：例えば１０μｍ）を含んでいる。
図１（ｂ）に示すように、終端領域１００ｆにおいて、第１炭化珪素半導体層１０２には、ドリフト領域１０２ｄと、ドリフト領域１０２ｄ内に互いに間隔を空けて配置された複数のｐ型のリング領域１０３ｆとが設けられている。図示する例では、終端領域１００ｆに４本（図１（ｂ））のリング領域１０３ｆが設けられているが、リング領域１０３ｆの数は特に限定されない。各リング領域１０３ｆは、高濃度リング領域１０３ａｆと、高濃度リング領域１０３ａｆよりもｐ型不純物の濃度が低い低濃度リング領域１０３ｂｆとを有している。高濃度リング領域１０３ａｆは、第１炭化珪素半導体層１０２の表面と接している。また、高濃度リング領域１０３ａｆの側面はドリフト領域１０２ｄと接している。低濃度リング領域１０３ｂｆは、高濃度リング領域１０３ａｆよりも深い位置に設けられており、底面で第１炭化珪素半導体層１０２（ここではドリフト領域１０２ｄ）と接している。さらに、半導体基板１０１の表面の法線方向から見て、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとは同一の輪郭を有している。
なお、本実施形態では、上記構造を有するリング領域１０３ｆを少なくとも１つ有していればよく、終端領域１００ｆ内に異なる構造を有する他のリング領域を有していても構わない。図示する例では、各リング領域１０３ｆはリング状に連続した領域であるが、リング状でなくてもよく、例えば、複数の離間した領域がリング状または線状に配列された構造を有していてもよい。その場合、複数の領域の間隔が、それぞれの領域から延びる空乏層同士が繋がる程度に狭く設定されていると、より確実に所望の耐圧を確保できるので好ましい。
ここで、リング領域１０３ｆの深さ方向におけるイオン注入プロファイルの一例を説明する。本実施形態では、リング領域１０３ｆはイオン注入により形成されている。図２は、図１（ｂ）に示すリング領域１０３ｆの深さ方向におけるイオン注入プロファイルを例示する図である。ここでいう「深さ方向」は、半導体基板１０１の主面の法線（図１（ｂ）に示すＡ−Ｂ線）の方向を指す。
なお、不純物濃度（ドーパント濃度）のプロファイルとイオン注入プロファイルとは厳密には異なる。多くの場合、注入された不純物イオンの濃度に対して不純物濃度の方が低くなる。これは、注入された不純物イオンの活性化率に起因する。活性化率が１００％であれば、イオン注入プロファイルと不純物濃度プロファイルとはほぼ等しくなる。仮に活性化率がα％とすれば、設計された不純物濃度が得られるように、例えばイオン注入時のドーズ量を１／（α／１００）倍すればよい。
本実施形態では、注入種として例えばＡｌを選択する。ＳｉＣでは、炭化珪素中でのＡｌの拡散係数が小さいため、拡散による濃度プロファイルの変化はほとんど無視できる。一方、Ｂ（ボロン）をボディ領域１０３の不純物として用いる場合は、あらかじめ活性化率や拡散係数を把握した上で、所望の不純物濃度のプロファイルが得られるように、イオン注入のエネルギーと注入量を選択することが好ましい。以下、活性化率が１００％と仮定し、不純物濃度プロファイルとイオン注入プロファイルとがほぼ同じであるとして説明を行う。すなわち、図２に示すプロファイルが、リング領域１０３ｆ（高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆ）の深さ方向における不純物濃度プロファイルを示しているとして説明する。
高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆは、例えば注入エネルギーの異なる複数回のイオン注入工程により形成されている。各イオン注入工程で注入される不純物イオンのプロファイルはピークおよびテールを有している。ここで、ピークとは、イオン注入の飛程Ｒｐにおける濃度の極大値であり、テールとは、その極大値から深い方向に向かって濃度が下がっていく部分を示す。図２に示すイオン注入プロファイルは、例えば４回のイオン注入工程によって形成されたプロファイルを足し合わせたものである。各イオン注入工程における注入エネルギーおよびドーズ量は例えば以下の通りである。
３０ｋｅＶ：３．０×１０13ｃｍ-2
７０ｋｅＶ：６．０×１０13ｃｍ-2
１５０ｋｅＶ：１．５×１０14ｃｍ-2
３５０ｋｅＶ：４．０×１０13ｃｍ-2
この場合、図２において実線で示すように、第１炭化珪素半導体層１０２の上面からの深さが境界面（境界面の深さ：例えば０．３μｍ）よりも浅い部分が高濃度リング領域１０３ａｆであり、境界面よりも深い部分が低濃度リング領域１０３ｂｆである。上述したように活性化率が１００％であると仮定した場合、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの不純物濃度は、それぞれ、最大で約１×１０19ｃｍ-3および約２×１０18ｃｍ-3である。活性化率が１００％であれば、これらの値が、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの最大不純物濃度となる。また、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの平均不純物濃度は、それぞれ、例えば約９．７×１０18ｃｍ-3、および例えば約１．５×１０18ｃｍ-3である。高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの、半導体基板１０１の主面の法線に沿った厚さ（深さ）はそれぞれ約３００ｎｍである。
ここで、平均不純物濃度とは、高濃度リング領域１０３ａｆについては、その不純物濃度が２×１０18ｃｍ-3以上となる領域の平均値と定義する。また、低濃度リング領域１０３ｂｆについては、その不純物濃度が５×１０17ｃｍ-3以上２×１０18ｃｍ-3未満となる領域の平均値と定義する。本実施形態では、平均不純物濃度を明確化するために、「２×１０18ｃｍ-3以上」および「５×１０17ｃｍ-3以上」という定義を設けたが、設計する素子によってはこの値を変更しても良い。このとき、高濃度リング領域１０３ａｆの平均不純物濃度は、低濃度リング領域１０３ｂｆの平均不純物濃度の２倍以上、１００倍以下であることが望ましい。なお、本実施形態における、「２×１０18ｃｍ-3以上」および「５×１０17ｃｍ-3以上」という基準は、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの境界付近における不純物濃度Ｃｓに基づいている。具体的には、Ｃｓ＝１×１０18ｃｍ-3と定義し、「Ｃｓ×２以上」および「Ｃｓ／２以上」として、上記平均不純物濃度を算出するための領域を決定している。
図２に示す例では、濃度プロファイルは、略平坦な第１領域と、第１領域よりも深い位置にあり、第１領域よりも低い濃度を有する第２領域とを有している。高濃度リング領域１０３ａｆは第１領域を含み、低濃度リング領域１０３ｂｆは第２領域を含む。なお、濃度プロファイルは図示する例に限定されない。イオン注入条件や注入工程の回数により、濃度プロファイルの形状は変化し得る。
各リング領域１０３ａｆ、１０３ｂｆの厚さ（半導体基板１０１の主面の法線に沿った厚さ）は上記の例に特に限定されない。好ましくは、高濃度リング領域１０３ａｆの厚さは例えば１５ｎｍ以上であり、低濃度リング領域１０３ｂｆの厚さは例えば１００ｎｍ以上である。これにより、リング領域１０３の底部の角に生じる電界集中をより確実に緩和できる。また、隣接するリング領域１０３ａｆの間を繋ぐ空乏層をより確実に形成できる。
再び図１を参照する。半導体素子１００は、ユニットセル領域１００ｕｌと終端領域１００ｆとの間に、ダイオード領域１１５ｄをさらに備えていてもよい。図１（ａ）に示す例では、ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌを包囲するようにリング状に配置されているが、ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌと終端領域１００ｆとの間に離散的に配置されていても良い。また、ユニットセル領域１００ｕｌの周縁の一部のみに設けられていてもよい。
図１（ｂ）に示すように、本実施形態では、ダイオード領域１１５ｄにおいて、第１炭化珪素半導体層１０２には、高濃度領域１０３ａｄと低濃度領域１０３ｂｄとを含む第２導電型領域（ここではｐ型領域）１０３ｄが配置されている。第２導電型領域１０３ｄは、ドリフト領域１０２ｄとｐｎ接合ダイオードを形成している。各領域１０３ａｄ、１０３ｂｄは、それぞれ、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆと同様の濃度プロファイルを有している。すなわち、高濃度領域１０３ａｄは、第１炭化珪素半導体層１０２の表面に接し、低濃度領域１０３ｂｄは、高濃度領域１０３ａｄよりも深い位置に設けられ、高濃度領域１０３ａｄよりも低い不純物濃度を有している。低濃度領域１０３ｂｄの底面はドリフト領域１０２ｄと接している。また、低濃度領域１０３ｂｄおよび高濃度領域１０３ａｄの側面のうち少なくともリング領域１０３ｆと対向する部分はドリフト領域１０２ｄと接していることが好ましい。
図示していないが、第２導電型領域１０３ｄは、第１炭化珪素半導体層１０２の上方に設けられた電極層（例えばソース電極層）に電気的に接続されている。この点で、同じ導電型のリング領域１０３ｆとは異なっている。
第２導電型領域１０３ｄは、半導体基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌの周縁を規定するユニットセル（「周縁セル」と称する。）の外側に配置され、周縁セルとはドリフト領域１０２ｄによって分離されていてもよい。あるいは、周縁セルにおけるボディ領域１０３の一部（終端領域１００ｆ側に位置する部分）を、第２導電型領域１０３ｄとして用いてもよい。その場合、ボディ領域１０３のうち第２導電型領域１０３ｄとして用いる部分には不純物領域（ソース領域）１０４を形成せず、ユニットセルとして機能させる部分にのみ不純物領域１０４を形成してもよい。
半導体基板１０１の裏面（第１炭化珪素半導体層１０２が形成された主面とは反対側の面）には、オーミック電極（「第２オーミック電極」と称する。）１１０が配置されている。第２オーミック電極１１０は、ユニットセル領域１００ｕｌにおいて、例えばドレイン電極として機能する。第２導電型領域１０３ａｄにゼロボルトの電位を与え、ドレイン電極１１０に対して正の電圧を印加すると、低濃度領域１０３ｂｄとドリフト領域１０２ｄとの間に形成されるｐｎ接合に対して逆バイアスがかかる。
以下に、本実施形態における終端構造による耐圧効果を、従来の構造と比較しながら説明する。
終端領域１００ｆに、例えば２０本のリング領域１０３ｆを１〜４μｍ程度の間隔を開けて配置した構造を「実施例」とし、この構造の電界強度から耐圧を算出した。なお、各リング領域１０３ｆの側面は、半導体基板１０１の表面に略垂直とした。さらに、各リング領域１０３ｆの幅（リング領域１０３ｆの上面の最大幅）を１μｍ、深さを０．６μｍとし、リング領域１０３ｆの不純物濃度プロファイルは、図２に示すプロファイルと同様とした。ダイオード領域１１５ｄに配置される第２導電型領域１０３ｄは、リング領域１０３ｆと同じ濃度分布および同じ深さを有するものとした。この実施例では、耐圧は８６５Ｖとなった。
比較のため、従来の半導体素子１０００（図１２）のリング領域１０３０ｆによる耐圧を算出した（比較例）。比較例では、リング領域１０３０ｆの濃度は深さ方向に一定とし、その深さは０．６μｍとした。リング領域１０３０ｆの個数、間隔および幅は、実施例のリング領域１０３ｆと同様とした。ｐ型領域１０３０ｄは、リング領域１０３０ｆと同じ濃度分布および同じ深さを有するものとした。比較例では、リング領域１０３０ｆの平均ドーパント濃度が２×１０18ｃｍ-3のとき、耐圧は８５２Ｖとなった。同様に、リング領域１０３０ｆのドーパント濃度が高くなった場合の耐圧も算出した。例えばドーパント濃度が５×１０18ｃｍ-3、１×１０19ｃｍ-3、２×１０19ｃｍ-3のとき、耐圧は、それぞれ、８０４Ｖ、７９４Ｖ、７７２Ｖとなった。この計算結果から、比較例では、ドリフト領域１０２０ｄのドーパント濃度及び厚さが一定であれば、リング領域１０３０ｆの濃度が高くなるにつれて、ダイオード領域１１５０ｄおよび終端領域１０００ｆの耐圧が劣化することがわかった。
上記の結果から、比較例では、リング領域１０３０ｆの不純物濃度を低く（例えば実施例の低濃度リング領域１０３ｂｆと同じ濃度に）設定しても、高く（例えば高濃度リング領域１０３ａｆと同じ濃度に）設定しても、実施例のように高い耐圧を得ることはできないことが分かった。従って、実施例によると、比較例と比べて耐圧劣化が抑制されることが確認された。
この理由は次のように考えられる。比較例のリング領域１０３０ｆの濃度を例えば２×１０18ｃｍ-3に設定すると、リング領域１０３０ｆの角部（図１２で示した矢印２０００）で電界集中が生じ、これにより、耐圧が決定される。これに対し、実施例では、リング領域１０３ｆの上部のドーパント濃度が角部のドーパント濃度よりも高められているので、リング領域１０３ｆの角部にかかる電界が、基板面に平行な方向に緩和される。このため、角部に生じる電界集中が緩和され、ダイオード領域１１５ｄおよび終端領域１００ｆにおけるｐｎ接合による耐圧の劣化が抑制される。
一方、例えば比較例のリング領域１０３０ｆの濃度を、より高い濃度、例えば２×１０19ｃｍ-3に設定すると、耐圧は７７２Ｖとなり、単にリング領域１０３０ｆを高濃度化しても、耐圧劣化を抑制できないことがわかる。むしろ、単なるリング領域１０３０ｆの高濃度化は耐圧劣化を促進する。これは、リング領域１０３０ｆの角部に、より高い電界がかかるためと考えられる。これに対し、実施例のように、リング領域１０３ｆの底部の濃度を上部よりも低く設定することにより、リング領域全体を低濃度に設定する場合および高濃度に設定する場合の何れよりも高い耐圧を実現できる。
なお、高濃度リング領域１０３ａｆは、低濃度リング領域１０３ｂｆよりも高いドーパント濃度を有していれば、上述したような耐圧劣化を抑制する効果を有する。ただし、高濃度リング領域１０３ａｆの濃度は、低濃度リング領域１０３ｂｆの２倍以上であることが好ましい。これにより、より効果的に耐圧劣化を抑制できる。
また、本実施形態における高濃度リング領域１０３ａｆは、図１（ｂ）に示すように、その側面でドリフト領域１０２ｄと直接接している。好ましくは、高濃度リング領域１０３ａｆの側面全体がドリフト領域１０２ｄと接している。この構成により、隣り合うリング領域１０３ｆの間隔をより小さくすることが可能となる。リング領域１０３ｆの側面の濃度が高いほど、側面から基板と平行な方向に広がる空乏層の厚さが大きくなる。このため、隣接するリング領域１０３ｆの間隔を狭くしても空乏層同士を繋げることができ、所望の耐圧をより確実に確保できるからである。素子機能の耐圧を補完する終端領域１００ｆは、ＭＩＳＦＥＴのＯＮ状態での電気伝導には基本的に寄与しないため、耐圧を確保するという目的が達せられるのであれば、終端領域１００ｆの面積（半導体基板１０１の主面の法線方向から見た終端領域１００ｆの面積）はできるだけ小さいことが望ましい。終端領域１００ｆの面積を小さくすることにより、半導体素子１００のチップ面積を小さくでき、半導体素子１００のコストをより低く抑えることが可能となる。
次いで、上記の終端構造をＭＩＳＦＥＴに適用した例を具体的に説明する。
図３は、本実施形態の半導体素子１００の一例を示す図である。図３に示す半導体素子１００は縦型のＭＩＳＦＥＴである。図３（ａ）は半導体素子１００の上面からみた図であり、図１（ａ）と同様であるので詳細は割愛する。半導体素子１００のユニットセル領域１００ｕｌには、複数のユニットセル１００ｕが二次元に配置されている。図３（ｂ）は、本実施形態の半導体素子１００におけるユニットセル１００ｕの模式的な断面図である。図３（ｃ）は、半導体素子１００における終端領域１００ｆおよびダイオード領域１１５ｄの模式的な断面図である。
半導体素子１００は、第１導電型の半導体基板１０１と、基板１０１の主面上に位置する第１炭化珪素半導体層（ドリフト層）１０２とを備える。本実施形態では、第１導電型がｎ型であり第２導電型がｐ型である。しかし、第１導電型がｐ型であり第２導電型がｎ型であってもよい。半導体基板１０１は、ｎ+型の導電性を有し炭化珪素によって構成される。第１炭化珪素半導体層１０２は、ｎ-型のドリフト領域１０２ｄを含んでいる。ｎまたはｐの導電型の右肩の「＋」又は「−」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
まず、図３（ｂ）を参照しながら、ユニットセル１００ｕの構成を説明する。
第１炭化珪素半導体層１０２内には、ドリフト領域１０２ｄに隣接するように第２導電型のボディ領域１０３が配置されている。この例では、第１炭化珪素半導体層１０２のうちボディ領域１０３以外の領域がドリフト領域１０２ｄである。ボディ領域１０３は、第２導電型の第１ボディ領域１０３ａと第２導電型の第２ボディ領域１０３ｂとを含む。第１ボディ領域１０３ａは、第１炭化珪素半導体層１０２の表面に接しており、第２ボディ領域１０３ｂは、その下端で第１炭化珪素半導体層１０２（ここではドリフト領域１０２ｄ）に接している。第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂは、それぞれ、半導体基板１０１の主面と垂直な方向に少なくとも１５ｎｍ、１００ｎｍの厚さを有している。図示する例では、ボディ領域１０３は、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂによって構成されており、少なくとも１１５ｎｍ（＝１５ｎｍ＋１００ｎｍ）の厚さ（深さ）を有している。本実施形態では、第１ボディ領域１０３ａはｐ+型であり、第２ボディ領域１０３ｂはｐ型である。以下において詳細に説明するように、第１ボディ領域１０３ａの平均不純物濃度は、第２ボディ領域１０３ｂの平均不純物濃度の２倍以上であることが好ましい。
ボディ領域１０３は、第１導電型の第１炭化珪素半導体層１０２に第２導電型の不純物を導入することにより形成される。このため、ボディ領域１０３は、第１導電型の不純物および第２導電型の不純物を含んでおり、第２導電型の不純物濃度の方が第１導電型の不純物濃度より高くなっている領域として規定される。ボディ領域１０３の底面１０３ｕでは、ボディ領域１０３と接する第１炭化珪素半導体層１０２の第１導電型の不純物濃度と、第２ボディ領域１０３ｂの第２導電型の不純物濃度とが等しくなっている。また、半導体基板１０１の主面に垂直な方向から見た場合、第１ボディ領域１０３ａの外周（輪郭）と第２ボディ領域１０３ｂの外周とは一致している。
ボディ領域１０３内には、第１導電型の不純物領域１０４が位置している。より具体的には、第１炭化珪素半導体層１０２の表面に接するように、第１ボディ領域１０３ａ内に不純物領域１０４が設けられている。不純物領域１０４はｎ+型である。
好ましくは、第１ボディ領域１０３ａには第２導電型のコンタクト領域１０５が配置されている。コンタクト領域１０５は、ｐ+型であることが好ましい。コンタクト領域１０５は、少なくとも第１ボディ領域１０３ａに接している。好ましくは第２ボディ領域１０３ｂにも接している。不純物領域１０４上には第１オーミック電極１０９が設けられている。ここでは、第１オーミック電極１０９は、不純物領域１０４およびコンタクト領域１０５上に配置され、不純物領域１０４およびコンタクト領域１０５の両方と電気的に接触している。第１ボディ領域１０３ａの不純物濃度が十分に大きい場合には、コンタクト領域１０５を設けなくてもよい。この場合、不純物領域１０４に、第１ボディ領域１０３ａを露出するコンタクトトレンチを設け、トレンチ内に第１オーミック電極１０９を配置することにより第１ボディ領域１０３ａと第１オーミック電極１０９とを直接接させてもよい。
ドリフト領域１０２ｄのうち、ボディ領域１０３と隣接する領域１０２ｊ、つまり、隣接する２つのユニットセルの各ボディ領域１０３間に挟まれる領域１０２ｊを、説明を簡便にするためにＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域と呼ぶこととする。この領域は第１炭化珪素半導体層１０２のドリフト領域１０２ｄによって構成されている。ＪＦＥＴ領域１０２ｊの不純物濃度は、ドリフト領域１０２ｄのうちＪＦＥＴ領域１０２ｊ以外の領域の不純物濃度と同じであってもよい。あるいは、ＪＦＥＴ領域１０２ｊにおける抵抗低減のために、ドリフト領域１０２ｄの他の領域よりも不純物濃度を高くしてもよい。そのようなＪＦＥＴ領域１０２ｊは、例えば、ドリフト領域１０２ｄの所定の領域に第１導電型の不純物（ここではｎ型）をイオン注入等により導入することにより形成できる。ドリフト領域１０２ｄのうちＪＦＥＴ領域１０２ｊ以外の領域のドーパント濃度が例えば５×１０15ｃｍ-3程度のとき、ＪＦＥＴ領域１０２ｊの濃度は例えば１×１０17ｃｍ-3である。
第１炭化珪素半導体層１０２上には、ボディ領域１０３および不純物領域１０４の少なくとも一部にそれぞれ接する第１導電型の第２炭化珪素半導体層１０６が設けられていてもよい。第２炭化珪素半導体層１０６は、より好ましくは、不純物領域１０４およびドリフト領域１０２ｄ（ＪＦＥＴ領域１０２ｊ）と電気的に接続されており、かつ、第１ボディ領域１０３ａ上に配置されている。
本実施形態では、第２炭化珪素半導体層１０６は、エピタキシャル成長によって形成されている。第２炭化珪素半導体層１０６は、第１ボディ領域１０３ａに接する領域内にチャネル領域１０６ｃを含んでいる。チャネル領域１０６ｃの長さ（チャネル長Ｌ）は、図３（ｂ）に示されている双方向矢印で示される長さＬに相当する。すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、第１ボディ領域１０３ａの上面（第２炭化珪素半導体層１０６と接する表面）の水平方向サイズで規定される。
第２炭化珪素半導体層１０６の上にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の上にはゲート電極１０８が配置されている。ゲート電極１０８は少なくともチャネル領域１０６ｃの上方に位置している。なお、第２炭化珪素半導体層１０６を形成せずに、第１炭化珪素半導体層１０２と接するようにゲート絶縁膜１０７を設けてもよい。この場合、第１ボディ領域１０３ａの表面部分にチャネル（反転チャネル）が形成される。
ゲート電極１０８を覆うように層間絶縁膜１１１が配置され、層間絶縁膜１１１上に上部配線電極１１２が設けられている。上部配線電極１１２は層間絶縁膜１１１に設けられたコンタクトホール１１１ｃを介して第１オーミック電極１０９に接続されている。半導体基板１０１の裏面には、第２オーミック電極１１０が配置されている。第２オーミック電極１１０にはさらに裏面配線電極１１３が配置されていてもよい。
半導体素子１００のユニットセル１００ｕは、上部配線電極１１２側から半導体素子１００を見た場合、例えば正方形状を有している。ユニットセル１００ｕは、長方形や、４角形以外の長方形、多角形形状を有していてもよい。図４（ａ）は、ユニットセル１００ｕを並列に配置したときの断面構造を示している。また、図４（ｂ１）に示すように、ユニットセル１００ｕは、例えば、ｘおよびｙ方向に２次元に配列されており、ｙ方向の配列は交互に１／２ずつシフトしていてもよいし、図４（ｂ２）に示したように整列していてもよい。ユニットセル１００ｕが一方向に長い形状を有する場合は、図４（ｃ）に示すように並列に配置してもよい。このように配置された複数のユニットセル１００ｕによって、半導体素子のユニットセル領域１００ｕｌが構成される。
ユニットセル領域１００ｕｌの周囲には、図３（ｃ）で示すように、終端領域１００ｆおよびダイオード領域１１５ｄが配置されている。これらの領域の基本構成は図１（ｂ）で示した図と同様であるが、ここではより具体的に示す。ただし同一記号については重複を避けるため詳細を割愛する。
ダイオード領域１１５ｄには、第２導電型の高濃度領域１０３ａｄと第２導電型の低濃度領域１０３ｂｄとを含む第２導電型領域１０３ｄが配置されている。また、第２導電型領域１０３ｄ内には第２導電型のコンタクト領域１０５が配置されている。コンタクト領域１０５は、少なくとも高濃度領域１０３ａｄと電気的に接続している。図示する例では、第２導電型の高濃度領域１０３ａｄおよび第２導電型の低濃度領域１０３ｂｄは、それぞれ、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、深さ方向において、略同じ不純物濃度プロファイルを有している。第１オーミック電極１０９は第２導電型領域１０３ｄにおける高濃度領域１０３ａｄおよびコンタクト領域１０５と接している。先に説明したように、高濃度領域１０３ａｄのドーパント濃度が十分に高い場合は、コンタクト領域１０５は必ずしも必要ではない。この場合、高濃度領域１０３ａｄに、コンタクトトレンチを設け、トレンチ内に第１オーミック電極１０９を形成することにより高濃度領域１０３ａｄと第１オーミック電極１０９とを直接接させてもよい。また、ユニットセル領域１００ｕｌで形成されている、第２炭化珪素半導体層１０６、ゲート絶縁膜１０７、ゲート電極１０８が、ダイオード領域１１５ｄの一部まで延伸されていてもよい。ただし、第２導電型領域１０３ｄ内にはソース領域が配置されていないため、チャネルは形成されない。なお、周縁セルのボディ領域１０３のうち終端領域１００ｆ側に位置する部分のみを第２導電型領域１０３ｄとして機能させてもよい。その場合には、周縁セルのボディ領域１０３のうちユニットセル領域１００ｕｌ側に位置する部分のみにソース領域１０４を配置する。
第２導電型領域１０３ｄは、層間絶縁膜１１１に形成された開口部内で、第１オーミック電極１０９と接している。第１オーミック電極１０９は上部配線電極１１２に接続されている。従って、第２導電型領域１０３ｄは、上部配線電極１１２により、ユニットセル領域１００ｕｌと電気的に並列に接続されている。
ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌにおける各ユニットセル１００ｕの構造を利用して形成されることが好ましい。ダイオード領域１１５ｄは、例えば、第２炭化珪素半導体層１０６や不純物領域１０４などを有しない点以外はユニットセル１００ｕと同様の構成を有していてもよい。すなわち、ユニットセル１００ｕのボディ領域１０３に相当する領域が第２導電型領域１０３ｄとなる。また、例えばトレンチ構造を有するＭＩＳＦＥＴのように、ユニットセル領域１００ｕｌにおける第１炭化珪素半導体層１０２の表面領域全体にｐ型層が配置される場合、ユニットセル領域１００ｕｌに配置されたｐ型層が、ダイオード領域１１５ｄまで延伸されて第２導電型領域１０３ｄを構成してもよい。
第２導電型領域１０３ｄの各領域１０３ａｄ、１０３ｂｄの厚さは特に限定されないが、高濃度領域１０３ａｄの厚さは例えば１５ｎｍ以上であり、低濃度領域１０３ｂｄの厚さは例えば１００ｎｍ以上であることが好ましい。これにより、第２導電型領域１０３ｄの底部の角に生じる電界集中をより確実に緩和できる。
リング領域１０３ｆ（高濃度リング領域１０３ａｆ）は層間絶縁膜１１１で覆われている。半導体素子１００のチップ端には、ｐｎ接合による空乏層がチップ端に達するのを抑制する第１導電型のストッパー領域１０４ｆ、上部配線１１２ｆ、および、ストッパー領域１０４ｆと上部配線１１２ｆとを電気的に接続するコンタクト電極１０９ｆが配置されていてもよい。上部配線１１２ｆおよびコンタクト電極１０９ｆは層間絶縁膜１１１の開口部に設けられている。上部配線電極１１２と上部配線１１２ｆとは直接接していない。なお、上部配線電極１１２と上部配線１１２ｆとは同じ導電膜を用いて形成されていてもよい。ストッパー領域１０４ｆは、ソース領域１０４と同じ不純物濃度を有するｎ+型領域であってもよい。
上部配線１１２ｆの全体、および、上部配線電極１１２の一部を覆うように、パッシベーション膜１１４が設けられている。パッシベーション膜１１４はユニットセル領域１００ｕｌ上のユニットセル１００ｕの少なくとも一部を覆っていても良い。また、ユニットセル領域１００ｕｌと同様に、第２オーミック電極１１０上に裏面配線電極１１３が配置されていてもよい。
次に、図５から図９を参照しながら、本実施形態の半導体素子１００の製造方法を詳述する。各図の（ａ１）〜（ａ３）は、それぞれ、ユニットセル領域１００ｕｌの工程断面図であり、（ｂ１）〜（ｂ３）は、それぞれ、終端領域１００ｆの工程断面図であり、（ａ１）〜（ａ１）に示す工程と対応している。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板である。
図５（ａ１）および（ｂ１）に示すように、半導体基板１０１の上に高抵抗の第１炭化珪素半導体層１０２をエピタキシャル成長する。第１炭化珪素半導体層１０２を形成する前に、半導体基板１０１上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。本実施の形態では、簡単化のため、バッファー層の図示を省略する。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、厚さは１μｍである。第１炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度および膜厚は、例えばそれぞれ１×１０16ｃｍ-3および１０μｍである。
次に、図５（ａ２）および（ｂ２）に示すように、第１炭化珪素半導体層１０２の上に、例えばＳｉＯ2からなるマスク２０１を形成する。この後、図５（ａ３）および（ｂ３）に示すように、第１炭化珪素半導体層１０２のうちボディ領域、ダイオード領域およびリング領域を形成しようとする部分に、例えばＡｌイオンを注入する。これにより、ユニットセル領域１００ｕｌでは、第１炭化珪素半導体層１０２の浅い領域に高濃度に形成された第１ボディ注入領域１０３ａ’と、第１ボディ注入領域１０３ａ’よりも深い領域に、第１ボディ注入領域１０３ａ’よりも低濃度に形成された第２ボディ注入領域１０３ｂ’とを形成する。また、終端領域１００ｆには、後にリング領域１０３ｆとなる高濃度リング注入領域１０３ａｆ’および低濃度リング注入領域１０３ｂｆ’と、後に第２導電型領域１０３ｄとなる、高濃度注入領域１０３ａｄ’および低濃度注入領域１０３ｂｄ’とを同時に形成する。従って、先に説明したように、終端領域１００ｆにおける耐圧劣化を抑制可能なリング領域を形成できる。また、そのようなリング領域を形成するためのイオン注入を、ボディ領域を形成するためのイオン注入とを同時に行うことにより、プロセスの簡略化が可能となる。
第１ボディ注入領域１０３ａ’および第２ボディ注入領域１０３ｂ’は、注入されたイオンを活性化させることにより、それぞれ、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂとなる。第１炭化珪素半導体層１０２’のうち、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂ以外の領域はドリフト領域１０２ｄとなる。このときのボディ領域１０３の注入プロファイルは、例えば図２に示したプロファイルと同様であってもよい。
本実施形態では、マスク２０１を用いて、高濃度な領域１０３ａ’、１０３ａｄ’、１０３ａｆ’の形成と、低濃度な領域１０３ｂ’、１０３ｂｄ’、１０３ｂｆ’の形成とを行う。このため、ここでもプロセスの簡略化が図れる。この場合、半導体基板１０１の主面の法線方向から見て、高濃度な領域の輪郭と、低濃度な領域の輪郭とは、同一マスク２０１を用いているため略同一となる。従って、隣接するユニットセル間のボディ領域１０３の間隔を小さく抑えることが可能となる。例えば、ボディ領域１０３の間隔を所望の値（例えば１μｍ）に設定できる。終端構造として、ＪＴＥ構造のように、領域の異なる注入層を複数設ける場合は、ここに示したような、ユニットセルと終端領域の同時形成や、精度良く形成することは極めて困難である。高濃度な領域と低濃度な領域とを別プロセスで形成する場合、マスクの再配置やマスクの形状変化等をともなうことになり、ボディ領域の間隔（後のＪＦＥＴ領域の幅）を所望の値に設定できなくなる。例えば、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’とを異なるマスクを用いて別プロセスで形成すると、基板面に平行な方向に注入ズレを生じる恐れがある。その結果、半導体基板１０１の主面の法線方向から見て、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’との輪郭がずれて、ＪＦＥＴ領域が狭くなることが懸念される。これは、ＭＩＳＦＥＴのオン抵抗の増加に繋がる。よって、本実施形態では、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’とを、同一のマスク２０１を用いて形成することが好ましい。同様に、後にリング領域１０３ｆとなる高濃度リング注入領域１０３ａｆ’と低濃度リング注入領域１０３ｂｆ’とを、同一のマスク２０１を用いて形成すると、隣接するリング領域１０３ｆの間隔を小さくできるので、終端領域１００ｆに要する面積を低減でき、チップ面積を抑えることができる。また、後に第２導電型領域１０３ｄとなる、高濃度注入領域１０３ａｄ’および低濃度注入領域１０３ｂｄ’とを同一のマスク２０１を用いて形成することにより、ダイオード領域１１５ｄに要する面積を低減できる。
次に、図６（ａ１）および（ｂ１）に示すように、マスク２０１を覆うように、マスク２０２を全面に堆積する。次いで、終端領域、ダイオード領域および後にコンタクト領域を形成する領域を覆うようにレジストをパターニングし、レジストマスク２０３を形成する。マスク２０１とマスク２０２とは、ドライエッチング工程において選択比をとれる材料を用いて形成されることが好ましい。たとえば、マスク２０１の材料をＳｉＯ2、マスク２０２の材料をポリシリコンとしてもよい。
次に、図６（ａ２）および（ｂ２）に示すように、レジストマスク２０３をエッチングマスクとして、マスク２０２に対しドライエッチングを行う。これにより、ユニットセル領域では、いわゆるセルフアラインプロセスにより、マスク２０１の側面上にマスク２０２の一部が残り、サイドウォール２０２’が形成される（図６（ａ２））。終端領域およびダイオード領域では、マスク２０２は、レジストマスク２０３によって覆われており、エッチングされない（図６（ｂ２））。
次に、図６（ａ３）および（ｂ３）に示すように、レジストマスク２０３を除去した後に、第１炭化珪素半導体層１０２のうちマスク２０１、２０２およびサイドウォール２０２’のいずれにも覆われていない部分に、例えばＮイオンをドーピングし、ソース注入領域１０４’を形成する。イオン注入で形成する場合、不純物濃度が例えば５×１０19ｃｍ-3程度のｎ型領域が２００〜３００ｎｍ程度の厚さで形成されるように、注入エネルギーやドーズ量などのイオン注入条件を選択する。これにより、第１ボディ注入領域１０３ａ’の内部にソース注入領域１０４’が形成される。このように、本実施形態によると、ＭＩＳＦＥＴのチャネルに相当する部分の幅、すなわち図６（ａ３）における、後にゲート長Ｌを規定する距離Ｌ’を精度良く制御できる。距離ＬまたはＬ’は、サイドウォール２０２’の幅によって規定され、例えば０．５μｍ程度である。
チャネル層を有するＭＩＳＦＥＴにおいて、ゲート長Ｌを所望の値に設定するためには、図６（ａ２）に示したようなセルフアラインプロセスを用いて、第１炭化珪素半導体層１０２内に精度良くソース注入領域１０４’およびボディ注入領域１０３’を形成しておくことが好ましい。ソース注入領域１０４’およびボディ注入領域１０３’を、上記のようなセルフアラインプロセスを用いずに形成すると、例えばユニットセル内でも合わせずれが生じ、所定のゲート長Ｌが得られない可能性がある。場合によっては、ゲート長Ｌが合わせズレにより小さくなりすぎて、トランジスタのチャネルがショートしてしまう恐れがある。これを避けるためには、上記セルフアラインプロセスを用いることが好ましい。なお、セルフアラインプロセスを用いる代わりに、マスクの合わせズレを考慮した上でゲート長Ｌを十分に大きく設定してもよい。しかし、ゲート長Ｌを十分に大きくすると、トランジスタのチャネル抵抗が大きくなり、その結果、オン抵抗が増加してしまう懸念がある。よって、ここでは、ソース領域形成用のマスク２０１、２０２の形成にセルフアラインプロセスを適用することが好ましい。
次に、図７（ａ１）および（ｂ１）に示すように、マスク２０１、２０２、２０２’を全て除去した後、第１炭化珪素半導体層１０２上に新たなマスク２０４を形成する。マスク２０４は、終端領域におけるストッパー領域を形成しようとする領域上に開口部を有する。続いて、マスク２０４を注入マスクとして用いて、第１炭化珪素半導体層１０２に例えばＮイオンを注入することにより、ストッパー注入領域１０４ｆ’を形成する。この時の注入条件は、例えばソース注入領域１０４’を形成する際の条件と同様であってもよい。
次に、マスク２０４を除去し、図７（ａ２）および（ｂ２）に示すように、第１炭化珪素半導体層１０２上に新たなマスク２０５を形成する。マスク２０５は、コンタクト領域を形成しようとする領域上に開口部を有する。マスク２０５を注入マスクとして用いて、第１炭化珪素半導体層１０２に、例えばＡｌイオンを注入することによって、コンタクト注入領域１０５’を形成する。ここでは、後のボディ領域の内部および後のダイオード領域の内部に、それぞれ、コンタクト注入領域１０５’が形成される。このときの注入条件は、例えばドーパント濃度が約１×１０20ｃｍ-3、深さが約４００ｎｍ程度となるように選択され得る。ユニットセル領域では、コンタクト注入領域１０５’は第１ボディ注入領域１０３ａ’内に形成されるが、図示するように、第２ボディ注入領域１０３ｂ’内に到達することが好ましい。すなわち、コンタクト注入領域１０５’は、側面の上部で第１ボディ注入領域１０３ａ’、側面の下部および底面で第２ボディ注入領域１０３ｂ’とそれぞれ接することが好ましい。この後、マスク２０５を除去する。
次いて、図７（ａ３）および（ｂ３）に示すように、必要に応じて、第１炭化珪素半導体層１０２上に、ＪＦＥＴ領域となる領域上に開口部を有するマスク２０６を形成し、ドリフト領域１０２ｄに例えばＮイオンを注入することによって、ＪＦＥＴ注入領域１０２ｊ’を形成する。ＪＦＥＴ注入領域１０２ｊ’のドーパント濃度は例えば１×１０17ｃｍ-3程度、注入深さは例えば０．６〜１μｍ程度である。
なお、ここまでで述べたイオン注入による注入領域形成工程は、半導体基板１０１を２００℃以上に加熱して行うことが好ましい。
これらのイオン注入領域を形成した後、マスク２０６を除去する。続いて、約１６００〜１９００程度の高温下で活性化アニールを行う。これにより、図８（ａ１）および（ｂ１）に示すように、注入領域１０３ａ’、１０３ｂ’、１０３ａｄ’、１０３ｂｄ’、１０３ａｆ’、１０３ｂｆ’、１０４’、１０５’、１０４ｆ’から、それぞれ、第１ボディ領域１０３ａ、第２ボディ領域１０３ｂ、高濃度領域１０３ａｄ、低濃度領域１０３ｂｄ、高濃度リング領域１０３ａｆ、低濃度リング領域１０３ｂｆ、不純物領域１０４、コンタクト領域１０５およびストッパー領域１０４ｆが形成される。なお、第１炭化珪素半導体層１０２の表面（注入領域が形成された表面）にカーボン膜（図示せず）を堆積し、その状態で活性化アニールを行うことが好ましい。これにより、活性化アニールに起因する第１炭化珪素半導体層１０２の表面荒れを抑制できる。
活性化アニールの後、表面にカーボン膜を堆積した場合はそのカーボン膜を除去する。カーボン膜は、例えば酸素プラズマにさらして除去され得る。この後、必要に応じて、第１炭化珪素半導体層１０２の表面をわずかに酸化し、得られた熱酸化膜（厚さ：例えば１５ｎｍ程度）を除去することによって、清浄化してもよい。
次に、図８（ａ２）および（ｂ２）に示すように、第１ボディ領域１０３ａ、不純物領域１０４およびコンタクト領域１０５を含む第１炭化珪素半導体層１０２の表面全体に、後の第２炭化珪素半導体層（チャネル層）となる第２炭化珪素半導体層１０６’をエピタキシャル成長させる。本実施形態では、後の第２炭化珪素半導体層の不純物濃度Ｎ（ｃｍ-3）および厚さｄ（ｎｍ）が、例えば以下の条件を満たすように、第２炭化珪素半導体層１０６’の厚さおよび不純物濃度を適宜調整する。
Ｎ＝２×１０18
ｄ＝３０
例えば、後の第２炭化珪素半導体層の厚さｄに対して、第２炭化珪素半導体層１０６’の厚さｄ’は、ｄ＋ｄ０とする。ここでｄ０は、後述する、熱酸化等による第２炭化珪素半導体層の膜減り量を示す。例えば、その膜減り量ｄ０が５０ｎｍであれば、第２炭化珪素半導体層１０６’の厚さｄ’は８０ｎｍである。
次いで、図８（ａ３）および（ｂ３）に示すように、第２炭化珪素半導体層１０６’の所定部位をドライエッチングで除去し、第２炭化珪素半導体層１０６を得る。ここでは、第２炭化珪素半導体層１０６’のうち終端領域およびダイオード領域に位置する部分が除去される。この後、例えば熱酸化によって、第２炭化珪素半導体層１０６の表面にゲート絶縁膜１０７を形成する。続いて、ゲート絶縁膜１０７の所望の領域上に、ゲート電極１０８を形成する。
ゲート絶縁膜１０７を熱酸化により形成する場合、第２炭化珪素半導体層１０６の一部がゲート絶縁膜１０７になってしまうため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜１０７の形成後の第２炭化珪素半導体層１０６の厚さが上記厚さｄとなるように、第２炭化珪素半導体層１０６’（図８（ｂ１））の厚さを調整する。例えば、第２炭化珪素半導体層１０６’の厚さを上記厚さｄよりも約５０ｎｍ程度大きくなるように設定すると、ゲート絶縁膜１０７の形成前に行う第２炭化珪素半導体層１０６の清浄化工程と、ゲート絶縁膜１０７の形成工程とを経た後に得られる第２炭化珪素半導体層１０６の厚さは、所定の厚さｄと同程度になる。
ゲート電極１０８は、例えば、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜をゲート絶縁膜１０７上に堆積し、多結晶シリコン膜をマスク（不図示）を用いてドライエッチングすることにより形成され得る。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。ゲート電極１０８は、第２炭化珪素半導体層１０６のうちチャネルとなる部分を少なくとも覆うように配置される。
ここでは、図６（ａ２）で示したセルフアラインプロセスを用いてソース領域１０４およびボディ領域１０３を形成し、その上にチャネル層となる第２炭化珪素半導体層１０６を形成しているため、ＭＩＳＦＥＴのチャネルとなる部分が制御よく形成される。例えば、特許文献１の図１に開示されているように、チャネル層に相当する層の上からソース領域に相当する部分を形成すると、ボディ領域に対するセルフアラインプロセスが適用できないため、チャネルのショートやオン抵抗増加の懸念がある。よって、セルフアラインプロセスで形成したソース領域１０４およびボディ領域１０３の上に、第２炭化珪素半導体層１０６を形成することが好ましい。
続いて、図９（ａ１）および（ｂ１）に示すように、ゲート電極１０８の表面および第１炭化珪素半導体層１０２の表面を覆うように、例えばＣＶＤ法によって層間絶縁膜１１１を堆積する。層間絶縁膜１１１は例えばＳｉＯ2を用いて形成される。層間絶縁膜１１１の厚さは、例えば１μｍである。次に、マスク（不図示）を用いて、ドライエッチングにより、層間絶縁膜１１１、ゲート絶縁膜１０７および第２炭化珪素半導体層１０６に、不純物領域１０４の表面の一部とコンタクト領域１０５の表面とを露出するコンタクトホール１１１Ａ、高濃度領域１０３ａｄの表面の一部とコンタクト領域１０５の表面とを露出するコンタクトホール１１１Ｂ、および、ストッパー領域１０４ｆの表面の一部を露出するコンタクトホール１１１Ｃを形成する。
その後、図９（ａ２）および（ｂ２）に示すように、コンタクトホール１１１Ａ、１１１Ｂ内に第１オーミック電極１０９を形成し、コンタクトホール１１１Ｃ内にコンタクト電極１０９ｆを形成する。さらに、半導体基板１０１の主面と反対側の面（裏面）に第２オーミック電極１１０を形成する。
ここでは、層間絶縁膜１１１およびコンタクトホール１１１Ａ、１１１Ｂ、１１１Ｂ内に、例えば厚さが１００ｎｍ程度のニッケル膜などの金属膜を形成する。次いで、不活性雰囲気中で例えば９５０℃の温度で５分間の熱処理を行うことにより、金属膜（ここではニッケル膜）を炭化珪素表面と反応させる。この後、層間絶縁膜１１１上のニッケル膜と、コンタクトホール１１１Ａ、１１１Ｂ、１１１Ｃ内において炭化珪素と反応しなかったニッケルとを除去する。コンタクトホール１１１Ａ、１１１Ｂ内に金属シリサイド（ここではニッケルシリサイド）で構成される第１オーミック電極１０９が形成される。同時に、コンタクトホール１１１Ｃ内にニッケルシリサイドで構成されるコンタクト電極１０９ｆが形成される。さらに、第２オーミック電極１１０も、同様に、半導体基板１０１の裏面全面に例えばニッケル膜を堆積し、熱処理によって半導体基板１０１の炭化珪素表面と反応させることによって形成され得る。なお、第１オーミック電極形成のための熱処理を実施する前に、半導体基板１０１の裏面に金属膜を形成し、第１オーミック電極と第２オーミック電極形成のための熱処理を同時におこなってもよい。
続いて、層間絶縁膜１１１上およびコンタクトホール１１１Ａ、１１１Ｂ、１１１Ｃ内に、例えば厚さが４μｍ程度の導電膜（例えばアルミニウム膜）を堆積し、これを所望のパターンにエッチングする。これにより、図９（ａ３）および（ｂ３）に示すように、層間絶縁膜１１１上およびコンタクトホール１１１Ａ、１１１Ｂ内に上部配線電極１１２を形成し、層間絶縁膜１１１上およびコンタクトホール１１１Ｃ内におよび上部配線１１２ｆを形成する。層間絶縁膜１１１の露出部分、上部配線電極１１２および上部配線１１２ｆを覆うように、パッシベーション膜１１４を形成してもよい。図示する例では、パッシベーション膜１１４は、終端領域１００ｆおよびダイオード領域１１５ｄ上に設けられている。パッシベーション膜１１４は例えばＳｉＮ膜であり、その厚さは例えば約１．５μｍである。
図示しないが、チップ端における他の領域に、ゲート電極１０８と電気的に接続されたゲート配線（またはゲートパッド）を形成する。さらに、第２オーミック電極１１０の裏面に、ダイボンド用の裏面配線電極１１３を形成してもよい。裏面配線電極１１３は、例えば第２オーミック電極１１０側からＴｉ膜、Ｎｉ膜およびＡｇ膜がこの順で積層された積層膜であってもよい。この場合、Ｔｉ膜が第２オーミック電極１１０と接する。このようにして、図３に示した半導体素子１００が得られる。
本実施形態の半導体素子１００は、終端領域１００ｆに、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを有するリング領域１０３ｆを備えている。このため、略均一の濃度分布を有するリング領域１０３０ｆを備えた従来の半導体素子１０００（図１２）に比べて、耐圧低下を抑制することができる。また、図５〜図９を参照しながら前述した方法によると、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆを形成する際に、ユニットセル領域における第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、ダイオード領域における高濃度領域１０３ａｄおよび低濃度領域１０３ｂｄとを同時に形成する。これにより、プロセスの簡便化を図ることができる。なお、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆを、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと高濃度領域１０３ａｄおよび低濃度領域１０３ｂｄとのうち少なくともいずれか一方と同時に形成すれば、プロセスの簡便化の効果が得られる。
また、上記方法では、同一マスクを用いて、高濃度な領域と低濃度な領域とを連続的に形成することにより、半導体基板１０１の主面の法線方向から見て、高濃度な領域と低濃度な領域とを同じ領域内に形成できる。従って、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを別プロセスで形成した際のパターンの合わせズレを考慮してリング領域１０３ｆの間隔を大きく設計しなくてもよいので、終端領域１００ｆの面積を小さくできる。また、第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを別プロセスで形成した際のパターンの合わせズレによって、ＪＦＥＴ領域（隣接するボディ領域の間隔）が狭くなるという問題を回避できる。この結果、ＪＦＥＴ領域が狭くなることによるＭＩＳＦＥＴのオン抵抗の増加も抑制できる。
＜ボディ領域１０３の構造による効果の検討＞
さらに、発明者による検討の結果、半導体素子１００のように、終端領域１００ｆに高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを形成する際に、同時に、第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを形成すると、ユニットセル領域１００ｕｌにおける耐圧劣化も抑制できることが明らかとなった。
例えば、図１２に示した従来の半導体素子１０００においては、ボディ領域１０３０はそのドーパント濃度が深さ方向にほぼ一定に形成されているため、リング領域１０３０ｆと同様に、ボディ領域１０３０の底部の角部３０００で電界集中が起こり、所望の耐圧が得られないおそれがある。
本発明者による検討結果をより具体的に説明する。従来の半導体素子１０００において、ボディ領域１０３０のドーパント濃度を深さ方向に対してほぼ一定とし、ボディ領域１０３０の深さを０．６μｍとする。また、ドリフト領域１０２０ｄの濃度を１×１０16ｃｍ-3とする。ボディ領域１０３０の平均ドーパント濃度が２×１０18ｃｍ-3のときのユニットセル領域における耐圧は、２×１０19ｃｍ-3のときの耐圧よりも２６２Ｖ大きくなる。この結果から、ボディ領域１０３０の濃度が高いほど、電界集中が大きくなり、耐圧が劣化することが明らかとなった。これに対し、本実施形態の半導体素子１００において、例えば図２に示したリング領域１０３ｆの深さ方向の濃度プロファイルを、ボディ領域１０３に適用すると、従来の半導体素子１０００においてボディ領域１０３０の平均ドーパント濃度を２×１０18ｃｍ-3に設定した場合よりも、耐圧劣化を約１６Ｖ抑制できることが確認された。
＜ダイオード領域１１５ｄおよび終端領域１００ｆの構造による効果の検討＞
さらに、本発明者は、第２導電型領域１０３ｄおよびリング領域１０３ｆとドリフト領域１０２ｄとによって構成されるｐｎ接合ダイオードによる素子耐圧劣化抑制効果を具体的に検討したので、以下に説明する。
ここでは、実施例として、高濃度領域１０３ａｄおよび高濃度リング領域１０３ａｆのドーパント濃度を２×１０19ｃｍ-3、低濃度領域１０３ｂｄおよび低濃度リング領域１０３ｂｆのドーパント濃度を約２×１０18ｃｍ-3とし、第２導電型領域１０３ｄおよびリング領域１０３ｆを有する終端構造の耐圧を求めた。また、比較例として、図１２（ｃ）に示すように、深さ方向における濃度分布が略均一であるｐ型領域１０３０ｄおよびリング領域１０３０ｆを有する終端構造の耐圧を求めた。ｐ型領域１０３０ｄおよびリング領域１０３０ｆのドーパント濃度は約２×１０18ｃｍ-3とした。また、実施例の第２導電型領域１０３ｄおよび比較例のｐ型領域１０３０ｄの深さや幅などの外観は同じとした。同様に、実施例および比較例のリング領域１０３ｆ、１０３０ｆの深さ、幅、個数を同じとした。
図１０は、実施例および比較例の終端構造（ｐｎ接合ダイオード）による素子耐圧の累積度数分布を示すグラフである。このグラフから、ダイオード領域およびリング領域のドーパント濃度を上部（浅い部分）で高くすると（実施例）、ダイオード領域およびリング領域全体が同じドーパント濃度を有する場合（比較例）よりも、高耐圧な素子を実現できることが明らかとなった。メディアン値で比較すると、比較例の終端構造によって得られる素子耐圧は６７１Ｖであるのに対し、実施例の終端構造によると７２８Ｖの素子耐圧が得られた。
本実施形態における各ユニットセル１００ｕでは、濃度の異なる第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを有するボディ領域１０３を備えることによって、素子耐圧の抑制を実現している。さらに、ボディ領域１０３の上層と下層とのドーパント濃度を独立して制御することにより、次のような効果も得られる。
第１ボディ領域１０３ａのドーパント濃度と、第２炭化珪素半導体層１０６のドーパント濃度および膜厚、ゲート絶縁膜１０７の膜厚を適切に選択することにより、トランジスタの閾値電圧Ｖｔｈを正（つまり、ノーマリーオフ）に維持しながら、第１オーミック電極１０９の電位を基準とするゲート電極１０８の電位がゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の場合に、第１オーミック電極（ソース電極）１０９から第２炭化珪素半導体層１０６（チャネル層）を介して第２オーミック電極（ドレイン電極）１１０に電流を流すダイオードとして動作させることが可能である。例えば第１ボディ領域１０３ａの平均ドーパント濃度を２×１０19ｃｍ-3、第２炭化珪素半導体層１０６の不純物濃度および膜厚をそれぞれ２．３×１０18ｃｍ-3および３０ｎｍ、ゲート絶縁膜１０７の膜厚を７０ｎｍとする。このように設定された半導体素子１００では、トランジスタの閾値を正に維持しながら、ダイオードの立ち上がり電圧（ダイオードに絶対値で１ｍＡ電流を流すのに必要な、第１オーミック電極（ソース）１０９−第２オーミック電極（ドレイン）１１０間の電圧）を例えば０．５Ｖ程度にすることができ、ボディ領域１０３およびドリフト領域１０２ｄによって構成されるｐｎダイオード（立ち上がり電圧は２．５Ｖ程度）とは明らかに異なる電流−電圧特性を有する。このように、半導体素子１００をダイオードとして動作させる場合、そのダイオードを便宜上「チャネルダイオード」と称する。
本願明細書では、第１オーミック電極Ｓの電位を基準とする第２オーミック電極Ｄの電位をＶｄｓ、第１オーミック電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、第２オーミック電極Ｄから第１オーミック電極Ｓへ流れる電流の向きを「順方向」、第１オーミック電極Ｓから第２オーミック電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
本発明の半導体素子１００では、素子耐圧に影響を与える第２ボディ領域１０３ｂと、トランジスタの閾値電圧Ｖｔｈおよびチャネルダイオードの立ち上がり電圧Ｖｆ０に影響を与える第１ボディ領域１０３ａとを独立に制御することができる。このためチャネルダイオードを、インバータ回路でトランジスタに逆並列接続させる還流ダイオードとして用いることができ、高い耐圧および信頼性を有する半導体素子を実現できる。素子耐圧を維持したまま、チャネルダイオードの立ち上がり電圧｜Ｖｆ０｜を小さくし（好ましくは１Ｖ以下、さらに好ましくは０．６Ｖ以下）、かつトランジスタの閾値電圧Ｖｔｈを正に維持（好ましくは２Ｖ以上８Ｖ以下）するために、第１ボディ領域１０３ａの平均不純物濃度よりも第２ボディ領域１０３ｂの平均不純物濃度を小さくしておくことが好ましい。チャネルダイオードの立ち上がり電圧を１Ｖ以下に設計すれば、環流ダイオードの候補であるＳｉＣからなるショットキーダイオードの代替が可能となり、チャネルダイオードの立ち上がり電圧を０．６Ｖ以下に設計すれば、Ｓｉからなるファストリカバリーダイオードの代替が可能となる。つまり、これらの環流ダイオードを使用することなく、半導体素子１００のみで、環流ダイオードの機能を併せ持つことができる。
低立ち上がり電圧（例えば１Ｖ以下）のチャネルダイオードが機能すると、ボディ領域１０３およびドリフト領域１０２ｄによって構成されるｐｎ接合を有するボディダイオードに電流をほとんど流すことなく、大電流を得ることができる。従来の半導体素子では、ｐｎ接合に大電流を流し続けると、ＳｉＣ中の欠陥が成長して半導体素子のオン抵抗や、ボディダイオードの抵抗が増加するという問題があるが、本実施形態の半導体素子１００においては、ボディダイオードにほとんど電流を流さずにダイオード機能を持たせることができるため、結晶欠陥が増加することがなく、高信頼性を維持できる。
順方向電流の閾値電圧Ｖｔｈは２Ｖ以上であることが好ましい。パワー回路であるインバータ回路に一般的に使用する半導体素子は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ−ＭＩＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。また、閾値電圧が高すぎると、トランジスタをオンする際のゲート電圧もその分大きくなってしまい、ゲート電圧を発生させる電源の制約が多くなるため、実用上、閾値電圧は８Ｖ以下に設定されることが好ましい。
図１１は、ボディ領域１０３のうち第２炭化珪素半導体層１０６（チャネル層）と接する部分のドーパント濃度（ここでは、第１ボディ領域１０３ａのドーパント濃度）を変化させたときの、トランジスタの閾値電圧Ｖｔｈおよび、チャネルダイオードの立ち上がり電圧Ｖｆ０を示している。第１ボディ領域１０３ａのドーパント濃度を変化させると、閾値電圧Ｖｔｈも変化するが、ここでは、第２炭化珪素半導体層１０６のドーパント濃度を適宜変更することにより、閾値電圧Ｖｔｈが約３Ｖとなるように設定している。
図１１からわかるように、閾値電圧Ｖｔｈを一定とすると、立ち上がり電圧Ｖｆ０は、第１ボディ領域１０３ａのドーパント濃度が高くなるほど小さくなる傾向を示している。従って、トランジスタの閾値電圧Ｖｔｈを維持しながら、チャネルダイオードの立ち上がり電圧Ｖｆ０を小さく抑えるためには、第１ボディ領域１０３ａのドーパント濃度はできるだけ大きい方がよいことが分かる。
このように、本実施形態によると、素子耐圧と、内蔵ダイオードの立ち上がり電圧やトランジスタの閾値電圧を独立に制御することが可能になる。半導体素子１００の設計の際に、第１ボディ領域１０３ａの不純物濃度を変化させながら、第２炭化珪素半導体層１０６の不純物濃度および厚さを調整することにより、半導体素子１００の閾値電圧Ｖｔｈを一定に保ちつつ、第１オーミック電極１０９とゲート電極１０８との間の電位が等しいときに、第１オーミック電極１０９から第２オーミック電極１１０に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を行い、各領域の不純物濃度や厚さを選択することが好ましい。
なお、本発明は上述した実施形態に限定されない。炭化珪素は、４Ｈ−ＳｉＣ以外のポリタイプ（６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなど）であっても差し支えない。また、上記実施形態では、半導体基板１０１の主面は、（０００１）面からオフカットした主面であるが、他の面（（１１−２０）面や（１−１００）面、（０００−１）面）およびこれらのオフカット面でも差し支えない。さらに、半導体素子１００はヘテロ接合を有していてもよい。例えば、半導体基板１０１としてＳｉ基板を用い、第１炭化珪素半導体層１０２として炭化珪素半導体層（３Ｃ−ＳｉＣ）がＳｉ基板上に形成されていてもよい。
本発明によれば、終端領域における耐圧不良を抑制可能な炭化珪素半導体素子を提供することができる。また、オン抵抗増加を抑制でき、プロセスが簡便な半導体素子の製造方法を提供できる。このため、本発明は、炭化珪素を用いた種々の半導体装置に適用可能であり、特に、インバータ回路などのスイッチング素子として用いられるパワー半導体デバイスに好適に用いることができる。
１００ 半導体素子
１００ｕｌ ユニットセル領域
１００ｆ 終端領域
１０１ 半導体基板
１０２ 第１炭化珪素半導体層
１０２ｄ ドリフト領域
１０２ｊ ＪＦＥＴ領域
１０３ ボディ領域
１０３ａ 第１ボディ領域
１０３ｂ 第２ボディ領域
１０３ｆ リング領域
１０３ａｆ 高濃度リング領域
１０３ｂｆ 低濃度リング領域
１０３ｄ ダイオード領域
１０３ａｄ 高濃度領域
１０３ｂｄ 低濃度領域
１０４ 不純物領域（ソース領域）
１０５ コンタクト領域
１０６ 第２炭化珪素半導体層（チャネル層）
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ 第１オーミック電極（ソース電極）
１１０ 第２オーミック電極（ドレイン電極）
１１１ 層間絶縁膜
１１２ 上部配線電極
１１３ 裏面配線電極
１１５ｄ ダイオード領域

Claims (21)

  1. 基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、
    前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、
    前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、
    前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、
    前記高濃度リング領域の側面は、前記ドリフト領域と接し、
    前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している半導体素子。
  2. 前記高濃度リング領域の平均不純物濃度は、前記低濃度不純物領域の平均不純物濃度の２倍以上である請求項１に記載の半導体素子。
  3. 前記高濃度リング領域における前記基板の前記主面の法線に沿った厚さは１５ｎｍ以上であり、前記低濃度リング領域における前記基板の前記主面の法線に沿った厚さは１００ｎｍ以上である請求項１または２に記載の半導体素子。
  4. 前記基板の前記主面の法線方向から見て、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに含み、
    前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、
    前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、
    前記半導体基板の前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有している請求項１から３のいずれかに記載の半導体素子。
  5. 前記高濃度領域の平均不純物濃度は、前記低濃度領域の平均不純物濃度の２倍以上である請求項４に記載の半導体素子。
  6. 前記高濃度領域における前記基板の前記主面の法線に沿った厚さは１５ｎｍ以上であり、前記低濃度領域における前記基板の前記主面の法線に沿った厚さは１００ｎｍ以上である請求項４または５に記載の半導体素子。
  7. 前記リング領域の深さ方向における不純物濃度プロファイルと、前記第２導電型領域の深さ方向における不純物濃度プロファイルとは略等しい請求項４から６のいずれかに記載の半導体素子。
  8. 前記ユニットセル領域は、複数のユニットセルを含んでおり、
    各ユニットセルは、
    前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型の不純物領域と、
    前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に配置されたゲート電極と、
    前記不純物領域と電気的に接続された第１オーミック電極と、
    前記基板の前記主面と反対側の面に設けられた第２オーミック電極と
    をさらに備える請求項１から７のいずれかに記載の半導体素子。
  9. 前記各ユニットセルは、前記第１炭化珪素半導体層上に、前記ボディ領域の少なくとも一部および前記不純物領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層をさらに備える請求項８に記載の半導体素子。
  10. 前記ボディ領域は、
    前記第１炭化珪素半導体層の表面に接する第１ボディ領域と、
    前記第１ボディ領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する第２ボディ領域と
    を含む請求項８または９に記載の半導体素子。
  11. 前記ボディ領域の深さ方向における不純物濃度プロファイルと、前記リング領域の深さ方向における不純物濃度プロファイルとは略等しい請求項１０に記載の半導体素子。
  12. 前記基板の前記主面の法線方向から見て、前記第１ボディ領域と前記第２ボディ領域とは同一の輪郭を有している請求項１０または１１に記載の半導体素子。
  13. 前記高濃度リング領域および前記低濃度リング領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項１から１２のいずれかに記載の半導体素子。
  14. 前記高濃度領域および前記低濃度領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項４から７のいずれかに記載の半導体素子。
  15. 前記第１ボディ領域および前記第２ボディ領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項１０から１２のいずれかに記載の半導体素子。
  16. 請求項１から請求項１２に記載の半導体素子の製造方法であって、
    前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  17. 請求項４から請求項７に記載の半導体素子の製造方法であって、
    前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  18. 請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域および前記第２ボディ領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  19. 請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、
    前記半導体素子の製造方法は、
    前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域、前記第２ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  20. 請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    前記半導体素子の前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する半導体素子の製造方法。
  21. 基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、
    前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、
    前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、
    前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、
    前記高濃度リング領域の側面は、前記ドリフト領域と接し、
    前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、
    前記ユニットセル領域は、複数のユニットセルを含んでおり、
    各ユニットセルは、
    前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型の不純物領域と、
    前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に配置されたゲート電極と、
    前記不純物領域と電気的に接続された第１オーミック電極と、
    前記基板の前記主面と反対側の面に設けられた第２オーミック電極と
    を備え、
    前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計された半導体素子。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104856A (ja) * 2009-04-30 2012-05-31 Panasonic Corp 半導体素子、半導体装置および電力変換器
US8772788B2 (en) * 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
US9202940B2 (en) * 2011-09-28 2015-12-01 Mitsubishi Electric Corporation Semiconductor device
EP2850660A1 (en) * 2012-05-17 2015-03-25 General Electric Company Semiconductor device with junction termination extension
US8558308B1 (en) * 2012-06-14 2013-10-15 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
JP5577478B1 (ja) * 2012-10-30 2014-08-20 パナソニック株式会社 半導体装置
WO2014083771A1 (ja) * 2012-11-28 2014-06-05 パナソニック株式会社 半導体素子及びその製造方法
JP5954140B2 (ja) 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
US9006748B2 (en) 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
DE112012007207B4 (de) * 2012-12-06 2023-11-09 Mitsubishi Electric Corporation Halbleitervorrichtung
KR20140076762A (ko) * 2012-12-13 2014-06-23 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
JP6091242B2 (ja) * 2013-02-18 2017-03-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US10347489B2 (en) * 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
CN103996714A (zh) * 2014-05-09 2014-08-20 东南大学 一种n型碳化硅纵向金属氧化物半导体管
JP6617292B2 (ja) 2014-05-23 2019-12-11 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
US10483389B2 (en) * 2014-07-02 2019-11-19 Hestia Power Inc. Silicon carbide semiconductor device
US10418476B2 (en) 2014-07-02 2019-09-17 Hestia Power Inc. Silicon carbide semiconductor device
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
JP6745458B2 (ja) * 2015-04-15 2020-08-26 パナソニックＩｐマネジメント株式会社 半導体素子
US9773924B2 (en) 2015-04-22 2017-09-26 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having barrier region and edge termination region enclosing barrier region
US9670648B2 (en) 2015-08-10 2017-06-06 Caterpillar Inc. Replaceable tip systems for a tine
US9691759B2 (en) 2015-10-01 2017-06-27 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including semiconductor substrate, silicon carbide semiconductor layer, unit cells, source, and gate
WO2017073264A1 (ja) 2015-10-30 2017-05-04 三菱電機株式会社 炭化珪素半導体装置
JP6477912B2 (ja) * 2015-11-12 2019-03-06 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6473073B2 (ja) * 2015-12-15 2019-02-20 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
JP6490017B2 (ja) * 2016-01-19 2019-03-27 三菱電機株式会社 パワーモジュール、３相インバータシステム、およびパワーモジュールの検査方法
WO2018135146A1 (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
JP6782213B2 (ja) * 2017-09-19 2020-11-11 株式会社東芝 半導体装置
JP6469795B2 (ja) * 2017-09-21 2019-02-13 アルディーテック株式会社 絶縁ゲート型電界効果トランジスタ
WO2019124384A1 (ja) 2017-12-19 2019-06-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
US11355627B2 (en) 2017-12-19 2022-06-07 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter
CN111466032B (zh) 2017-12-19 2023-08-18 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
JP6592119B2 (ja) * 2018-01-25 2019-10-16 株式会社日立製作所 半導体スイッチング素子および炭化珪素半導体装置の製造方法
CN109742136A (zh) * 2018-12-30 2019-05-10 芜湖启迪半导体有限公司 一种肖特基二极管结构及其制造方法
EP3748851B1 (en) * 2019-06-07 2023-03-15 Infineon Technologies AG Semiconductor device and semiconductor arrangement comprising semiconductor devices
JP7189848B2 (ja) * 2019-08-07 2022-12-14 株式会社東芝 半導体装置およびその製造方法
US11955567B2 (en) 2022-02-16 2024-04-09 Leap Semiconductor Corp. Wide-band gap semiconductor device and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000512805A (ja) * 1996-05-15 2000-09-26 シリコニックス・インコーポレイテッド シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2008159927A (ja) * 2006-12-25 2008-07-10 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
JP2008227151A (ja) * 2007-03-13 2008-09-25 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2008282973A (ja) * 2007-05-10 2008-11-20 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2009524217A (ja) * 2006-01-12 2009-06-25 クリー インコーポレイテッド 炭化ケイ素デバイス用のエッジ終端構造およびエッジ終端構造を含む炭化ケイ素デバイスの製造方法
JP2009289904A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
JP2010509771A (ja) * 2006-11-03 2010-03-25 クリー インコーポレイテッド 整流接合分路を含むパワースイッチング半導体デバイス
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
WO2012164817A1 (ja) * 2011-05-30 2012-12-06 パナソニック株式会社 半導体素子およびその製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5974674A (ja) * 1982-10-22 1984-04-27 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JP2542448B2 (ja) * 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
JPH06104564B2 (ja) 1991-06-12 1994-12-21 工業技術院長 膜状層間化合物及びその製造法
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JPH11220127A (ja) * 1998-02-03 1999-08-10 Sharp Corp 絶縁ゲート型半導体装置及びその製造方法
JP2000252456A (ja) * 1999-03-02 2000-09-14 Hitachi Ltd 半導体装置並びにそれを用いた電力変換器
JP4595144B2 (ja) 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3484690B2 (ja) * 1999-10-27 2004-01-06 関西日本電気株式会社 縦型電界効果トランジスタ
JP4802378B2 (ja) * 2001-03-12 2011-10-26 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4197400B2 (ja) 2001-03-29 2008-12-17 三菱電機株式会社 炭化珪素半導体からなる半導体装置
JP2003163351A (ja) 2001-11-27 2003-06-06 Nec Kansai Ltd 絶縁ゲート型半導体装置およびその製造方法
JP3941641B2 (ja) * 2002-09-18 2007-07-04 日産自動車株式会社 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
JP3637052B2 (ja) * 2002-11-29 2005-04-06 松下電器産業株式会社 ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4403366B2 (ja) * 2003-06-04 2010-01-27 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
WO2007013367A1 (ja) * 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
JP2007066959A (ja) * 2005-08-29 2007-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP4982082B2 (ja) * 2005-12-26 2012-07-25 株式会社豊田中央研究所 窒化物半導体装置
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
CN101449384B (zh) * 2006-05-18 2011-06-08 松下电器产业株式会社 半导体元件及其制造方法
JP2008010506A (ja) 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2008017237A (ja) 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
JP4483918B2 (ja) * 2007-09-18 2010-06-16 株式会社デンソー 半導体装置
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
CN101689565B (zh) * 2008-05-13 2011-06-08 松下电器产业株式会社 半导体元件
WO2010044226A1 (ja) * 2008-10-17 2010-04-22 パナソニック株式会社 半導体装置およびその製造方法
KR101221206B1 (ko) * 2009-06-11 2013-01-21 도요타 지도샤（주） 반도체 장치
JPWO2011013364A1 (ja) * 2009-07-28 2013-01-07 パナソニック株式会社 半導体素子の製造方法
JP4796665B2 (ja) * 2009-09-03 2011-10-19 パナソニック株式会社 半導体装置およびその製造方法
DE112010005547T5 (de) 2010-05-10 2013-03-07 Hitachi, Ltd. Halbleiterbauelement
JP5002693B2 (ja) * 2010-09-06 2012-08-15 株式会社東芝 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000512805A (ja) * 1996-05-15 2000-09-26 シリコニックス・インコーポレイテッド シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2009524217A (ja) * 2006-01-12 2009-06-25 クリー インコーポレイテッド 炭化ケイ素デバイス用のエッジ終端構造およびエッジ終端構造を含む炭化ケイ素デバイスの製造方法
JP2010509771A (ja) * 2006-11-03 2010-03-25 クリー インコーポレイテッド 整流接合分路を含むパワースイッチング半導体デバイス
JP2008159927A (ja) * 2006-12-25 2008-07-10 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
JP2008227151A (ja) * 2007-03-13 2008-09-25 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2008282973A (ja) * 2007-05-10 2008-11-20 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2009289904A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
WO2012164817A1 (ja) * 2011-05-30 2012-12-06 パナソニック株式会社 半導体素子およびその製造方法

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