JP4796665B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化珪素から構成されるパワー半導体デバイスに関する。
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１参照）。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。そこで、ＳｉＣを用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
特開平１０−３０８５１０号公報 特開２００３−１０１０３９号公報 特開平７−１３１０３３号公報
ＳｉＣを用いたパワー半導体デバイスの素子内部の電界強度は、Ｓｉを用いたパワー半導体デバイスの素子内部の電界強度よりも約１０倍程度大きい。通常、このような電界強度に耐え得るようにＳｉＣを用いたパワー半導体デバイスの設計は行われる。しかしながら、素子の周辺領域にも大きな電界が発生するため、Ｓｉを用いたパワー半導体デバイスと同じように素子の周辺領域を設計すると、その領域で絶縁破壊が生じるおそれがある。
特許文献２には、図１０に示すように、不純物のリサーフ層２１０の周囲にｐ＋型高不純物濃度層から構成される第１ガードリング層２１１とｐ−型低不純物濃度層から構成される第２ガードリング層２１２とを設け、ガードリング層２１１の上にフィールドプレートとして機能する金属配線層２０５を配置させた構造が提案されている。この構造によると、終端部におけるｎ-型半導体層２０１と絶縁層２０６との界面の電界強度を緩和して、素子の耐圧向上を実現することができる。
半導体素子を封止する際には、半導体素子の表面を覆う材料として、ポリイミド系のコーティング材（ＪＣＲ：Ｊｕｎｃｔｉｏｎ Ｃｏａｔｉｎｇ Ｒｅｓｉｎ）やエポキシ系のプラスチック樹脂材料が用いられる場合がある。図１０に示す構成においては、ＪＣＲ膜（図示せず）や封止樹脂（図示せず）における電界集中まで緩和することができず、これらの膜内や界面で絶縁破壊が生じるおそれがあることを本願発明者は見出した。
また、従来のＳｉのパワー半導体デバイスにおいては、湿気等の水分浸入による素子の電気特性（絶縁破壊耐圧）の低下が課題となることがある。前述したように、ＳｉＣのパワー半導体デバイスの素子内部や素子周辺部の電界強度は大きいため、Ｓｉの場合よりも耐湿信頼性の低下が深刻な課題となり得る。
特許文献３には、保護膜からの水分や不純物の侵入を防止するために、絶縁ゲート型電界効果トランジスタのチャネル層等の上にシリコン窒化膜を設けた構成が開示されている。シリコン窒化膜の熱膨張係数はＳｉの熱膨張係数と比較的近いため、シリコン窒化膜をＳｉのパワー半導体デバイスに用いた場合には、周囲に大きな応力や歪を及ぼすことなく、半導体素子を水分や不純物から保護することができる。しかしながら、シリコン窒化膜をＳｉＣのパワー半導体デバイスの保護絶縁膜材料として用いた場合、材料間の熱膨張係数の差に起因する応力および歪が発生することが本願発明者の検討によって明らかとなった。このような応力や歪は保護絶縁膜等のクラックを発生させる懸念がある。
本発明は、かかる点に鑑みてなされたものであり、その主な目的は、素子の電気特性（絶縁破壊耐圧等）を低下させることなく、素子を水分から保護し素子に用いられる材料間の応力、歪を抑制することができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、炭化珪素層の一部に配置される半導体素子領域と、前記炭化珪素層の主面に垂直な方向から見て前記炭化珪素層のうち前記半導体素子領域を囲む領域に配置されるガードリング領域とを有する半導体装置であって、前記炭化珪素層における半導体素子領域および前記ガードリング領域の前記主面上に形成された比誘電率が２０以上である層間絶縁膜と、前記ガードリング領域において前記層間絶縁膜の上に形成された第１の保護絶縁層と、前記第１の保護絶縁層の上に形成された第２の保護絶縁層とを含み、前記第１の保護絶縁層は、前記第２の保護絶縁層を構成する材料の線膨張係数と前記層間絶縁膜を構成する材料の線膨張係数との間の線膨張係数を有する。
ある実施形態において、前記第２の保護絶縁層を構成する材料の線膨張係数と炭化珪素の線膨張係数との差よりも、前記第１の保護絶縁層を構成する材料の線膨張係数と炭化珪素の線膨張係数との差の方が小さい。
ある実施形態において、前記第１の保護絶縁層および前記第２の保護絶縁層は前記ガードリング領域に形成され、前記半導体素子領域の少なくとも一部には形成されていない。
ある実施形態において、前記層間絶縁膜は、ジルコニウム酸化物、ハフニウム酸化物、およびチタン酸化物から構成される群より選択された材料から形成されている。
ある実施形態において、前記第１の保護絶縁層は、アルミニウム酸化物及びアルミニウム窒化物から構成される群より選択された材料から形成されている。
ある実施形態において、前記層間絶縁膜の厚さと前記第１の保護絶縁層の厚さとの合計は１．５μｍ以上であり、かつ前記第１の保護絶縁層の厚さよりも前記層間絶縁膜の厚さの方が大きい。
ある実施形態において、前記第２の保護絶縁層は、シリコン窒化物を含む絶縁材料から構成されている。
ある実施形態において、前記第２の保護絶縁層を構成するシリコン窒化物は、線膨脹係数の値が２．５×１０−６以上３．０×１０−６／℃以下の範囲内にある。
ある実施形態において、前記第２の保護絶縁層の厚さは１．５μｍ以上である。
ある実施形態において、前記半導体素子領域にはダイオードが設けられている。
ある実施形態において、前記半導体素子領域には電界効果トランジスタが設けられている。
本発明の半導体装置の製造方法は、炭化珪素層の一部に配置される半導体素子領域と、前記炭化珪素層の主面に垂直な方向から見て前記炭化珪素層のうち前記半導体素子領域を囲む領域に配置されるガードリング領域とを有する半導体装置の製造方法であって、前記半導体素子領域および前記ガードリング領域における前記炭化珪素層の上に、比誘電率が２０以上である層間絶縁膜を形成する工程と、前記ガードリング領域における前記層間絶縁膜の上に第１の保護絶縁層を形成する工程と、前記第１の保護絶縁層の上に第２の保護絶縁層を形成する工程とを含み、前記第１の保護絶縁層は、前記第２の保護絶縁層を構成する材料の線膨張係数と前記層間絶縁膜を構成する材料の線膨張係数との間の線膨張係数を有する。
本発明によると、層間絶縁膜、第１の保護絶縁層および第２の保護絶縁層を設けることにより、ガードリング領域における半導体チップの表面に電界が集中するのを緩和することができる。また、半導体素子を水分や不純物から保護することができる。また、層間絶縁膜や炭化珪素層との間の熱膨張係数の違いに起因する応力や歪が発生するのを抑制することができる。
本発明の第１の実施形態に係る半導体装置を模式的に示す断面図である。 高温高湿バイアス試験（ＴＨＢ：Ｔｈｅｒｍａｌ ａｎｄ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ ｔｅｓｔ）の実験結果を示すグラフである。 （ａ）および（ｂ）は、２次元ＴＣＡＤシミュレーションに用いた４Ｈ−ＳｉＣ半導体モデルを模式的に示す断面図である。 （ａ）は、図３（ａ）に示す構造モデル（第１の保護絶縁層１４を有さないモデル）のある断面における電界強度分布を示す図であり、（ｂ）は、図４（ａ）のうち横軸が１４０μｍから２２０μｍまでの領域（すなわちＦＬＲ領域）の電界強度をグラフ化して示す図である。 （ａ）は、図３（ｂ）に示す構造モデル（第１の保護絶縁層１４を有するモデル）のある断面における電界強度分布を示す図であり、（ｂ）は、図５（ａ）のうち横軸が１４０μｍから２２０μｍまでの領域（すなわち図１の終端ガードリング領域１８）の電界強度をグラフ化して示す図である。 （ａ）および（ｂ）は、シミュレーションによって半導体チップ表面の電界強度比および絶縁破壊耐圧差をそれぞれ測定した結果を示すグラフである。 ４Ｈ−ＳｉＣ半導体チップの線膨脹係数の実測結果を示すグラフである。 （ａ）〜（ｃ）は、各種絶縁膜材料と半導体材料、または各種絶縁膜材料間の応力指数を簡易的に試算した結果を示すグラフである。 （ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程を示す図である。 従来の半導体装置を示す断面図である。
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を模式的に示す断面図である。
本実施形態の半導体装置は、炭化珪素基板１と、炭化珪素基板１の上に形成された炭化珪素バッファ層２と、炭化珪素バッファ層２の上に形成された炭化珪素ドリフトエピタキシャル層（以下、炭化珪素ドリフトエピ層と略称する）３とを有する。炭化珪素基板１、炭化珪素バッファ層２および炭化珪素ドリフトエピ層３は、二重注入型金属−絶縁体−半導体電界効果トランジスタ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＤＭＩＳＦＥＴ）領域１７と、炭化珪素バッファ層２の主面に垂直な方向から見てＤＭＩＳＦＥＴ領域１７を囲む領域に配置される終端ガードリング領域１８とを有する。
炭化珪素ドリフトエピ層３におけるＤＭＩＳＦＥＴ領域１７および終端ガードリング領域１８の主面上には、層間絶縁膜１０が形成されている。終端ガードリング領域１８における層間絶縁膜１０の上には第１の保護絶縁層１４が形成され、第１の保護絶縁層１４の上には、第２の保護絶縁層１５が形成されている。
本実施形態によると、層間絶縁膜１０、第１の保護絶縁層１４および第２の保護絶縁層１５を設けることにより、終端ガードリング領域１８における半導体チップの表面に電界が集中するのを緩和することができる。また、半導体素子を水分や不純物から保護することができる。また、層間絶縁膜１０や炭化珪素バッファ層２との間の熱膨張係数の違いに起因する応力や歪が発生するのを抑制することができる。
以下、本実施形態をより具体的に説明する。本実施形態の半導体装置は、第１導電型の炭化珪素基板１と、炭化珪素基板１の主面上に形成され、炭化珪素基板１よりも低いドーパント濃度を有する第１導電型の炭化珪素バッファ層２と、炭化珪素バッファ層２の主面上に形成され、炭化珪素バッファ層２よりさらに低いドーパント濃度を有する第１導電型の炭化珪素ドリフトエピ層３とを備える。半導体装置には、縦型パワーＭＩＳＦＥＴ構造を有するＤＭＩＳＦＥＴ領域１７と、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造の終端ガードリング領域１８とが規定されている。
ＤＭＩＳＦＥＴ領域１７における炭化珪素ドリフトエピ層３の表層部には、第２導電型のウェル領域４が形成されている。ウェル領域４の内部には第１導電型のソース領域５と、第２導電型のボディコンタクト領域６とが形成されている。炭化珪素ドリフトエピ層３の主面に垂直な方向から見て、ボディコンタクト領域６はソース領域５によって囲まれている。
ボディコンタクト領域６と、その周囲に位置するソース領域５との上には、ソース・オーミック電極１１が設けられている。ソース・オーミック電極１１は、例えば、ニッケル、シリコンおよび炭素の合金層またはチタン、シリコンおよび炭素の合金層から構成されている。
ＤＭＩＳＦＥＴ領域１７において、ソース領域５の一部と、ウェル領域４のうちソース領域５の周囲を囲む部分と、ウェル領域４の外側に位置する炭化珪素ドリフトエピ層３の一部との上には、炭化珪素から構成されるチャネルエピタキシャル層（以下、チャネルエピ層と略称する）７が形成されている。チャネルエピ層７のうちウェル領域４の上に位置する部位は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）のチャネルとして機能する。
チャネルエピ層７の上には、例えばシリコン酸化物から構成されるゲート絶縁膜８が形成されている。ゲート絶縁膜８の上には、例えばポリシリコン膜から構成されるゲート電極９が形成されている。
ゲート電極９の上の一部には、ゲート・オーミック電極１１ａが設けられている。ゲート・オーミック電極１１ａは、例えば、ニッケルとシリコンの合金層またはチタンとシリコンの合金層から構成されている。
一方、終端ガードリング領域１８における炭化珪素ドリフトエピ層３の表層部には、第２導電型の半導体リング領域２０が複数本設けられている。半導体リング領域２０は、炭化珪素ドリフトエピ層３の主面に垂直な方向から見て、ＤＭＩＳＦＥＴ領域１７を囲むリング状に設けられている。半導体リング領域２０は、ウェル領域４と同工程で形成されていてもよい。この場合、半導体リング領域２０とウェル領域４とは、互いに同一の不純物濃度および深さを有している。
終端ガードリング領域１８における炭化珪素ドリフトエピ層３および半導体リング領域２０の上には、例えばシリコン酸化物から構成される絶縁膜８ａが設けられている。絶縁膜８ａは、ゲート絶縁膜８と同工程で形成されていてもよい。この場合、絶縁膜８ａとゲート絶縁膜８とは互いに同じ材料および厚さで形成されている。
ＤＭＩＳＦＥＴ領域１７におけるゲート絶縁膜８およびゲート電極９の上と、終端ガードリング領域１８における絶縁膜８ａとの上には、層間絶縁膜１０が形成されている。層間絶縁膜１０の比誘電率は、Ｓｉの半導体装置の層間絶縁膜として一般的に用いられるシリコン酸化物より高いことが好ましい。また、層間絶縁膜１０の比誘電率は、２０以上であることが好ましい。これにより、半導体チップの表面において、ＪＣＲの絶縁破壊が生じるのを防止することができる。その理由については、後に図６（ａ）を用いて説明する。層間絶縁膜１０としては、例えば、ジルコニウム酸化物やハフニウム酸化物、またはチタン酸化物を用いることが好ましい。
層間絶縁膜１０には、ソース・オーミック電極１１およびゲート・オーミック電極１１ａを露出するための開口１０ａ、１０ｂが設けられている。開口１０ａ、１０ｂの上とそれらの周囲に位置する層間絶縁膜１０の上には、パッド電極１３が設けられている。パッド電極１３は、開口１０ａ、１０ｂ内においてソース・オーミック電極１１およびゲート・オーミック電極１１ａに接触している。パッド電極１３は、例えば、アルミニウムまたはその合金層から構成されている。パッド電極１３は、ソース・オーミック電極１１およびゲート・オーミック電極１１ａと外部とを電気的に接続する役割を果たす。
終端ガードリング領域１８における層間絶縁膜１０の上には、第１の保護絶縁層（応力緩和膜）１４と、第２の保護絶縁層（パッシベーション膜）１５とが形成されている。
第２の保護絶縁層１５としては、シリコン窒化物を用いることが好ましい。また、第２の保護絶縁層１５の厚さは、１．５μｍ以上であることが好ましい。これにより、耐湿信頼性を向上させることができる。第２の保護絶縁層１５の厚さを１．５μｍ以上とした場合には、必然的に、層間絶縁膜１０と第１、第２の保護絶縁層１４、１５との厚さの合計は１．５μｍ以上になる。膜厚と耐湿信頼性との関係については、後に図２を用いて説明する。
第２の保護絶縁層１５に用いられるシリコン窒化物の熱膨張係数（線膨張係数）は、２．５×１０-6／℃以上３．０×１０-6／℃以下であることが好ましい。シリコン窒化物を形成するためのＣＶＤ法の条件を調整することによって、線膨張係数２．５×１０-6／℃から３．０×１０-6／℃の範囲内のシリコン窒化物を形成することができる。
前記第１の保護絶縁層１４は、第２の保護絶縁層１５を構成する材料の線膨張係数と層間絶縁膜１０を構成する材料の線膨張係数との間の線膨張係数を有することが好ましい。これにより、第２の保護絶縁層１５が層間絶縁膜１０に接して設けられる場合と比較して、応力が緩和される。
上述したように、第２の保護絶縁層１５は例えばシリコン窒化物であり、シリコン窒化物の線膨張係数はシリコンの線膨張係数（２．５×１０-6／℃）と近い値である。また、上述したように、層間絶縁膜１０としては、例えば、ジルコニウム酸化物やハフニウム酸化物、またはチタン酸化物が用いられる。ジルコニウム酸化物、チタン酸化物の線膨張係数は、それぞれ、１×１０-５／℃、６×１０-6／℃である。
さらに、第１の保護絶縁層１４として、線膨張係数が（４．５±１）×１０-6/℃の絶縁膜材料を用いることがより好ましい。例えば、第１の保護絶縁層１４は、アルミニウム酸化物（線膨張係数：５．５×１０-6／℃）またはアルミニウム窒化物（線膨張係数：４．５×１０-6／℃）であることが好ましい。ジルコニウム酸化物またはチタン酸化物と、シリコン窒化物との間の応力指数は、アルミニウム酸化物またはアルミニウム窒化物とシリコン窒化物との間の応力指数より小さい。これは図８（ｂ）に示されており、これについては後に説明する。
また、第２の保護絶縁層１５を構成する材料の線膨張係数と炭化珪素の線膨張係数との差よりも、第１の保護絶縁層１４を構成する材料の線膨張係数と炭化珪素の線膨張係数との差の方が小さいことが好ましい。上述したように、第２の保護絶縁層１５としては、例えばシリコン窒化物が用いられ、第１の保護絶縁層１５としては、例えばアルミニウム酸化物またはアルミニウム窒化物が用いられる。アルミニウム酸化物とＳｉＣとの間の応力指数がシリコン窒化物とＳｉＣとの間の応力指数よりも小さいことは、図８（ａ）に示されている。これについては後に説明する。
第１の保護絶縁層１４および第２の保護絶縁層１５は、終端ガードリング領域１８のみに形成され、ＤＭＩＳＦＥＴ領域１７の一部には形成されていない。特に、ＤＭＩＳＦＥＴ領域１７のうち、ソース・パッドおよびゲート・パッドとなる領域の上には、外部との電気的接続のため、これらの膜が形成されていない。また、第１の保護絶縁層１４の厚さは層間絶縁膜１０の厚さよりも小さいことが好ましい。第１の保護絶縁層１４の厚さが層間絶縁膜１０の厚さよりも小さいことにより、ＦＬＲ絶縁破壊耐圧の低下を抑制しつつ、半導体チップ表面の電界強度の集中を緩和することができる。後に、これを裏付けるシミュレーション結果について図６（ａ）、（ｂ）を用いて説明する。
炭化珪素基板１の裏面には、ドレイン・オーミック電極１２を介して、裏面電極１６が形成されている。ドレイン・オーミック電極１２は、ソース・オーミック電極１１と同様に、例えば、ニッケルとシリコンと炭素の合金層またはチタンとシリコンと炭素の合金層から構成されている。裏面電極１６は、炭化珪素基板１側から順に、例えば、チタン／ニッケル／銀の積層構造を有している。
本実施形態の一例においては、第１導電型はｎ型であり、図１における炭化珪素基板１はｎ型ＳｉＣ半導体基板（ｎ+ＳｉＣ基板）であり、炭化珪素バッファ層２はｎ-層、炭化珪素ドリフトエピ層３はｎ--層である。また、ウェル領域４はｐ-層、ソース領域５はｎ+層、ボディコンタクト領域６はｐ+層である。なお、「＋」、「−」などは、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号である。
また、本実施形態のチャネルエピ層７は絶縁層（または実質的に絶縁層）であり、「ｉ層」または「チャネルエピｉ層」と称する場合もある。ただし、チャネルエピ層３０は、低濃度の第１導電型（ｎ-）の層であってもよいし、さらには、チャネルエピ層３０は、深さ方向に濃度の変化を有していてもよい。
ｎ+ＳｉＣ基板１は、六方晶系炭化珪素から構成されている。ｎ+ＳｉＣ基板１の厚さは、例えば、２５０〜３５０μｍであり、ｎ+ＳｉＣ基板１の濃度は、例えば、８Ｅ１８ｃｍ-3である。ここで、８Ｅ１８ｃｍ-3は、８×１０18ｃｍ-3の意味であり、以下、本明細書においては、濃度について同様の表記を行う場合がある。なお、ｎ+ＳｉＣ基板１の場合、立方晶系炭化珪素から構成される基板を用いることもできる。
ＳｉＣバッファ層２およびＳｉＣドリフトエピ層３は、ＳｉＣ基板１の主面上にエピタキシャル形成されたＳｉＣ層である。ＳｉＣバッファ層２の濃度は、例えば、６Ｅ１６ｃｍ-3である。ＳｉＣドリフトエピ層３の厚さは例えば４〜１５μｍであり、その濃度は例えば５Ｅ１５ｃｍ-3である。
ウェル領域４の厚さ（即ち、ＳｉＣドリフトエピ層３の上面からの深さ）は例えば０．５〜１．０μｍであり、ウェル領域４の濃度は例えば１．５Ｅ１８ｃｍ-3である。また、ソース領域５の厚さ（即ち、ＳｉＣドリフトエピ層３の上面からの深さ）は例えば、０．２５μｍであり、ソース領域５の濃度は例えば５Ｅ１９ｃｍ-3である。そして、ボディコンタクト層（ｐ+層）６の厚さは例えば０．３μｍであり、その濃度は例えば２Ｅ２０ｃｍ-3である。なお、ＤＭＩＳＦＥＴ領域１７におけるウェル領域４間のＳｉＣドリフトエピ層３には、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）領域が規定されており、そのＪＦＥＴ領域の長さ（幅）は、例えば、３μｍである。
チャネルエピ層７は、例えば、ＳｉＣドリフトエピ層３上にエピタキシャル形成された厚さ３０ｎｍ〜１５０ｎｍのＳｉＣ層である。チャネル領域の長さ（幅）は例えば０．５μｍである。また、ゲート絶縁膜８は例えば厚さ７０ｎｍのＳｉＯ2膜（シリコン酸化物）から構成されている。ゲート電極９は、例えば厚さ５００ｎｍのｐｏｌｙ−Ｓｉ（ポリシリコン）から構成されている。
さらに、ソース・オーミック電極１１およびドレイン・オーミック電極１２としては、例えば、ニッケル、シリコンおよび炭素の合金層またはチタン、シリコンおよび炭素との合金層から構成される厚さ５０ｎｍ〜１００ｎｍの層が形成されている。なお、裏面電極１６としてニッケルと銀やニッケルと金を堆積すれば、ＳｉＣチップをプラスチック樹脂パッケージに実装する際のはんだ付けを容易にすることができる。
次に、第２の保護絶縁層１５に適した材質を検討した結果について説明する。図２は、高温高湿バイアス試験（ＴＨＢ：Ｔｈｅｒｍａｌ ａｎｄ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ Ｔｅｓｔ）の実験結果を示すグラフである。この実験は、ＦＬＲを覆う保護膜の厚さや材料の異なる４つのサンプルを用いて行った。具体的には、ＤＭＩＳＦＥＴを有するチップのＦＬＲの上を厚さ１μｍのシリコン窒化物で覆ったサンプル（ａ）と、ＤＭＩＳＦＥＴを有するチップのＦＬＲの上を厚さ１．５μｍのシリコン窒化物で覆ったサンプル（ｂ）と、ｐｎ接合型ダイオードを有するチップのＦＬＲの上を厚さ１．５μｍのシリコン窒化物で覆ったサンプル（ｃ）と、ｐｎ接合型ダイオードを有するチップのＦＬＲの上を厚さ２μｍのポリイミドで覆ったサンプル（ｄ）とを用いた。これらのチップを、ポリイミド系のＪＣＲまたはエポキシ系の樹脂材料を用いて、絶縁型のＴＯ−２２０パッケージに封止した状態で実験を行った。
図２の横軸には試験を行った時間（ｈ）を、縦軸には各サンプルの累積不良率を示している。試験条件としては、いずれもバイアス電圧Ｖ＝１０５０Ｖ，周囲温度Ｔａ＝８５℃，相対湿度８５％ＲＨである。
図２に示すように、試験時間が３４０時間程度まではどのサンプルの累積不良率もほぼ０であるが、試験時間が３４０時間を越えると、サンプル（ａ）の累積不良率が増加している。一方、試験時間が１０００時間になっても、サンプル（ｂ）、（ｃ）の累積不良率はほぼ０に保たれている。これらの結果から、第２の保護絶縁層１５としてシリコン窒化物を用いる場合には、その厚さを１．５μｍ以上にすることが好ましいことがわかる。一方、ポリイミドのサンプル（ｄ）においては、試験時間が７５０時間を超えたあたりから、累積不良率が増加している。この結果から、第２の保護絶縁層１５として厚さ２μｍのポリイミドを用いた場合には、耐湿信頼性が不十分であることが分かる。
次に、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）シミュレーションによって、半導体装置のそれぞれの層における電界の分布や耐圧について検討した結果を説明する。
図３（ａ）および（ｂ）は、２次元ＴＣＡＤシミュレーションに用いた４Ｈ−ＳｉＣ半導体モデルを模式的に示す断面図である。図３（ａ）は、層間絶縁膜１１０と第２の保護絶縁層（パッシベーション膜）１１５とを備え、図１に示す第１の保護絶縁層（応力緩和膜）１４を有さない構造モデルを示している。図３（ａ）においては、炭化珪素ドリフトエピ層１０３内の素子形成領域１１７に第２導電型のウェル領域１０４が設けられ、終端ガードリング領域１１８に第２導電型の半導体リング領域１２０が設けられている。炭化珪素ドリフトエピ層１０３の上には層間絶縁膜１１０が設けられ、素子形成領域１１７における層間絶縁膜１１０の上にはパッド電極１１３が設けられている。図示を省略するが、層間絶縁膜１１０には開口が設けられ、開口内において、パッド電極１１３と、ソース・オーミック電極およびゲート・オーミック電極とがそれぞれ接続されている。層間絶縁膜１１０の上には、保護絶縁層１１５が設けられ、保護絶縁層１１５の上にはＪＣＲ１１９が形成されている。炭化珪素ドリフトエピ層１０３の裏面には、裏面電極１１６が形成されている。層間絶縁膜１１０としては厚さ１．５μｍのシリコン酸化物（比誘電率３．９）を用い、第２の保護絶縁層１１５としては厚さ１．５μｍのシリコン窒化物（比誘電率７）を用いた。ＭＩＳＦＥＴ素子のドレイン−ソース間の電圧Ｖｄｓは６００Ｖとした。
図３（ｂ）は、シリコン酸化物よりも高い比誘電率の層間絶縁膜１０と、第１の保護絶縁層１４および第２の保護絶縁層１５とを有する構造モデルを示す。層間絶縁膜１０としては厚さ０．５μｍのチタン酸化物（比誘電率１００）を用い、第１の保護絶縁層１４としては厚さ１μｍのアルミニウム酸化物またはアルミニウム窒化物を用いた。第１の保護絶縁層１４の比誘電率（εｒ）は９（一定）とした。図３（ｂ）において、図１と同じ構成要素には同じ符号を付した。ここでは、図１と同じ構成要素についての説明を省略する。
図４（ａ）は、図３（ａ）に示す構造モデル（第１の保護絶縁層１４を有さないモデル）のある断面における電界強度分布を示す図である。図４（ａ）において、横軸および縦軸は、チップにおける相対的な位置を示している。図４（ａ）においては、明度の高低によって電界強度の大きさが示されている。一方、図５（ａ）は、図３（ｂ）に示す構造モデル（第２の保護絶縁層１４を有するモデル）のある断面における電界強度分布を示す図である。図４（ａ）と図５（ａ）とを比較すると、図５（ａ）の炭化珪素ドリフトエピ層３における高電界領域３０は、図４（ａ）の炭化珪素ドリフトエピ層１０３における高電界領域１３０よりも終端ガードリング領域１８側に大きく伸びている。これは、図３（ｂ）の層間絶縁膜１０の比誘電率が図３（ａ）の層間絶縁膜１１０の比誘電率よりも大きく、図３（ｂ）に示す構造においては、炭化珪素ドリフトエピ層３表面における電界を分散させることができるためであると考えられる。このように炭化珪素ドリフトエピ層３における電界を分散させることができる結果、ＦＬＲ領域の各層（層間絶縁膜１０、第１の保護絶縁層１４および第２の保護絶縁層１５、ＪＣＲ１９）の界面における電界を分散させることができると考えられる。
図４（ｂ）は、図４（ａ）のうち横軸が１４０μｍから２２０μｍまでの領域（すなわちＦＬＲ領域）の電界強度をグラフ化して示す図である。図４（ｂ）は、第２の保護絶縁層１１５と層間絶縁膜１１０との間の界面における電界強度Ａ、第２の保護絶縁層１１５とＪＣＲ１１９との間の界面における電界強度Ｂ、ＪＣＲ１１９とその上に形成される封止樹脂（図示せず）との間の界面における電界強度Ｃのそれぞれを示している。一方、図５（ｂ）は、図５（ａ）のうち横軸が１４０μｍから２２０μｍまでの領域（すなわち図１の終端ガードリング領域１８）の電界強度をグラフ化して示す図である。図５（ｂ）は、層間絶縁膜１０と第１の保護絶縁層１４との間の界面における電界強度Ｄ、第１の保護絶縁層１４と第２の保護絶縁層１５との間の界面における電界強度Ｅ、第２の保護絶縁層１５とＪＣＲ１９との間の界面における電界強度Ｆ、ＪＣＲ１９とその上に形成される封止樹脂（図示せず）との間の界面における電界強度Ｇのそれぞれを示している。
図４（ｂ）と図５（ｂ）とを比較すると、図４（ｂ）における曲線Ａ、Ｂのピーク値は０．１７から０．１９（ＭＶ/ｃｍ）程度であるのに対して、図５（ｂ）における曲線Ｄ、Ｅ、Ｆのピーク値は０．１５（ＭＶ/ｃｍ）程度である。例えば、パッシベーション膜とＪＣＲとの間の界面の最大電界強度は、曲線Ｂにおいて０．１７（ＭＶ/ｃｍ）程度であり、曲線Ｆにおいて０．１３５（ＭＶ/ｃｍ）程度である。このように、本実施形態におけるこの界面の最大電界強度は２０％以上低減できることが確認できた。
また、曲線Ａ、Ｂよりも曲線Ｄ、Ｅ、Ｆのほうが電界強度の値の変化が緩やかである。これらの結果から、図３（ｂ）に示す構成によると、図３（ａ）に示す構成よりも、ＦＬＲ領域の各層の界面における電界強度を大幅に低減できていることが分かった。
次に、層間絶縁膜１０および第１の保護絶縁層（応力緩和膜）１４のそれぞれの厚さについて検討した結果について説明する。図６（ａ）および（ｂ）は、シミュレーションによって半導体チップ表面の電界強度比および絶縁破壊耐圧差をそれぞれ測定した結果を示すグラフである。図６（ａ）、（ｂ）は、第１の保護絶縁層１４および層間絶縁膜１０の厚さの異なる４つのサンプルのシミュレーション結果を示している。
図６（ａ）の横軸は層間絶縁膜１０の比誘電率（εｒ）を示し、縦軸は、図３（ａ）に示す構成における値を１とした場合のチップ表面（第２の保護絶縁層１５とＪＣＲ１９との界面）における最大電界強度を示している。
第１の保護絶縁層１４の厚さが層間絶縁膜１０の厚さよりも小さいサンプル（●、▲）においては、第１の保護絶縁層１４の厚さが層間絶縁膜１０の厚さよりも大きいサンプル（■）と比較して、最大電界強度の比の低下が大きい。それぞれのサンプルは、層間絶縁膜１０の厚さと第１の保護絶縁層１４の厚さとの合計が１．５μｍとなるように設定されている。
この結果から、層間絶縁膜１０の厚さと第１の保護絶縁層１４の厚さの合計が一定の場合には、第１の保護絶縁層１４の厚さを層間絶縁膜１０の厚さよりも小さくすることによって、半導体チップ表面の電界強度をさらに低減できることがわかる。
さらに、図６（ａ）に示すように、層間絶縁膜１０の比誘電率の値が大きくなるほど、最大電界強度の比は小さくなっている。チップの表面においてＪＣＲの絶縁破壊が生じるのを防止するためには、チップの表面の最大電界強度比を図６（ａ）における０．９（電界強度（絶対値）で、０．１５ＭＶ/ｃｍに相当）以下に保つことが好ましい。この観点から、層間絶縁膜１０の比誘電率（εｒ）は、最大電界強度比が０．９以下となる値、すなわち２０以上にすることが好ましい。なお上述したように、第１の保護絶縁層１４の厚さは層間絶縁膜１０の厚さよりも小さいことが好ましい。そのため、この条件を満たすサンプル（●、▲）において最大電界強度比が０．９以下になるときの比誘電率（２０以上）を採用している。
図６（ｂ）の横軸は層間絶縁膜１０の比誘電率（εｒ）を示し、縦軸は、終端構造（ＦＬＲ）部での絶縁破壊耐圧差を示している。「耐圧差」は、図３（ａ）に示す構成における値を基準（０）とした場合の耐圧の値である。図６（ｂ）におけるそれぞれのサンプルも、層間絶縁膜１０の厚さと第１の保護絶縁層１４の厚さとの合計が１．５μｍとなるように設定されている。図６（ｂ）に示すように、層間絶縁膜１０の比誘電率がどの値である場合でも、第１の保護絶縁層１４が設けられていないサンプル（○）の耐圧差の値が最も大きい。また、第１の保護絶縁層１４の厚さに対する層間絶縁膜１０の厚さの割合が大きくなるほど耐圧差の値は小さくなっている。
図６（ｂ）に示すように、層間絶縁膜１０の厚さと第１の保護絶縁層１４の厚さの合計が一定の場合には、第１の保護絶縁層１４の厚さよりも層間絶縁膜１０の厚さのほうが小さくなると、ＦＬＲ絶縁破壊耐圧も低下（基準より１０Ｖ以上）する傾向がある。この結果から、第１の保護絶縁層１４の厚さを層間絶縁膜１０の厚さよりも小さくすることによって、耐圧の低下を抑制できることがわかる。
図２を用いて説明したように、耐湿信頼性を向上させるために、厚さ１．５μｍ以上のシリコン窒化物を用いることが好ましい。しかしながら、シリコン窒化物の熱膨張係数と炭化珪素の熱膨張係数とは異なるため、炭化珪素層とシリコン窒化物から構成される膜とを接触させると、応力および歪が発生すると考えられる。そこで、炭化珪素層とシリコン窒化物から構成される膜との間に所定の絶縁層を配置させると、応力および歪を緩和させることができる。
そこで、ＳｉＣやシリコン窒化物等との間に生じる応力および歪が少ない絶縁膜材料を簡易的な応力指数（材料間の線膨張係数差と弾性率の積）によって検討した。検討に先立ち、ＤＩＣ（Ｄｉｇｉｔａｌ Ｉｍａｇｅ Ｃｏｒｒｅｌａｔｉｏｎ）という高精度ＣＣＤカメラによる３Ｄステレオ測定手法によって、基板片が１２ｍｍ角の４Ｈ−ＳｉＣの線膨脹係数を実測した結果を図７に示す。図７に示す測定は、室温（２５℃）から２５０℃までの温度で行った。その結果、４Ｈ−ＳｉＣの線膨脹係数は、４．７×１０-6／℃となった。この物性値を用いて、応力指数を計算した結果を図８（ａ）から（ｃ）に示す。
図８（ａ）は、ＳｉＣまたはＳｉと各種絶縁膜材料との間の応力指数の計算結果を示している。図８（ａ）において、「正」の応力指数値は、絶縁膜材料からＳｉＣ（もしくはＳｉ）への応力を示し、「負」の応力指数値は、ＳｉＣ（もしくはＳｉ）から絶縁膜材料への応力を示している。半導体材料の線膨張係数の違い（ＳｉＣ：４．７×１０-6／℃，Ｓｉ：２．５×１０-6／℃）に起因して、応力指数が低くなる絶縁膜材料がＳｉＣとＳｉとによって異なることが分かる。例えば、前述したように、耐湿信頼性の高い材料であるシリコン窒化物（ＳｉＮ）の場合、Ｓｉとの応力指数は低いが、ＳｉＣとの応力指数は高く、シリコン窒化物から構成される膜とＳｉＣ膜とを重ねると、材料間で歪が生じる可能性が高い。一方、アルミニウム酸化物（Ａｌ2Ｏ3）の場合はＳｉＮと逆の傾向を示し、Ｓｉとの応力指数が高いが、ＳｉＣとの応力指数は低い。また、アルミニウム酸化物とＳｉＣとの間の応力指数は、シリコン窒化物とＳｉＣとの間の応力指数よりも低い。そのため、アルミニウム酸化物とＳｉＣ膜とを重ねると、シリコン窒化物とＳｉＣとを重ねるよりも、応力、歪を緩和するのに有効であることが分かる。
図８（ｂ）は、ＳｉＮまたはポリイミドと各種絶縁膜材料との応力指数の計算結果を示している。高い比誘電率（εｒ＝２５前後）を有するＺｒＯ2とＳｉＮとの応力指数に比べ、Ａｌ2Ｏ3もしくはアルミニウム窒化物（ＡｌＮ）とＳｉＮとの応力指数の方が大幅に低いことが分かる。また、ＴｉＯ２とＳｉＮとの応力指数と比べ、Ａｌ2Ｏ3もしくはアルミニウム窒化物（ＡｌＮ）とＳｉＮとの応力指数の方が大幅に低いことが分かる。これらの結果から、ＳｉＮとジルコニウム酸化物（ＺｒＯ2）またはＴｉＯ２とを重ねた場合、大きな絶縁膜材料間の応力、歪を発生させてしまうことがわかる。
図８（ｃ）は、ＺｒＯ2またはチタン酸化物（ＴｉＯ2）と各種絶縁膜材料との応力指数の計算結果を示している。図８（ｂ）と同様に、ＺｒＯ2およびＴｉＯ2のいずれの場合にも、Ａｌ2Ｏ3もしくはＡｌＮを用いた場合に、絶縁膜材料間の応力、歪を緩和できることが分かる。
これらの検討結果より、本願発明者は、層間絶縁膜１０、第１の保護絶縁層１４および第２の保護絶縁層１５の材質として最適な組み合わせを見出した。
本実施形態によると、第２の保護絶縁層１５として厚さ１．５μｍ以上のシリコン窒化物を用いることにより、耐湿信頼性を向上させることができる。第１の保護絶縁層１４として、第２の保護絶縁層１５を構成する材料と層間絶縁膜１０を構成する材料との間の線膨張係数を有する材料を用いることにより、半導体チップに生じる応力を低減することができる。第２の保護絶縁層１５を構成する材料と層間絶縁膜１０を構成する材料との間の線膨張係数を有する材料としては、アルミニウム酸化物またはアルミニウム窒化物を用いることができる。図８（ｂ）に示す結果からも、これらの膜とシリコン窒化物から構成される膜と重なった場合に生じる応力は比較的小さいことがわかる。層間絶縁膜１０としては、シリコン酸化物よりも比誘電率の高い膜を用いることにより、半導体チップの表面に生じる電界を分散させることができる。これにより、絶縁破壊が起こるのを回避することができる。特に、比誘電率が２０以上の材料を用いることが好ましい。このような材料としては、ジルコニウム酸化物やハフニウム酸化物、またはチタン酸化物を用いることができる。図８（ｃ）に示す結果から、これらの材料と第１の保護絶縁層１４を構成するアルミニウムの酸化物または窒化物との間で生じる応力は比較的小さいことがわかる。そのため、これらの材料を用いても、半導体チップ内の応力の増加は抑制される。
（第２の実施形態）
以下、図９（ａ）から（ｆ）を参照しながら、第１の実施形態の半導体装置を製造する方法を説明する。図９（ａ）から（ｆ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図９（ａ）に示すような構成を実現するための製造方法を説明する。ｎ+ＳｉＣ基板１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされ、ｎ型ドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3の基板である。
次いで、エピタキシャル成長を行うことにより、ｎ+ＳｉＣ基板１の主面上に、ｎ-バッファ層２、ｎ--ドリフトエピ層３を続けて形成する。エピタキシャル成長としては、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行う。これにより、例えば、６Ｅ１６ｃｍ-3の不純物濃度を有する厚さ４μｍ以上のｎ-バッファ層２と、１×１０15ｃｍ-3〜１×１０16ｃｍ-3の不純物濃度を有する厚さ４μｍ以上のｎ--ドリフトエピ層３とが形成される。
次に、ｎ--ドリフトエピ層３の上にウェル領域４を規定する所定のマスク（例えば、酸化物から構成されるマスク）を設けて、例えばＡｌ+をイオン注入することによって、ｎ--ドリフトエピ層３の表層部に、所定の深さを有するウェル領域（ｐ-）４および半導体リング領域２０を形成する。イオン注入は、例えば、基板の温度を例えば５００℃に保ち、３０ｋｅＶから３５０ｋｅＶのエネルギーで複数に分けて行う。ウェル領域４の深さは、例えば０．５〜１．０μｍである。ｎ--ドリフトエピ層３のうちウェル領域４の間に位置する部分は、ＪＦＥＴ領域となる。ＪＦＥＴ領域の幅は、例えば３μｍである。
次に、ソース領域５を規定する所定のマスクを設けてＮ+（窒素イオン）またはＰ+（リンイオン）をイオン注入することによって、ウェル領域（ｐ-）４の表面に、例えば深さ０．２５μｍのソース領域（ｎ++）５を形成する。イオン注入は、基板の温度を例えば５００℃に保ち、３０ｋｅＶから９０ｋｅＶのエネルギーで複数に分けて行う。
次に、ボディコンタクト領域６を規定する所定のマスクを設けてＡｌ+（アルミニウムイオン）またはＢ+（ボロンイオン）をイオン注入することによって、ウェル領域（ｐ-）４の表層部にボディコンタクト領域（ｐ+層）６を形成する。イオン注入は、基板の温度を例えば５００℃に保ち、３０ｋｅＶから１５０ｋｅＶのエネルギーで複数に分けて行う。ボディコンタクト領域（ｐ+層）６の深さは、ソース領域（ｎ++）５の深さよりも深く、例えば０．３μｍである。
次に、炭化珪素基板１（より正確には、ｎ-バッファ層２、ｎ--ドリフトエピ層３、ウェル領域（ｐ-）４、ソース領域５およびボディコンタクト領域（ｐ+層）６）が形成された炭化珪素基板１）に対して、１０００℃以上の温度、例えば１７００℃前後の温度で活性化アニールを行うことによって、イオン注入種を活性化させる。
次に、チャネルエピ層７をエピタキシャル成長によって形成する。本実施形態におけるチャネルエピ層７はＳｉＣから構成されるエピｉ層であり、そのエピタキシャル成長は、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤによって行えばよい。これにより、不純物濃度１×１０15ｃｍ-3〜５×１０15ｃｍ-3、厚さ３０〜１５０ｎｍのチャネルエピ層７を形成する。
なお、エピタキシャル成長の途中で窒素（Ｎ2）ガスを導入して、チャネルエピ層７の一部の不純物濃度を高くしても構わない。また、エピタキシャル成長させたチャネルエピ層７の表面をＣＭＰ（化学的機械的研磨）によって除去してもよい。
次に、所定のマスクを介して、チャネルエピ層７に対してドライエッチングを行うことにより、チャネルエピ層７のパターニングを行う。その後、パターニングされたチャネルエピ層７の上に、例えば厚さ７０ｎｍのゲート絶縁膜（ＳｉＯ2）８を形成する。
次いで、減圧ＣＶＤを用いて、ゲート酸化膜８の上にゲート電極（ｐｏｌｙ−Ｓｉ）９を形成する。その後、所定のマスクを用いてエッチングを行うことにより、ゲート電極９のパターニングを行う。以上の工程により、図９（ａ）に示す構造が得られる。
その後、図９（ｂ）から（ｆ）に示す保護絶縁層および配線の形成工程が行われる。
まず、図９（ｂ）に示すように、ゲート電極９およびゲート絶縁膜８の上、および、ドリフトエピ層３におけるソース領域５およびボディコンタクト領域（ｐ+層）６の上に、層間絶縁膜１０を形成する。層間絶縁膜１０としては、シリコン酸化物より高誘電率を有する絶縁膜材料、例えば、ジルコニウムの酸化物（ＺｒＯ2）や、ハフニウムの酸化物（ＨｆＯ2）、チタンの酸化物（ＴｉＯ2）もしくはその積層膜を用いる。層間絶縁膜１０は、例えば、ＭＯＣＶＤやスパッタを用いて、約５００〜１５００ｎｍの厚さで形成する。層間絶縁膜１０の厚さは、より好ましくは、６００ｎｍ以上１２００ｎｍ以下である。
その後、リソグラフィーによって層間絶縁膜１０の上に開口を有するマスクを作製した後、ＲＩＥなどのドライエッチングを行うことによって層間絶縁膜１０に開口１０ａ、１０ｂを形成する。開口１０ａは、ボディコンタクト領域６と、ボディコンタクト領域６の周囲に位置するソース領域５とを露出させる位置に形成する。開口１０ｂは、ゲート電極９のうちの一部を露出させる位置に形成する。層間絶縁膜１０は、パッド電極１３（図１等に示す）とゲート電極９とを電気的に絶縁し、半導体素子への水分や不純物が侵入するのを防止する役割を果たす。本実施形態においては、層間絶縁膜１０は、ＤＭＩＳＦＥＴ領域１７だけでなく終端ガードリング領域１８にも形成されている。
次に、図９（ｃ）に示すように、層間絶縁膜１０の表面上および開口１０ａ、１０ｂ内に金属層を堆積した後、パターニングおよび加熱処理を行うことにより、ソース・オーミック電極１１およびゲート・オーミック電極１１ａを形成する。ソース・オーミック電極１１およびゲート・オーミック電極１１ａ用の金属材料としては、例えばＮｉまたはＴｉを用い、金属層の形成は、例えばＥＢ蒸着またはスパッタなどによって行うことができる。金属層の厚さは例えば約１００ｎｍとすればよい。
金属層のパターニングは、パッド電極１３を規定するマスクをリソグラフィーによって作製した後、ＲＩＥなどのドライエッチングまたは燐酸系薬液を用いたウェットエッチングを行うことによって実行される。金属層のパターニング後に加熱処理を行うことによって、ゲート電極９のポリシリコンと金属層との合金から構成されるゲート・オーミック電極１１ａと、ソース領域５およびコンタクト領域６の炭化珪素と金属層との合金から構成されるソース・オーミック電極１１とを形成する。ゲート・オーミック電極１１ａおよびソース・オーミック電極１１を形成するための加熱処理は、ＡｒまたはＮ2雰囲気中、８５０℃〜１０００℃の温度で実行される。
次に、炭化珪素基板１の裏面に金属層を堆積した後、パターニングおよび加熱処理を行うことにより、ドレイン・オーミック電極１２を形成する。ドレイン・オーミック電極１２用の金属材料としては例えばＮｉまたはＴｉを用い、金属層の形成は、例えば、ＥＢ蒸着、スパッタなどによって行うことができる。金属層の厚さは例えば約１００ｎｍとすればよい。金属層を形成した後に加熱処理を行うことによって、炭化珪素基板１の炭化珪素と金属層との合金から構成されるドレイン・オーミック電極１２を形成する。ドレイン・オーミック電極１２を形成するための加熱処理は、ＡｒまたはＮ2雰囲気中、８５０℃〜１０００℃の温度で実行される。この堆積によって、炭化珪素基板１の裏面に位置するドレイン・オーミック電極１２が形成される。本実施形態においては、ドレイン・オーミック電極１２を形成するための加熱処理を、ソース・オーミック電極１１およびゲート・オーミック電極１１ａを形成するための加熱処理とは別に行っているが、これらは同時に行ってもよい。
続いて、層間絶縁膜１０、ソース・オーミック電極１１およびゲート・オーミック電極１１ａの上にアルミニウム層またはアルミニウム合金層を堆積してパターニングを行うことによって、パッド電極１３を形成する。パッド電極１３を構成するアルミニウム層またはアルミニウム合金層の堆積は、ＥＢ蒸着またはスパッタ等によって行われる。パッド電極１３の厚さは、例えば約４μｍとする。堆積したアルミニウム層またはアルミニウム合金層のパターニングとしては、パッド電極１３を規定するマスクをリソグラフィーによって形成した後、そのマスクを用いてＲＩＥなどのドライエッチングまたは燐酸系薬液を用いたウェットエッチングを行えばよい。
その後、図９（ｄ）に示すように、パッド電極１３および開口１３ａに露出する層間絶縁膜１０の上に、第１の保護絶縁層（応力緩和膜）１４および第２の保護絶縁層（パッシベーション膜）１５を形成する。第１の保護絶縁層１４としては、層間絶縁膜１０を構成する材料と第２の保護絶縁層１５を構成する材料の中間の線膨張係数を有する絶縁膜材料、より具体的には、線膨張係数が（４．５±１）×１０-6（／℃）の膜を形成すればよい。例えば、第１の保護絶縁層１４として、アルミニウムの酸化物（Ａｌ2Ｏ3）、もしくは窒化物（ＡｌＮ）またはこれらの積層膜を、溶射法によって約５００ｎｍ以上１０００ｎｍ以下の厚さで形成すればよい。第１の保護絶縁層１４の厚さは、より好ましくは５００ｎｍ以上８００ｎｍ以下である。第１の保護絶縁層１４を形成した後に、第２の保護絶縁層１５として、厚さ１．５μｍのシリコン窒化物（ＳｉＮ）をプラズマＣＶＤによって堆積する。
その後、図９（ｅ）に示すように、リソグラフィーによって、第２の保護絶縁層１５の上に開口を有するマスク（図示せず）を形成する。次いで、そのマスクを用いてＲＩＥなどのドライエッチングを行うことにより、パッシベーション膜（ＳｉＮ）１５のうち開口に露出する部分を除去する。これにより、第２の保護絶縁層１５のうちパッド電極１３の上に位置する部分の少なくとも一部が除去される。
続いて、図９（ｆ）に示すように、第２の保護絶縁層１５の開口をマスクとしてＲＩＥなどのドライエッチングを行うことにより、第１の保護絶縁層１４のうち開口に露出する部分を除去する。これにより、パッド電極１３を表面に露出させることができるため、パッド電極１３と外部とを電気的に接続することが可能となる。
さらに、ドレイン・オーミック電極１２の下面に裏面電極１６を形成する。裏面電極１６としては、例えば、Ｔｉ層／Ｎｉ層／Ａｇ層のような積層構造を形成することができる。
以上、本発明をＦＬＲ構造の終端ガードリングを有する縦型パワーＭＩＳＦＥＴに好適な実施形態により説明してきたが、本発明はこの実施形態に限定されるものではなく、リサーフ構造等の他の終端構造、ダイオードやバイポーラ・トランジスタ等の他のパワーデバイスなどにも好適に用いることが可能である。例えば、横型ＭＩＳＦＥＴやｐｎ接合型ダイオード、ショットキー接合型ダイオード、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）などにも適用可能である。また本実施形態においては、炭化珪素から構成されるパワー半導体デバイスを例として説明したが、窒化ガリウム（ＧａＮ）や、ダイヤモンド等の他のワイドバンドギャップ半導体材料に対しても好適に用いることが可能である。
本発明は、高い耐圧特性や信頼性が求められる種々の半導体装置に好適に用いられる。特に、ＳｉＣ基板を用いた縦型のダイオードやトランジスタなどに好適に用いられる。
１ 炭化珪素基板
２ 炭化珪素バッファ層
３、１０３ 炭化珪素ドリフトエピ層
４、１０４ ウェル領域
５ ソース領域
６ ボディコンタクト領域
７ チャネルエピ層
８ ゲート絶縁膜
８ａ 絶縁膜
９ ゲート電極
１０、１１０ 層間絶縁膜
１０ａ、１０ｂ 開口
１１ ソース・オーミック電極
１１ａ ゲート・オーミック電極
１２ ドレイン・オーミック電極
１３、１１３ パッド電極
１４ 第１の保護絶縁層（応力緩和膜）
１５、１１５ 第２の保護絶縁層（パッシベーション膜）
１６、１１６ 裏面電極
１７、１１７ 半導体素子（ＤＭＩＳＦＥＴ）領域
１８、１１８ 終端ガードリング領域
１９、１１９ チップ・コーティング材（ＪＣＲ）
２０、１２０ 半導体リング領域
３０、１３０ 高電界領域

Claims (10)

  1. 炭化珪素層の一部に配置される半導体素子領域と、前記炭化珪素層の主面に垂直な方向から見て前記炭化珪素層のうち前記半導体素子領域を囲む領域に配置されるガードリング領域とを有する半導体装置であって、
    前記炭化珪素層における半導体素子領域および前記ガードリング領域の前記主面上に形成された比誘電率が２０以上である層間絶縁膜と、
    前記ガードリング領域において前記層間絶縁膜の上に形成された第１の保護絶縁層と、
    前記第１の保護絶縁層の上に形成された第２の保護絶縁層と
    を含み、
    前記第１の保護絶縁層は、前記第２の保護絶縁層を構成する材料の線膨張係数と前記層間絶縁膜を構成する材料の線膨張係数との間の線膨張係数を有し、
    前記第２の保護絶縁層はシリコン窒化物から構成され、かつ前記第２の保護絶縁層の厚さは１．５μｍ以上である、半導体装置。
  2. 前記第２の保護絶縁層を構成する材料の線膨張係数と炭化珪素の線膨張係数との差よりも、前記第１の保護絶縁層を構成する材料の線膨張係数と炭化珪素の線膨張係数との差の方が小さい、請求項１に記載の半導体装置。
  3. 前記第１の保護絶縁層および前記第２の保護絶縁層は前記ガードリング領域に形成され、前記半導体素子領域の少なくとも一部には形成されていない請求項１または２に記載の半導体装置。
  4. 前記層間絶縁膜は、ジルコニウム酸化物、ハフニウム酸化物、およびチタン酸化物から構成される群より選択された材料から形成されている請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１の保護絶縁層は、アルミニウム酸化物及びアルミニウム窒化物から構成される群より選択された材料から形成されている請求項１から４のいずれかに記載の半導体装置。
  6. 前記層間絶縁膜の厚さと前記第１の保護絶縁層の厚さとの合計は１．５μｍ以上であり、かつ前記第１の保護絶縁層の厚さよりも前記層間絶縁膜の厚さの方が大きい請求項１から５のいずれかに記載の半導体装置。
  7. 前記第２の保護絶縁層を構成するシリコン窒化物は、線膨脹係数の値が２．５×１０-6以上３．０×１０-6／℃以下の範囲内にある請求項１に記載の半導体装置。
  8. 前記半導体素子領域にはダイオードが設けられている請求項１から７のいずれかに記載の半導体装置。
  9. 前記半導体素子領域には電界効果トランジスタが設けられている請求項１から７のいずれかに記載の半導体装置。
  10. 炭化珪素層の一部に配置される半導体素子領域と、前記炭化珪素層の主面に垂直な方向から見て前記炭化珪素層のうち前記半導体素子領域を囲む領域に配置されるガードリング領域とを有する半導体装置の製造方法であって、
    前記半導体素子領域および前記ガードリング領域における前記炭化珪素層の上に、比誘電率が２０以上である層間絶縁膜を形成する工程と、
    前記ガードリング領域における前記層間絶縁膜の上に第１の保護絶縁層を形成する工程と、
    前記第１の保護絶縁層の上に第２の保護絶縁層を形成する工程とを含み、
    前記第１の保護絶縁層は、前記第２の保護絶縁層を構成する材料の線膨張係数と前記層間絶縁膜を構成する材料の線膨張係数との間の線膨張係数を有し、
    前記第２の保護絶縁層はシリコン窒化物から構成され、かつ前記第２の保護絶縁層の厚さは１．５μｍ以上である、半導体装置の製造方法。
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