WO2018034250A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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誠悟 森
明田　正俊
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    • H02M5/275—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/293—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a reverse blocking semiconductor device in which a Schottky junction is formed on the back surface of a semiconductor layer and a manufacturing method thereof.
  • bidirectional switches using MOSFETs and IGBTs are known.
  • the bidirectional switch is used, for example, in a matrix converter circuit or a neutral point clamp.
  • Patent Document 1 discloses a drift layer made of an n-type semiconductor substrate, a p-type base region formed on one surface side of the drift layer, and an n-type surface layer of the p-type base region.
  • the gate oxide film on the surface of the p-type base region sandwiched between the n-type emitter region and the surface of the drift layer, the gate electrode on the gate oxide film, and the active region of the drift layer A termination region including FLR, a p-type collector layer formed on the other surface side of the drift layer, and an isolation region on the outer periphery of FLR that penetrates the drift layer from one surface side of the drift layer and contacts the p-type collector layer , Reverse blocking IGBTs are disclosed.
  • Patent Document 2 discloses an n ⁇ type drift layer made of SiC, a p + type substrate formed on one main surface side of the n ⁇ type drift layer, and a p + type. n through the substrate - a plurality of back surface trenches reaching the type drift layer, n at the bottom of the plurality of back surface trenches - and a titanium electrode -type drift layer and the Schottky junction, discloses a reverse-blocking MOSFET Yes.
  • the present invention provides a reverse blocking semiconductor device having a simple configuration and capable of improving the yield in the manufacturing process, and ensuring a reverse breakdown voltage by a Schottky junction, and a manufacturing method thereof.
  • a semiconductor device includes a first conductivity type semiconductor layer having a front surface, a back surface opposite to the front surface, and an end surface; a circuit element formed on a surface portion of the semiconductor layer; A first electrode joined to the semiconductor layer on the back surface of the semiconductor layer; and the semiconductor layer is formed so as to reach the back surface from the front surface in the peripheral region of the active region where the circuit element is formed. And a high-resistance region having a higher resistance or an electric field relaxation region made of an impurity region of the second conductivity type.
  • a reverse voltage when a reverse voltage is applied to a circuit element (for example, a MIS transistor structure), a current flowing in the thickness direction in the semiconductor layer is caused between the semiconductor layer and the first electrode. It can be blocked by the Schottky barrier of the Schottky junction. Further, an electric field relaxation region is formed around the circuit element. As a result, even when the depletion layer expands toward the end face (chip end face) of the semiconductor layer when a reverse voltage is applied, the depletion layer can be stopped at the electric field relaxation region, and the depletion layer is prevented from reaching the end face. be able to. As a result, the electric field strength in the vicinity of the end face of the semiconductor layer can be relaxed.
  • a circuit element for example, a MIS transistor structure
  • the semiconductor device of the present invention can ensure a good reverse breakdown voltage, and can be used favorably as a reverse blocking MISFET for a bidirectional switch.
  • a semiconductor device includes, for example, a step of forming a first conductivity type semiconductor layer on a substrate, and a step of forming a circuit element on a surface portion of the semiconductor layer opposite to the substrate.
  • a method of manufacturing a semiconductor device including a step of forming one electrode.
  • the electric field relaxation region is formed in a stable state where the semiconductor layer is on the substrate. That is, it is not necessary to form the electric field relaxation region in a thin wafer state after removing the substrate, and cracks due to handling errors of the wafer can be prevented. Furthermore, as the process after the substrate is removed and the wafer is thinned, it can be limited to the first electrode forming process. Therefore, the number of times the wafer is handled after thinning can be reduced, and the probability of handling mistakes can be reduced. Can be reduced. As a result, since the probability of occurrence of defective products can be reduced, the yield in the manufacturing process can be improved.
  • an electric field relaxation region can be formed by processing from the surface side of the semiconductor layer in parallel with this. Therefore, as compared with the case where the electric field relaxation region is formed after the circuit element is manufactured, restrictions on factors (temperature, chemical solution / device used, etc.) that affect each element of the circuit element can be relaxed. As a result, the efficiency of the manufacturing process can be improved.
  • the semiconductor layer is SiC
  • the electric field relaxation region has a high resistance having a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3. It may be a region.
  • the semiconductor layer is SiC
  • the electric field relaxation region has a second conductivity having an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3. It may be a type impurity region.
  • the electric field relaxation region may be formed so as to surround the active region with an interval inward from the end face of the semiconductor layer.
  • the semiconductor layer includes a first conductivity type peripheral impurity region between the electric field relaxation region and the end face of the semiconductor layer, and the first electrode includes the first electrode
  • the semiconductor device is in contact with the surrounding impurity region on the back surface of the semiconductor layer, and the semiconductor device is in contact with the surrounding impurity region on the surface of the semiconductor layer and has an auxiliary electrode electrically connected to the first electrode. May be included.
  • the potential of the surrounding impurity region is fixed at the same potential from the front surface to the back surface of the semiconductor layer.
  • the auxiliary electrode is formed so as to straddle a boundary between the electric field relaxation region and the surrounding impurity region, and is in contact with both the electric field relaxation region and the surrounding impurity region. It may be.
  • the electric field relaxation region may be formed so as to reach the end face of the semiconductor layer.
  • the first electrode is in contact with the electric field relaxation region on the back surface of the semiconductor layer, and the semiconductor device is formed on the surface of the semiconductor layer with the electric field relaxation region.
  • an auxiliary electrode electrically connected to the first electrode.
  • the potential of the electric field relaxation region is fixed to the same potential from the front surface to the back surface of the semiconductor layer. Therefore, since it is possible to make it difficult for an electric field to be applied to the electric field relaxation region, the electric field strength in the vicinity of the end face of the semiconductor layer can be further relaxed.
  • the peripheral region of the semiconductor layer includes a flat portion where the surface of the semiconductor layer is flat, and the electric field relaxation region includes the flat portion of the semiconductor layer. It may be formed so as to extend from the front surface to the back surface.
  • the semiconductor device further includes a recess formed from the surface in the peripheral region of the semiconductor layer, and the electric field relaxation region is formed along an inner surface of the recess, The bottom may be exposed on the back surface of the semiconductor layer.
  • the second electric field relaxation region formed on the back surface portion of the semiconductor layer and having a higher resistance region or a second conductivity type impurity region having a higher resistance than the semiconductor layer may be included.
  • the electric field at the Schottky interface between the semiconductor layer and the first electrode can be relaxed.
  • the reverse leakage current can be reduced even when a metal having a relatively small work function is used as the first electrode, so that a low on-resistance can be ensured by using the metal.
  • the second electric field relaxation region is formed to be exposed on the back surface of the semiconductor layer, and the first electrode is formed on the back surface of the semiconductor layer. It may be in contact with the second electric field relaxation region.
  • a plurality of the second electric field relaxation regions may be arranged in a discrete matrix.
  • a plurality of the second electric field relaxation regions may be arranged in a stripe shape or formed in a lattice pattern. It may be.
  • the semiconductor device may further include a surface termination structure formed inside the electric field relaxation region in the peripheral region of the semiconductor layer.
  • a semiconductor device may include a second electrode formed on the semiconductor layer and electrically connected to a source or an emitter of the MIS transistor structure.
  • a semiconductor package according to an embodiment of the present invention seals a semiconductor device according to an embodiment of the present invention, a lead frame on which the semiconductor device is mounted, and at least a part of the semiconductor device and the lead frame. And a sealing resin.
  • the power converter according to an embodiment of the present invention uses the semiconductor device as a bidirectional switch element.
  • the bidirectional switch element is used as a switch circuit of a matrix converter circuit from a multiphase input to a multiphase output. Used.
  • the step of forming the electric field relaxation region includes at least one of protons, helium ions, and electron beams from the surface side of the semiconductor layer after the formation of the semiconductor layer.
  • the step of forming the high-resistance region by irradiating a first substance containing two may be included.
  • impurity ions of a second conductivity type are implanted from the surface side of the semiconductor layer.
  • a step of forming the impurity region of the second conductivity type may be included.
  • the step of forming the semiconductor layer includes a step of forming the semiconductor layer by a multi-stage epitaxial method in which the first conductivity type layer is epitaxially grown a plurality of times.
  • the second conductivity type region is formed by implanting a second conductivity type impurity ion into a predetermined portion of the first conductivity type layer when the first conductivity type layer is grown.
  • a step of forming the second conductivity type impurity region may be included by sequentially forming and overlapping the second conductivity type region with the growth of the first conductivity type layer.
  • the step of forming the semiconductor layer includes a step of forming the semiconductor layer by a multi-stage epitaxial method in which the first conductivity type layer is epitaxially grown a plurality of times.
  • the step of forming the electric field relaxation region includes a first substance containing at least one of proton, helium ion, and electron beam in a predetermined portion of the first conductivity type layer when the first conductivity type layer is grown. Forming a first material region, and sequentially forming the first material region as the first conductivity type layer grows, thereby forming the high resistance region. .
  • the step of forming the electric field relaxation region includes a step of forming a through hole reaching the substrate from the surface of the semiconductor layer after the formation of the semiconductor layer.
  • the step of forming the electric field relaxation region includes a step of forming a recess from the surface of the semiconductor layer after the formation of the semiconductor layer, and an inner surface of the recess. And implanting second conductivity type impurity ions to form the second conductivity type impurity region along the inner surface of the recess and with the bottom reaching the substrate.
  • the step of forming the electric field relaxation region includes a step of forming a recess from the surface of the semiconductor layer after the formation of the semiconductor layer, and an inner surface of the recess. And irradiating a first substance containing at least one of protons, helium ions, and electron beams to form the high resistance region along the inner surface of the recess and having the bottom reaching the substrate. Also good.
  • the method for manufacturing a semiconductor device according to an embodiment of the present invention may further include a step of embedding a conductive material in the recess.
  • the step of forming the semiconductor layer includes a step of forming a first semiconductor layer on the substrate, and a second semiconductor layer on the first semiconductor layer. And forming a second electric field relaxation region made of a high resistance region having a higher resistance than the semiconductor layer or an impurity region of a second conductivity type before the formation of the second semiconductor layer.
  • a step of forming the layer may be further included.
  • the step of removing the substrate includes the step of removing the substrate until the second electric field relaxation region is exposed from the back surface of the semiconductor layer.
  • the process of removing a part may be included.
  • a semiconductor device is a first conductivity type semiconductor layer having a front surface, a back surface opposite to the front surface, and an end surface, wherein the end surface is in the thickness direction of the semiconductor layer.
  • a semiconductor layer formed so as to include a portion facing the back surface side, a circuit element formed on a surface portion of the semiconductor layer, a first electrode bonded to the semiconductor layer on the back surface of the semiconductor layer, and at least A high resistance region formed along the end face and having a higher resistance than the semiconductor layer, or an electric field relaxation region made of a second conductivity type impurity region.
  • a step of forming a first conductivity type semiconductor layer on a substrate for example, a step of forming a first conductivity type semiconductor layer on a substrate, a step of forming a circuit element on a surface portion of the semiconductor layer opposite to the substrate, and removing the substrate
  • a step of forming a first electrode so as to cover at least a part of the back surface of the semiconductor layer and the electric field relaxation region. It can be manufactured by the manufacturing method of the device.
  • the end face is formed by etching so as to face the back side of the semiconductor layer. Since the electric field relaxation region can be formed by ion implantation or the like to the end face, the electric field relaxation can be easily performed with low energy compared to the case where the electric field relaxation region from the front surface to the back surface of the semiconductor layer is formed by ion implantation or the like. Regions can be formed.
  • the semiconductor layer is an upper surface end that is an edge on the front surface side in the end surface and an edge on the back surface side in the end surface in a cross-sectional view, and the upper surface An imaginary straight line segment connecting the top surface end and the bottom surface end with an angle exceeding 90 ° with respect to the back surface of the semiconductor layer. It may be inclined.
  • the electric field relaxation region may be formed with a substantially constant width in a sectional view along at least a part of the end face.
  • the step of forming the groove includes the step of forming the groove by etching from the back surface to the middle of the semiconductor layer in the thickness direction. After the formation of the electrode, a step of cutting the semiconductor layer along a dicing line set along the groove may be included.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic bottom view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view that appears when the semiconductor device is cut along the line III-III in FIG.
  • FIG. 4 is a diagram showing a planar pattern of the electric field relaxation region of FIG.
  • FIG. 5A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 5B is a diagram showing a step subsequent to FIG. 5A.
  • FIG. 5C is a diagram showing a step subsequent to FIG. 5B.
  • FIG. 5D is a diagram showing a step subsequent to FIG. 5C.
  • FIG. 5E is a diagram showing a step subsequent to that in FIG. 5D.
  • FIG. 5F is a diagram showing a step subsequent to that in FIG. 5E.
  • 6A is a diagram showing a part of another manufacturing process of the semiconductor device of FIG. 6B is a diagram showing a step subsequent to FIG. 6A.
  • FIG. 6C is a diagram showing a step subsequent to FIG. 6B.
  • FIG. 6D is a diagram showing a step subsequent to FIG. 6C.
  • FIG. 7 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 9A is a diagram showing a part of another manufacturing process of the semiconductor device of FIG.
  • FIG. 9B is a diagram showing a step subsequent to FIG. 9A.
  • FIG. 10 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 11 is a diagram showing a planar pattern of the electric field relaxation region of FIG.
  • FIG. 12 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 13 is a diagram showing a planar pattern of the electric field relaxation region and the second drain electrode of FIG.
  • FIG. 14 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 15 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 16A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 16B is a diagram showing a step subsequent to FIG. 16A.
  • FIG. 16C is a diagram showing a step subsequent to that in FIG. 16B.
  • FIG. 16D is a diagram showing a step subsequent to that in FIG. 16C.
  • FIG. 16E is a diagram showing a step subsequent to that in FIG. 16D.
  • FIG. 17 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 18 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 20 is a diagram showing a bottom pattern of the second electric field relaxation region of FIG.
  • FIG. 21 is a diagram showing a bottom pattern of the second electric field relaxation region of FIG.
  • FIG. 22 is a diagram showing a bottom pattern of the second electric field relaxation region of FIG.
  • FIG. 23A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 23B is a diagram showing a step subsequent to FIG. 23A.
  • FIG. 23C is a diagram showing a step subsequent to that in FIG. 23B.
  • FIG. 23D is a diagram showing a step subsequent to that in FIG. 23C.
  • FIG. 23E is a diagram showing a step subsequent to that in FIG. 23D.
  • FIG. 23F is a diagram showing a step subsequent to that in FIG. 23E.
  • FIG. 23A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 23B is a diagram showing a step subsequent to FIG. 23A.
  • FIG. 23G is a diagram showing a step subsequent to that in FIG. 23F.
  • FIG. 23H is a diagram showing a step subsequent to that in FIG. 23G.
  • FIG. 24 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 25 is a diagram for explaining the effect of the structure of the semiconductor device of FIG.
  • FIG. 26A is a diagram for explaining variations of the end face shape of the semiconductor layer.
  • FIG. 26B is a diagram for explaining variations in the end face shape of the semiconductor layer.
  • FIG. 26C is a diagram for describing variations in the end face shape of the semiconductor layer.
  • FIG. 27A is a diagram for explaining the positional relationship between the electric field relaxation region and the drain electrode in the semiconductor device of FIG.
  • FIG. 27B is a diagram for describing the positional relationship between the electric field relaxation region and the drain electrode in the semiconductor device of FIG.
  • FIG. 27C is a diagram for explaining the positional relationship between the electric field relaxation region and the drain electrode in the semiconductor device of FIG.
  • FIG. 27D is a diagram for explaining the positional relationship between the electric field relaxation region and the drain electrode in the semiconductor device of FIG. 24.
  • FIG. 27E is a diagram for explaining the positional relationship between the electric field relaxation region and the drain electrode in the semiconductor device of FIG.
  • FIG. 28A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 28B is a diagram showing a step subsequent to FIG. 28A.
  • FIG. 28C is a diagram showing a step subsequent to that in FIG. 28B.
  • FIG. 28D is a diagram showing a step subsequent to that in FIG. 28C.
  • FIG. 28E is a diagram showing a step subsequent to that in FIG. 28D.
  • FIG. 28F is a diagram showing a step subsequent to that in FIG. 28E.
  • FIG. 28G is a diagram showing a step subsequent to that in FIG. 28F.
  • 28H is a diagram showing a step subsequent to that in FIG. 28G.
  • FIG. 28I is a diagram showing a step subsequent to that in FIG. 28H.
  • FIG. 28J is a diagram showing a step subsequent to that in FIG. 28I.
  • FIG. 28K is a diagram showing a step subsequent to that in FIG. 28J.
  • 28L is a diagram showing a step subsequent to that in FIG. 28K.
  • FIG. 28D is a diagram showing a step subsequent to that in FIG. 28C.
  • FIG. 28E is a diagram showing a step subsequent to that in FIG. 28D.
  • FIG. 28F is
  • FIG. 29A is a diagram showing a part of another manufacturing process of the semiconductor device of FIG.
  • FIG. 29B is a diagram showing a step subsequent to FIG. 29A.
  • FIG. 29C is a diagram showing a step subsequent to FIG. 29B.
  • FIG. 29D is a diagram showing a step subsequent to that in FIG. 29C.
  • FIG. 29E is a diagram showing a step subsequent to that in FIG. 29D.
  • FIG. 30 is a schematic perspective view of a semiconductor package according to an embodiment of the present invention.
  • FIG. 31 is a diagram for proving the effect of electric field relaxation by the electric field relaxation region.
  • FIG. 32 is a diagram for proving the effect of electric field relaxation by the electric field relaxation region.
  • FIG. 33 is a matrix converter circuit diagram in which the semiconductor device according to one embodiment of the present invention is incorporated as a bidirectional switch.
  • FIG. 34 is a cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 1 and 2 are a plan view and a bottom view, respectively, of a semiconductor device 1 according to an embodiment of the present invention.
  • the semiconductor device 1 has a source electrode 4 and a gate pad 5 as an example of the second electrode of the present invention on the surface 2 side, and a drain electrode 6 as an example of the first electrode of the present invention on the back surface 3 side. is doing.
  • the source electrode 4 is formed in a substantially rectangular shape over almost the entire surface 2 and has a peripheral edge 9 at a position farther inward than the end face 7 of the semiconductor device 1. As will be described later, the peripheral edge 9 is provided with a surface termination structure such as a guard ring. As a result, the semiconductor region 8 is exposed around the source electrode 4 on the surface 2 of the semiconductor device 1. In this embodiment, the semiconductor region 8 surrounding the source electrode 4 is exposed.
  • the gate pad 5 is provided at one corner of the source electrode 4 at a distance from the source electrode 4 and is connected to a gate electrode 26 of each MIS transistor structure 22 described later.
  • the drain electrode 6 is formed in a square shape over the entire back surface 3 and has a peripheral edge 10 that coincides with the end surface 7 of the semiconductor device 1 (continuous to the end surface 7).
  • region 14 is formed in the semiconductor device 1 so that it may mention later, it is abbreviate
  • FIG. 3 is a cross-sectional view that appears when the semiconductor device 1 is cut along the line III-III in FIG.
  • FIG. 4 is a diagram showing a planar pattern of the electric field relaxation region 14 of FIG.
  • the semiconductor device 1 includes a semiconductor layer 11 made of n ⁇ type SiC.
  • the semiconductor layer 11 has a front surface 2 that is the Si surface of SiC, a back surface 3 that is the C surface of SiC on the opposite side, and an end surface 7 that extends in a direction intersecting the front surface 2 (extending in the vertical direction in FIG. 3). is doing.
  • the surface 2 may be other than the SiC Si surface, and the back surface 3 may be other than the SiC C surface.
  • the semiconductor layer 11 has a thickness of 5 ⁇ m to 300 ⁇ m depending on the desired breakdown voltage. Further, the semiconductor layer 11 as a whole has a substantially uniform impurity concentration, for example, an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • “having a substantially uniform impurity concentration” means that the semiconductor layer 11 has a relatively high impurity concentration n on the back surface portion (for example, a region from the back surface 3 to a certain distance in the thickness direction). It means having no mold part (for example, n + mold part).
  • the semiconductor layer 11 includes an outer peripheral region 12 as an example of a peripheral region of the present invention set in a peripheral portion (a portion near the end surface 7), and an active region 13 surrounded by the outer peripheral region 12.
  • MIS transistor structure 22 includes a p-type body region 23, an n + -type source region 24, a gate insulating film 25, a gate electrode 26, and a p + -type body contact region 27.
  • a plurality of p-type body regions 23 are formed on the surface portion of the semiconductor layer 11.
  • Each p-type body region 23 forms a minimum unit (unit cell) through which current flows in the active region 13.
  • the n + type source region 24 is formed in the inner region of each p type body region 23 so as to be exposed on the surface 2 of the semiconductor layer 11.
  • p-type body region 23 (a region surrounding the n + -type source region 24) outside the region of the n + -type source region 24 defines a channel region 28.
  • the gate electrode 26 extends over adjacent unit cells and faces the channel region 28 with the gate insulating film 25 interposed therebetween.
  • the p + type body contact region 27 penetrates the n + type source region 24 and is electrically connected to the p type body region 23.
  • the impurity concentration of p type body region 23 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of n + type source region 24 is, for example, 1 ⁇ 10 19 cm ⁇ 3.
  • ⁇ a 1 ⁇ 10 21 cm -3 the impurity concentration of the p + -type body contact region 27 is, for example, 1 ⁇ 10 19 cm -3 ⁇ 1 ⁇ 10 21 cm -3.
  • the gate insulating film 25 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 20 nm to 100 nm.
  • the gate electrode 26 is made of, for example, polysilicon.
  • the n ⁇ type region on the back surface 3 side with respect to the MIS transistor structure 22 is an n ⁇ type drift region 29, and is exposed on the back surface 3 of the semiconductor layer 11.
  • an interlayer insulating film 30 that extends over both the active region 13 and the outer peripheral region 12 is formed.
  • the interlayer insulating film 30 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 0.5 ⁇ m to 3.0 ⁇ m.
  • a contact hole 31 is formed in the interlayer insulating film 30 to expose the n + type source region 24 and the p + type body contact region 27 of each unit cell.
  • a source electrode 4 is formed on the interlayer insulating film 30.
  • the source electrode 4 enters each contact hole 31 and is in ohmic contact with the n + type source region 24 and the p + type body contact region 27.
  • the source electrode 4 has an overlap portion 32 that extends from the active region 13 to the outer peripheral region 12 and rides on the interlayer insulating film 30 in the outer peripheral region 12.
  • a surface termination structure 33 is formed on the surface portion of the semiconductor layer 11 in the outer peripheral region 12.
  • the surface termination structure 33 may be composed of a plurality of portions including at least one portion overlapping the peripheral portion of the source electrode 4 (peripheral portion of the joint portion with the semiconductor layer 11).
  • the innermost RESURF layer 34 RESURF: Reduced Surface Field
  • a plurality of guard ring layers 35 surrounding the RESURF layer 34 are included.
  • the RESURF layer 34 is formed across the inside and outside of the opening 36 of the interlayer insulating film 30, and is in contact with the peripheral edge of the source electrode 4 inside the opening 36.
  • the plurality of guard ring layers 35 are formed at intervals.
  • the RESURF layer 34 and the guard ring layer 35 are formed of a p-type impurity region, but may be formed of a high resistance region. In the case of the high resistance region, the RESURF layer 34 and the guard ring layer 35 may have a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • an electric field relaxation region 14 is formed outside the surface termination structure 33.
  • the electric field relaxation region 14 is formed of a high resistance region or a p-type semiconductor region having a higher resistance than the semiconductor layer 11 (n ⁇ type drift region 29).
  • the electric field relaxation region 14 is a high resistance region
  • the high resistance region has a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the electric field relaxation region 14 is a p-type semiconductor region
  • the p-type semiconductor region has an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 . If the impurity concentration is within this range, the entire p-type semiconductor region can be easily maintained at the same potential.
  • the electric field relaxation region 14 is a certain region reaching from the front surface 2 to the back surface 3 of the semiconductor layer 11.
  • the electric field relaxation region 14 is formed so that the inner surface 15 near the active region 13 and the outer surface 16 on the opposite side are perpendicular to the front surface 2 and the rear surface 3 in a cross-sectional view as shown in FIG. It is formed to become.
  • the width W ⁇ b> 1 of the electric field relaxation region 14 is substantially constant from the front surface 2 to the back surface 3 of the semiconductor layer 11.
  • the electric field relaxation region 14 is formed with an interval inward from the end face 7 of the semiconductor layer 11, so that the electric field relaxation region 14 is formed outside the electric field relaxation region 14 (the electric field relaxation region 14 and the semiconductor layer 11.
  • an electric field relaxation region 14 having a ring shape in plan view is formed so as to surround the n ⁇ -type drift region 29 so as to be a closed space, and the annular region up to the outer end face 7 is n - is formed as a mold peripheral region 17.
  • a drain electrode 6 is formed on the back surface 3 of the semiconductor layer 11.
  • the drain electrode 6 is formed on the entire back surface 3 of the semiconductor layer 11 as an integral body. Accordingly, the drain electrode 6 is in contact with the n ⁇ type drift region 29, the electric field relaxation region 14, and the n ⁇ type surrounding region 17 on the back surface 3 of the semiconductor layer 11.
  • the drain electrode 6 is made of a metal capable of forming a Schottky junction with the n ⁇ -type drift region 29 (for example, a Ti / Al laminated structure).
  • the layer (for example, Ti layer) in contact with n ⁇ type drift region 29 in drain electrode 6 may form a Schottky junction with n ⁇ type drift region 29.
  • the drain electrode 6 the n - are also in contact with the mold peripheral region 17, n - form a Schottky junction with the mold peripheral region 17.
  • a base substrate 18 made of n + type SiC for example, an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3
  • a semiconductor layer 11 having a lower concentration than the base substrate 18 is formed on the wafer) by epitaxial growth.
  • the thickness of the base substrate 18 may be, for example, 250 ⁇ m to 450 ⁇ m.
  • the impurity region, the surface termination structure 33, and the electric field relaxation region 14 of the MIS transistor structure 22 are formed.
  • the electric field relaxation region 14 is constituted by a p-type semiconductor region or a high resistance region.
  • an impurity region (specifically, p-type body region 23, n + -type source region 24, p + -type body contact region 27) of the MIS transistor structure 22 and Impurity ions are selectively implanted from the surface 2 side of the semiconductor layer 11 into a region where the surface termination structure 33 (specifically, the RESURF layer 34 and the guard ring layer 35) is to be formed.
  • p-type impurity ions for example, B ions, Al ions, etc.
  • p-type impurity ions are selectively implanted from the surface 2 side of the semiconductor layer 11 into a region where the electric field relaxation region 14 is to be formed.
  • p-type impurity ions are implanted with an implantation energy of 1 MeV to 10 MeV.
  • annealing is performed (for example, 1500 ° C. to 1800 ° C.) to simultaneously activate the impurity ions for forming the impurity region of the MIS transistor structure 22, the surface termination structure 33, and the electric field relaxation region 14, Regions are formed.
  • the impurity region (specifically, p-type body region 23, n + -type source region 24, p + -type body contact region 27) of the MIS transistor structure 22 and Impurity ions are selectively implanted from the surface 2 side of the semiconductor layer 11 into a region where the surface termination structure 33 (specifically, the RESURF layer 34 and the guard ring layer 35) is to be formed.
  • an annealing process (for example, 1500 ° C. to 1800 ° C.) activates the impurity ions for forming the impurity region of the MIS transistor structure 22 and the surface termination structure 33, and these regions are formed. .
  • a mask (not shown) is selectively formed on the semiconductor layer 11, and protons, helium ions, or electrons as an example of the first substance of the present invention are formed on the surface 2 of the semiconductor layer 11 through the mask.
  • a relatively light material such as a line is irradiated.
  • an annealing process (for example, 300 ° C. to 1200 ° C.) is performed to form crystal defects caused by the irradiated particles as the electric field relaxation region 14 (high resistance region). The annealing process at 300 ° C. to 1200 ° C. may be omitted.
  • annealing may be performed after implantation of p-type impurity ions or irradiation with protons or the like.
  • 11 is not yet formed on either the front surface 2 side or the back surface 3 side of 11 (for example, metal such as the source electrode 4), and therefore, annealing can be performed at a relatively high temperature. As a result, the electric field relaxation region 14 can be formed efficiently.
  • the gate insulating film 25 and the gate electrode 26 which are the remaining elements of the MIS transistor structure 22 are formed. Thereafter, the interlayer insulating film 30 and the source electrode 4 are formed.
  • the entire back surface 3 of the semiconductor layer 11 is exposed by removing the base substrate 18.
  • This step may be finished by polishing (for example, CMP) after the base substrate 18 is almost completely removed by grinding from the back surface 3 side, for example.
  • the semiconductor layer 11 exposed after grinding may be further thinned. Specifically, the base substrate 18 having a thickness of 350 ⁇ m may be removed by backside grinding, and then the semiconductor layer 11 having a thickness of 50 ⁇ m may be polished until the thickness becomes 40 ⁇ m.
  • the surface state of the exposed back surface 3 of the semiconductor layer 11 can be made smooth, so that the drain electrode 6 can be favorably Schottky bonded.
  • the drain electrode 6 (for example, Ti / Al) is formed on the entire back surface 3 of the semiconductor layer 11 by, for example, sputtering. Thereafter, the semiconductor layer 11 is cut along a dicing line set in advance at a predetermined position. Thereby, the separated semiconductor device 1 is obtained.
  • the electric field relaxation region 14 is formed in a stable state where the semiconductor layer 11 is on the base substrate 18. That is, it is not necessary to form the electric field relaxation region 14 in a thin wafer state (for example, FIG. 5E) after the base substrate 18 is removed, and it is possible to prevent a crack due to a handling error of the wafer. Further, as the process after the base substrate 18 is removed and the wafer is thinned, the process can be limited to the process of forming the drain electrode 6 shown in FIG. 5F, so that the number of times of wafer handling after the thinning can be reduced. The probability of handling mistakes can be reduced. As a result, since the probability of occurrence of defective products can be reduced, the yield in the manufacturing process can be improved.
  • the MIS transistor structure 22 when the MIS transistor structure 22 is formed on the surface portion of the semiconductor layer 11, in parallel with this, processing (ion implantation, proton irradiation, etc.) from the surface 2 side of the semiconductor layer 11 is performed.
  • the electric field relaxation region 14 can be formed. Therefore, as compared with the case where the electric field relaxation region 14 is formed after the MIS transistor structure 22 is manufactured, restrictions on factors (temperature, chemical solution / device used, etc.) that affect each element of the MIS transistor structure 22 can be relaxed. . As a result, the efficiency of the manufacturing process can be improved.
  • the obtained semiconductor device 1 when a reverse voltage is applied to the MIS transistor structure 22, a current flowing in the thickness direction in the semiconductor layer 11 is caused to flow between the semiconductor layer 11 and the drain electrode 6. It can be blocked by a Schottky barrier between the Schottky junctions. Further, an electric field relaxation region 14 is formed around the MIS transistor structure 22. Thereby, even when the depletion layer spreads toward the end face 7 (chip end face) of the semiconductor layer 11 when the reverse voltage is applied, the depletion layer can be stopped at the electric field relaxation region 14, and the depletion layer reaches the end face 7. This can be prevented. As a result, the electric field strength in the vicinity of the end face 7 of the semiconductor layer 11 can be relaxed.
  • the semiconductor device 1 can ensure a good reverse breakdown voltage, it can be used favorably as a reverse blocking MISFET for a bidirectional switch.
  • FIGS. 6A to 6D are diagrams showing a part of another manufacturing process of the semiconductor device 1 in the order of processes.
  • the electric field relaxation region 14 is a p-type impurity region
  • the electric field relaxation region 14 can also be produced by performing the steps of FIGS. 6A to 6D instead of the steps of FIGS. 5A to 5C described above.
  • a base substrate 18 made of n + type SiC (for example, the impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 ).
  • a semiconductor layer 11 having a lower concentration than the base substrate 18 is formed.
  • a mask (not shown) having an opening selectively in a region where the electric field relaxation region 14 is to be formed is formed on the semiconductor layer 11, and the semiconductor layer 11 is selectively formed from the surface 2 side through the mask. Is etched. This etching is continued until the base substrate 18 is reached through the semiconductor layer 11. As a result, as shown in FIG. 6B, a through hole 19 reaching the base substrate 18 from the surface 2 is formed in the semiconductor layer 11.
  • p-type SiC is epitaxially grown in the through hole 19 while introducing p-type impurity ions. Thereby, the through-hole 19 is backfilled with p-type SiC, whereby the electric field relaxation region 14 made of the p-type SiC is formed.
  • impurity regions of the MIS transistor structure 22 and the surface termination structure 33 are formed by selectively implanting impurity ions from the surface 2 side of the semiconductor layer 11. Specifically, a p-type body region 23, an n + -type source region 24, a p + -type body contact region 27, a RESURF layer 34, and a guard ring layer 35 are formed.
  • the semiconductor device 1 described above (the electric field relaxation region 14 is a p-type impurity region) is obtained.
  • the electric field relaxation region 14 is formed so that the inner side surface 15 and the outer side surface 16 are perpendicular to the front surface 2 and the back surface 3, and its width W1 extends from the front surface 2 to the back surface 3 of the semiconductor layer 11. , was almost constant.
  • the electric field relaxation region 14 is formed such that the inner side surface 15 and the outer side surface 16 are inclined with respect to the front surface 2 and the back surface 3, and thereby the width W ⁇ b> 1 is set to the back surface 3 in a sectional view.
  • the taper shape may be gradually narrowed from the surface toward the surface 2.
  • the inner side surface 15 and the outer side surface 16 of the electric field relaxation region 14 were formed almost flat in a cross-sectional view.
  • the inner side surface 15 and the outer side surface 16 of the electric field relaxation region 14 may be uneven surfaces that undulate regularly in the thickness direction of the semiconductor layer 11. A method for forming such a structure can be described with reference to FIGS. 9A and 9B.
  • the semiconductor layer 11 is formed on the base substrate 18 by a multistage epitaxial method in which the n ⁇ -type layer 20 is epitaxially grown a plurality of times.
  • p-type impurity ions or protons are implanted into a predetermined portion of the n ⁇ -type layer 20.
  • a p-type impurity region or a high resistance region made of protons or the like is sequentially stacked.
  • the p-type impurity regions or the high resistance regions of the adjacent n ⁇ -type layers 20 are connected to each other, and the electric field relaxation region 14 having the inner side surface 15 and the outer side surface 16 each having an uneven surface is formed.
  • the electric field relaxation region 14 (high resistance region) is formed using such a multistage epitaxial method, the electric field relaxation region 14 that reaches the rear surface 3 from the front surface 2 of the semiconductor layer 11 by one irradiation as described above. It is not necessary to form them, and it is only necessary to spread protons or the like throughout the thickness direction of each relatively thin n ⁇ -type layer 20 in each implantation step.
  • the electric field relaxation region 14 can be formed not only by light elements such as protons but also by implantation of boron (B) or argon (Ar).
  • the annealing temperature determines whether the electric field relaxation region 14 has a high resistance or a p-type. For example, As-impla and an annealing process of 1200 ° C. or lower do not become p-type but function as a high resistance region.
  • boron atoms are activated and work as p-type regions.
  • annealing at a higher temperature (1500 ° C. or higher) is required.
  • impurity ions of the MIS transistor structure 22 and the surface termination structure 33 are formed by selectively implanting impurity ions from the surface 2 side of the semiconductor layer 11. Specifically, a p-type body region 23, an n + -type source region 24, a p + -type body contact region 27, a RESURF layer 34, and a guard ring layer 35 are formed.
  • the semiconductor device 1 described above (the electric field relaxation region 14 is a p-type impurity region) is obtained.
  • the electric field relaxation region 14 in FIG. 3 is formed with an interval inward from the end face 7 of the semiconductor layer 11.
  • the electric field relaxation region 14 is formed in the semiconductor layer 11. It may be formed so as to reach the end surface 7.
  • the outer surface 16 of the electric field relaxation region 14 is a surface that coincides with the end surface 7 of the semiconductor layer 11.
  • the semiconductor device 1 is formed on the surface 2 side of the semiconductor layer 11, and is a second drain electrode as an example of the auxiliary electrode of the present invention having the same potential as the drain electrode 6. 37 may be provided.
  • a contact hole 38 that exposes the n ⁇ -type peripheral region 17 and the electric field relaxation region 14 is formed in the end portion of the semiconductor layer 11 in the interlayer insulating film 30.
  • the contact hole 38 has an annular inner peripheral edge 39 surrounding the n ⁇ -type drift region 29. 12 and 13, the contact hole 38 is formed up to the end surface 7 of the semiconductor layer 11 so that the interlayer insulating film 30 does not remain in the vicinity of the end surface 7 of the semiconductor layer 11. You may have an outer periphery in the position away from the end surface 7 inside so that a part of insulating film 30 may remain.
  • the second drain electrode 37 enters the contact hole 38, straddles the boundary between the n ⁇ -type peripheral region 17 and the electric field relaxation region 14 in the contact hole 38, and is in contact with both the regions 14 and 17. Further, when the electric field relaxation region 14 is formed up to the end face 7 of the semiconductor layer 11 as described with reference to FIG. 10, the second drain electrode 37 has an electric field within the contact hole 38 as shown in FIG. It may be in contact with only the relaxation region 14.
  • the second drain electrode 37 is electrically connected to the drain electrode 6 (see FIG. 38 for the connection form between the drain electrode 6 and the second drain electrode 37).
  • the potentials of the n ⁇ -type peripheral region 17 (FIG. 12) and the electric field relaxation region 14 (FIG. 14) reach from the surface 2 of the semiconductor layer 11 in contact with the second drain electrode 37 to the back surface 3 in contact with the drain electrode 6. Until the same potential.
  • all of the electric field relaxation region 14 is a flat portion of the surface 2 of the semiconductor layer 11 (that is, the surface after epitaxial growth is not intentionally formed with a recess such as a trench. 2 to the rear surface 3.
  • the electric field relaxation region 14 may be formed with the structure shown in FIG.
  • a trench 40 as an example of a concave portion of the present invention having a bottom portion from the surface 2 of the semiconductor layer 11 to the back surface portion of the semiconductor layer 11. Is formed.
  • the trench 40 is formed in an annular shape surrounding the n ⁇ type drift region 29, similarly to the electric field relaxation region 14 of FIG. 4.
  • the electric field relaxation region 14 is formed along the inner surface of the trench 40 over the entire side and bottom of the trench 40, and the bottom is exposed on the back surface 3 of the semiconductor layer 11. That is, the electric field relaxation region 14 formed on the side portion of the trench 40 at the opening end of the trench 40 is exposed on the front surface 2, and the electric field relaxation region 14 formed on the lower portion from the bottom surface of the trench 40 is exposed on the back surface 3. Yes. Thereby, the electric field relaxation area
  • region 14 is formed in the aspect which penetrates the semiconductor layer 11 from the surface 2 to the back surface 3 as a whole.
  • the interlayer insulating film 30 is formed along the inner surface of the trench 40, and a certain hollow space 41 is formed inside the trench 40.
  • a base substrate 18 made of n + type SiC (for example, the impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 ).
  • a semiconductor layer 11 having a lower concentration than the base substrate 18 is formed.
  • impurity ions of the MIS transistor structure 22 and the surface termination structure 33 are formed by selectively implanting impurity ions from the surface 2 side of the semiconductor layer 11. Specifically, a p-type body region 23, an n + -type source region 24, a p + -type body contact region 27, a RESURF layer 34, and a guard ring layer 35 are formed.
  • a mask (not shown) having an opening selectively in a region where the electric field relaxation region 14 is to be formed is formed on the semiconductor layer 11, and the semiconductor layer 11 is selectively formed from the surface 2 side through the mask. Is etched. As a result, a trench 40 is formed in the semiconductor layer 11 as shown in FIG. 16C.
  • p-type impurity ions are selectively implanted into the inner surface of the trench 40 and annealed, or a material for a high resistance region such as proton is implanted. Thereby, the electric field relaxation region 14 along the inner surface of the trench 40 is formed.
  • the depth of the region where the electric field relaxation region 14 should be formed is relaxed by the formation of the trench 40, so that the process is not limited to light elements such as protons.
  • the electric field relaxation region 14 can also be formed by implanting boron (B) or argon (Ar).
  • the gate insulating film 25 and the gate electrode 26 which are the remaining elements of the MIS transistor structure 22 are formed. Thereafter, the interlayer insulating film 30 and the source electrode 4 are formed.
  • the above-described semiconductor device 1 (the electric field relaxation region 14 is a p-type impurity region) is obtained.
  • the conductive material 45 may be embedded in the hollow space 41 as shown in FIGS. 16 and 17.
  • the conductive material 45 is embedded in the hollow space 41, the interlayer insulating film 30 in the trench 40 is removed, and the conductive material 45 is in contact with the electric field relaxation region 14 on the inner surface of the trench 40.
  • the conductive material 45 is made of metal (for example, W) or polysilicon.
  • the conductive material 45 can be used as a buried electrode in the same manner as the second drain electrode 37 (see FIGS. 12 and 14). That is, by electrically connecting the conductive material 45 to the drain electrode 6, the potential of the electric field relaxation region 14 becomes the same potential from the inner surface of the trench 40 in contact with the conductive material 45 to the back surface 3 in contact with the drain electrode 6. Fixed. As a result, since it is possible to make it difficult for an electric field to be applied to the electric field relaxation region 14, the electric field strength near the end face 7 of the semiconductor layer 11 can be further relaxed.
  • the conductive material 45 is made of polysilicon
  • the second drain electrode 37 may be formed in contact with the conductive material 45 as shown in FIG.
  • the semiconductor device 1 may include a second electric field relaxation region 42 on the back surface of the semiconductor layer 11 as shown in FIGS.
  • the second electric field relaxation region 42 is formed in the semiconductor layer 11 so as to be exposed at the Schottky interface (back surface 3) of the drain electrode 6, and the drain electrode 6 is in contact with the exposed second electric field relaxation region 42. Yes. Similar to the electric field relaxation region 14, the second electric field relaxation region 42 is formed of a high resistance region or a p-type semiconductor region having a higher resistance than the semiconductor layer 11 (n ⁇ type drift region 29). For example, when the second electric field relaxation region 42 is a high resistance region, the high resistance region has a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 . On the other hand, when the second electric field relaxation region 42 is a p-type semiconductor region, the p-type semiconductor region has an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the second electric field relaxation region 42 By forming the second electric field relaxation region 42, the electric field at the Schottky interface between the semiconductor layer 11 and the drain electrode 6 can be relaxed. Accordingly, the reverse leakage current can be reduced even when a metal having a relatively small work function is used as the drain electrode 6, and therefore, a low on-resistance can be ensured by using the metal.
  • the pattern of the second electric field relaxation region 42 may be a matrix as shown in FIG. 20 or a lattice shape as shown in FIG. It may be a stripe shape as shown in FIG.
  • the patterns shown in FIGS. 20 to 22 are merely examples of the pattern of the second electric field relaxation region 42.
  • other patterns staggered arrangement in which a plurality of second electric field relaxation regions 42 are regularly and discretely arranged. Etc.
  • the second electric field relaxation region 42 is formed on the entire back surface 3 of the semiconductor layer 11 across the electric field relaxation region 14 in FIGS. 20 to 22, but is formed only in a region surrounded by the electric field relaxation region 14. May be.
  • the formation method of the second electric field relaxation region 42 can be described with reference to FIGS. 23A to 23H.
  • An n ⁇ -type first semiconductor layer 43 having a lower concentration than the base substrate 18 is formed.
  • the thickness of the first semiconductor layer 43 is, for example, 0.5 ⁇ m to 5 ⁇ m.
  • the second electric field relaxation region 42 is formed in the first semiconductor layer 43.
  • the formation of the second electric field relaxation region 42 may be the same as the method for forming the electric field relaxation region 14 described above.
  • the first semiconductor layer 43 is annealed (for example, 1500 ° C. to 1800 ° C.), or the first semiconductor layer 43
  • the first semiconductor layer 43 is annealed (for example, 300 ° C. to 1200 ° C.).
  • the annealing process may be performed in a later process (for example, simultaneously with the process of activating the impurity region of the MIS transistor structure 22), or the second electric field relaxation region 42 has a high resistance. In the case of the region, the annealing process may be performed as necessary and may be omitted.
  • second electric field relaxation regions 42 each formed of a p-type impurity region or a high resistance region are formed.
  • the second electric field relaxation region 42 is formed on the surface portion of the first semiconductor layer 43 so as not to penetrate the first semiconductor layer 43 in FIG. 23B.
  • the base substrate 18 may be reached through the first semiconductor layer 43.
  • the second electric field relaxation region 42 may also be annealed after implantation of p-type impurity ions or irradiation with boron or the like. At the time of this annealing treatment, any of the base substrate 18 and the first semiconductor layer 43 is performed. In addition, since elements that are vulnerable to high temperatures have not yet been formed, annealing can be performed at relatively high temperatures.
  • an n ⁇ -type second semiconductor layer 44 is formed on the first semiconductor layer 43 by further epitaxial growth.
  • the thickness of the second semiconductor layer 44 is, for example, 5 ⁇ m to 300 ⁇ m.
  • the semiconductor layer 11 composed of the first semiconductor layer 43 and the second semiconductor layer 44 is formed.
  • the second electric field relaxation region 42 formed on the surface portion of the first semiconductor layer 43 is buried in the bottom portion of the semiconductor layer 11.
  • impurity ions of the MIS transistor structure 22 and the surface termination structure 33 are formed by selectively implanting impurity ions from the surface 2 side of the semiconductor layer 11. Specifically, a p-type body region 23, an n + -type source region 24, a p + -type body contact region 27, a RESURF layer 34, and a guard ring layer 35 are formed.
  • the electric field relaxation region 14 is formed in the semiconductor layer 11.
  • the formation of the electric field relaxation region 14 is the same as the method described in FIG. 5C.
  • the gate insulating film 25 and the gate electrode 26 which are the remaining elements of the MIS transistor structure 22 are formed. Thereafter, the interlayer insulating film 30 and the source electrode 4 are formed.
  • the entire back surface 3 of the semiconductor layer 11 is exposed by removing the base substrate 18. This process is continued until the second electric field relaxation region 42 is exposed from the back surface 3, but may be stopped before the second electric field relaxation region 42 appears on the removal surface (grinding surface). By doing so, it is possible to obtain a configuration in which the second electric field relaxation region 42 is buried without being exposed from the back surface 3 of the semiconductor layer 11.
  • the drain electrode 6 (for example, Ti / Al) is formed on the entire back surface 3 of the semiconductor layer 11 by, for example, sputtering. Thereafter, the semiconductor layer 11 is cut along a dicing line set in advance at a predetermined position. Thereby, the separated semiconductor device 1 is obtained.
  • FIG. 24 is a schematic cross-sectional view of a semiconductor device 1 according to another embodiment of the present invention.
  • the end surface 7 of the semiconductor layer 11 includes a portion facing the back surface 3 side in the thickness direction of the semiconductor layer 11.
  • the flat end surface 7 that is linearly shown in a cross-sectional view is inclined at an angle exceeding 90 ° with respect to the back surface 3 of the semiconductor layer 11 (a sandwiching angle ⁇ > 90 ° between the end surface 7 and the back surface 3). Therefore, the entire flat end surface 7 faces the back surface 3 side in the thickness direction of the semiconductor layer 11. That is, the normal direction n of a portion of the end surface 7 (for example, point P on the end surface 7) is not parallel to the back surface 3 of the semiconductor layer 11, but is inclined in a direction approaching the back surface 3.
  • the electric field relaxation region 14 is formed at least on the end surface 7 of the semiconductor layer 11 and is exposed at the end surface 7.
  • the drain electrode 6 is formed on the entire back surface 3 of the semiconductor layer 11 and further on the end surface 7.
  • the drain electrode 6 is in contact with the electric field relaxation region 14 at the end face 7 of the semiconductor layer 11.
  • Other configurations are the same as those of the other embodiments.
  • the drain electrode 6 can be formed on the entire back surface 3, as shown in FIG. 25, the bonding material 47 (for example, solder) is interposed in the frame 46 (for example, the island portion of the lead frame). Die bonding can be easily performed.
  • the end surface 7 of the semiconductor layer 11 is covered with the drain electrode 6 continuously extending from the back surface 3, even if the excessive bonding material 47 goes up along the end surface 7 of the semiconductor layer 11, the drain surface 6. This is not a problem because it only needs to be contacted.
  • the semiconductor layer 11 includes a top surface edge 48 that is an edge on the surface 2 side in the end surface 7 and a bottom surface edge that is an edge on the back surface 3 side in the end surface 7 in a cross-sectional view. 49.
  • the bottom end 49 is disposed on the inner side than the top end 48.
  • the end surface 7 is connected between the relatively inner bottom surface end 49 and the relatively outer top surface end 48, so that the end surface 7 extends in the thickness direction of the semiconductor layer 11 as described above.
  • the part which opposes the back surface 3 side is included.
  • the linear imaginary line segment 50 connecting the upper surface edge 48 and the bottom surface edge 49 forms 90 ° with respect to the back surface 3 of the semiconductor layer 11. It is only necessary to incline at an angle exceeding.
  • the end surface 7 may be a flat surface (same configuration as in FIG. 24) that coincides with the virtual line segment 50 in a cross-sectional view, or as shown in FIG. It may be a convex surface that bulges outward with respect to the minute 50, or may be a concave surface that is recessed inward with respect to the virtual line segment 50 as shown in FIG. 26C.
  • the portion facing the back surface 3 side in the thickness direction of the semiconductor layer 11 extends from the bottom surface edge 49 to the middle of the semiconductor layer 11 in the thickness direction. From the top surface 48 to the top surface edge 48, a shape that does not face the back surface 3 side (vertical) may be used.
  • FIGS. 27A to 27E the positional relationship between the electric field relaxation region 14 and the drain electrode 6 in this embodiment will be described with reference to FIGS. 27A to 27E.
  • 27A to 27E only the configuration necessary for explaining the positional relationship between the electric field relaxation region 14 and the drain electrode 6 is shown in the configuration shown in FIG. 24, and the other configurations are omitted.
  • the electric field relaxation region 14 may be formed so as to reach from the back surface 3 to the front surface 2 of the semiconductor layer 11. More specifically, the electric field relaxation region 14 is formed along the end surface 7 and has a main body 51 having an inner surface 15 at a position having a substantially constant width from the end surface 7, and a lower end of the main body 51 (the back surface of the semiconductor layer 11). It has a bottom-side drawer part 52 that is drawn inwardly from the three side ends. The bottom-side drawer portion 52 has the inner side surface 15 at a position with a substantially constant width from the back surface 3.
  • the electric field relaxation region 14 is formed with a substantially constant width along the back surface 3 and the end surface 7 so as to straddle between the back surface 3 and the end surface 7.
  • the width of the electric field relaxation region 14 may be defined as the thickness of the electric field relaxation region 14 in a sectional view, or may be defined as the depth from the back surface 3 and the end surface 7.
  • the electric field relaxation region 14 is exposed on the back surface 3 and the end surface 7.
  • the drain electrode 6 is formed from the back surface 3 to the front surface 2 of the semiconductor layer 11, and has a peripheral edge 10 at the position of the front surface 2 of the semiconductor layer 11. According to this configuration, the patterning process of the drain electrode 6 can be omitted in the manufacturing process shown in FIGS. 28A to 28L, so that the manufacturing process can be simplified.
  • the body portion 51 of the electric field relaxation region 14 is formed from the back surface 3 of the semiconductor layer 11 to the middle portion in the thickness direction of the end surface 7.
  • An n ⁇ -type region 54 which is a part of the n ⁇ -type drift region 29, may be interposed between the upper end 53 and the n ⁇ -type drift region 29.
  • the drain electrode 6 is also formed at a distance from the surface 2 of the semiconductor layer 11 similarly to the electric field relaxation region 14.
  • the peripheral edge 10 of the drain electrode 6 is the electric field relaxation region 14. It is arrange
  • the electric field relaxation region 14 further includes the upper end (semiconductor layer) of the main body 51. 11 may be integrally provided with an upper surface side drawing portion 55 that is drawn inwardly from the end portion on the surface 2 side. According to this configuration, since a part of the electric field relaxation region 14 extends from the peripheral edge 10 of the drain electrode 6, the breakdown voltage can be further improved.
  • the peripheral edge 10 of the drain electrode 6 is more than the end portion 53 (the surface 2 of the semiconductor layer 11) of the electric field relaxation region 14. You may arrange
  • the electric field relaxation region 14 is selectively formed as the main body 51 only on the end surface 7 of the semiconductor layer 11 and may not be formed on the back surface 3. More specifically, the electric field relaxation region 14 is formed from the front surface 2 of the semiconductor layer 11 to a middle portion in the thickness direction of the end surface 7, and between the back surface 3 and the lower end portion 56 of the electric field relaxation region 14. a, n - n comprises a portion of the type drift region 29 - -type region 57 may be interposed.
  • the drain electrode 6 may be in contact with the electric field relaxation region 14 at the end face 7 and may be in contact with the n ⁇ type region 57 to form a Schottky junction with the n ⁇ type region 57. If the barrier height of the Schottky junction on the end surface 7 is higher than the barrier height of the Schottky junction on the back surface 3, the leakage current can be further reduced.
  • FIGS. 28A to 28L a method for manufacturing the semiconductor device 1 in this embodiment will be described with reference to FIGS. 28A to 28L.
  • 28A to 28L only the configuration of the characteristic part of the manufacturing process of this embodiment is shown in the configuration shown in FIG. 24, and the other configuration is omitted.
  • 28A to 28L the same components as those in FIGS. 5A to 5F are denoted by the same reference numerals.
  • the semiconductor layer 11 is formed on the base substrate 18 (wafer) by epitaxial growth. Thereafter, the MIS transistor structure 22 (not shown) is formed on the surface portion of the semiconductor layer 11, and the surface metal 58 is formed.
  • the surface metal 58 may include the source electrode 4 of FIG. 24, the gate pad connected to the gate electrode 26, and the like.
  • a support substrate 60 is attached to the surface side of the semiconductor layer 11 via an adhesive member 59 (adhesive, tape, etc.).
  • the back surface 3 of the semiconductor layer 11 is exposed by grinding the base substrate 18 from the back surface side.
  • a mask 61 having openings selectively is formed on the back surface 3 of the semiconductor layer 11.
  • a metal film, an insulating film, a photoresist or the like can be used as the mask 61.
  • the semiconductor layer 11 is selectively etched from the back surface 3 side through the mask 61. More specifically, an etchant is supplied to the semiconductor layer 11, whereby the semiconductor layer 11 is etched from the back surface 3 side.
  • an etchant is supplied to the semiconductor layer 11, whereby the semiconductor layer 11 is etched from the back surface 3 side.
  • the etching for example, dry etching using a fluorine-based gas such as SF 6 may be used. Further, the etching may be performed from the back surface 3 to the front surface 2 of the semiconductor layer 11 or may be performed from the back surface 3 to the middle of the semiconductor layer 11 in the thickness direction.
  • a groove 62 surrounded by the end surface 7 facing the back surface 3 side in the thickness direction of the semiconductor layer 11 is formed. Thereafter, the mask 61 used for etching is removed.
  • a mask 63 having an opening selectively is formed on the back surface 3 of the semiconductor layer 11.
  • the mask 63 for example, a metal film, an insulating film, a photoresist, or the like can be used.
  • a relatively light material such as p-type impurity ions, protons, helium ions, or electron beams is implanted from the back surface 3 side of the semiconductor layer 11 through the mask 63.
  • an electric field relaxation region 14 having a substantially constant width is formed along the end surface 7.
  • the mask 63 having a width W2 narrower than the width W1 between the adjacent grooves 62, a part of the back surface 3 of the semiconductor layer 11 can be exposed, and ion implantation or the like is performed on the exposed portion. Can do. Thereby, the bottom surface side lead part 52 (refer FIG. 27A etc.) of the electric field relaxation area
  • a laser annealing process is performed to recover crystal damage received by the semiconductor layer 11 by etching or ion implantation, if necessary.
  • the drain electrode 6 is formed so as to integrally cover the back surface 3 and the end surface 7 of the semiconductor layer 11 by, for example, sputtering.
  • a dicing tape 64 is attached to the back surface 3 side of the semiconductor layer 11, that is, the drain electrode 6.
  • the support substrate 60 on the surface 2 side of the semiconductor layer 11 is removed together with the adhesive member 59.
  • the semiconductor layer 11 is cut along a dicing line 65 set along the groove 62.
  • this dicing process is unnecessary.
  • the end surface 7 is formed so as to face the back surface 3 side of the semiconductor layer 11 by etching. Since the electric field relaxation region 14 can be formed by ion implantation into the end face 7 as described above, the electric field relaxation region 14 extending from the front surface 2 to the back surface 3 of the semiconductor layer 11 is formed by ion implantation as in the above-described embodiment. Compared to the case, the electric field relaxation region 14 can be easily formed with low energy. Further, the process can be simplified as compared with the formation of the electric field relaxation region 14 by backfilling the through holes 19 shown in FIGS. 6A to 6D.
  • FIGS. 28A to 28L show the case where the etching of the semiconductor layer 11 is performed from the back surface 3 to the front surface 2, the process may be changed to the processes of FIGS. 29A to 29E.
  • FIG. 29E a dicing step is performed as shown in FIG. 29E through a step of forming the electric field relaxation region 14 (FIG. 29C) and a step of forming the drain electrode 6 (FIG. 29D).
  • FIG. 29E the portion of the semiconductor layer 11 that has not been etched is exposed as an end face 66 perpendicular to the surface 2 as shown in FIG. 29E. Therefore, the upper part on the surface 2 side of the end surface 7 of the semiconductor layer 11 is exposed as the vertical end surface 66.
  • the vertical end face 66 appears by the dicing process, and is not formed at the time of ion implantation for forming the electric field relaxation region 14 or at the time of forming the drain electrode 6. Therefore, the electric field relaxation region 14 and the drain electrode 6 are not formed on the vertical end face 66, and the n ⁇ type region 67 that is a part of the n ⁇ type drift region 29 is exposed.
  • FIG. 30 is a schematic perspective view of a semiconductor package 71 according to an embodiment of the present invention.
  • the same components as those in FIGS. 1 to 23 are denoted by the same reference numerals, and the description thereof is omitted.
  • the inside of the resin package 74 is shown through for the sake of clarity.
  • the semiconductor package 71 includes a semiconductor chip 72, a substrate terminal 73, and a resin package 74.
  • the semiconductor chip 72 may have the same configuration as that of the semiconductor device 1 shown in FIGS.
  • the substrate terminal 73 is a plate (metal substrate) made of a metal material such as Cu, and includes a drain terminal 77, a source terminal 78, and a gate terminal 79.
  • the drain terminal 77 includes a rectangular island portion 80 in plan view and a linear terminal portion 81 extending from one side of the island portion 80.
  • the source terminal 78 and the gate terminal 79 are formed in a straight line parallel to the terminal portion 81 of the drain terminal 77, and are respectively located on the right side of the drawing so as to sandwich the central drain terminal 77 (terminal portion 81) from both sides in the width direction. And on the left side of the page.
  • the island portion 80 is for supporting the semiconductor chip 72 and has a larger area than the semiconductor chip 72.
  • the island portion 80 has an outer peripheral portion 88 that is a portion outside the semiconductor chip 72 and surrounds the semiconductor chip 72 in a mounted state of the semiconductor chip 72.
  • the drain electrode (drain electrode 6 in FIG. 3) of the semiconductor chip 72 is electrically connected to the island part 80 by die bonding.
  • the source electrode 4 and the gate pad 5 of the semiconductor chip 72 are electrically connected to the source terminal 78 and the gate terminal 79 via bonding wires 85 and 86, respectively.
  • the semiconductor chip 72 includes the second drain electrode 37 shown in FIGS. 12 and 14, the second drain electrode 37 is connected to the drain electrode 6 via the bonding wire 82 and the drain terminal 77 (island portion 80). Connected. Thereby, the drain electrode 6 and the 2nd drain electrode 37 can be made into the same electric potential.
  • FIG. 31 the effect of electric field relaxation by the electric field relaxation region 14 will be described with reference to FIGS. 31 and 32.
  • FIG. 31 and FIG. 32 are diagrams (simulations) showing electric field distributions when a surface electrode and a back electrode are arranged on the front and back surfaces of the semiconductor layer 11 and a reverse voltage is applied to these electrodes, respectively.
  • FIG. 31 is an example in which the electric field relaxation region 14 is not provided in the outer peripheral region
  • FIG. 32 is an example in which the electric field relaxation region 14 (high resistance region) is provided in the outer peripheral region.
  • the semiconductor device 1 described above can be incorporated as a bidirectional switch in the matrix converter circuit 100 shown in FIG.
  • the matrix converter circuit 100 includes a three-phase input unit 103, a three-phase output unit 104, a circuit body unit 105, and a filter circuit.
  • the semiconductor device 1 is introduced as a bidirectional switch 101 in each switch unit 107 of the circuit main body unit 105.
  • the bidirectional switch 101 can be configured by a combination of two transistors (semiconductor device 1) 102A and 102B and two diodes 108A and 108B.
  • the semiconductor device 1 described above includes a protective film 68 formed at least in the outer peripheral region 12 of the semiconductor layer 11 and covering from the peripheral edge of the source electrode 4 to the end face 7 of the semiconductor layer 11. You may have.
  • the end of the protective film 68 may not be the end face 7 of the semiconductor layer 11.
  • the protective film 68 for example, polyimide can be used.
  • the protective film 68 is, of course, shown in FIGS. 7, 8, 10, 12, 14, 15, 17, and 17. 18, 19 and 24 can also be adopted.
  • the MIS transistor structure is formed on the surface portion of the semiconductor layer.
  • the electric field relaxation region of the embodiment may be formed.
  • the back electrode is a Schottky junction is shown, but an ohmic junction may be used.
  • the semiconductor layer 11 is made of SiC.
  • the material of the semiconductor layer 11 may be another material called a wide bandgap type such as GaN,
  • the semiconductor layer 11 may be Si.
  • the semiconductor device according to the embodiment of the present invention is used as a bidirectional switch of a power supply device, a power supply device with reduced ON loss with improved breakdown voltage reliability can be easily obtained.
  • SYMBOLS 1 Semiconductor device 2 Front surface (semiconductor layer) 3 Back surface (semiconductor layer) 4 Source electrode 6 Drain electrode 7 End surface (semiconductor layer) 11 Semiconductor layer 12 Peripheral region 13 Active region 14 Electric field relaxation region 17 n - type surrounding region 18 Base substrate 19 Through hole 20 n ⁇ type layer 21 p type region 22 MIS transistor structure 23 p type body region 24 n + type source region 25 Gate insulating film 26 Gate electrode 29 n ⁇ type drift region 33 Surface termination structure 37 Second drain Electrode 40 Trench 42 Second electric field relaxation region 43 First semiconductor layer 44 Second semiconductor layer 45 Conductive material 71 Semiconductor package 73 Semiconductor chip 73 Substrate terminal 74 Resin package

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Abstract

簡単な構成で、製造工程における歩留まりを向上することができ、ショットキー接合によって逆方向耐圧を確保する逆阻止半導体装置およびその製造方法を提供する。　表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、前記半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記半導体層の前記裏面において前記半導体層の一部とショットキー接合を形成する第１電極と、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置およびその製造方法、より詳しくは、半導体層の裏面にショットキー接合が形成された逆阻止半導体装置およびその製造方法に関する。
　従来、ＭＯＳＦＥＴやＩＧＢＴを使用した双方向スイッチが知られている。双方向スイッチは、たとえば、マトリクスコンバータ回路や中性点クランプに使用される。
　双方向スイッチとして使用されるデバイスとして、たとえば特許文献１は、ｎ型半導体基板からなるドリフト層と、ドリフト層の一面側に形成されたｐ型ベース領域と、ｐ型ベース領域の表層のｎ型エミッタ領域と、ｎ型エミッタ領域とドリフト層の表面に挟まれたｐ型ベース領域の表面上のゲート酸化膜と、ゲート酸化膜上のゲート電極と、ドリフト層の活性領域の外周に形成されたＦＬＲを含む終端領域と、ドリフト層の他面側に形成されたｐ型コレクタ層と、ＦＬＲの外周にあってドリフト層の一面側からドリフト層を貫きｐ型コレクタ層に接する分離領域とを含む、逆阻止ＩＧＢＴを開示している。
　また、ＩＧＢＴ以外の逆阻止デバイスとして、たとえば特許文献２は、ＳｉＣからなるｎ－型ドリフト層と、ｎ－型ドリフト層の一方の主面側に形成されたｐ＋型基板と、ｐ＋型基板を貫通してｎ－型ドリフト層に達する複数の裏面トレンチと、複数の裏面トレンチの底部においてｎ－型ドリフト層とショットキー接合を形成するチタン電極とを備える、逆阻止ＭＯＳＦＥＴを開示している。
特開２０１６－４９３０号公報 特開２０１２－１７４８３１号公報
　上記のように、逆阻止デバイスとして種々の発明が提案されている。係る背景のもと、本発明は、簡単な構成で、かつ製造工程における歩留まりを向上することができ、ショットキー接合によって逆方向耐圧を確保する逆阻止半導体装置およびその製造方法を提供する。
　本発明の一実施形態に係る半導体装置は、表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、前記半導体層の表面部に形成された回路素子と、前記半導体層の前記裏面において前記半導体層と接合する第１電極と、前記回路素子が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む。
　この構成によれば、回路素子（たとえば、ＭＩＳトランジスタ構造等）に逆方向電圧が印加されたときに、半導体層の内部を厚さ方向に流れる電流を、半導体層と第１電極との間のショットキー接合のショットキー障壁によって阻止することができる。さらに、回路素子の周囲に電界緩和領域が形成されている。これにより、逆方向電圧印加時に空乏層が半導体層の端面（チップ端面）へ向かって広がっても、当該空乏層を電界緩和領域で止めることができ、空乏層が端面にまで達することを防止することができる。その結果、半導体層の端面付近での電界強度を緩和することができる。したがって、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、本発明の半導体装置は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止ＭＩＳＦＥＴとして良好に使用することができる。
　本発明の一実施形態に係る半導体装置は、たとえば、基板上に第１導電型の半導体層を形成する工程と、前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、前記回路素子が形成される活性領域の周囲領域に、前記半導体層の前記表面から前記表面の反対側の裏面に達するように、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を形成する工程と、前記基板を除去することによって、前記半導体層の前記裏面を露出させる工程と、前記半導体層の前記裏面に、前記半導体層と接合する第１電極を形成する工程とを含む、本発明の一実施形態に係る半導体装置の製造方法によって製造することができる。
　この方法によれば、半導体層が基板上に乗っている安定した状態で電界緩和領域が形成される。つまり、基板の除去後の薄いウエハ状態で電界緩和領域を形成する必要がなく、ウエハのハンドリングミスによる割れ等を防止することができる。さらに、基板を除去してウエハを薄化した後の工程として、第１電極の形成工程だけに留めることもできるので、薄化後のウエハのハンドリング回数を減らすことができ、ハンドリングミスの確率を減らすことができる。これらの結果、不良品の発生確率を低減できるので、製造工程における歩留まりを向上することができる。
　また、半導体層の表面部に回路素子を作製するときに、これと並行して半導体層の表面側からの処理によって電界緩和領域を形成できる。そのため、回路素子の作製後に電界緩和領域を形成する場合に比べて、回路素子の各要素に影響を与える因子（温度、使用薬液・装置等）に関する制限を緩和することができる。その結果、製造工程の効率化を図ることができる。
　本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域であってもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有する第２導電型の不純物領域であってもよい。
　本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を取り囲むように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含んでいてもよい。
　この構成によれば、周囲不純物領域の電位が、半導体層の表面から裏面に至るまで同電位に固定される。これにより、周囲不純物領域に電界がかかり難くすることができるので、半導体層の端面付近での電界強度を一層緩和することができる。
　本発明の一実施形態に係る半導体装置では、前記補助電極は、前記電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記電界緩和領域および前記周囲不純物領域の両方に接していてもよい。
　本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記半導体層の前記端面に至るように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１電極は、前記半導体層の前記裏面において前記電界緩和領域に接しており、前記半導体装置は、前記半導体層の前記表面において前記電界緩和領域に接しており、前記第１電極に電気的に接続された補助電極を含んでいてもよい。
　この構成によれば、電界緩和領域の電位が、半導体層の表面から裏面に至るまで同電位に固定される。これにより、電界緩和領域に電界がかかり難くすることができるので、半導体層の端面付近での電界強度を一層緩和することができる。
　本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域は、前記半導体層の前記表面が平坦な平坦部を含み、前記電界緩和領域は、前記平坦部の前記半導体層の前記表面から前記裏面に至るように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域に前記表面から形成された凹部をさらに含み、前記電界緩和領域は、前記凹部の内面に沿って形成されており、その底部が前記半導体層の前記裏面で露出していてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層の裏面部に形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域をさらに含んでいてもよい。
　この構成によれば、半導体層と第１電極との間のショットキー界面の電界を緩和することができる。これにより、第１電極として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。
　本発明の一実施形態に係る半導体装置では、前記第２電界緩和領域は、前記半導体層の前記裏面に露出するように形成されており、前記第１電極は、前記半導体層の前記裏面において前記第２電界緩和領域に接していてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が離散的な行列状に複数配列されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が、ストライプ状に複数配列されていてもよいし、格子パターンで形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域において前記電界緩和領域よりも内側に形成された表面終端構造をさらに含んでいてもよい。
　本発明の一実施形態に係る半導体装置は、前記半導体層上に形成され、前記ＭＩＳトランジスタ構造のソースまたはエミッタに電気的に接続された第２電極を含んでいてもよい。
　本発明の一実施形態に係る半導体パッケージは、本発明の一実施形態に係る半導体装置と、前記半導体装置を搭載するリードフレームと、前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する。
　本発明の一実施形態に係る電源変換装置は、前記半導体装置を双方向スイッチ素子として用いており、たとえば、前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いている。
　本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側からプロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記高抵抗領域を形成する工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側から第２導電型の不純物イオンを注入することによって、前記第２導電型の不純物領域を形成する工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に第２導電型の不純物イオンを注入して第２導電型領域を形成し、前記第１導電型層の成長に伴って前記第２導電型領域を順に重ねていくことによって、前記第２導電型の不純物領域を形成する工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射して第１物質領域を形成し、前記第１導電型層の成長に伴って前記第１物質領域を順に重ねていくことによって、前記高抵抗領域を形成する工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から前記基板に達する貫通孔を形成する工程と、エピタキシャル成長で前記貫通孔を第２導電型の半導体層で埋め戻すことによって、前記第２導電型の不純物領域を形成する工程とを含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、前記凹部の内面に第２導電型の不純物イオンを注入することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記第２導電型の不純物領域を形成する工程とを含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、前記凹部の内面に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記高抵抗領域を形成する工程とを含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記凹部に導電材料を埋め込む工程をさらに含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、前記基板上に第１半導体層を形成する工程と、前記第１半導体層上に、第２半導体層を形成する工程とを含み、前記第２半導体層の形成前に、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域を前記第１半導体層に形成する工程をさらに含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記基板を除去する工程は、前記第２電界緩和領域が前記半導体層の前記裏面から露出するまで、前記基板に加えて前記半導体層の一部を除去する工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置は、表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層であって、前記端面が前記半導体層の厚さ方向の前記裏面側に対向する部分を含むように形成された半導体層と、前記半導体層の表面部に形成された回路素子と、前記半導体層の前記裏面において前記半導体層と接合する第１電極と、少なくとも前記端面に沿って形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む。
　この半導体装置は、たとえば、基板上に第１導電型の半導体層を形成する工程と、前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、前記基板を除去することによって、前記半導体層の裏面を露出させる工程と、前記半導体層を前記裏面側から選択的にエッチングすることによって、前記半導体層の厚さ方向の前記裏面側に対向する端面で囲まれた溝を形成する工程と、前記溝の前記端面に、第２導電型の不純物イオンを注入するか、もしくは、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記端面に沿って電界緩和領域を形成する工程と、前記半導体層の前記裏面および前記電界緩和領域を少なくとも一部を覆うように第１電極を形成する工程とを含む、半導体装置の製造方法によって製造することができる。
　この方法によれば、エッチングによって半導体層の裏面側に向くように端面が形成される。そして、このような端面へのイオン注入等によって電界緩和領域を形成できるので、半導体層の表面から裏面まで至る電界緩和領域をイオン注入等で形成する場合に比べて、低いエネルギで簡単に電界緩和領域を形成することができる。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、断面視において、前記端面における前記表面側の端縁である上面端と、前記端面における前記裏面側の端縁であり、前記上面端よりも内側に配置された底面端とを有し、前記上面端と前記底面端との間を繋ぐ直線状の仮想線分が、前記半導体層の前記裏面に対して９０°を超える角度で傾斜していてもよい。
　本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記端面の少なくとも一部に沿って断面視で略一定の幅で形成されていてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記溝を形成する工程が、前記裏面から前記半導体層の厚さ方向途中までのエッチングによって前記溝を形成する工程を含み、前記第１電極の形成後、前記溝に沿って設定されたダイシングラインに沿って前記半導体層を切断する工程を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。 図３は、図１のIII-III線に沿って前記半導体装置を切断したときに現れる断面図である。 図４は、図３の電界緩和領域の平面パターンを示す図である。 図５Ａは、図３の半導体装置の製造工程の一部を示す図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図６Ａは、図３の半導体装置の他の製造工程の一部を示す図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図８は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図９Ａは、図８の半導体装置の他の製造工程の一部を示す図である。 図９Ｂは、図９Ａの次の工程を示す図である。 図１０は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１１は、図１０の電界緩和領域の平面パターンを示す図である。 図１２は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１３は、図１２の電界緩和領域および第２ドレイン電極の平面パターンを示す図である。 図１４は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１５は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１６Ａは、図１５の半導体装置の製造工程の一部を示す図である。 図１６Ｂは、図１６Ａの次の工程を示す図である。 図１６Ｃは、図１６Ｂの次の工程を示す図である。 図１６Ｄは、図１６Ｃの次の工程を示す図である。 図１６Ｅは、図１６Ｄの次の工程を示す図である。 図１７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１８は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図１９は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図２０は、図１９の第２電界緩和領域の底面パターンを示す図である。 図２１は、図１９の第２電界緩和領域の底面パターンを示す図である。 図２２は、図１９の第２電界緩和領域の底面パターンを示す図である。 図２３Ａは、図１９の半導体装置の製造工程の一部を示す図である。 図２３Ｂは、図２３Ａの次の工程を示す図である。 図２３Ｃは、図２３Ｂの次の工程を示す図である。 図２３Ｄは、図２３Ｃの次の工程を示す図である。 図２３Ｅは、図２３Ｄの次の工程を示す図である。 図２３Ｆは、図２３Ｅの次の工程を示す図である。 図２３Ｇは、図２３Ｆの次の工程を示す図である。 図２３Ｈは、図２３Ｇの次の工程を示す図である。 図２４は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図２５は、図２４の半導体装置の構造による効果を説明するための図である。 図２６Ａは、半導体層の端面形状のバリエーションを説明するための図である。 図２６Ｂは、半導体層の端面形状のバリエーションを説明するための図である。 図２６Ｃは、半導体層の端面形状のバリエーションを説明するための図である。 図２７Ａは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。 図２７Ｂは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。 図２７Ｃは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。 図２７Ｄは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。 図２７Ｅは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。 図２８Ａは、図２４の半導体装置の製造工程の一部を示す図である。 図２８Ｂは、図２８Ａの次の工程を示す図である。 図２８Ｃは、図２８Ｂの次の工程を示す図である。 図２８Ｄは、図２８Ｃの次の工程を示す図である。 図２８Ｅは、図２８Ｄの次の工程を示す図である。 図２８Ｆは、図２８Ｅの次の工程を示す図である。 図２８Ｇは、図２８Ｆの次の工程を示す図である。 図２８Ｈは、図２８Ｇの次の工程を示す図である。 図２８Ｉは、図２８Ｈの次の工程を示す図である。 図２８Ｊは、図２８Ｉの次の工程を示す図である。 図２８Ｋは、図２８Ｊの次の工程を示す図である。 図２８Ｌは、図２８Ｋの次の工程を示す図である。 図２９Ａは、図２４の半導体装置の他の製造工程の一部を示す図である。 図２９Ｂは、図２９Ａの次の工程を示す図である。 図２９Ｃは、図２９Ｂの次の工程を示す図である。 図２９Ｄは、図２９Ｃの次の工程を示す図である。 図２９Ｅは、図２９Ｄの次の工程を示す図である。 図３０は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。 図３１は、電界緩和領域による電界の緩和効果を証明するための図である。 図３２は、電界緩和領域による電界の緩和効果を証明するための図である。 図３３は、本発明の一実施形態に係る半導体装置が双方向スイッチとして組み込まれたマトリクスコンバータ回路図である。 図３４は、前記半導体装置の他の形態を示す断面図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
　半導体装置１は、その表面２側に本発明の第２電極の一例としてのソース電極４およびゲートパッド５を有し、裏面３側に本発明の第１電極の一例としてのドレイン電極６を有している。
　ソース電極４は、表面２のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁９を有している。周縁９には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面２には、ソース電極４の周囲に半導体領域８が露出している。この実施形態では、ソース電極４を取り囲む半導体領域８が露出している。ゲートパッド５は、ソース電極４の一つの角部において、ソース電極４から間隔を空けて設けられ、後述する各ＭＩＳトランジスタ構造２２のゲート電極２６に接続されている。
　ドレイン電極６は、裏面３の全域に四角形状に形成され、半導体装置１の端面７と一致する（端面７に連なる）周縁１０を有している。なお、半導体装置１には後述するように電界緩和領域１４が形成されているが、図１および図２では省略している。
　図３は、図１のIII-III線に沿って半導体装置１を切断したときに現れる断面図である。図４は、図３の電界緩和領域１４の平面パターンを示す図である。
　半導体装置１は、ｎ－型のＳｉＣからなる半導体層１１を含む。半導体層１１は、ＳｉＣのＳｉ面である表面２およびその反対側でＳｉＣのＣ面である裏面３と、表面２に交差する方向に延びる（図３では垂直方向に延びる）端面７とを有している。表面２がＳｉＣのＳｉ面以外であってもよく、裏面３がＳｉＣのＣ面以外であってもよい。
　半導体層１１は、所望の耐圧に応じて５μｍ～３００μｍの厚さを有している。また、半導体層１１は、全体的に略一様な不純物濃度を有しており、たとえば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有している。ここで、略一様な不純物濃度を有しているとは、半導体層１１が、その裏面部（たとえば、裏面３から厚さ方向に一定の距離までの領域）に比較的高い不純物濃度のｎ型部分（たとえば、ｎ＋型部分）を有していないことをいう。
　半導体層１１は、その周縁部（端面７付近の部分）に設定された本発明の周囲領域の一例としての外周領域１２と、当該外周領域１２に取り囲まれた活性領域１３とを含む。
　活性領域１３において半導体層１１の表面部には、ＭＩＳトランジスタ構造２２が複数形成されている。ＭＩＳトランジスタ構造２２は、ｐ型ボディ領域２３と、ｎ＋型ソース領域２４と、ゲート絶縁膜２５と、ゲート電極２６と、ｐ＋型ボディコンタクト領域２７とを含む。
　より具体的には、複数のｐ型ボディ領域２３が半導体層１１の表面部に形成されている。各ｐ型ボディ領域２３は、活性領域１３において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域２４は、各ｐ型ボディ領域２３の内方領域に、半導体層１１の表面２に露出するように形成されている。ｐ型ボディ領域２３において、ｎ＋型ソース領域２４の外側の領域（ｎ＋型ソース領域２４を取り囲む領域）はチャネル領域２８を定義している。ゲート電極２６は、隣り合う単位セルに跨っており、ゲート絶縁膜２５を介してチャネル領域２８に対向している。ｐ＋型ボディコンタクト領域２７は、ｎ＋型ソース領域２４を貫通してｐ型ボディ領域２３と電気的に接続されている。
　ＭＩＳトランジスタ構造２２の各部について説明を加える。ｐ型ボディ領域２３の不純物濃度は、たとえば、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３であり、ｎ＋型ソース領域２４の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域２７の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。ゲート絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ～１００ｎｍである。ゲート電極２６は、たとえば、ポリシリコンからなる。
　半導体層１１においてＭＩＳトランジスタ構造２２に対して裏面３側のｎ－型の領域は、ｎ－型ドリフト領域２９となっており、半導体層１１の裏面３に露出している。
　半導体層１１の表面２側には、活性領域１３および外周領域１２の両方に跨る層間絶縁膜３０が形成されている。層間絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ～３．０μｍである。層間絶縁膜３０には、各単位セルのｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７を露出させるコンタクトホール３１が形成されている。
　層間絶縁膜３０上には、ソース電極４が形成されている。ソース電極４は、各コンタクトホール３１に入り込み、ｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７にオーミック接触している。ソース電極４は、活性領域１３から外周領域１２に延び、外周領域１２において層間絶縁膜３０に乗り上がったオーバーラップ部３２を有している。
　外周領域１２において半導体層１１の表面部には、表面終端構造３３が形成されている。表面終端構造３３は、ソース電極４の周縁部（半導体層１１との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図３では、最も内側のリサーフ層３４（RESURF：Reduced Surface Field）と、リサーフ層３４を取り囲む複数のガードリング層３５とを含む。リサーフ層３４は、層間絶縁膜３０の開口３６の内外に跨って形成され、開口３６内部でソース電極４の周縁部に接触している。複数のガードリング層３５は、互いに間隔を空けて形成されている。リサーフ層３４およびガードリング層３５は、ｐ型の不純物領域によって形成されているが、高抵抗領域からなっていてもよい。高抵抗領域の場合、リサーフ層３４およびガードリング層３５は１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有していてもよい。
　外周領域１２において、表面終端構造３３の外側には、電界緩和領域１４が形成されている。電界緩和領域１４は、半導体層１１（ｎ－型ドリフト領域２９）よりも高い抵抗を有する高抵抗領域またはｐ型の半導体領域からなる。たとえば、電界緩和領域１４が高抵抗領域である場合、当該高抵抗領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有している。一方、電界緩和領域１４がｐ型の半導体領域である場合、当該ｐ型半導体領域は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有している。不純物濃度がこの範囲であれば、ｐ型半導体領域の全体を同電位に保ちやすくすることができる。
　電界緩和領域１４は、半導体層１１の表面２から裏面３にまで達する一定の領域である。電界緩和領域１４は、この実施形態では、図３に示すような断面視において、活性領域１３に近い側の内側面１５およびその反対側の外側面１６が表面２および裏面３に対して垂直となるように形成されている。これにより、電界緩和領域１４の幅Ｗ１は、半導体層１１の表面２から裏面３に至るまで、ほぼ一定となっている。
　また、電界緩和領域１４は、この実施形態では、半導体層１１の端面７から内側に間隔を空けて形成されており、これにより、電界緩和領域１４の外側（電界緩和領域１４と半導体層１１の端面７との間）には、半導体層１１の一部からなる本発明の周囲不純物領域の一例としてのｎ－型周囲領域１７が形成されている。この実施形態では、図４に示すように、ｎ－型ドリフト領域２９を取り囲んで閉空間とするように平面視環状の電界緩和領域１４が形成され、その外側の端面７までの環状領域がｎ－型周囲領域１７として形成されている。
　半導体層１１の裏面３には、ドレイン電極６が形成されている。ドレイン電極６は、一体物として半導体層１１の裏面３全体に形成されている。これにより、ドレイン電極６は、半導体層１１の裏面３において、ｎ－型ドリフト領域２９、電界緩和領域１４およびｎ－型周囲領域１７に接している。ドレイン電極６は、ｎ－型ドリフト領域２９とショットキー接合を形成可能な金属（たとえば、Ｔｉ／Ａｌの積層構造等）からなる。具体的には、ドレイン電極６におけるｎ－型ドリフト領域２９と接触する層（たとえばＴｉ層）が、ｎ－型ドリフト領域２９とショットキー接合を形成できればよい。なお、この実施形態では、ドレイン電極６はｎ－型周囲領域１７にも接しており、ｎ－型周囲領域１７との間にショットキー接合を形成している。
　次に、図５Ａ～図５Ｆを参照して、半導体装置１の製造方法について説明する。
　半導体装置１を製造するには、図５Ａに示すように、まず、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ－３～１×１０２０ｃｍ－３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。ベース基板１８の厚さは、たとえば、２５０μｍ～４５０μｍであってもよい。
　次に、図５Ｂおよび図５Ｃに示すように、ＭＩＳトランジスタ構造２２の不純物領域、表面終端構造３３および電界緩和領域１４が形成される。
　具体的には、電界緩和領域１４がｐ型の半導体領域および高抵抗領域のどちらで構成されているかによって分けて説明する。
　電界緩和領域１４がｐ型の半導体領域の場合、まず、ＭＩＳトランジスタ構造２２の不純物領域（具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７）および表面終端構造３３（具体的には、リサーフ層３４およびガードリング層３５）を形成すべき領域に、半導体層１１の表面２側から選択的に不純物イオンが注入される。
　次に、電界緩和領域１４を形成すべき領域に、半導体層１１の表面２側から選択的にｐ型不純物イオン（たとえば、Ｂイオン、Ａｌイオン等）が注入される。この際、半導体層１１の表面２から裏面３まで貫通し、ベース基板１８に達するまで電界緩和領域１４を形成する必要があるため、たとえば、１ＭｅＶ～１０ＭｅＶの注入エネルギでｐ型不純物イオンが注入される。
　注入後、アニール処理（たとえば、１５００℃～１８００℃）することによって、ＭＩＳトランジスタ構造２２の不純物領域、表面終端構造３３および電界緩和領域１４を形成するための各不純物イオンが同時に活性化され、これらの領域が形成される。
　一方、電界緩和領域１４が高抵抗領域の場合、まず、ＭＩＳトランジスタ構造２２の不純物領域（具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７）および表面終端構造３３（具体的には、リサーフ層３４およびガードリング層３５）を形成すべき領域に、半導体層１１の表面２側から選択的に不純物イオンが注入される。
　注入後、アニール処理（たとえば、１５００℃～１８００℃）することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３を形成するための各不純物イオンが活性化され、これらの領域が形成される。
　次に、半導体層１１に選択的にマスク（図示せず）が形成され、当該マスクを介して、半導体層１１の表面２に、本発明の第１物質の一例としてのプロトン、ヘリウムイオンまたは電子線等の比較的質量の軽い物質が照射される。照射後、アニール処理（たとえば、３００℃～１２００℃）することによって、照射粒子によって生じた結晶欠陥が電界緩和領域１４（高抵抗領域）として形成される。なお、この３００℃～１２００℃のアニール処理は省略してもよい。
　電界緩和領域１４がｐ型の半導体領域および高抵抗領域のいずれである場合でも、ｐ型不純物イオンの注入もしくはプロトン等の照射後にアニール処理することがあるが、このアニール処理をする時点では半導体層１１の表面２側および裏面３側のいずれにも高温に弱い要素（たとえば、ソース電極４等のメタル）が未だ形成されていないので、比較的高温でアニール処理をすることができる。その結果、電界緩和領域１４を効率よく形成することができる。
　次に、図５Ｄに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
　次に、図５Ｅに示すように、ベース基板１８が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、たとえば、裏面３側からの研削によってベース基板１８をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に露出している半導体層１１をさらに薄化させてもよい。具体的には、３５０μｍ厚さのベース基板１８を裏面研削によって除去し、その後、５０μｍ厚さの半導体層１１を４０μｍ厚さになるまで研磨してもよい。最終的に研磨工程を施すことによって、露出する半導体層１１の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にショットキー接合させることができる。
　次に、図５Ｆに示すように、たとえばスパッタ法によって、ドレイン電極６（たとえば、Ｔｉ／Ａｌ）が半導体層１１の裏面３全体に形成される。その後、予め所定の位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
　以上の方法によれば、図５Ｃに示すように、半導体層１１がベース基板１８上に乗っている安定した状態で電界緩和領域１４が形成される。つまり、ベース基板１８の除去後の薄いウエハ状態（たとえば図５Ｅ）で電界緩和領域１４を形成する必要がなく、ウエハのハンドリングミスによる割れ等を防止することができる。さらに、ベース基板１８を除去してウエハを薄化した後の工程として、図５Ｆに示すドレイン電極６の形成工程だけに留めることもできるので、薄化後のウエハのハンドリング回数を減らすことができ、ハンドリングミスの確率を減らすことができる。これらの結果、不良品の発生確率を低減できるので、製造工程における歩留まりを向上することができる。
　また、図５Ｃに示すように、半導体層１１の表面部にＭＩＳトランジスタ構造２２を作製するときに、これと並行して半導体層１１の表面２側からの処理（イオン注入やプロトン照射等）によって電界緩和領域１４を形成できる。そのため、ＭＩＳトランジスタ構造２２の作製後に電界緩和領域１４を形成する場合に比べて、ＭＩＳトランジスタ構造２２の各要素に影響を与える因子（温度、使用薬液・装置等）に関する制限を緩和することができる。その結果、製造工程の効率化を図ることができる。
　そして、得られた半導体装置１によれば、ＭＩＳトランジスタ構造２２に逆方向電圧が印加されたときに、半導体層１１の内部を厚さ方向に流れる電流を、半導体層１１とドレイン電極６との間のショットキー接合のショットキー障壁によって阻止することができる。さらに、ＭＩＳトランジスタ構造２２の周囲に電界緩和領域１４が形成されている。これにより、逆方向電圧印加時に空乏層が半導体層１１の端面７（チップ端面）へ向かって広がっても、当該空乏層を電界緩和領域１４で止めることができ、空乏層が端面７にまで達することを防止することができる。その結果、半導体層１１の端面７付近での電界強度を緩和することができる。したがって、ダイシングによって半導体層１１の端面７に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、半導体装置１は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止ＭＩＳＦＥＴとして良好に使用することができる。
　図６Ａ～図６Ｄは、半導体装置１の他の製造工程の一部を工程順に示す図である。電界緩和領域１４がｐ型不純物領域である場合には、前述の図５Ａ～図５Ｃの工程に代えて図６Ａ～図６Ｄの工程を行うことによっても電界緩和領域１４を作製することができる。
　たとえば、まず図６Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ－３～１×１０２０ｃｍ－３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。
　次に、電界緩和領域１４を形成すべき領域に選択的に開口を有するマスク（図示せず）が半導体層１１上に形成され、当該マスクを介して、半導体層１１が表面２側から選択的にエッチングされる。このエッチングは、半導体層１１を貫通してベース基板１８に達するまで続けられる。これにより、図６Ｂに示すように、半導体層１１には、表面２からベース基板１８に達する貫通孔１９が形成される。
　次に、図６Ｃに示すように、たとえば、ｐ型不純物イオンを導入しながら貫通孔１９内にｐ型ＳｉＣをエピタキシャル成長させる。これにより、貫通孔１９がｐ型ＳｉＣで埋め戻されることによって、当該ｐ型ＳｉＣからなる電界緩和領域１４が形成される。
　次に、図６Ｄに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
　その後は、図５Ｄ～図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
　次に、本実施形態に係る半導体装置１の他の実施形態を、図を参照しながら説明する。
　図３では、電界緩和領域１４は、内側面１５および外側面１６が表面２および裏面３に対して垂直となるように形成され、その幅Ｗ１が半導体層１１の表面２から裏面３に至るまで、ほぼ一定となっていた。しかしながら、図７に示すように、電界緩和領域１４は、内側面１５および外側面１６が表面２および裏面３に対して傾斜するように形成され、これにより、断面視において、幅Ｗ１が裏面３から表面２へ向かって徐々に狭まるテーパ形状であってもよい。
　また、図３の電界緩和領域１４は、イオン注入、プロトン等の照射または貫通孔１９の埋め戻しで形成されていたため、断面視において、内側面１５および外側面１６がほぼ平坦に形成されていた。しかしながら、図８に示すように、電界緩和領域１４の内側面１５および外側面１６は、半導体層１１に厚さ方向に規則的に起伏する凹凸面であってもよい。このような構成の形成方法は、図９Ａおよび図９Ｂを参照して説明できる。
　たとえば、まず図９Ａに示すように、ベース基板１８上にｎ－型層２０を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、半導体層１１が形成される。この工程において、各ｎ－型層２０を成長させる際に当該ｎ－型層２０の所定部分にｐ型不純物イオンまたはプロトン等が注入される。そして、ｎ－型層２０が多段に積層されていくに伴ってｐ型不純物領域またはプロトン等からなる高抵抗領域も順に重ねられる。これにより、隣り合うｎ－型層２０のｐ型不純物領域または高抵抗領域同士が連なり、凹凸面からなる内側面１５および外側面１６を有する電界緩和領域１４が形成される。なお、このような多段エピタキシャル法を利用して電界緩和領域１４（高抵抗領域）を形成する場合、前述のように一度の照射で半導体層１１の表面２から裏面３に達する電界緩和領域１４を形成する必要がなく、個々の注入工程では、比較的薄い各ｎ－型層２０の厚さ方向全体にプロトン等が行き渡ればよい。したがって、プロトンのような軽い元素に限らず、ボロン（Ｂ）やアルゴン（Ａｒ）の注入によっても電界緩和領域１４を形成することができる。なお、ボロンを注入した場合、アニール温度によって、電界緩和領域１４が高抵抗になるかｐ型になるかが決まる。たとえば、Ａｓ－ｉｍｐｌａおよび１２００℃以下のアニール処理ではｐ型にはならず高抵抗領域として働く。一方、１２００℃以上でアニール処理すると、ボロン原子が活性化されてｐ型領域として働くようになる。ｐ型としての活性化率をさらに上げるためには、さらに高温(１５００℃以上)のアニール処理が必要である。
　次に、図９Ｂに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
　その後は、図５Ｄ～図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
　また、図３の電界緩和領域１４は、半導体層１１の端面７から内側に間隔を空けて形成されていたが、図１０および図１１に示すように、電界緩和領域１４は、半導体層１１の端面７に至るように形成されていてもよい。これにより、電界緩和領域１４の外側面１６が、半導体層１１の端面７と一致した面となっている。
　また、半導体装置１は、図１２および図１３に示すように、半導体層１１の表面２側に形成され、ドレイン電極６と同電位とされる本発明の補助電極の一例としての第２ドレイン電極３７を備えていてもよい。
　より具体的には、図１２および図１３の半導体装置１において、層間絶縁膜３０には、半導体層１１の端部においてｎ－型周囲領域１７および電界緩和領域１４を露出させるコンタクトホール３８が形成されている。コンタクトホール３８は、図１３に示すように、ｎ－型ドリフト領域２９を取り囲む環状の内周縁３９を有している。なお、コンタクトホール３８は、図１２および図１３では、半導体層１１の端面７付近に層間絶縁膜３０が残らないように、半導体層１１の端面７まで形成されているが、端面７付近に層間絶縁膜３０の一部が残るように端面７から内側に離れた位置に外周縁を有していてもよい。
　第２ドレイン電極３７は、コンタクトホール３８に入り込み、コンタクトホール３８内でｎ－型周囲領域１７および電界緩和領域１４の境界部に跨り、これらの領域１４，１７の両方に接している。また、第２ドレイン電極３７は、図１０で説明したように電界緩和領域１４が半導体層１１の端面７に至るまで形成されている場合は、図１４に示すように、コンタクトホール３８内で電界緩和領域１４のみに接していてもよい。
　第２ドレイン電極３７は、図１２～図１４では図示しないが、ドレイン電極６と電気的に接続されている（ドレイン電極６と第２ドレイン電極３７との接続形態は図３８参照）。これにより、ｎ－型周囲領域１７（図１２）および電界緩和領域１４（図１４）の電位が、第２ドレイン電極３７が接する半導体層１１の表面２から、ドレイン電極６が接する裏面３に至るまで同電位に固定される。その結果、ｎ－型周囲領域１７（図１２）および電界緩和領域１４（図１４）に電界がかかり難くすることができるので、半導体層１１の端面７付近での電界強度を一層緩和することができる。
　また、前述の図１～図１４では、いずれも電界緩和領域１４が、半導体層１１の表面２の平坦な部分（つまり、トレンチ等の意図的に凹部が形成されておらず、エピタキシャル成長後の表面２の状態が維持された部分）から裏面３に至るように形成されていた。しかしながら、電界緩和領域１４は、図１５に示す構造で形成されていてもよい。
　具体的には、半導体層１１の外周領域１２において表面終端構造３３の外側には、半導体層１１の表面２から半導体層１１の裏面部に底部を有する本発明の凹部の一例としてのトレンチ４０が形成されている。トレンチ４０は、図示しないが、図４の電界緩和領域１４と同様に、ｎ－型ドリフト領域２９を取り囲む環状に形成されている。
　そして、電界緩和領域１４は、トレンチ４０の内面に沿ってトレンチ４０の側部および底部の全体に形成されており、その底部が半導体層１１の裏面３で露出している。つまり、トレンチ４０の開口端においてトレンチ４０の側部に形成された電界緩和領域１４が表面２に露出し、トレンチ４０の底面から下方部に形成された電界緩和領域１４が裏面３に露出している。これにより、電界緩和領域１４は、全体として表面２から裏面３まで半導体層１１を貫通する態様で形成されている。
　層間絶縁膜３０は、トレンチ４０の内面に沿って形成されており、トレンチ４０の内部に一定の中空空間４１を形成している。
　このような構成の形成方法は、図１６Ａ～図１６Ｅを参照して説明できる。
　たとえば、まず図１６Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ－３～１×１０２０ｃｍ－３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。
　次に、図１６Ｂに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
　次に、電界緩和領域１４を形成すべき領域に選択的に開口を有するマスク（図示せず）が半導体層１１上に形成され、当該マスクを介して、半導体層１１が表面２側から選択的にエッチングされる。これにより、図１６Ｃに示すように、半導体層１１にトレンチ４０が形成される。
　次に、図１６Ｄに示すように、トレンチ４０の内面に選択的にｐ型不純物イオンが注入され、アニール処理されるか、または、プロトン等の高抵抗領域用の物質が注入される。これにより、トレンチ４０の内面に沿う電界緩和領域１４が形成される。なお、この工程においても前述の多段エピタキシャル法の場合と同様に、トレンチ４０の形成によって電界緩和領域１４を形成すべき領域の深さが緩和されているので、プロトンのような軽い元素に限らず、ボロン（Ｂ）やアルゴン（Ａｒ）の注入によっても電界緩和領域１４を形成することができる。
　次に、図１６Ｅに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
　その後は、図５Ｅおよび図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
　また、図１５の半導体装置１では、図１６および図１７に示すように、中空空間４１に導電材料４５が埋め込まれていてもよい。導電材料４５が中空空間４１に埋め込まれる場合、トレンチ４０内の層間絶縁膜３０が除去されており、導電材料４５は、トレンチ４０の内面において電界緩和領域１４に接している。
　導電材料４５は、金属（たとえばＷ）やポリシリコン等からなっている。導電材料４５が金属からなる場合、図１７に示すように、当該導電材料４５は埋め込み電極として、前述の第２ドレイン電極３７（図１２および図１４参照）と同様に使用することができる。つまり、導電材料４５をドレイン電極６と電気的に接続することで、電界緩和領域１４の電位が、導電材料４５が接するトレンチ４０の内面から、ドレイン電極６が接する裏面３に至るまで同電位に固定される。その結果、電界緩和領域１４に電界がかかり難くすることができるので、半導体層１１の端面７付近での電界強度を一層緩和することができる。一方、導電材料４５がポリシリコンからなる場合、図１８に示すように、導電材料４５に接するように第２ドレイン電極３７を形成してもよい。
　また、半導体装置１は、図１９～図２２に示すように、半導体層１１の裏面部に第２電界緩和領域４２を備えていてもよい。
　第２電界緩和領域４２は、半導体層１１において、ドレイン電極６のショットキー界面（裏面３）に露出するように形成されており、ドレイン電極６は、露出した第２電界緩和領域４２に接している。第２電界緩和領域４２は、電界緩和領域１４と同様に、半導体層１１（ｎ－型ドリフト領域２９）よりも高い抵抗を有する高抵抗領域またはｐ型の半導体領域からなる。たとえば、第２電界緩和領域４２が高抵抗領域である場合、当該高抵抗領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有している。一方、第２電界緩和領域４２がｐ型の半導体領域である場合、当該ｐ型半導体領域は、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の不純物濃度を有している。
　第２電界緩和領域４２を形成することによって、半導体層１１とドレイン電極６との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極６として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。
　半導体層１１を裏面３から見た底面視において、第２電界緩和領域４２のパターン（底面パターン）は、図２０に示すように行列状であってもよいし、図２１に示すように格子状であってもよいし、図２２に示すようにストライプ状であってもよい。なお、図２０～図２２で示したパターンは、第２電界緩和領域４２のパターンの一例に過ぎず、たとえば複数の第２電界緩和領域４２が規則的に離散配列された他のパターン（千鳥配列等）や、一つの第２電界緩和領域４２がＭＩＳトランジスタ構造２２の下方に配置されたパターンが採用されてもよい。なお、第２電界緩和領域４２は、図２０～図２２では電界緩和領域１４に跨って半導体層１１の裏面３の全体に形成されているが、電界緩和領域１４に取り囲まれた領域のみに形成されていてもよい。
　第２電界緩和領域４２の形成方法は、図２３Ａ～図２３Ｈを参照して説明できる。
　たとえば、まず図２３Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ－３～１×１０２０ｃｍ－３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度のｎ－型の第１半導体層４３が形成される。第１半導体層４３の厚さは、たとえば０．５μｍ～５μｍである。
　次に、図２３Ｂに示すように、第１半導体層４３に第２電界緩和領域４２が形成される。第２電界緩和領域４２の形成は、前述の電界緩和領域１４の形成方法と同じであってよい。
　つまり、第１半導体層４３の表面にｐ型不純物イオンが選択的に注入された後、第１半導体層４３がアニール処理（たとえば、１５００℃～１８００℃）されるか、第１半導体層４３の表面にボロン等が選択的に照射された後、第１半導体層４３がアニール処理（たとえば、３００℃～１２００℃）される。なお、どちらの場合においても、アニール処理は、後の工程（たとえば、ＭＩＳトランジスタ構造２２の不純物領域を活性化する工程と同時等）で行ってもよいし、第２電界緩和領域４２が高抵抗領域である場合には、アニール処理は必要に応じて行えばよく、省略することもできる。これにより、それぞれ、ｐ型不純物領域または高抵抗領域からなる第２電界緩和領域４２が形成される。この際、第２電界緩和領域４２は、図２３Ｂでは、第１半導体層４３を貫通しないように第１半導体層４３の表面部に形成されているが、たとえば、各第２電界緩和領域４２が第１半導体層４３を貫通してベース基板１８に達していてもよい。なお、第２電界緩和領域４２の形成に関しても、ｐ型不純物イオンの注入もしくはボロン等の照射後にアニール処理することあるが、このアニール処理をする時点ではベース基板１８および第１半導体層４３のいずれにも高温に弱い要素が未だ形成されていないので、比較的高温でアニール処理をすることができる。
　次に、図２３Ｃに示すように、第１半導体層４３上に、さらにエピタキシャル成長することによって、ｎ－型の第２半導体層４４が形成される。第２半導体層４４の厚さは、たとえば５μｍ～３００μｍである。これにより、第１半導体層４３および第２半導体層４４からなる半導体層１１が形成される。第１半導体層４３の表面部に形成されていた第２電界緩和領域４２は、半導体層１１の底部に埋め込まれた状態となる。
　次に、図２３Ｄに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
　次に、図２３Ｅに示すように、半導体層１１に電界緩和領域１４が形成される。電界緩和領域１４の形成は、図５Ｃで説明した方法と同じである。
　次に、図２３Ｆに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
　次に、図２３Ｇに示すように、ベース基板１８が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、裏面３から第２電界緩和領域４２が露出するまで続けられるが、第２電界緩和領域４２が除去面（研削面）に現れる前に止めてもよい。このようにすることによって、半導体層１１の裏面３から第２電界緩和領域４２が露出せずに埋め込まれた構成を得ることができる。
　次に、図２３Ｈに示すように、たとえばスパッタ法によって、ドレイン電極６（たとえば、Ｔｉ／Ａｌ）が半導体層１１の裏面３全体に形成される。その後、予め所定の位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
　図２４は、本発明の他の実施形態に係る半導体装置１の模式的な断面図である。
　図２４に示す半導体装置１では、半導体層１１の端面７が、半導体層１１の厚さ方向の裏面３側に対向する部分を含んでいる。図２４では、断面視で直線状に示される平坦な端面７が、半導体層１１の裏面３に対して９０°を超える角度（端面７と裏面３との挟角θ＞９０°）で傾斜していることによって、平坦な端面７の全体が、半導体層１１の厚さ方向の裏面３側に対向している。つまり、端面７のある部分（たとえば、端面７におけるＰ点）の法線方向ｎが、半導体層１１の裏面３と平行ではなく、裏面３に近づく方向に傾斜している。
　電界緩和領域１４は、少なくとも半導体層１１の端面７に形成されており、当該端面７において露出している。
　ドレイン電極６は、半導体層１１の裏面３の全域に形成されると共に、さらに、端面７に形成されている。ドレイン電極６は、半導体層１１の端面７において、電界緩和領域１４に接している。その他の構成は、他の実施形態と同様な構成となっている。
　この構成によれば、ドレイン電極６が裏面３の全域に形成できるので、図２５に示すように、フレーム４６（たとえば、リードフレームのアイランド部等）に接合材４７（たとえば、はんだ等）を介して接合する際、容易にダイボンディングをすることができる。また、半導体層１１の端面７が、裏面３から連続して延びるドレイン電極６に覆われているため、余剰な接合材４７が半導体層１１の端面７に沿って上がっても、ドレイン電極６への接触で済むので特に問題とならない。
　次に、この実施形態における半導体層１１の端面７の形状を、図２６Ａ～図２６Ｃを参照して説明する。なお、図２６Ａ～図２６Ｃでは、図２４で示した構成のうち、端面７の形状の説明に必要な構成のみを示し、その他の構成については省略している。
　まず、図２６Ａ～図２６Ｃに共通して、半導体層１１は、断面視において、端面７における表面２側の端縁である上面端４８と、端面７における裏面３側の端縁である底面端４９とを有している。底面端４９は、上面端４８よりも内側に配置されている。
　このように、相対的に内側の底面端４９と相対的に外側の上面端４８との間を端面７が繋ぐことによって、当該端面７は、前述したように、半導体層１１の厚さ方向の裏面３側に対向する部分を含んでいる。
　すなわち、この実施形態では、図２６Ａ～図２６Ｃに示すように、上面端４８と底面端４９との間を繋ぐ直線状の仮想線分５０が、半導体層１１の裏面３に対して９０°を超える角度で傾斜していればよい。この場合、図２６Ａに示すように、端面７は、断面視において、仮想線分５０に一致する平坦面（図２４と同じ構成）であってもよいし、図２６Ｂに示すように、仮想線分５０に対して外側に膨出する凸面であってもよいし、図２６Ｃに示すように、仮想線分５０に対して内側に凹む凹面であってもよい。
　また、後述(図２９Ａ～図２９Ｅで説明)するように、半導体層１１の厚さ方向の裏面３側に対向する部分が、底面端４９から半導体層１１の厚さ方向の途中までで、そこから上面端４８までは裏面３側に対向しない(垂直)形状でも構わない。
　次に、この実施形態における電界緩和領域１４とドレイン電極６との位置関係を、図２７Ａ～図２７Ｅを参照して説明する。なお、図２７Ａ～図２７Ｅでは、図２４で示した構成のうち、電界緩和領域１４とドレイン電極６との位置関係の説明に必要な構成のみを示し、その他の構成については省略している。
　まず、図２７Ａに示すように、電界緩和領域１４は、半導体層１１の裏面３から表面２まで達するように形成されていてもよい。より具体的には、電界緩和領域１４は、端面７に沿って形成され、端面７から略一定幅の位置に内側面１５を有する本体部５１と、本体部５１の下端（半導体層１１の裏面３側の端部）から内側に引き出された底面側引き出し部５２とを一体的に有している。底面側引き出し部５２は、裏面３から略一定幅の位置に内側面１５を有している。すなわち、電界緩和領域１４は、裏面３と端面７との間に跨るように、裏面３および端面７に沿って略一定幅で形成されている。なお、この電界緩和領域１４の幅は、他の表現として、断面視における電界緩和領域１４の厚さと定義してもよいし、裏面３および端面７からの深さと定義してもよい。また、電界緩和領域１４は、裏面３および端面７において露出している。ドレイン電極６は、半導体層１１の裏面３から表面２に至るまで形成され、半導体層１１の表面２の位置に周縁１０を有している。この構成によれば、図２８Ａ～図２８Ｌに示す製造工程において、ドレイン電極６のパターニング工程を省略できるので、製造工程を簡略化することができる。
　次に、図２７Ｂに示すように、電界緩和領域１４は、その本体部５１が、半導体層１１の裏面３から端面７の厚さ方向途中部まで形成されており、表面２と電界緩和領域１４の上側の端部５３との間に、ｎ－型ドリフト領域２９の一部からなるｎ－型領域５４が介在していてもよい。この場合、ドレイン電極６も電界緩和領域１４と同様に、半導体層１１の表面２から間隔を空けて形成されていることが好ましく、図２７Ｂでは、ドレイン電極６の周縁１０が、電界緩和領域１４の端部５３よりも厚さ方向裏面３側に配置されている。これにより、半導体層１１の端面７におけるドレイン電極６とｎ－型領域５４との接触の防止が図られている。
　次に、図２７Ｃに示すように、図２７Ａと同様に本体部５１が裏面３から表面２に至るまで形成されている構成において、電界緩和領域１４は、さらに、本体部５１の上端（半導体層１１の表面２側の端部）から内側に引き出された上面側引き出し部５５を一体的に有していてもよい。この構成によれば、ドレイン電極６の周縁１０から電界緩和領域１４の一部が延びる構成となるので、耐圧をさらに向上させることができる。
　次に、図２７Ｄに示すように、電界緩和領域１４が図２７Ａの構成である場合において、ドレイン電極６の周縁１０が、電界緩和領域１４の端部５３（半導体層１１の表面２）よりも厚さ方向裏面３側に配置されていてもよい。この構成によれば、ドレイン電極６の周縁１０から電界緩和領域１４の一部が延びる構成となるので、耐圧をさらに向上させることができる。
　次に、図２７Ｅに示すように、電界緩和領域１４は、半導体層１１の端面７のみに本体部５１として選択的に形成され、裏面３に形成されていなくてもよい。より具体的には、電界緩和領域１４は、半導体層１１の表面２から端面７の厚さ方向途中部まで形成されており、裏面３と電界緩和領域１４の下側の端部５６との間に、ｎ－型ドリフト領域２９の一部からなるｎ－型領域５７が介在していてもよい。この場合、ドレイン電極６は、端面７において電界緩和領域１４に接すると共に、ｎ－型領域５７に接してｎ－型領域５７との間にショットキー接合を形成していてもよい。端面７におけるショットキー接合の障壁高さが、裏面３におけるショットキー接合の障壁高さよりも高ければ、リーク電流をさらに低減することができる。
　次に、この実施形態における半導体装置１の製造方法を、図２８Ａ～図２８Ｌを参照して説明する。なお、図２８Ａ～図２８Ｌでは、図２４で示した構成のうち、この実施形態の製造工程の特徴部分の構成のみを示し、その他の構成については省略している。また、図２８Ａ～図２８Ｌにおいて、図５Ａ～図５Ｆと同じ構成について、同じ参照符号を付している。
　まず、図２８Ａに示すように、ベース基板１８（ウエハ）上に、エピタキシャル成長によって半導体層１１が形成される。その後、半導体層１１の表面部にＭＩＳトランジスタ構造２２（図示せず）が形成され、表面メタル５８が形成される。表面メタル５８は、図２４のソース電極４や、ゲート電極２６に接続されるゲートパッド等を含んでいてもよい。
　次に、図２８Ｂに示すように、半導体層１１の表面側に、接着部材５９（接着剤、テープ等）を介して、サポート基板６０が貼着される。
　次に、図２８Ｃに示すように、ベース基板１８が裏面側から研削されることによって、半導体層１１の裏面３が露出する。
　次に、図２８Ｄに示すように、半導体層１１の裏面３に、選択的に開口を有するマスク６１が形成される。マスク６１としては、たとえば、金属膜、絶縁膜、フォトレジスト等を使用できる。
　次に、図２８Ｅに示すように、当該マスク６１を介して、半導体層１１が裏面３側から選択的にエッチングされる。より具体的には、半導体層１１に対して、エッチング剤が供給され、これにより、半導体層１１が裏面３側からエッチングされる。エッチングとしては、たとえば、ＳＦ６等のフッ素系ガスによるドライエッチングであってもよい。また、当該エッチングは、半導体層１１の裏面３から表面２に至るまで行われてもよいし、裏面３から半導体層１１の厚さ方向途中まで行われてもよい。このエッチングによって、半導体層１１の厚さ方向の裏面３側に対向する端面７で囲まれた溝６２が形成される。その後、エッチングに使用したマスク６１が除去される。
　次に、図２８Ｆに示すように、半導体層１１の裏面３に、選択的に開口を有するマスク６３が形成される。マスク６３としては、たとえば、金属膜、絶縁膜、フォトレジスト等を使用できる。そして、当該マスク６３を介して、半導体層１１の裏面３側から、たとえばｐ型不純物イオンや、プロトン、ヘリウムイオンまたは電子線等の比較的質量の軽い物質が注入される。これにより、端面７に沿って略一定幅の電界緩和領域１４が形成される。この際、互いに隣り合う溝６２間の幅Ｗ１よりも狭い幅Ｗ２を有するマスク６３を使用することで、半導体層１１の裏面３の一部を露出させることができ、当該露出部分にイオン注入等をすることができる。これにより、電界緩和領域１４の底面側引き出し部５２（図２７Ａ等参照）を形成することができる。
　次に、図２８Ｇに示すように、必要により、エッチングやイオン注入によって半導体層１１が受けた結晶ダメージを回復させるため、レーザーアニール処理が行われる。
　次に、図２８Ｈに示すように、たとえばスパッタ法によって、ドレイン電極６が、半導体層１１の裏面３および端面７を一体的に覆うように形成される。
　次に、図２８Ｉに示すように、半導体層１１の裏面３側、つまりドレイン電極６にダイシングテープ６４が貼着される。
　次に、図２８Ｊに示すように、半導体層１１の表面２側のサポート基板６０が、接着部材５９と共に除去される。
　次に、図２８Ｋに示すように、たとえば、溝６２に沿って設定されたダイシングライン６５に沿って半導体層１１が切断される。なお、図２８Ｅのエッチング工程が、半導体層１１の裏面３から表面２に至るまで行われている場合、このダイシング工程は不要である。
　その後、図２８Ｌに示すように、ダイシングテープ６４が除去されることによって、個片化された半導体装置１が得られる。
　以上の方法によれば、エッチングによって半導体層１１の裏面３側に向くように端面７が形成される。そして、このような端面７へのイオン注入によって電界緩和領域１４を形成できるので、前述の実施形態のように、半導体層１１の表面２から裏面３まで至る電界緩和領域１４をイオン注入で形成する場合に比べて、低いエネルギで簡単に電界緩和領域１４を形成することができる。また、図６Ａ～図６Ｄに示す貫通孔１９の埋め戻しによる電界緩和領域１４の形成に比べて、工程を簡素にすることができる。
　なお、図２８Ａ～図２８Ｌでは、半導体層１１のエッチングが裏面３から表面２に至るまで行われる場合を示したが、当該工程を、図２９Ａ～図２９Ｅの工程に変更してもよい。
　すなわち、図２９Ａの裏面研削工程によって半導体層１１の裏面３が露出した後、図２９Ｂに示すように、半導体層１１のエッチングが、裏面３から半導体層１１の厚さ方向途中で止められてもよい。その後、電界緩和領域１４の形成工程（図２９Ｃ）およびドレイン電極６の形成工程（図２９Ｄ）を経て、図２９Ｅに示すように、ダイシング工程が行われる。この場合、半導体層１１においてエッチング処理されていない部分が、図２９Ｅに示すように、表面２に対して垂直な端面６６として露出する。したがって、半導体層１１の端面７において表面２側の上部が、垂直端面６６として露出する。当該垂直端面６６は、ダイシング工程によって現れるものであり、電界緩和領域１４の形成のためのイオン注入時、ドレイン電極６の形成時には形成されていない。そのため、当該垂直端面６６には、電界緩和領域１４およびドレイン電極６が形成されず、ｎ－型ドリフト領域２９の一部からなるｎ－型領域６７が露出することとなる。
　図３０は、本発明の一実施形態に係る半導体パッケージ７１の模式的な斜視図である。図３０において、図１～図２３の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。また、図３０では、明瞭化のため、樹脂パッケージ７４の内部を透視して示している。
　半導体パッケージ７１は、半導体チップ７２と、基板端子７３と、樹脂パッケージ７４とを含む。
　半導体チップ７２は、図１～図２３に示した半導体装置１と同じ構成であってよい。
　基板端子７３は、たとえばＣｕ等の金属材料からなる板（金属基板）であり、ドレイン端子７７と、ソース端子７８と、ゲート端子７９とを含む。
　ドレイン端子７７は、平面視四角形状のアイランド部８０と、アイランド部８０の一辺から延びる直線状の端子部８１とを含む。ソース端子７８およびゲート端子７９は、ドレイン端子７７の端子部８１に平行な直線状に形成されており、中央のドレイン端子７７（端子部８１）を幅方向両側から挟むように、それぞれ、紙面右側および紙面左側に配置されている。
　アイランド部８０は、半導体チップ７２を支持するためのものであり、半導体チップ７２よりも大きな面積を有している。これにより、アイランド部８０は、半導体チップ７２の実装状態において、半導体チップ７２よりも外側の部分であって半導体チップ７２を取り囲む外周部８８を有している。
　半導体チップ７２のドレイン電極（図３のドレイン電極６）は、ダイボンディングによってアイランド部８０に電気的に接続される。一方、半導体チップ７２のソース電極４およびゲートパッド５は、それぞれ、ボンディングワイヤ８５，８６を介して、ソース端子７８およびゲート端子７９に電気的に接続される。また、半導体チップ７２が、図１２および図１４に示す第２ドレイン電極３７を備える場合、当該第２ドレイン電極３７は、ボンディングワイヤ８２およびドレイン端子７７（アイランド部８０）を介して、ドレイン電極６と接続される。これにより、ドレイン電極６および第２ドレイン電極３７を同電位にすることができる。
　次に、前述の電界緩和領域１４による電界の緩和効果を図３１および図３２を参照して説明する。
　図３１および図３２は、それぞれ、半導体層１１の表面および裏面に表面電極および裏面電極を配置し、これらの電極に逆方向電圧を印加したときの電界分布を示す図（シミュレーション）である。図３１は、外周領域に電界緩和領域１４を備えていない例であり、図３２は、外周領域に電界緩和領域１４（高抵抗領域）を備えている例である。
　図３１に示すように、電界緩和領域１４が備えられていないと、半導体層１１の端面７まで高強度の電界（等電位線の間隔が狭い領域）が分布している。そのため、ダイシングによって半導体層１１の端面７に欠陥領域が存在していると、逆方向電圧印加時に、当該欠陥領域において電子・正孔対の生成によるリーク電流の発生が懸念される。
　これに対し、図３２に示すように、電界緩和領域１４が備えられていると、高強度の電界が電界緩和領域１４（高抵抗領域）で遮断され、半導体層１１の端面７に高強度の電界がかかることが防止されている。したがって、ダイシングによって半導体層１１の端面７に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。
　以上、本発明の実施形態を説明したが、本発明は、前述した形態の他の形態で実施することもできる。
　たとえば、前述の半導体装置１は、図３３に示すマトリクスコンバータ回路１００に双方向スイッチとして組み込むことができる。具体的には、マトリクスコンバータ回路１００は、３相入力部１０３、３相出力部１０４、回路本体部１０５およびフィルタ回路１０６を備えている。半導体装置１は、回路本体部１０５の各スイッチ部１０７において双方向スイッチ１０１として導入されている。双方向スイッチ１０１は、２個のトランジスタ（半導体装置１）１０２Ａ，１０２Ｂと２個のダイオード１０８Ａ，１０８Ｂとの組み合わせによって構成することができる。
　また、たとえば、前述の半導体装置１は、図３４に示すように、少なくとも半導体層１１の外周領域１２に形成され、ソース電極４の周縁部から半導体層１１の端面７までを覆う保護膜６８を有していてもよい。保護膜６８の終端は、半導体層１１の端面７でなくてもよい。保護膜６８としては、たとえば、ポリイミドを使用できる。なお、保護膜６８に関して、図３の形態に採用した場合のみを図示したが、むろん、保護膜６８は、図７、図８、図１０、図１２、図１４、図１５、図１７、図１８、図１９、図２４の形態に採用することもできる。
　また、前述の実施形態では、半導体層の表面部にＭＩＳトランジスタ構造が形成されている場合のみを示したが、ＪＦＥＴ素子やダイオード素子のようにＭＩＳトランジスタ構造が形成されていないものに、本発明の実施形態の電界緩和領域を形成しても構わない。さらに、裏面の電極がショットキー接合の場合のみを示したが、オーミック接合のものでも構わない。
　また、前述の実施形態では、半導体層１１がＳｉＣからなる場合のみを示したが、半導体層１１の材料は、ＧａＮ等のワイドバンドギャップ型と称される他の材料であってもよいし、半導体層１１がＳｉであってもよい。また、本発明の実施形態の半導体装置を電源装置の双方向スイッチとして用いれば、耐圧の信頼性を向上させたオン損失の小さな電源装置を容易に得られるようになる。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１６年８月１９日に日本国特許庁に提出された特願２０１６－１６１４８７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　（半導体層の）表面
　３　（半導体層の）裏面
　４　ソース電極
　６　ドレイン電極
　７　（半導体層の）端面
　１１　半導体層
　１２　外周領域
　１３　活性領域
　１４　電界緩和領域
　１７　ｎ－型周囲領域
　１８　ベース基板
　１９　貫通孔
　２０　ｎ－型層
　２１　ｐ型領域
　２２　ＭＩＳトランジスタ構造
　２３　ｐ型ボディ領域
　２４　ｎ＋型ソース領域
　２５　ゲート絶縁膜
　２６　ゲート電極
　２９　ｎ－型ドリフト領域
　３３　表面終端構造
　３７　第２ドレイン電極
　４０　トレンチ
　４２　第２電界緩和領域
　４３　第１半導体層
　４４　第２半導体層
　４５　導電材料
　７１　半導体パッケージ
　７３　半導体チップ
　７３　基板端子
　７４　樹脂パッケージ
 

Claims (36)

  1. 　表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、
    　前記半導体層の表面部に形成された回路素子と、
    　前記半導体層の前記裏面において前記半導体層と接合する第１電極と、
    　前記回路素子が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置。
  2. 　前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域である、請求項１に記載の半導体装置。
  3. 　前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有する第２導電型の不純物領域である、請求項１に記載の半導体装置。
  4. 　前記電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を取り囲むように形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記半導体層は、前記電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、
    　前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、
    　前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含む、請求項４に記載の半導体装置。
  6. 　前記補助電極は、前記電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記電界緩和領域および前記周囲不純物領域の両方に接している、請求項５に記載の半導体装置。
  7. 　前記電界緩和領域は、前記半導体層の前記端面に至るように形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  8. 　前記第１電極は、前記半導体層の前記裏面において前記電界緩和領域に接しており、
    　前記半導体装置は、前記半導体層の前記表面において前記電界緩和領域に接しており、
    前記第１電極に電気的に接続された補助電極を含む、請求項７に記載の半導体装置。
  9. 　前記第１電極は、前記電界緩和領域に接しているとともに前記半導体層の一部とショットキー接合を形成し、
    　前記半導体層の表面部には、前記回路素子としてのＭＩＳトランジスタ構造が形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  10. 　前記半導体層の前記周囲領域は、前記半導体層の前記表面が平坦な平坦部を含み、
    　前記電界緩和領域は、前記平坦部の前記半導体層の前記表面から前記裏面に至るように形成されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記半導体層の前記周囲領域に前記表面から形成された凹部をさらに含み、
    　前記電界緩和領域は、前記凹部の内面に沿って形成されており、その底部が前記半導体層の前記裏面で露出している、請求項１～９のいずれか一項に記載の半導体装置。
  12. 　前記半導体層の裏面部に形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記第２電界緩和領域は、前記半導体層の前記裏面に露出するように形成されており、
    　前記第１電極は、前記半導体層の前記裏面において前記第２電界緩和領域に接している、請求項１２に記載の半導体装置。
  14. 　前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が離散的な行列状に複数配列されている、請求項１２または１３に記載の半導体装置。
  15. 　前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が、ストライプ状に複数配列されているか、または格子パターン状に形成されている、請求項１２または１３に記載の半導体装置。
  16. 　前記半導体層の前記周囲領域において前記電界緩和領域よりも内側に形成された表面終端構造をさらに含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記半導体層上に形成され、前記ＭＩＳトランジスタ構造のソースまたはエミッタに電気的に接続された第２電極を含む、請求項９に記載の半導体装置。
  18. 　請求項１～１７のいずれか一項に記載の半導体装置と、
    　前記半導体装置を搭載するリードフレームと、
    　前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する、半導体パッケージ。
  19. 　請求項９に記載の半導体装置を双方向スイッチ素子として用いた、電源変換装置。
  20. 　前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いた、請求項１９に記載の電源変換装置。
  21. 　基板上に第１導電型の半導体層を形成する工程と、
    　前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、
    　前記回路素子が形成される活性領域の周囲領域に、前記半導体層の前記表面から前記表面の反対側の裏面に達するように、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を形成する工程と、
    　前記基板を除去することによって、前記半導体層の前記裏面を露出させる工程と、
    　前記半導体層の前記裏面に、前記半導体層と接合する第１電極を形成する工程とを含む、半導体装置の製造方法。
  22. 　前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側からプロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記高抵抗領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
  23. 　前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側から第２導電型の不純物イオンを注入することによって、前記第２導電型の不純物領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
  24. 　前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、
    　前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に第２導電型の不純物イオンを注入して第２導電型領域を形成し、前記第１導電型層の成長に伴って前記第２導電型領域を順に重ねていくことによって、前記第２導電型の不純物領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
  25. 　前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、
    　前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射して第１物質領域を形成し、前記第１導電型層の成長に伴って前記第１物質領域を順に重ねていくことによって、前記高抵抗領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
  26. 　前記電界緩和領域を形成する工程は、
    　前記半導体層の形成後、前記半導体層の前記表面から前記基板に達する貫通孔を形成する工程と、
    　エピタキシャル成長で前記貫通孔を第２導電型の半導体層で埋め戻すことによって、前記第２導電型の不純物領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
  27. 　前記電界緩和領域を形成する工程は、
    　前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、
    　前記凹部の内面に第２導電型の不純物イオンを注入することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記第２導電型の不純物領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
  28. 　前記電界緩和領域を形成する工程は、
    　前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、
    　前記凹部の内面に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記高抵抗領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
  29. 　前記凹部に導電材料を埋め込む工程をさらに含む、請求項２７または２８に記載の半導体装置の製造方法。
  30. 　前記半導体層を形成する工程は、前記基板上に第１半導体層を形成する工程と、前記第１半導体層上に、第２半導体層を形成する工程とを含み、
    　前記第２半導体層の形成前に、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域を前記第１半導体層に形成する工程をさらに含む、請求項２１～２９のいずれか一項に記載の半導体装置の製造方法。
  31. 　前記基板を除去する工程は、前記第２電界緩和領域が前記半導体層の前記裏面から露出するまで、前記基板に加えて前記半導体層の一部を除去する工程を含む、請求項３０に記載の半導体装置の製造方法。
  32. 　表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層であって、前記端面が前記半導体層の厚さ方向の前記裏面側に対向する部分を含むように形成された半導体層と、
    　前記半導体層の表面部に形成された回路素子と、
    　前記半導体層の前記裏面において前記半導体層と接合する第１電極と、
    　少なくとも前記端面に沿って形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置。
  33. 　前記半導体層は、断面視において、前記端面における前記表面側の端縁である上面端と、前記端面における前記裏面側の端縁であり、前記上面端よりも内側に配置された底面端とを有し、
    　前記上面端と前記底面端との間を繋ぐ直線状の仮想線分が、前記半導体層の前記裏面に対して９０°を超える角度で傾斜している、請求項３２に記載の半導体装置。
  34. 　前記電界緩和領域は、前記端面の少なくとも一部に沿って断面視で略一定の幅で形成されている、請求項３２または３３に記載の半導体装置。
  35. 　基板上に第１導電型の半導体層を形成する工程と、
    　前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、
    　前記基板を除去することによって、前記半導体層の裏面を露出させる工程と、
    　前記半導体層を前記裏面側から選択的にエッチングすることによって、前記半導体層の厚さ方向の前記裏面側に対向する端面で囲まれた溝を形成する工程と、
    　前記溝の前記端面に、第２導電型の不純物イオンを注入するか、もしくは、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記端面に沿って電界緩和領域を形成する工程と、
    　前記半導体層の前記裏面および前記電界緩和領域を少なくとも一部を覆うように第１電極を形成する工程とを含む、半導体装置の製造方法。
  36. 　前記溝を形成する工程が、前記裏面から前記半導体層の厚さ方向途中までのエッチングによって前記溝を形成する工程を含み、
    　前記第１電極の形成後、前記溝に沿って設定されたダイシングラインに沿って前記半導体層を切断する工程を含む、請求項３５に記載の半導体装置の製造方法。
     
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