WO2012124190A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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中澤　治雄
荻野　正明
中嶋　経宏
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    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Abstract

　ＳｉＣウェハのおもて面側におもて面素子構造（１２）を形成する。ついで、ＳｉＣウェハのおもて面に、接着層（１３）を介して支持基板（１４）を貼り付ける。ついで、支持基板（１４）を貼り合わせた状態で、ＳｉＣウェハの裏面側から研削および研磨し、ＳｉＣウェハを薄板化する。ついで、ＳｉＣウェハの裏面に、ＳｉＣウェハを貫通し接着層（１３）に達するＶ字状の溝（Ｖ溝）（１６）を形成し、ＳｉＣウェハを個々のチップ（１７）に切断する。Ｖ溝（１６）側壁およびチップ（１７）の裏面に電極膜（１８）を成膜して、チップ（１７）からなるドリフト層と電極膜（１８）とによるショットキー接合を形成する。ついで、電極膜（１８）をアニールする。ついで、チップ（１７）状に切断されたＳｉＣウェハ裏面にテープ（１９）を貼り付ける。ついで、ＳｉＣウェハから支持基板（１４）を剥離する。

Description

半導体装置の製造方法および半導体装置
　この発明は、半導体装置の製造方法および半導体装置に関する。
　最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行う例えばマトリックスコンバータなどの直接リンク形変換回路への双方向スイッチング素子の適用が、回路の小型化、軽量化、高効率化、高速応答化および低コスト化などの観点から着目されている。
　マトリックスコンバータは、インバータ／コンバータよりも電力変換効率が高いという特徴を有する。通常、インバータ／コンバータが、交流電源から直流の中間電圧を生成して、この中間電圧をさらに交流電圧に変換するのに対し、マトリックスコンバータは、中間電圧を生成することなく直接、交流電源から交流電圧を生成するからである。
　また、インバータ／コンバータは、中間電圧を生成するコンデンサに電解コンデンサを用いるため、電解コンデンサの寿命によって装置の寿命が決まるなどの問題が以前から生じていた。それに対して、マトリックスコンバータは、交流電源と交流電圧の出力部との間に中間電圧を生成するコンデンサを備える必要がないため、インバータ／コンバータに生じていた上記問題を回避することができる。
　図２９，３０は、従来のマトリックスコンバータを示す等価回路図である。マトリックスコンバータに用いるパワーデバイスとして、上述したように、双方向に電流を流すことができる双方向スイッチング素子が用いられる。双方向スイッチング素子は、素子単体で構成することができず、例えば、図２９に示すように２個のダイオード１０１と２個のトランジスタ１０２とで構成される。
　図２９に示す双方向スイッチング素子において、ダイオード１０１は、トランジスタ１０２に逆方向電圧が印加された場合に、パワーデバイスの耐圧を維持するために備えられる。トランジスタ１０２として用いられる通常のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属／酸化膜／半導体電界効果トランジスタ）などは逆方向耐圧を保証することができないからである。
　最近では、逆方向電圧が印加された場合にも耐圧を保証する逆阻止型ＩＧＢＴ（ＲＢ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｂｌｏｃｋｉｎｇ　ＩＧＢＴ）が開発されており、双方向スイッチング素子は、例えば、図３０のように２個の逆阻止型ＩＧＢＴ１０３で構成される。図３０に示す双方向スイッチング素子は、図２９に示す双方向スイッチング素子と比較して素子数が少ないため、電力損失が小さく、かつ素子全体のサイズが小さい。このため、図３０に示す双方向スイッチング素子をマトリックスコンバータに適用することで、低コストで、かつ微細化されたマトリックスコンバータを提供することが可能となる。
　逆阻止型ＩＧＢＴを用いた双方向スイッチング素子として、ＧａＮ（ガリウムナイトライド）半導体またはＳｉＣ（シリコンカーバイト：炭化珪素）半導体を主たる半導体結晶とする半導体基板からなるｎ-型ドリフト層の一方の表面層にゲート電極とエミッタ電極を含むＭＯＳゲート構造を備え、チップ化のための切断端面が、前記ｎ-型ドリフト層の表面と裏面とを連結するｐ型保護領域を有し、前記ｎ-型ドリフト層の裏面に接触するコレクタ電極がショットキー性金属膜を有する逆耐圧を有する素子が提案されている（例えば、下記特許文献１参照。）。
　逆阻止型ＩＧＢＴは、順阻止能力と同程度の逆阻止能力を備える。この逆阻止能力を確保するために、逆阻止型ＩＧＢＴには、半導体チップの裏面からおもて面にかけてドリフト層を貫通し、半導体チップの側面とドリフト層とを分離する拡散層（以下、分離層とする）からなるｐｎ接合が形成されている。このｐｎ接合によって、逆阻止型ＩＧＢＴの逆耐圧が維持される。
　次に、分離層を形成する方法について説明する。図３１～３５は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。ここでは、半導体ウェハ上に塗布した不純物ソース（液状の拡散源）からドーパントを拡散させて（塗布拡散法）、分離層となる拡散層を形成する方法について示す。まず、例えば熱酸化等によって、ｎ型の半導体ウェハ１１１のおもて面上に酸化膜１１２を形成する（図３１）。
　酸化膜１１２の膜厚は、例えば２．５μｍ程度である。次に、フォトリソグラフィによって、酸化膜１１２に分離層を形成するための開口部１１３を形成し、ドーパントマスク用のマスク酸化膜１１４を形成する（図３２）。次に、開口部１１３内部に埋め込むように、マスク酸化膜１１４上にボロン（Ｂ）ソース１１５を塗布する。
　次に、拡散炉内に半導体ウェハ１１１を挿入して高温で長時間の熱処理を行い、半導体ウェハ１１１のおもて面の表面層にｐ型の拡散層１１６を形成する（図３３）。拡散層１１６の厚さは、例えば数百μｍ程度である。後の工程において、この拡散層１１６が分離層となる。
　次に、半導体ウェハ１１１のおもて面側に、逆阻止型ＩＧＢＴのおもて面素子構造１１７（図３５参照）を形成する。次に、半導体ウェハ１１１の裏面を拡散層１１６が露出するまで研削して、半導体ウェハ１１１を薄板化する（図３４）。次に、半導体ウェハ１１１の研削された裏面に、ｐコレクタ領域１１８とコレクタ電極１１９とで構成される裏面素子構造を形成する（図３５）。
　次に、半導体ウェハ１１１を、拡散層１１６の中心部に形成されたスクライブライン（不図示）に沿ってダイシングしチップ状に分離する。これにより、図３５に示すように、チップの切断面１２０に拡散層１１６からなる分離層を備えた逆阻止型ＩＧＢＴが完成する。
　図３６～３９は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法の別の一例について示す断面図である。ここでは、半導体ウェハにトレンチ（溝）を形成し、トレンチの側面に分離層となる拡散層を形成する方法について示す。まず、例えば熱酸化等によって、ｎ型の半導体ウェハ１２１のおもて面上に、例えば数μｍ程度の厚い酸化膜１２２を形成する（図３６）。
　次に、ドライエッチングによって、半導体ウェハ１２１のおもて面側からトレンチ１２３を形成する（図３７）。トレンチ１２３の深さは、例えば数百μｍ程度である。このとき、酸化膜１２２には、トレンチ１２３の幅と等しい幅を有する開口部１２４が形成され、ドーパントマスク用のマスク酸化膜１２５が形成される。
　次に、気相拡散法によってトレンチ１２３の底面および側壁に不純物１２６を導入し、トレンチ１２３の底面および側壁に不純物層１２７を形成する（図３８）。後の工程において、この不純物層１２７が分離層となる。次に、半導体ウェハ１２１のおもて面側におもて面素子構造を形成した後、半導体ウェハ１２１の裏面を不純物層１２７が露出するまで研削し、この研削面に裏面素子構造を形成する（図３９）。
　次に、トレンチ１２３の内部に補強材１２８を充填した後、半導体ウェハ１２１をスクライブラインに沿ってダイシングしチップ状に分離する。スクライブラインは、トレンチ１２３の中心部に沿って半導体ウェハ１２１をダイシングすることができる位置に形成されている。これにより、図３９に示すように、チップの切断面１２９に不純物層１２７からなる分離層を備えた逆阻止型ＩＧＢＴが完成する。
　このように、トレンチ側壁に分離層を形成する方法として、シリコンにおいて次の方法が提案されている。第２導電型のエピタキシャル層をその上に形成した第１導電型の半導体材料の基板を準備する。次に、エピタキシャル層の上面内に第１導電型の第２の領域を形成し、第２の領域上面からエピタキシャル層を貫通して基板まで達し、かつ活性層を取り囲むトレンチを形成する。次に、このトレンチの側壁に第１導電型の不純物を注入してアニール処理を施し、第２の領域と基板とを電気的に接続する低抵抗路を形成する（例えば、下記特許文献２参照。）。
　また、シリコンにおいて別の方法として、次の方法が提案されている。ガードリング構造となる箇所の外側に、ｎベース領域のｐコレクタ領域とのｐｎ接合近傍に達する溝を形成する。その後、この溝の表面層を化学処理（エッチング）により除去する。このとき、エッチング後の溝の底部の深さを、ｐｎ接合を横切る深さにする。基板裏面側のｐコレクタ領域と基板おもて面側ｐ領域に接するｐ領域を溝表面から形成する（例えば、下記特許文献３参照。）。
　また、シリコンにおいて別の方法として、耐圧構造の外周部とＰコレクタ層に接するように、Ｎベース層の側壁にＰ層を形成する方法が提案されている（例えば、下記特許文献４参照。）。
　図３１～３４に示す逆阻止型ＩＧＢＴの製造方法において、数百μｍ程度の拡散深さを有する分離層（拡散層１１６）を形成する場合、高温で長時間の拡散処理が必要となる。このため、拡散炉を構成する石英ボードや石英管（石英チューブ）、石英ノズルなどの石英治具が劣化したり、ヒーターから汚染を受けたり、失透現象によって石英治具の強度が低下するという問題が生じる。
　また、高温で長時間（例えば１３００℃、２００時間）の拡散処理に耐え得る良質で厚いマスク酸化膜１１４を形成する必要があり、拡散処理において例えばボロンがマスク酸化膜１１４を突き抜けないように、マスク酸化膜１１４の膜厚を約２．５μｍ程度にする必要がある。膜厚が約２．５μｍ程度の熱酸化膜を形成するためには、ドライ（乾燥酸素雰囲気）酸化法によって、例えば１１５０℃で約２００時間の熱酸化を行う必要がある。
　ドライ酸化法に比べて膜質がやや劣るが、ドライ酸化法よりも処理時間が短いウェット酸化またはパイロジェニック酸化であっても、約１５時間程度の処理が必要となる。さらに、これらの酸化処理中に大量の酸素が半導体ウェハ中に導入されるため、酸素析出物が生じたり、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ　Ｉｎｄｕｃｅｄ　Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ）などの結晶欠陥が導入されたり、酸素ドナーが発生したりする。それらが原因で、デバイス特性が劣化したり、デバイスの信頼性が低下するという問題が生じる。
　また、ドライ酸化法においても、通常は酸化雰囲気下で上述したように高温長時間の拡散処理となるため、半導体ウェハ内の格子間に酸素が導入され、酸素析出物が生じたり、酸素ドナーが発生したり、酸化誘起積層欠陥やスリップ転位など結晶欠陥が導入されてしまう。それらが原因で、ｐｎ接合でのリーク電流が増大したり、半導体ウェハ上に形成された絶縁膜の耐圧や信頼性が大幅に低下する。また、拡散処理中に半導体ウェハ内に導入された酸素がドナー化し、耐圧が低下するという問題が生じる。
　また、図３１～３４に示す逆阻止型ＩＧＢＴの製造方法では、ボロンの拡散がマスク酸化膜１１４の開口部１１３からほぼ等方的に進行するため、ボロンを深さ方向に２００μｍ拡散させると、横方向にもボロンが１８０μｍ程度拡散してしまう。そのため、デバイスピッチやチップサイズの縮小化が妨げられるという問題もある。
　一方、図３６～３９に示す逆阻止型ＩＧＢＴの製造方法では、高アスペクト比のトレンチを形成し、トレンチ側壁に分離層を形成するため、図３１～３４に示す逆阻止型ＩＧＢＴの製造方法に比べてデバイスピッチの縮小化を図ることができる。しかしながら、典型的なドライエッチング装置を用いて半導体ウェハに２００μｍ程度の深さのトレンチを形成するには、ウェハ１枚あたり１００分程度かかる。そのため、リードタイムが増加したり、ドライエッチング装置のメンテナンス回数が増加するという問題がある。
　また、シリコン酸化膜（ＳｉＯ2）のマスクを用いたドライエッチング処理によって深いトレンチを形成する場合、マスクの選択比が約５０以下であるため、数μｍ程度の厚さのシリコン酸化膜が必要となる。そのため、製造コストが上昇したり、酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥が導入されてしまい、良品率が低下するという問題点がある。
　高アスペクト比のトレンチをドライエッチングで形成する際に、次のような問題が生じる。図４０は、従来の逆阻止型ＩＧＢＴの製造途中における要部について示す断面図である。図４０に示すようにトレンチ１２３内にレジストの残渣１３１や薬液の残渣１３２などが発生することがあり、歩留まりが低下したり、信頼性が低下するという問題がある。
　また、通常、トレンチ側壁に対してリン（Ｐ）やボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、半導体ウェハを斜めにしてイオン注入することによりトレンチ側壁へのドーパント導入を行う。しかし、高アスペクト比のトレンチ内へ不純物を導入するにあたっては、実効ドーズ量の低下や、それに伴う注入時間の増加、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの理由によりイオン注入法が適当でない。
　このため、イオン注入に代えて、ホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）などのガス化させた不純物零囲気に半導体ウェハを曝す気相拡散法が用いられる。しかし、気相拡散法は、ドーズ量の精密制御性の点でイオン注入法より劣る。また、気相拡散法は、導入できるドーパントのドーズ量が固溶限（Ｓｏｌｕｂｉｌｉｔｙ　Ｌｉｍｉｔ）により制限されることが多く、イオン注入法に比べてドーズ量の精密制御性に劣る。
　さらに、トレンチのアスペクト比が高いと、トレンチに絶縁膜を充填させる際に、トレンチ内にボイドと呼ばれる隙間ができることがあり、信頼性が低下するという問題がある。また、上述した特許文献２～４の製造方法では、半導体ウェハを個々のチップ状にダイシングする際に、トレンチを補強材などで埋める工程が必要となることが想定され、製造コストが上昇するという問題がある。
　上述したような問題を解消する方法として、シリコンにおいて次の方法が提案されている。図４１，４２は、従来の逆阻止型ＩＧＢＴを示す断面図である。図４１に示すようにエミッタ側からコレクタ側に向かって幅が広くなるテーパー状の側面１４１、または、図４２に示すようにコレクタ側からエミッタ側に向かって幅が広くなるテーパー状の側面１５１を有する半導体チップ１４０，１５０の、テーパー状の側面１４１，１５１に、不純物をイオン注入してアニールすることで分離層１４２，１５２を形成する（例えば、特許文献５参照。）。
　半導体チップの側面をテーパー状にする方法として、異方性エッチングによって半導体ウェハの一部を選択的に除去する方法がシリコンにおいて提案されている（例えば、下記特許文献６および下記特許文献７参照。）。
　図４２に示すコレクタ側からエミッタ側に向かって幅が広くなるテーパー状の側面１５１を有する逆阻止型ＩＧＢＴは、図４１に示すテーパー状の側面１４１を有する逆阻止型ＩＧＢＴに比べて、エミッタ側の主面を広く利用することができる。このため、エミッタ側主面の表面層に形成するエミッタ領域やチャネル領域の幅を広くすることができ、電流密度の大きい逆阻止型ＩＧＢＴを作製することができる。また、従来と同じ電流定格で、従来よりもチップ面積が小さい逆阻止型ＩＧＢＴを作製することができる。
　また、図４１，４２に示す逆阻止型ＩＧＢＴにおいては、テーパー状の側面１４１，１５１に不純物をイオン注入してアニールを施すことによって分離層１４２，１５２を形成するため、図３１～３４に示すような高温長時間の拡散処理とならない。このため、半導体ウェハ内に結晶欠陥や酸素に起因する欠陥が導入されたり、拡散炉が劣化するなどの問題が生じない。
　また、テーパー状の側面１４１，１５１からなる溝のアスペクト比はトレンチ（図３６～３９参照）のアスペクト比に比べて低い。このため、テーパー状の側面１４１，１５１に、ボイドや残渣（図４０参照）を発生させずに、イオン注入によって簡単にドーパントを導入することができる。
特開２００９－１２３９１４号公報 特開平２－２２８６９号公報 特開２００１－１８５７２７号公報 特開２００２－７６０１７号公報 特開２００６－３０３４１０号公報 特開２００４－３３６００８号公報 特開２００６－１５６９２６号公報
　ＳｉＣやＧａＮは、バンドギャップがシリコン（Ｓｉ）の約３倍、破壊電界強度がシリコンの約１０倍という優れた特性を有することから、低オン電圧で高速スイッチングが可能なパワーデバイスへの研究開発が行われている。しかしながら、本発明者らが鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。
　例えば、ＳｉＣやＧａＮを半導体材料とする基板（以下、単にＳｉＣ基板とする）を用いたパワーデバイスは、シリコンを半導体材料として用いたパワーデバイスと比較してドリフト領域の厚さを約１／１０にすることができる。具体的には、ＳｉＣ基板を用いた縦型パワーデバイスにおいては、ドリフト層の厚さを、１２００Ｖ耐圧クラスの場合に１５μｍ程度、耐圧６００Ｖ耐圧クラスの場合に１０μｍ以下程度とすることができる。
　また、ＳｉＣやＧａＮは、シリコンよりもバンドギャップが広く、例えばＩＧＢＴを構成した場合にビルトイン電位が大きく、６００Ｖ耐圧クラスや１２００Ｖ耐圧クラスのデバイスを作製する際の半導体材料として適用される他に、ＭＯＳＦＥＴやＪ－ＦＥＴ（Ｊｕｎｃｔｉｏｎ－Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を作製する際の半導体材料として適用され始めている。
　しかしながら、ＭＯＳＦＥＴやＪ－ＦＥＴは、逆方向電圧が印加されたときに電圧を維持するｐｎ接合が設けられていないため、逆耐圧を得ることができない。このため、ＭＯＳＦＥＴやＪ－ＦＥＴを逆阻止型デバイスとするために、ドレイン電極とドリフト層との接合をショットキー接合にする必要がある。この場合、デバイスの全体の厚さがドリフト層の厚さ程度となることから、製造が極めて困難になるという問題がある。
　つまり、ＳｉＣ基板を用いて低損失な逆阻止型ＭＯＳＦＥＴや逆阻止型ＩＧＢＴを作製するためには、ＳｉＣ基板の厚さを数１０μｍ程度にすることが望ましい。この場合、ＳｉＣからなるウェハを薄板化した後に、薄板化したウェハ単体に対して各製造工程が順に行われることとなるため、ウェハに割れや欠けが生じる虞がある。これにより、逆阻止型デバイスの良品率が低下する虞がある。
　この発明は、上述した従来技術による問題点を解消するため、低損失な半導体装置の製造方法および半導体装置を提供することを目的とする。また、歩留まりの高い半導体装置の製造方法および半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。
　この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面にショットキー接合を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、この半導体チップの側面および裏面にショットキー接合を形成することができる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁に第２導電型不純物を注入する工程と、前記溝の側壁に注入された第２導電型不純物を活性化し、当該溝の側壁の表面層に第２導電型の第１の半導体領域を形成する工程と、前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。
　この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面にショットキー接合を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、このチップの裏面にショットキー接合を形成することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハに前記溝を形成した後、前記半導体ウェハの裏面に選択的に第２導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第２導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に選択的に第２導電型の第２の半導体領域を形成する工程と、をさらに含むことを特徴とする。
　この発明によれば、半導体ウェハの裏面に選択的に形成された第２導電型の半導体領域によって、漏れ電流を低減することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記おもて面素子構造は、電界効果トランジスタのおもて面素子構造であり、前記電極膜は、ドレイン電極であることを特徴とする。
　この発明によれば、逆阻止型ＭＯＳＦＥＴを形成することができる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記半導体ウェハの裏面に第２導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第２導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に第２導電型の第３の半導体領域を形成する工程と、前記溝の側壁に第２導電型不純物を注入する工程と、前記溝の側壁に注入された第２導電型不純物を活性化し、当該溝の側壁の表面層に第２導電型の第１の半導体領域を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、前記第１の半導体領域および前記第３の半導体領域と当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。
　この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面に電極膜を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、このチップの側面および裏面に電極膜を形成することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハの裏面に第２導電型不純物を注入するとともに、前記溝の側壁に第２導電型不純物を注入した後、前記半導体ウェハの裏面および前記溝の側壁に注入された第２導電型不純物を活性化することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記おもて面素子構造は、絶縁ゲート型バイポーラトランジスタのおもて面素子構造であり、前記電極膜は、コレクタ電極であることを特徴とする。
　この発明によれば、逆阻止型ＩＧＢＴを形成することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝は、前記半導体ウェハを貫通し前記支持基板に達することを特徴とする。
　この発明によれば、逆阻止型ＭＯＳＦＥＴや逆阻止型ＩＧＢＴを形成する工程中に、半導体ウェハをチップ状に切断することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝の幅は、前記半導体ウェハの裏面から当該半導体ウェハの深さ方向に向かって徐々に狭くなることを特徴とする。
　この発明によれば、チップ側面に容易に電極膜を形成することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハは、シリコンよりもバンドギャップが広い半導体材料からなることを特徴とする。
　この発明によれば、オン電圧が低い逆阻止型ＭＯＳＦＥＴおよび逆阻止型ＩＧＢＴを形成することができる。高速スイッチングが可能な逆阻止型ＭＯＳＦＥＴおよび逆阻止型ＩＧＢＴを形成することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハは、炭化珪素からなることを特徴とする。
　この発明によれば、オン電圧が低い逆阻止型ＭＯＳＦＥＴおよび逆阻止型ＩＧＢＴを形成することができる。高速スイッチングが可能な逆阻止型ＭＯＳＦＥＴおよび逆阻止型ＩＧＢＴを形成することができる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料からなる半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面および裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする。
　この発明によれば、ビルトイン電位の小さい逆阻止型ＭＯＳＦＥＴを提供することができる。また、オン電圧が低い逆阻止型ＭＯＳＦＥＴを提供することができる。高速スイッチングが可能な逆阻止型ＭＯＳＦＥＴを提供することができる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料からなる第１導電型の半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面の表面層に設けられた第２導電型の半導体領域と、前記半導体基板の裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする。
　この発明によれば、ビルトイン電位の小さい逆阻止型ＭＯＳＦＥＴを提供することができる。また、オン電圧が低い逆阻止型ＭＯＳＦＥＴを提供することができる。高速スイッチングが可能な逆阻止型ＭＯＳＦＥＴを提供することができる。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の裏面の表面層に選択的に設けられ、かつ前記ドレイン電極に接する第２導電型の半導体領域をさらに備えることを特徴とする。
　この発明によれば、漏れ電流を低減した逆阻止型ＭＯＳＦＥＴを構成することができる。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、テーパー状の側面を有することを特徴とする。
　この発明によれば、安定した良品率を示す逆耐圧型ＭＯＳＦＥＴを構成することができる。
　以上、上述した発明によれば、薄板化されたＳｉＣウェハに、低損失で、安定した良品率を示す逆阻止型ＭＯＳＦＥＴおよび逆阻止型ＩＧＢＴを形成することができる。また、支持基板を用いることで、ＳｉＣウェハのおもて面におもて面素子構造を形成した後に、ＳｉＣウェハに割れや欠けを生じさせることなく、ＳｉＣウェハを研削および研磨して薄板化することができる。
　本発明にかかる半導体装置の製造方法および半導体装置によれば、低損失な半導体装置を提供することができるという効果を奏する。また、歩留まりを向上することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。 図９は、実施の形態２にかかる半導体装置を示す断面図である。 図１０は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。 図１１は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。 図１２は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。 図１３は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。 図１４は、実施の形態３にかかる半導体装置を示す断面図である。 図１５は、実施の形態４にかかる半導体装置を示す断面図である。 図１６は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図１７は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図１８は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図１９は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図２０は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図２１は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図２２は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図２３は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。 図２４は、実施の形態５にかかる半導体装置の製造方法について示す断面図である。 図２５は、実施の形態５にかかる半導体装置の製造方法について示す断面図である。 図２６は、本発明にかかる半導体装置の製造方法における半導体ウェハの割れ率を示す特性図である。 図２７は、本発明にかかる半導体装置の電気的特性を示す特性図である。 図２８は、本発明にかかる半導体装置の電気的特性を示す特性図である。 図２９は、従来のマトリックスコンバータを示す等価回路図である。 図３０は、従来のマトリックスコンバータを示す等価回路図である。 図３１は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。 図３２は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。 図３３は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。 図３４は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。 図３５は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法について示す断面図である。 図３６は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法の別の一例について示す断面図である。 図３７は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法の別の一例について示す断面図である。 図３８は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法の別の一例について示す断面図である。 図３９は、従来のシリコンでの逆阻止型ＩＧＢＴの製造方法の別の一例について示す断面図である。 図４０は、従来の逆阻止型ＩＧＢＴの製造途中における要部について示す断面図である。 図４１は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図４２は、従来の逆阻止型ＩＧＢＴを示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置は、逆耐圧型ＭＯＳＦＥＴである。図１に示す逆耐圧型ＭＯＳＦＥＴにおいて、ドリフト層となるｎ型基板１のおもて面側には、ｐベース領域２、ｎ+ソース領域３、ｎ-コンタクト領域４、ゲート絶縁膜５、ゲート電極６および層間絶縁膜７などからなるＭＯＳゲート構造が設けられている。
　ｎ型基板１は、シリコンよりもバンドギャップが広い半導体材料からなる。シリコンよりもバンドギャップが広い半導体材料とは、例えば、シリコンカーバイト（ＳｉＣ）やガリウムナイトライド（ＧａＮ）である。
　逆耐圧型ＭＯＳＦＥＴ完成後の最終的なｎ型基板１の厚さ、つまりドリフト層の厚さｔ１は、１２００Ｖ耐圧クラスの場合、例えば１５μｍ程度であるのが好ましい。その理由は、高速スイッチング特性を向上することができるからである。また、ドリフト層の厚さｔ１は、６００Ｖ耐圧クラスの場合、例えば１０μｍ程度であってもよい。
　ｎ型基板１は、例えばエピタキシャルウェハからチップ状に切断された個片である。ｎ型基板１の側面８は、テーパー状となっている。具体的には、ｎ型基板１の側面８は、ドレイン側（ｎ型基板１の裏面側）からソース側（ｎ型基板１のおもて面側）に向かってｎ型基板１の幅が徐々に広くなるような斜度で傾いている。
　ｎ型基板１の裏面からテーパー状の側面８にかけて、ｎ型基板１の裏面および側面８の全面に接するドレイン電極９が設けられている。ｎ型基板１の裏面および側面８において、ｎ型基板１とドレイン電極９とによるショットキー接合が形成されている。ｎ型基板１とドレイン電極９とによるショットキー接合を形成することにより、図１に示す逆耐圧型ＭＯＳＦＥＴは、逆方向電圧が印加されたときに電圧を維持する。
　次に、図１に示す逆耐圧型ＭＯＳＦＥＴの製造方法について説明する。図２～８は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。ここでは、１２００Ｖ耐圧クラスの逆耐圧型ＭＯＳＦＥＴを、ＳｉＣウェハ１１を用いて作製する場合について説明する。図２～８では、ＳｉＣウェハ１１のおもて面を上にして図示するが、ＳｉＣウェハ１１の主面の向きは各処理に合わせて適宜変更されているものとする（以下、図１０～１２，１６～２３においても同様）。
　まず、例えばｎ型のＳｉＣウェハ１１を準備する。ＳｉＣウェハ１１の厚さｔ０は、例えば４００μｍであってもよい。次に、図２に示すように、ＳｉＣウェハ１１のおもて面側に、ｐベース領域２、ｎ+ソース領域３およびゲート電極６などからなる逆耐圧型ＭＯＳＦＥＴのＭＯＳゲート構造（おもて面素子構造：図１参照）１２を形成する。ＭＯＳゲート構造１２は、チップとなる領域のチップのおもて面側に形成される。ＳｉＣウェハ１１上の、チップとなる領域は、例えば格子状に設けられたスクライブラインの間に島状に設けられている。
　次に、図３に示すように、ＳｉＣウェハ１１のおもて面に、接着層１３を介して例えばガラスからなる支持基板１４を貼り付ける。具体的には、ＳｉＣウェハ１１のおもて面上に、スピンコーターを用いて、接着層１３となる接着材を塗布する。そして、接着層１３となる接着材上に支持基板１４を載せて、真空雰囲気で加圧しながらＳｉＣウェハ１１のおもて面側に支持基板１４を貼り合わせる。これにより、ＳｉＣウェハ１１と支持基板１４とが接着層１３を介して貼り合わされる。
　接着層１３および支持基板１４は、後のドレイン電極９を形成するためのアニール処理に対する耐熱性を有するのが好ましい。具体的には、接着層１３および支持基板１４は、例えば、４００℃程度の耐熱性を有するのが好ましい。接着層１３の厚さは、例えば、ＭＯＳゲート構造１２を覆う程度の厚さとするのがよい。
　支持基板１４の直径は、ＳｉＣウェハ１１よりも若干大きいのが好ましい。具体的には、支持基板１４の直径は、ＳｉＣウェハ１１の上端部を覆う程度にスピンコートした接着材を流動させることができる大きさであるのが好ましい。より具体的には、例えば、ＳｉＣウェハ１１の直径が１５０ｍｍの場合、支持基板１４の直径は、１５０．５ｍｍ程度であるのが好ましい。これにより、ＳｉＣウェハ１１の端部を保護するように接着層１３を形成することができる。
　また、例えばＳｉＣウェハ１１にワックスを塗布し１００℃程度に加熱して支持基板１４を貼り合わせた場合、ＳｉＣウェハ１１が支持基板１４に対して傾いた状態で貼り合わされてしまう可能性が高い（不図示）。しかし、上述したようにＳｉＣウェハ１１を支持基板１４に貼り合わせることで、支持基板１４に対して傾いた状態とならずにＳｉＣウェハ１１を貼り合わせることができる。
　次に、支持基板１４を貼り合わせた状態のＳｉＣウェハ１１の裏面（ＭＯＳゲート構造１２が形成された面に対して反対側の面）側を、ＳｉＣウェハ１１の厚さが例えば１８μｍ程度になるまで研削（グラインド）する。次に、ＳｉＣウェハ１１の裏面側から例えば３μｍ程度研磨（ＣＭＰ，ポリシング等）して、ＳｉＣウェハ１１の裏面の平坦化および微細な研削痕の除去（ストレスリリース）を行う。これにより、ＳｉＣウェハ１１の最終的な厚さｔ１を、例えば１５μｍ程度に薄板化する。
　次に、図４に示すように、フォトリソグラフィによって、ＳｉＣウェハ１１の裏面に、レジストマスク１５を形成する。レジストマスク１５は、ＳｉＣウェハ１１から切断されるチップの側面（図１のｎ型基板１の側面８）をテーパー状に形成するためのエッチングに用いるエッチング用マスクであり、ＳｉＣウェハ１１に形成される溝の形成領域が開口されている。
　次に、図５に示すように、レジストマスク１５をマスクとしてドライエッチングを行い、レジストマスク１５の開口部に露出するＳｉＣウェハ１１を除去して、ＳｉＣウェハ１１にほぼＶ字状の溝（以下、Ｖ溝とする）１６を形成する。ＳｉＣウェハ１１のおもて面とＶ溝１６の側壁とのなす角度は、例えば４０°以上８０°以下であってもよく、好ましくは例えば５５°程度であるのがよい。
　このとき、ＳｉＣウェハ１１が個々のチップ１７に切断された状態となるように、ＳｉＣウェハ１１を貫通し接着層１３に達するＶ溝１６を形成するのが好ましい。これにより、ダイシング工程を行わずにＳｉＣウェハ１１をチップ状にすることができる。Ｖ溝１６を形成する方法は、ＳｉＣウェハ１１を貫通する程度に溝を形成することができればよく、ドライエッチングやウエットエッチングなどを用いることができる。ここで、切断された各チップ１７は、図１に示すｎ型基板１となる。
　次に、図６に示すように、レジストマスク１５を除去する。次に、図７に示すように、Ｖ溝１６の側壁およびチップ１７の裏面（ＭＯＳゲート構造１２が形成された面に対して反対側の面）に電極膜１８を成膜し、チップ１７からなるドリフト層と電極膜１８とによるショットキー接合を形成する。電極膜１８は、例えばニッケル（Ｎｉ）、プラチナ（Ｐｔ）、チタン（Ｔｉ）、金（Ａｕ）等を積層した積層膜であってもよい。電極膜１８は、図１に示す逆耐圧型ＭＯＳＦＥＴのドレイン電極９である。
　次に、チップ１７の裏面への電極膜１８の密着性を良好にするために、接着層１３の耐熱性温度よりも低い温度で電極膜１８をアニールする。具体的には、チップ１７に例えば３００℃程度の炉アニールを行ってもよいし、チップ１７の裏面側をレーザーアニールし、チップ１７の裏面側の温度を３００℃程度に上昇させてもよい。
　次に、図８に示すように、チップ１７状に切断されたＳｉＣウェハの裏面側にテープ１９を貼り付けた後に、各チップ１７から支持基板１４を剥離する。このとき、接着層１３を加熱して接着層１３の付着力を弱めた後に支持基板１４を剥離する（加熱剥離）。また、支持基板１４と接着層１３との界面をレーザー照射により焼き切った後に支持基板１４を剥離してもよい（レーザー照射剥離）。これにより、すべてのチップ１７がテープ１９のみに支持された状態となる。
　次に、例えばテープ１９を両手で引き伸ばして拡張させるなどによって、テープ１９からチップ１７を剥離する。これにより、図１に示す逆耐圧型ＭＯＳＦＥＴが形成されたチップ１７が完成する。テープ１９として、加熱することで付着力が無くなる発泡剥離タイプのテープを用いてもよい。テープ１９として発泡剥離タイプのテープを用いることで、テープ１９からチップ１７を剥離しやすくなる。
　上述したＳｉＣウェハ１１への支持基板１４の貼り合わせは、ＳｉＣウェハ１１のＣ（炭素）面側に行ってもよいし、Ｓｉ面側に行ってもよい。また、６００Ｖ耐圧クラスの逆耐圧型ＭＯＳＦＥＴを作製する場合には、ＳｉＣウェハ１１の最終的な厚さｔ１は、例えば、１０μｍ程度であってもよい。
　以上、説明したように、実施の形態１によれば、ＳｉＣからなるｎ型基板１のおもて面にＭＯＳＦＥＴのおもて面素子構造を形成し、ｎ型基板１の側面および裏面に、ｎ型基板１とドレイン電極９とによるショットキー接合を形成する。これにより、逆阻止型ＭＯＳＦＥＴを形成することができる。また、ＳｉＣはシリコンと比べてバンドギャップが広く、破壊電界強度が高いため、Ｓｉウェハを用いる場合に比べて、オン電圧が低く、高速スイッチングが可能な逆阻止型ＭＯＳＦＥＴを作製することができる。また、ビルトイン電位の小さい逆阻止型ＭＯＳＦＥＴを提供することができる。これにより、低損失な逆阻止型ＭＯＳＦＥＴを形成することができる。
　また、支持基板１４を貼り合わせた状態で薄板化された半導体ウェハ１１の裏面に、Ｖ溝１６を形成した後に、ドレイン電極９となる電極膜１８を形成する。このため、半導体ウェハ１１を薄板化した後に、Ｖ溝１６の側壁および半導体ウェハ１１の裏面に電極膜１８を形成したとしても、半導体ウェハに割れや欠けを生じさせることはない。これにより、歩留まりを向上することができ、安定した良品率を示す逆阻止型ＭＯＳＦＥＴを作製することができる。
　また、Ｖ溝１６は、半導体ウェハ１１を貫通して接着層１３に達するように形成される。これにより、逆阻止型ＭＯＳＦＥＴを形成する工程中に、半導体ウェハを個々のチップに切断することができる。また、薄板化された半導体ウェハを個々のチップに切断した状態で、このチップの側面および裏面にショットキー接合を形成することができる。
　また、Ｖ溝１６を形成してチップ側面をテーパー状にすることで、半導体ウェハ１１の裏面に垂直な側壁を有するトレンチを形成する場合に比べて、チップ側面に容易に電極膜１８を形成することができる。これにより、安定した良品率を示す逆耐圧型ＭＯＳＦＥＴを作製することができる。
（実施の形態２）
　図９は、実施の形態２にかかる半導体装置を示す断面図である。図９に示す半導体装置は、逆耐圧型ＭＯＳＦＥＴである。実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴは、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴにおいて、ｎ型基板１の側面８にｐ-型半導体領域が設けられている。また、ｎ型基板１の裏面に選択的にｐ-型半導体領域が設けられている。
　図９に示す逆耐圧型ＭＯＳＦＥＴにおいて、ドリフト層となるｎ型基板１のおもて面側には、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴ（図１）と同様にＭＯＳゲート構造が設けられている。ｎ型基板１のおもて面側の端部には、ｐ-型半導体領域（以下、ＦＬＲ：フィールドリミッティングリングとする）２１が設けられている。
　ｎ型基板１の側面８は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴと同様にテーパー状をなしている。ｎ型基板１の側面８の表面層には、ドリフト層とｎ型基板１の側面とを分離するｐ-型半導体領域（以下、分離層とする、第１の半導体領域）２２が設けられている。分離層２２は、ＦＬＲ２１に接する。ｎ型基板１の裏面には、ｐ-型半導体領域（以下、ｐ拡散領域とする、第２の半導体領域）２３が選択的に設けられている。
　ｎ型基板１の裏面からテーパー状の側面８にかけて、ｎ型基板１の裏面および側面８の全面に接するドレイン電極２４が設けられている。ドレイン電極２４は、分離層２２およびｐ拡散領域２３に接する。実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴのそれ以外の構成は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴと同様である。
　次に、図９に示す逆耐圧型ＭＯＳＦＥＴの製造方法について説明する。図１０～１３は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。ここでは、１２００Ｖ耐圧クラスの逆耐圧型ＭＯＳＦＥＴを、ＳｉＣウェハを用いて作製する場合について説明する。
　まず、図２～５に示すように、実施の形態１と同様に、ＭＯＳゲート構造１２を形成する工程から、Ｖ溝１６を形成する工程まで行う。具体的には、ＳｉＣウェハ１１のおもて面側にＭＯＳゲート構造１２を形成した後（図２）、接着層１３を介して支持基板１４を貼り合わせる（図３）。次に、ＳｉＣウェハ１１を薄板化した後、ＳｉＣウェハ１１裏面にＶ溝１６の形成領域が開口するレジストマスク１５を形成する（図４）。レジストマスク１５をマスクとしてエッチングを行い、Ｖ溝１６を形成することにより、ＳｉＣウェハ１１を個々のチップ１７に切断する（図５）。
　ここで、実施の形態２においては、ＳｉＣウェハのおもて面側にＭＯＳゲート構造１２を形成する際に、ＭＯＳゲート構造１２とともにＦＬＲ２１（図９参照、図１０～１３においては不図示）を形成する。ＦＬＲ２１は、ＭＯＳゲート構造１２を構成するｐ-型領域と同様の工程で形成してもよいし、ＭＯＳゲート構造１２を構成する各領域とは別の工程で形成してもよい。
　次に、図１０に示すように、フォトリソグラフィによって、レジストマスク１５を再度パターニングし、レジストマスク１５に、チップ１７の裏面に形成されるｐ拡散領域２３（図９参照）の形成領域が開口する開口部を形成する。
　次に、図１１に示すように、レジストマスク１５をマスクとして、チップ１７の裏面側にｐ型不純物イオン（例えば、アルミニウムイオン：Ａｌ+）をイオン注入３１する。このとき、例えばチップ１７の裏面に対して斜め方向からイオン注入３１を行うのが好ましい。また、イオン注入３１は、接着層１３の耐熱温度よりも低い３００℃～３８０℃でチップ１７を加熱しながら実施するのが好ましい。
　次に、図１２に示すように、レジストマスク１５を除去した後、レーザーアニールによって、Ｖ溝１６の側壁およびチップ１７の裏面に注入したｐ型不純物を活性化する。レーザーアニールは、レーザー光のＳｉＣ基板への吸収を高めるために、ＹＡＧ３ω（＝３５５ｎｍ）、ＸｅＦ（＝３５１ｎｍ）またはＸｅＣｌ（＝３０８ｎｍ）等の波長で行うのが好ましい。これにより、Ｖ溝１６の側壁およびチップ１７の裏面に、ｐ-型半導体領域３２（図９に示す分離層２２およびｐ拡散領域２３）が形成される。このとき、チップ１７の裏面に形成されるｐ-型半導体領域３２（ｐ拡散領域２３）は、イオン注入３１で用いたレジストマスク１５のパターンで形成される。
　次に、逆耐圧型ＭＯＳＦＥＴのドレイン電極２４（図９参照）となる電極膜を形成する前処理として、フッ酸によってＶ溝１６の側壁およびチップ１７の裏面を洗浄する（不図示）。次に、図１２に示すように、Ｖ溝１６の側壁およびチップ１７の裏面に、例えばＴｉ、Ａｕ等を積層してなる電極膜３３を成膜する。その後、電極膜３３の密着性を良好にする電極アニール工程から以降の工程を実施の形態１と同様に行い、図１３に示すように、テープ１９からチップ１７を剥離することにより、図９に示す逆耐圧型ＭＯＳＦＥＴが形成されたチップ１７が完成する。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、半導体ウェハ１１の裏面に選択的に形成されたｐ拡散領域２３によって、逆阻止型ＭＯＳＦＥＴの漏れ電流を低減することができる。
（実施の形態３）
　図１４は、実施の形態３にかかる半導体装置を示す断面図である。図１４に示す半導体装置は、逆耐圧型ＭＯＳＦＥＴである。図１４に示す逆耐圧型ＭＯＳＦＥＴは、実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴにおいて、ｎ型基板１の側面８にのみｐ-型半導体領域が設けられている。つまり、実施の形態３に示す逆耐圧型ＭＯＳＦＥＴには、ｎ型基板１の裏面にｐ拡散領域が設けられていない。
　図１４に示す逆耐圧型ＭＯＳＦＥＴにおいて、ｎ型基板１の側面８は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴと同様にテーパー状をなしている。ｎ型基板１の側面８には、ＦＬＲ２１に接するｐ-型の分離層２２が設けられている。
　ｎ型基板１の裏面からテーパー状の側面８にかけて、ｎ型基板１の裏面および側面８の全面に接するドレイン電極４１が設けられている。ドレイン電極４１は、分離層２２に接する。また、ｎ型基板１の裏面において、ｎ型基板１とドレイン電極４１とによるショットキー接合が形成されている。実施の形態３にかかる逆耐圧型ＭＯＳＦＥＴのそれ以外の構成は、実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴと同様である。
　次に、図１４に示す逆耐圧型ＭＯＳＦＥＴの製造方法について説明する。図１４に示す逆耐圧型ＭＯＳＦＥＴを作製するには、実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴにおいて、Ｖ溝１６の側壁の表面層にのみｐ-型半導体領域３２を形成する。具体的には、実施の形態３においては、実施の形態２の、チップ１７の裏面にｐ-型半導体領域３２を形成するためのレジストマスク１５の２回目のパターニング（図１０参照）工程を行わずに、Ｖ溝１６の側壁にのみイオン注入３１およびレーザーアニールを行う。実施の形態３にかかる逆耐圧型ＭＯＳＦＥＴのそれ以外の製造方法は、実施の形態２にかかる逆耐圧型ＭＯＳＦＥＴの製造方法と同様である。
　以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。また、実施の形態３においては、Ｖ溝１６の側壁にのみレーザーアニールを行うため、アニール温度を高めに設定し、Ｖ溝１６の側壁に注入されたｐ型不純物を十分に活性化させることができる。
（実施の形態４）
　図１５は、実施の形態４にかかる半導体装置を示す断面図である。図１５に示す半導体装置は、逆耐圧型ＩＧＢＴである。図１５に示す逆耐圧型ＩＧＢＴにおいて、ドリフト層となるｎ型基板５１のおもて面側には、ｐベース領域５２、ｎ+エミッタ領域５３、ｎ-コンタクト領域５４、ゲート絶縁膜５５、ゲート電極５６および層間絶縁膜５７などからなるＭＯＳゲート構造が設けられている。また、ｎ型基板５１のおもて面側の端部には、ｐ-型のＦＬＲ５８が設けられている。
　ｎ型基板５１の側面５９は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴと同様にテーパー状となっている。具体的には、ｎ型基板５１の側面５９は、コレクタ側（ｎ型基板５１の裏面側）からエミッタ側（ｎ型基板５１のおもて面側）に向かってｎ型基板５１の幅が徐々に広くなるような斜度で傾いている。
　ｎ型基板５１の側面５９の表面層には、ｐ-型の分離層６０が設けられている。分離層６０は、ＦＬＲ５８に接する。ｎ型基板５１の裏面には、ｐ-型のコレクタ領域（第３の半導体領域）６１が設けられている。コレクタ領域６１は、分離層６０に接する。つまり、ＦＬＲ５８、分離層６０およびコレクタ領域６１は連結されている。
　ｎ型基板５１の裏面からテーパー状の側面５９にかけて、コレクタ電極６２が設けられている。つまり、コレクタ電極６２は、分離層６０およびコレクタ領域６１に接する。ｎ型基板５１の裏面および側面５９において、分離層６０およびコレクタ領域６１からなるｐ型領域とコレクタ電極６２とによるショットキー接合が形成されている。ｎ型基板５１の側面５９に分離層６０が形成されていることにより、図１５に示す逆耐圧型ＩＧＢＴは逆方向電圧が印加されたときに電圧を維持する。ｎ型基板５１のそれ以外の構成は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴのｎ型基板１と同様である。
　次に、図１５に示す逆耐圧型ＩＧＢＴの製造方法について説明する。図１６～２３は、実施の形態４にかかる半導体装置の製造方法について示す断面図である。まず、図１６～２０に示すように、逆耐圧型ＩＧＢＴのＭＯＳゲート構造７２を形成する工程から、Ｖ溝７６を形成した後にＶ溝７６の形成に用いたレジストマスク７５を除去する工程までを、実施の形態１と同様に行う。
　具体的には、ＳｉＣウェハ７１のおもて面側に逆耐圧型ＩＧＢＴのＭＯＳゲート構造７２を形成する（図１６）。次に、接着層７３を介して支持基板７４を貼り合わせる（図１７）。次に、ＳｉＣウェハ７１を薄板化し、ＳｉＣウェハ７１裏面にＶ溝７６の形成領域が開口するレジストマスク７５を形成する（図１８）。次に、レジストマスク７５をマスクとしてエッチングを行い、Ｖ溝７６を形成することにより、ＳｉＣウェハ７１を個々のチップ７７に切断する（図１９）。次に、レジストマスク７５を除去する（図２０）。ここで、接着層７３および支持基板７４の構成は、実施の形態１にかかる逆耐圧型ＭＯＳＦＥＴを形成する際に用いた接着層および支持基板と同様である。
　ここで、実施の形態４においては、ＳｉＣウェハ７１のおもて面側にＭＯＳゲート構造７２を形成する際に、ＭＯＳゲート構造７２とともにＦＬＲ５８（図１５参照、図１６～２３においては不図示）を形成する。ＦＬＲ５８は、ＭＯＳゲート構造７２を構成するｐ-型領域と同様の工程で形成してもよいし、ＭＯＳゲート構造７２を構成する各領域とは別の工程で形成してもよい。
　その後、図２１に示すように、チップ７７の裏面側にｐ型不純物イオン（例えば、アルミニウムイオン：Ａｌ+）をイオン注入７８する。このとき、例えばチップ７７の裏面に対して斜め方向からイオン注入７８を行うのが好ましい。また、イオン注入７８は、接着層７３の耐熱温度よりも低い３００℃～３８０℃でチップ７７を加熱しながら実施するのが好ましい。
　次に、レーザーアニールによって、イオン注入７８を行ったＶ溝７６の側壁およびチップ７７の裏面に注入されたｐ型不純物を活性化する。レーザーアニールは、レーザー光のＳｉＣ基板への吸収を高めるために、ＹＡＧ３ω（＝３５５ｎｍ）、ＸｅＦ（＝３５１ｎｍ）またはＸｅＣｌ（＝３０８ｎｍ）等の波長で行うのが好ましい。これにより、Ｖ溝７６の側壁およびチップ７７の裏面全体に、ｐ-型半導体領域７９（図１５に示す分離層６０およびコレクタ領域６１）が形成される。ＳｉＣでの不純物の活性化には、１０００℃以上の温度を必要とするが、レーザーアニールを用いると局所的に１０００℃以上の加熱が行え、かつ活性化するｐ-型半導体領域７９が数μｍの深さでもあるので充分に活性化ができる。
　次に、逆耐圧型ＩＧＢＴのコレクタ電極６２（図１５参照）となる電極膜を形成する前処理として、フッ酸によってＶ溝７６の側壁およびチップ７７の裏面を洗浄する（不図示）。次に、図２２に示すように、Ｖ溝７６の側壁およびチップ７７の裏面に、例えばＴｉ、Ａｕ等を積層してなる電極膜８０を成膜する。その後、電極膜８０の密着性を良好にする電極アニール工程から以降の工程を実施の形態１と同様に行い、図２３に示すように、テープ８１からチップ７７を剥離することにより、図１５に示す逆耐圧型ＩＧＢＴが形成されたチップ７７が完成する。
　以上、説明したように、実施の形態４によれば、実施の形態１にかかる逆阻止型ＭＯＳＦＥＴと同様の効果を有する逆阻止型ＩＧＢＴを作製することができる。
（実施の形態５）
　図２４，２５は、実施の形態５にかかる半導体装置の製造方法について示す断面図である。図２４，２５を参照して、実施の形態４にかかる逆耐圧型ＩＧＢＴの製造方法の別の一例について示す。実施の形態５においては、実施の形態４においてチップ７７の側面および裏面に同時に行っていたイオン注入７８およびアニールを（図２１参照）、チップ７７の側面の表面層に分離層を形成するためのイオン注入およびアニールと、チップ７７の裏面にコレクタ領域を形成するためのイオン注入およびアニールとに分けて行ってもよい。
　実施の形態５においては、図１６～２０に示すように、実施の形態４と同様に、逆耐圧型ＩＧＢＴのＭＯＳゲート構造７２を形成する工程から、Ｖ溝７６を形成した後にＶ溝７６形成に用いたレジストマスク７５を除去する工程までを行う。
　次に、図２４に示すように、チップ７７の裏面側にｐ型不純物イオン（例えば、アルミニウムイオン：Ａｌ+）をイオン注入９１して、チップ７７の裏面全体にｐ-型半導体領域９２（図１５に示すコレクタ領域６１）を形成する。このとき、例えばチップ７７の裏面に対して垂直にイオン注入９１を行う。次に、チップ７７の裏面にレーザーアニールを行い、実施の形態４と同様に、チップ７７の裏面に注入したｐ型不純物を活性化する。これにより、チップ７７の裏面の表面層に、ｐ-型半導体領域９２が形成される。
　次に、図２５に示すように、チップ７７の裏面にｐ-型半導体領域９２を覆うレジストマスク９３を形成する。これにより、レジストマスク９３の開口部に、Ｖ溝７６の側壁が露出する。次に、チップ７７の裏面側にｐ型不純物イオン（例えば、アルミニウムイオン：Ａｌ+）をイオン注入９４する。このとき、例えばチップ７７の裏面に対して斜め方向からイオン注入９４を行う。
　次に、実施の形態４と同様に、レーザーアニールによって、Ｖ溝７６の側壁に注入したｐ型不純物を活性化する。これにより、Ｖ溝７６の側壁の表面層に、ｐ-型半導体領域９５（図１５に示す分離層６０）が形成される。その後、逆耐圧型ＩＧＢＴのコレクタ電極６２（図１５参照）となる電極膜を形成する前処理から以降の工程を実施の形態４と同様に行い、図１５に示す逆耐圧型ＩＧＢＴが形成されたチップ７７が完成する。
　イオン注入９１，９４の注入条件は、実施の形態４におけるイオン注入７８（図２１参照）であってもよい。また、イオン注入９１，９４の注入条件は、それぞれ異なっていてもよい。
　上述した工程では、ｐ-型半導体領域９２を形成した後にｐ-型半導体領域９５を形成しているが、ｐ-型半導体領域９５を形成した後にｐ-型半導体領域９２を形成してもよい。
　以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果を得ることができる。
（実施例１）
　次に、本発明にかかる半導体装置を作製する際のＳｉＣウェハの割れ率を検証した。図２６は、本発明にかかる半導体装置の製造方法における半導体ウェハの割れ率を示す特性図である。まず、ＳｉＣウェハを用いて、実施の形態１，２，４に従い、それぞれ逆阻止型半導体装置を作製した（以下、第１～３の試料とする）。
　つまり、第１の試料として、チップ側面側および裏面側にドレイン電極に接するｐ-型半導体領域を備えていない逆阻止型ＭＯＳＦＥＴを作製した（図１参照）。第２の試料として、チップ側面側にドレイン電極に接するｐ-型半導体領域を備え、かつチップ裏面側にドレイン電極に接するｐ-型半導体領域を選択的に備える逆阻止型ＭＯＳＦＥＴを作製した（図９参照）。第３の試料として、チップ側面側およびチップ裏面側にコレクタ電極に接するｐ-型半導体領域を備える逆阻止型ＩＧＢＴを作製した（図１５参照）。
　比較として、支持基板を用いずに、薄板化したＳｉＣウェハに逆阻止型ＭＯＳＦＥＴまたは逆阻止型ＩＧＢＴを作製した（以下、比較例とする）。つまり、ＳｉＣウェハに支持基板を貼り合わせずに、実施の形態１にかかる半導体装置の製造方法を行い、比較例を作製した。第１～３の試料および比較例において、１２００Ｖ耐圧クラスとし、ドリフト層の厚さｔ１を１５μｍとした。そして、上述した第１～３の試料および比較例を作製する際のＳｉＣウェハの割れ率を算出した。
　図２６に示すように、第１～３の試料においては、ＳｉＣウェハの割れ率が１０％以下（図２６の実線２０１が割れ率１０％ラインを示す）と良好であった。一方、比較例では、ＳｉＣウェハの割れ率が１００％であった。これにより、本発明のように支持基板を用いることによって、ドリフト層を１５μｍまで薄くした場合でも、ＳｉＣウェハの割れ率を低くすることができ、歩留まりを向上することができることがわかった。
（実施例２）
　次に、本発明にかかる半導体装置の逆バイアス時の電気的特性について検証した。図２７，２８は、本発明にかかる半導体装置の電気的特性を示す特性図である。図２７には、逆バイアス印加時の測定結果を示す。図２８には、順バイアス印加時の測定結果を示す。まず、実施例１と同様に、第１～３の試料を作製した。そして、第１，２の試料において、逆バイアス電圧印加時のドレイン－ソース間電圧を測定した。第３の試料において、逆バイアス電圧印加時のコレクタ－エミッタ間電圧を測定した。図２７，２８において、第１～３の試料の測定電圧を電圧Ｖｃｅと示す。
　図２７に示す結果より、第１，２の試料の逆バイアス印加時の電圧、つまり逆耐圧は、第３の試料と同程度とすることができることがわかった。これにより、実施の形態１～３に従ってＭＯＳＦＥＴを作成することで、逆バイアス印加時の漏れ電流を低減することができ、逆阻止型ＩＧＢＴと同程度の逆阻止型ＭＯＳＦＥＴを作製することができることがわかった。
　また、図２８に示す結果より、第１，２の試料のビルトイン電位Ｖｂｉ２０２は０．８Ｖであり、第３の試料のビルトイン電位Ｖｂｉ２０３は２．５Ｖであった。これにより、実施の形態１～３に従ってＭＯＳＦＥＴを作製することで、逆阻止型ＩＧＢＴよりもビルトイン電位の低い逆阻止型ＭＯＳＦＥＴを作製することができることがわかった。
　上述した各実施の形態では、ドレイン（コレクタ）側からソース（エミッタ）側に向かって幅が広くなるテーパー状の側面を有する半導体チップに逆阻止型半導体装置を形成しているが、ソース（エミッタ）側からドレイン（コレクタ）側に向かって幅が広くなるテーパー状の側面を有する半導体チップを用いてもよい。また、半導体ウェハの裏面からチップ側面となる部分を露出するための溝を形成する際に、半導体ウェハの主面に垂直な側壁を有する溝を形成してもよい。また、ＳｉＣウェハの裏面側をエッチングすることによってＳｉＣウェハの薄板化を行ってもよい。また、半導体ウェハを貫通し接着層に達するＶ溝を形成しているが、半導体ウェハを貫通しない深さでＶ溝を形成してもよい。例えば、チップ側面に電極膜を形成する領域が露出する程度の深さでＶ溝を形成してもよい。この場合、テープから各チップを剥離する前に、例えば半導体ウェハをダイシングしてチップ状に切断する。
　以上のように、本発明にかかる半導体装置の製造方法および半導体装置は、マトリックスコンバータなどの直接リンク形変換回路などに使用されるパワー半導体装置に有用である。
　１２　ＭＯＳゲート構造
　１３　接着層
　１４　支持基板
　１６　Ｖ溝
　１７　チップ
　１８　電極膜

Claims (15)

  1. 　半導体ウェハのおもて面におもて面素子構造を形成する工程と、
    　前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、
    　前記半導体ウェハに、裏面側から溝を形成する工程と、
    　前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、
    　前記半導体ウェハから前記支持基板を剥離する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　第１導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、
    　前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、
    　前記半導体ウェハに、裏面側から溝を形成する工程と、
    　前記溝の側壁に第２導電型不純物を注入する工程と、
    　前記溝の側壁に注入された第２導電型不純物を活性化し、当該溝の側壁の表面層に第２導電型の第１の半導体領域を形成する工程と、
    　前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、
    　前記半導体ウェハから前記支持基板を剥離する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  3. 　前記半導体ウェハに前記溝を形成した後、前記半導体ウェハの裏面に選択的に第２導電型不純物を注入する工程と、
    　前記半導体ウェハの裏面に注入された第２導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に選択的に第２導電型の第２の半導体領域を形成する工程と、
    　をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記おもて面素子構造は、電界効果トランジスタのおもて面素子構造であり、
    　前記電極膜は、ドレイン電極であることを特徴とする請求項１～３のいずれか一つに記載の半導体装置の製造方法。
  5. 　第１導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、
    　前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、
    　前記半導体ウェハに、裏面側から溝を形成する工程と、
    　前記半導体ウェハの裏面に第２導電型不純物を注入する工程と、
    　前記半導体ウェハの裏面に注入された第２導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に第２導電型の第３の半導体領域を形成する工程と、
    　前記溝の側壁に第２導電型不純物を注入する工程と、
    　前記溝の側壁に注入された第２導電型不純物を活性化し、当該溝の側壁の表面層に第２導電型の第１の半導体領域を形成する工程と、
    　前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、前記第１の半導体領域および前記第３の半導体領域と当該電極膜とによるショットキー接合を形成する工程と、
    　前記半導体ウェハから前記支持基板を剥離する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  6. 　前記半導体ウェハの裏面に第２導電型不純物を注入するとともに、前記溝の側壁に第２導電型不純物を注入した後、前記半導体ウェハの裏面および前記溝の側壁に注入された第２導電型不純物を活性化することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記おもて面素子構造は、絶縁ゲート型バイポーラトランジスタのおもて面素子構造であり、
    　前記電極膜は、コレクタ電極であることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 　前記溝は、前記半導体ウェハを貫通し前記支持基板に達することを特徴とする請求項１、２、５に記載の半導体装置の製造方法。
  9. 　前記溝の幅は、前記半導体ウェハの裏面から当該半導体ウェハの深さ方向に向かって徐々に狭くなることを特徴とする請求項１、２、５に記載の半導体装置の製造方法。
  10. 　前記半導体ウェハは、シリコンよりもバンドギャップが広い半導体材料からなることを特徴とする請求項１、２、５に記載の半導体装置の製造方法。
  11. 　前記半導体ウェハは、炭化珪素からなることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　シリコンよりもバンドギャップが広い半導体材料からなる半導体基板と、
    　前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、
    　前記半導体基板の側面および裏面に接するドレイン電極と、
    　を備え、
    　前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする半導体装置。
  13. 　シリコンよりもバンドギャップが広い半導体材料からなる第１導電型の半導体基板と、
    　前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、
    　前記半導体基板の側面の表面層に設けられた第２導電型の半導体領域と、
    　前記半導体基板の裏面に接するドレイン電極と、
    　を備え、
    　前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする半導体装置。
  14. 　前記半導体基板の裏面の表面層に選択的に設けられ、かつ前記ドレイン電極に接する第２導電型の半導体領域をさらに備えることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記半導体基板は、テーパー状の側面を有することを特徴とする請求項１２～１４のいずれか一つに記載の半導体装置。
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