JP2017034255A - 半導体デバイスの形成方法および半導体デバイス - Google Patents

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Abstract

【課題】本発明では、半導体デバイスの形成方法、および半導体デバイスを開示する。【解決手段】本方法は、グラファイトを含む支持ウェハ（２０）と、ワイドバンドギャップ半導体材料を含む素子ウェハ（１，２）とを備えたウェハ積層体（４０）を設けるステップであって、素子ウェハ（１，２）は、第１面（２１）と、支持ウェハ（２０）に取り付けられる、前記第１面（２１）とは反対側の第２面（２２）とを有する、ステップと、ウェハ積層体（４０）の素子領域（Ｄ）を画定するステップと、支持ウェハ（２０）に、各素子領域（Ｄ）に位置する開口（２５）を形成するように、かつ、素子ウェハ（１，２）を前記支持ウェハ（２０）の残留部（２０’）によって支持するように、支持ウェハ（２０）の一部を除去するステップと、素子ウェハ（１，２）を、支持ウェハ（２０）の残留部（２０’）によって支持したままの状態で更に処理するステップとを有する。【選択図】図４Ｃ

Description

本発明の実施形態は、半導体デバイスの形成方法、特に、ウェハレベルでのワイドバンドギャップ半導体デバイスの形成方法と、半導体デバイスとに関する。
半導体デバイスのデバイス特性を改善するため、半導体材料の最終厚さを削減する試みがなされてきた。とりわけパワー半導体デバイスでは、しばしば、デバイスの半導体ボディの厚さが、当該デバイスまたは回路を収容するのにちょうど十分な厚さであることが望ましいことが多い。
薄い半導体チップや半導体ウェハの製造および処理はしばしば複雑であることが多い。というのも、たとえば炭化シリコン（ＳｉＣ）等の脆弱な半導体材料は、薄化されると破断しやすくなるからである。さらに、単結晶のワイドバンドギャップ材料は、比較的高価である。薄い半導体材料の機械的安定性を改善するため、支持システムが開発されてきた。たとえば支持体付きウェハは、単結晶ＳｉＣ基板を支持ウェハにボンディングし、その後、この単結晶基板の一部を支持ウェハ上に残留させながら単結晶ＳｉＣ基板を支持ウェハから剥離することにより、形成することができる。しかし、比較的高価な多結晶ＳｉＣ支持ウェハを使用しない限り、単結晶ＳｉＣ基板と支持ウェハとの間の電気的接触抵抗ならびに／もしくは接触熱抵抗、および／または、支持ウェハの電気的抵抗および／または接触熱抵抗が、製造の妨げとなってしまう。その上、ＳｉＣの硬度が高いことにより、支持体付きウェハの個片化が困難になる。さらに、単結晶ＳｉＣ基板のサポートされる面にコンタクトメタライゼーションを形成することは複雑である場合がある。
他の支持体は、通常の処理条件しか許容しないことが多い。たとえば、ＳｉＣウェハ等に接着される支持体は、接着材の熱的安定性が制限されていることにより、３５０℃未満の温度に限定されることが多い。
上記理由と他の理由とにより、本発明が必要とされる。
一実施形態の半導体デバイスの形成方法では、当該方法は、
グラファイトを含む支持ウェハと、ワイドバンドギャップ半導体材料を含む素子ウェハとを備えたウェハ積層体を設けるステップ
を有し、
前記素子ウェハは、第１面と、前記支持ウェハに取り付けられる、当該第１面とは反対側の第２面とを有し、
前記方法はさらに、
前記ウェハ積層体の素子領域を画定するステップと、
前記支持ウェハに、各素子領域に位置する開口を形成するように、かつ、前記素子ウェハを当該支持ウェハの残留部によって支持するように、前記支持ウェハの一部を除去するステップと、
前記素子ウェハを、前記支持ウェハの残留部によって支持したままの状態で更に処理するステップと
を有する。
一実施形態の半導体デバイスの形成方法では、当該方法は、
グラファイトを含む支持ウェハと、ワイドバンドギャップ半導体材料を含む素子ウェハとを備えたウェハ積層体を設けるステップ
を有し、
前記素子ウェハは、第１面と、前記支持ウェハにボンディングされる、当該第１面とは反対側の第２面とを有し、
前記方法はさらに、
前記ウェハ積層体の素子領域を画定するステップと、
前記第２面の前記素子領域内の区域を覆わず、かつ前記支持ウェハの残留部によって包囲するように、前記支持ウェハに開口を形成するステップと、
前記第２面の区域に電気的にコンタクトする各導電領域を形成するため、前記支持ウェハの開口に導電性材料を充填するステップと
を有する。
一実施形態の半導体デバイスでは、当該半導体デバイスは、
第１面と、当該第１面とは反対側の第２面とを有し、かつワイドバンドギャップ半導体材料を含有する半導体ボディと、
前記半導体ボディの第２面にボンディングされたグラファイト基板であって、当該半導体ボディの第２面の、当該グラファイト基板によって覆われていない区域を残す開口を有するグラファイト基板と、
前記グラファイト基板の開口内に配置され、当該グラファイト基板によって包囲されており、かつ前記第２面の前記区域に電気的にコンタクトする裏側メタライゼーションと
を備えている。
当業者が、以下の詳細な説明を読んだり、添付の図面を参照すれば、更なる構成および利点が明らかとなる。
図面中の各構成要素は、必ずしも実寸の比率通りではなく、本発明の基本的構成の説明に主眼を置いている。さらに、図面中において同様の符号は、対応する部分を示している。
Ａ〜Ｄは、ウェハおよびウェハ積層体の各垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図であり、Ｅは、ウェハの上面図である。 Ａ〜Ｃは、ウェハおよびウェハ積層体の各垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 Ａ〜Ｃは、ウェハおよびウェハ積層体の各垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 ウェハおよびウェハ積層体の垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 ウェハおよびウェハ積層体の垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 ウェハおよびウェハ積層体の垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 ウェハおよびウェハ積層体の各垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 ウェハおよびウェハ積層体の各垂直断面図で、複数の実施形態のウェハレベルでの半導体デバイスの形成方法のステップを示す図である。 一実施形態の半導体デバイスの垂直断面図である。
以下の詳細な説明では、添付の図面を参照する。本図面は詳細な説明の一部を構成し、本図面中には、本発明を実施する特定の形態を図解により示している。これについては、たとえば「上部」、「下部」、「表側」、「裏側」、「進行方向」、「後退方向」等の方向に関する用語は、以下説明する図面の向きを基準として使用されている。実施形態の各構成要素は、複数の異なる向きで配置することが可能であるから、上述の方向に関する用語は説明のために用いられるものであり、本発明を限定するものではない。本発明の範囲を逸脱することなく、他の実施形態を使用し、また、構造または論理についての変更を行うことができると解すべきである。よって、以下の詳細な説明は本発明を限定するものであると解すべきものではなく、本発明の範囲は、添付の特許請求の範囲によって特定される。
以下、複数の異なる実施形態を詳細に参照する。これらの実施形態の１つまたは複数の実施例を、図面に示している。各実施例はそれぞれ本発明を説明するためのものであり、本発明を限定するものではない。たとえば、１つの実施形態の構成要件として図示または記載した特徴を、他の実施形態にて、または他の実施形態とともに使用して、さらに別の実施形態を実現することができる。本発明は、かかる改良や変更を含むことを予定したものである。特定の表現を使用して実施例を説明するが、この特定の表現は、添付の特許請求の範囲を限定するものとして解釈してはならない。図面は実寸の比率通りではなく、説明目的のためだけのものである。分かりやすくするため、同一の要素または同一の製造ステップには、特記しない限り、異なる各図において同一の符号を付している。
本願明細書にて使用されている「水平方向」との用語は、半導体基板または半導体ボディの水平方向の第１面または主面に対して実質的に平行な向きを意味するものである。これはたとえば、ウェハまたはダイスの表面となり得る。
本願明細書にて使用されている「垂直方向」との用語は、半導体基板または半導体ボディの第１面に対して実質的に垂直な向き、すなわち、半導体基板または半導体ボディの第１面の法線方向に対して実質的に平行な向きを意味するものである。
本願明細書では、「ｎ型ドープ」を「第１の導電型」といい、「ｐ型ドープ」を「第２の導電型」という。これに代えて、ドーピング関係を逆にして、「第１の導電型」がｐ型ドープとなり、「第２の導電型」がｎ型ドープとなるように、半導体デバイスを形成することも可能である。さらに、ドーピング型の隣に「−」または「＋」を付することにより、相対的なドーピング濃度を示している図もある。たとえば「ｎ−」は、ドーピング濃度が「ｎ」型ドーピング領域のドーピング濃度より低いことを意味し、それに対して「ｎ＋」型ドーピング領域は、そのドーピング濃度が「ｎ」型ドーピング領域より高いことを意味する。しかし、かかる相対的なドーピング濃度を示すことは、別段の記載がない限り、相対的なドーピング濃度が同じである複数のドーピング領域の絶対的なドーピング濃度が必ず等しくなる、という意味ではない。たとえば、２つの異なるｎ＋型ドーピング領域の絶対的なドーピング濃度は、異なることがある。たとえば、ｎ＋型ドーピング領域およびｐ＋型ドーピング領域についても、同様のことが当てはまる。
本願明細書にて記載されている特定の実施形態は、ワイドバンドギャップ半導体デバイスのウェハレベルでの製造と、その製造された半導体デバイスとに関するものであるが、本願の実施形態はこれらに限定されない。
「半導体デバイス」という場合、これは、たとえばダイオード等の少なくとも２端子のデバイスを意味する。一部のみを挙げると、半導体デバイスは、たとえば電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）およびサイリスタ等の３端子デバイスとすることもできる。半導体デバイスは、３つより多くの端子を備えることも可能である。
本願明細書にて使用されている「ワイドバンドギャップ半導体材料」との用語は、１ｅＶを超えるバンドギャップを有する半導体材料を意味する。たとえばＳｉＣまたはＧａＮ（窒化ガリウム）等のワイドバンドギャップ半導体材料は、高い降伏電界強度と、高い臨界アバランシェ電界強度とを、それぞれ有する。よって、半導体領域のドーピングを、比較的低いバンドギャップの半導体材料と比較して高濃度とすることができ、これによりオン抵抗Ｒｏｎ（「オン状態抵抗Ｒｏｎ」ともいう）が低減する。以下、主にＳｉＣをワイドバンドギャップ半導体材料として、実施形態について説明している。
ここで製造される（ワイドバンドギャップ）半導体デバイス（たとえばＳｉＣ半導体デバイスまたはＧａＮ半導体デバイス）は、パワー半導体デバイスとすることができる。
本願明細書において使用されている「パワー半導体デバイス」との用語は、高電圧および／または高電流スイッチング能力を有する、単一チップ上の半導体デバイスを意味するものである。換言すると、パワー半導体デバイスは高電流用、典型的にはアンペア領域の高電流に対応したデバイスである。本願明細書において「パワー半導体デバイス」と「パワー半導体部品」とは、同義で使用される。
本願明細書にて使用されている「電界効果」との用語は、絶縁ゲート電極またはショットキーゲート電極を用いて、電界効果を利用して半導体領域に導通「チャネル」を形成すること、および／または当該チャネルの導電率ならびに／もしくは形状を制御することを意味する。
図１Ａから図５Ａまでは、半導体デバイスのウェハレベルでの形成方法の各工程を示している。
第１の工程において、ＳｉＣドナーウェハ１０を設ける。このＳｉＣドナーウェハ１０は、Ｃ面１０１およびＳｉ面１０２を有する４Ｈ‐ＳｉＣ多結晶タイプとすることができる。さらに、ＳｉＣドナーウェハ１０は、ＳｉＣインゴットからカットしたものとすることもできる。
図１Ａに示された実施例では、ドナーウェハ１０の垂直断面を示しており、ここでは、Ｃ面１０１からドナーウェハ１０内に粒子、特にプロトンを所定の深さまで打ち込む。この粒子打ち込みは、図１Ａにおいて破線の矢印により示されている。打ち込み深さは、打ち込みエネルギーを選択することにより調整することができる。
原子またはイオン（典型的には、プロトン等の気体イオン）の打ち込みにより、剥離層１３の形成を引き起こすことができる。この剥離層１３は、ドナーウェハ１０に沿ったマイクロバブル層またはマイクロポーラス層とすることができる。
打ち込み深さが剥離層１３の位置を決定し、ひいては、支持ウェハ２０に転写される分割層１の厚さを決定する。たとえば、たいていは、打ち込み量を５・１０１６ｃｍ−２から８・１０１６ｃｍ−２までの間として８０ｋｅＶのプロトンを、ＳｉＣ中に約０．５〜２μｍの深さまで打ち込む。典型的には、プロトン打ち込みエネルギーは約５０ｋｅＶから約２００ｋｅＶまでの範囲内である。
支持ウェハ２０は下面２０１と、当該下面２０１とは反対側の上面２０２とを有し、グラファイトウェハを含むか、またはグラファイトウェハによって形成されている。図１Ｂに示されているように、支持ウェハ２０はドナーウェハ１０より大きいサイズ（下面２０１および／または上面２０２に平行な水平方向の寸法）を有することができる。しかし、支持ウェハ２０およびドナーウェハ１０の水平方向の寸法を等しくすることも可能である。
グラファイトは、炭素の３つの公知の同素体の１つである。本願明細書では、「グラファイトウェハ」および「炭素ウェハ」との用語は同義で用いられている。
グラファイトウェハの酸化を防止して炭素粒子の放出を阻止するためには、典型的には支持ウェハ２０は、グラファイトウェハ（すなわち、グラファイトから成るウェハ、または、大部分がグラファイトから成るウェハ）を薄い保護層により覆ったものより形成された複合ウェハとする。前記保護層は、典型的にはＳｉＣ薄層である。支持ウェハ２０のＳｉＣ層の厚さは、約１０ｎｍから約２０００ｎｍまでの範囲内とすることができ、より典型的には、約５０ｎｍから約５００ｎｍまでの範囲内とすることができる。分かりやすくするため、この保護層は図１Ａおよび図１Ｂの断面図には示されていない。
支持ウェハ２０の垂直方向の寸法は、典型的には約１０μｍから約２５００μｍまでの範囲内であり、より典型的には、約５０μｍから約１５００μｍまでの範囲内である。
ウェハ積層体４０を構成するため、典型的にはドナーウェハ１０の打ち込み面を、支持ウェハ２０に取り付ける。この打ち込み面は、本実施例ではＣ面１０１である。他の実施形態では、粒子はＳｉ面１０２から打ち込まれる。
支持ウェハ２０へのドナーウェハ１０の取り付けは、典型的にはボンディングによって行われる。よって、ドナーウェハ１０と支持ウェハ２０とは、ウェハ積層体４０のボンディング層（これも図１Ｂに示されていない）を介して接合される。
ドナーウェハ１０と支持ウェハ２０とのボンディング結合は典型的には、このボンディング結合が少なくとも約１３００℃または少なくとも約１４５０℃の温度に耐えられるように、たとえば、後で行われるいわゆるスマートカット層転写やオプションの後続のエピタキシャル成長に使用される最大約１６００℃の温度に耐えられるように行われる。
ボンディングは、接着ボンディングによって行うことができる。こうするためには、セラミック形成ポリマー前駆体を接着層として使用することができる。たとえば、ＳｉＣセラミック形成ポリマー前駆体を用いてボンディングを行うことができる。
これに代えて、スピンオンガラス（ＳｏＧ）を接着層として用いることも可能である。ＳｏＧを用いると初期の低温のボンディングが容易になり、またＳｏＧは、層分割が発生し得る高温（８００〜９００℃）での熱応力に耐えることもできる。ＳｏＧ接着層は、剥離層１３が後のデバイス製造を行える十分な深さである場合にのみ、使用することができる。
接着性セラミック形成前駆体（たとえば接着性ＳｉＣ前駆体）を接着材料として使用することにより、活性層とボンディングゾーンとの間の熱的不整合を回避することができ、また、高温処理時にボンディング層と活性層との間に反応ゾーンの不所望の形成が生じるのも回避することができる。
セラミック形成ポリマー前駆体は、炭素、シリコンおよび水素を含むか、またはこれから成る（たとえば、これのみから成る）ことができる。ボンディング処理中に水素が拡散すると、多結晶炭化シリコンのみが残ることができる。たとえば、セラミック形成ポリマー前駆体はアリルヒドリドポリカルボシランまたは他のポリカルボシランとすることができる。
一実施形態では、ボンディング面またはボンディング表面１０１，２０１の一方の面または両面に、セラミック形成ポリマー前駆体を被膜し、その後に２００℃から７００℃までの間でテンパリングする。かかるテンパリングはたとえば、約５３０℃の温度で約４時間にわたって行われる。
ボンディング処理の最初の段階として、セラミック形成ポリマー前駆体を支持ウェハ２０またはドナーウェハ１０のいずれかに被着することができる。これに代えて、セラミック形成ポリマー前駆体を支持ウェハ２０およびドナーウェハ１０の双方の表面１０１，２０１に被着することもできる。セラミック形成ポリマー前駆体はたとえば、スピンオン法またはスプレー法により塗布することができる。
その後、図１Ｂに一点鎖線の矢印により示されているように、ポリマー前駆体を被着した面１０１，２０１を向き合わせて支持ウェハ２０をドナーウェハ１０に接合することにより、複合構造体またはウェハ積層体４０を構成することができる。このようにして接合されたウェハ１０，２０に熱処理（テンパリング）を施すことにより、支持ウェハ２０とドナーウェハ１０との安定的かつ耐久性のボンディング部を成すことができる。
接合後、ウェハ積層体４０を加熱することにより上述のボンディング部を形成することができる。たとえば、温度範囲をほぼ常温から約６００℃まで、または２００〜７００℃とすることができる。
ウェハ積層体４０のテンパリングを第１の温度範囲で行い、その後、当該第１の温度範囲とは異なる第２の温度範囲で行うことができる。第２の温度範囲は、第１の温度範囲より高い温度を含むことができる。第２の温度範囲はたとえば、約５００℃から約１０００℃まで、またはそれ以上とすることができる。
アリルヒドリドポリカルボシランを前駆体として用いる場合、これをたとえば１５００℃〜１７００℃の高温（たとえば、前駆体層を多結晶ＳｉＣに完全変換するため）で多結晶炭化シリコンに熱分解することができる。これにより、上述のボンディング工程中にＳｉＣと支持ウェハとの間のボンディング層自体がＳｉＣとなることができ、これにより、他の種類の材料を用いて更に電気的接続も確立する場合に生じる作用が解消される。たとえば、ボンディング層はｎ型ドープされたＳｉＣとすることができる。
さらに、ボンディング層をＳｉＣに変換することにより、機械的および熱的に非常に安定的なボンディング結合を成すこともできる。
ボンディング結合の強化と、ＳｉＣドナーウェハ１０の分離（以下参照）は、７００℃〜１８００℃で生じることができる。
よって、それぞれ異なる温度で行われる３つのテンパリング工程を使用することができる。しかし、上述のテンパリング工程を、所定の温度プロフィールの１工程にまとめることも可能である。さらに、テンパリングを少なくとも一時的に（成形）加圧下で行うこともできる。
一実施形態ではテンパリングは、窒素および／または希ガスを含む雰囲気中にて、たとえば窒素雰囲気中、アルゴン雰囲気中、窒素およびアルゴンの雰囲気中、または窒素および水素の雰囲気中にて行われる。窒素はＳｉＣ中において低ドナーであるから、テンパリング中にボンディング層（たとえば、ポリマーから得られた多結晶ＳｉＣ）のドーピングと、分割層の、隣接するｎ単結晶ＳｉＣ層のドーピングとを引き起こすことができ、これにより、垂直方向導電率を増大させることができる。
図１Ｃに示されているように、ドナーウェハ１０を内側の剥離層１３に沿って分割する。この分割は、分割が発生する少なくとも８００℃の高温でテンパリングすることにより行うことができる。かかる分割は、たとえば約１４５０℃で約３時間にわたって行われるボンディング剥離アニール等の更なるテンパリングステップとなることができ、または、上記にて図１Ｂを参照して説明したようなボンディング結合の硬化と並行して分割を行うことができる。
その結果、ドナーウェハ１０のＳｉＣ分割層１（以下、「スマートカットＳｉＣ層」、「第１のＳｉＣ層」および「下部半導体層」とも称する）が支持ウェハ２０に残留する。このようにして、分割層１はドナーウェハ１０から支持ウェハ２０へ転写される（スマートカット層転写）。
支持ウェハ２０のグラファイトは、乱層構造グラファイト、熱分解グラファイト、等方圧プレスグラファイトおよびこれらの混合物のうちいずれか１つとすることができる。グラファイトは、ＳｉＣの熱膨張係数と同等の熱膨張係数を有する。これが、グラファイトが最も有望なＳｉＣ用支持体材料である理由である。しかしグラファイトは、たとえばＧａＮ等の他の半導体材料にも適している。さらにグラファイトの熱膨張係数は、その多孔率により微調整することもできる。
その後、たとえばＣＭＰ法（化学機械研磨）を使用して、分割層１を研磨することができる。
ドナーウェハ１０の分割した部分１０’は、ドナーとして再利用することができる（たとえば５回以上または１０回以上）。というのも、この分割部分１０’は研磨および／またはエピタクシーによって、スマートカット層転写に適した初期状態に戻すことができるからである。このことは、非常に高いコストパフォーマンスとなり得る。
上述の処理に代えて択一的に、他の手法（たとえば酸素打ち込み法）も、半導体層を分離および転写するのに適する場合がある。
次に、図１Ｄに示されているように、分割層１上かつ当該分割層１のＳｉ面１１に、エピタキシャルＳｉＣ層（以下、「他の炭化シリコン層」および「上部半導体層」とも称する）２を形成することができる。エピタキシャル層２と分割層１とは、素子ウェハ１，２を構成することができる。
エピタキシャル成長前の分割層１の厚さは、５μｍ、２μｍ、１μｍとすることができ、または０．５μｍのみとすることも可能である。
他の実施形態（図面中には示されていない）では、分割層１の厚さは、製造されるデバイスの半導体ボディの厚さと実質的に一致する。
エピタクシーを分割層１のＳｉ面１１にて行うことにより、エピタキシャルＳｉＣ層２の高品質の結晶パターンを、分割層１のパターンより均質な結晶パターンも、実現することができる。さらに、Ｓｉ面１１でエピタクシーを行っているときの方が、Ｃ面より、ドーピングを良好に制御することもできる。さらに、ドナーウェハ１０の減少（より小さい厚さ）を要求することも可能となる。よって、ドナーウェハ１０の薄いＳｉＣ層１の転写工程を、より多い回数で繰り返し行うことができる。
さらに、異なるドーピング型ならびに／もしくはドーピング濃度および／または異なる厚さの複数のエピタキシャルＳｉＣ層２を、分割層１上に形成することもできる。たとえば、高濃度ｎ型ドープされた第１のエピタキシャルＳｉＣ層を分割層１に形成し、この第１のエピタキシャルＳｉＣ層に、低濃度ｎ型ドープされた第２のエピタキシャルＳｉＣ層を形成することができる。第１のエピタキシャルＳｉＣ層の厚さは、機械的安定性の要求に応じて選択することができる。第２のエピタキシャルＳｉＣ層の厚さおよびドーピング濃度は、デバイス種類および電圧クラスに応じて選択することができる。たとえば、製造される６５０ＶクラスのＳｉＣ‐ＭＯＳＦＥＴにドリフト領域を形成するためには、第２のエピタキシャルＳｉＣ層の厚さを約４．５μｍとし、ドーピング濃度を約２・１０１６／ｃｍ３とすることができる。
（両）エピタキシャルＳｉＣ層２のドーピングは、エピタキシャル成長中に調整することができ、また、当該ドーピングは（１回または複数回の）ドーパント打ち込みと、その後のアニールとを含むこともできる。
さらに、ＳｉＣのエピタキシャル成膜の前に、素子領域Ｄに開口を有するマスク、たとえば金属炭化物マスクを、分割層１に形成することもできる。これにより、素子領域Ｄ外においてエピタキシャルＳｉＣの堆積が阻害される。よって、後に行われる複数のチップへの個片化を容易にすることができる。
図１Ａから図１Ｄを参照して説明した工程は、典型的にはグラファイトコアをＳｉＣ保護層によって包囲したものである、グラファイト含有の支持ウェハ２０と、たとえばＳｉＣもしくはＧａＮ等のワイドバンドギャップ半導体材料から成る素子ウェハ１，２とにより形成されたウェハ積層体４０を設けるステップということもできる。素子ウェハ１，２は第１面２１と、当該第１面２１とは反対側の第２面２２とを有する。第２面２２は支持ウェハ２０に取り付けられる。
上記にて説明した、スマートカット層転写技術を用いてウェハ積層体４０を形成する実施形態では、第２面２２は典型的には、単結晶ＳｉＣ支持ウェハ２０の粒子照射される面１０１に相当する。
その後、個片化部分（「スクライブ線」ともいう）により互いに分離された複数の素子領域Ｄを画定することができる。ウェハ積層体４０および素子ウェハ１，２をそれぞれ上方から見た図に相当する図１Ｅに示されているように、素子領域Ｄはチェックボードパターンで配置することができる。
素子ウェハ１，２および支持ウェハ２０の水平方向における形状が実質的に同じである実施形態では、支持ウェハ２０は典型的には、上方から見ると素子ウェハ１，２によって隠れる。
図２Ａは、次に第１面２１上にて素子領域Ｄに表側メタライゼーション３が形成された後であって、支持ウェハ２０上すなわち表側メタライゼーション３および第１面２１のそれぞれ反対側にマスク層７が形成された後の、ウェハ積層体４０の垂直断面図である。この垂直断面図はたとえば、図１Ｅの線ｖに沿って切断したものである。以下、第１面２１を素子ウェハ１，２の「表側面２１」と称し、第２面２２を素子ウェハ１，２の「裏側面２２」とも称する。さらに、第１面２１および第２面２２は、実質的に平坦な表面とすることができる。
マスク層７は、窒化シリコン等の窒化物、たとえば低温窒化物等、または、たとえば酸化シリコン等の酸化物、たとえば低温酸化物から成ることができる。さらに、マスク層７を化学蒸着法（ＣＶＤ）によって形成することができる。
マスク層７の形成前に、支持ウェハ２０を面２０２において適切に薄化処理することができる。かかる薄化プロセスは、面２０２の研削、エッチングおよび研磨を含むことができるが、これらに限定されない。
製造されるデバイスに応じて、素子領域Ｄあたり１つまたは複数の表側メタライゼーション３を第１面２１に形成することができる。
表側メタライゼーション３は典型的には、互いに分離されている。表側メタライゼーション３の形成は、たとえばＣｕ等の１つもしくは複数の金属または金属に類する材料の堆積と、その後のマスクエッチングとを含むことができる。
また、第１面２１上および／または表側メタライゼーション３全体にわたってパッシベーション層（図２Ａには示されていない）を形成することもできる。たとえば表側メタライゼーション３と重なるイミド層（図２Ａには示されていない）を、当該表側メタライゼーション３上に配置することができる。
典型的には、素子領域Ｄあたり少なくとも１つの表側メタライゼーション３がエピタキシャルＳｉＣ層２に電気的にコンタクトしており、たとえばオーミック接触している。これに代えて、素子領域Ｄあたり少なくとも１つの表側メタライゼーション３は、エピタキシャルＳｉＣ層２とショットキー接触を成す。
さらに第１面２１からの素子作製は、マスク層７の形成前には、ほぼまたは完全に完了していることも可能である。
第１面２１からの素子作製は、ドーパントの打ち込み、アニール、第１面２１からの素子ウェハ１，２へのトレンチ（「第１のトレンチ」ともいう）のエッチング形成、トレンチの側壁の絶縁、素子ウェハ１，２への広幅のトレンチ（「第２のトレンチ」ともいう）のエッチング形成、トレンチ内に絶縁ゲート電極を形成するプロセス、および／または、第１面２１上ならびに／もしくは第１面２１に絶縁ゲート電極を形成するプロセス等のプロセスを含むことができる。
トレンチは典型的には素子領域Ｄ内に形成されるが、広幅トレンチは典型的には、素子領域Ｄ外すなわち個片化部分Ｓに形成される。たとえば広幅トレンチのレイアウトは、上方から見たときに、図１Ｅの縦線と横線とにより示されたような格子構造に相当するものとすることができる。これにより、後の個片化が容易になる。
トレンチおよび広幅トレンチは典型的には、一般的なプロセスを用いて形成される。エッチングマスクは典型的には、トレンチの開口と比較して（水平方向の）幅が大きい広幅トレンチのための開口を有するので、一般的なプロセスを用いると典型的には、広幅トレンチが素子ウェハ１，２内に垂直方向に延在する深さも、より深くなる。一般的なプロセスの他にさらに、第１のトレンチを覆いながら更にエッチングを行って、広幅トレンチを更に深くすることができる。
図２Ａ中の素子領域Ｄ間の個片化部分（スクライブ線）Ｓは、図１Ｅに示された縦線および横線と同じものとすることができる。
次の工程において、素子ウェハ１，２の第１面２１をリバーシブル支持体５に、たとえばガラス基板に取り付けることができる。
図２Ｂに示されているように、事前構造化されたガラス基板５であって、当該ガラス基板５のボンディング表面５１に複数の凹部または止まり穴２６を有するガラス基板５を、リバーシブル支持体として使用することができる。凹部２６は、エッチング等の適切なプロセスによって予め形成しておくことができる。凹部２６のサイズは、表側メタライゼーション３と、設けられ得るあらゆるパッシベーション層とを収容できるように調整されている。
これに代えて、実質的に平坦なガラス基板をリバーシブル支持体として用いることもできる。一実施形態ではこの平坦なガラス基板は、表側メタライゼーション（３）上に形成されたパッシベーション層上、典型的にはイミド層上に配置される。典型的には、平坦なガラス基板と素子ウェハ（１，２）の第１面（２１）との間に形成された周囲ギャップを、接着材によって封止する。素子領域（Ｄ）内の残留接着材のいかなる影響も回避するためには、平坦なガラス基板と素子ウェハ（１，２）との間のグルーボンディング部を周領域にのみ形成することができる。
図２Ｂに示された実施例では、表側メタライゼーション３がそれぞれガラス基板５の各凹部２６内に入るように、事前構造化された当該ガラス基板５は、そのボンディング表面５１で素子ウェハ１，２の第１面２１にボンディングされる。アライメントのため、素子ウェハ１，２上とガラス基板５上とに配置されるアライメントマークを使用することができる。
一実施形態では、素子ウェハ１，２とガラス基板５とをボンディングするために、接着材を用いた接着ボンディングを使用する。たとえば、市販されているアクリル系接着材またはシリケート接着材、たとえばダウコーニング社から入手可能なものを使用することができる。ガラス接着材の性質に依存して、接着ボンディング結合部（図２Ｂには示されていない）は、不活性雰囲気中にて短時間にわたって最大２５０℃から３００℃までの温度に耐えることができるもの、または、最大４５０℃の温度にも耐えることができるものである。これは、半導体部品を完成させるために半導体ウェハに施される多くの製造プロセスに十分なものである。
その後、マスク層７を構造化することにより、個片化部分Ｓを覆い素子領域Ｄに開口２７を有するハードマスク７を形成することができる。
こうするためには、図２Ｃに示されているように、マスク層７上にフォトマスク４を形成することができる。
図３Ａは、上述のフォトマスク４を用いてマスク層７のマスクエッチングをした後であって、その次に当該フォトマスク４を除去した後に得られたウェハ構造体４０を示している。
その後、支持ウェハ２０の露出した部分を除去することができる。
これにより、素子ウェハ１，２の素子領域Ｄの上方において支持ウェハに開口２５が形成され、それと同時に、支持ウェハ２０の残留部分２０’が素子ウェハ１，２に付着したままとなる。その次にハードマスク７を除去した後に得られるウェハ構造体４０を示す図３Ｂに示されているように、個片化部分Ｓは、支持ウェハ２０の残留部分２０’によって覆われたままである。
支持ウェハ２０の残留部分２０’と裏側面２２とをそれぞれ上方から見ると、各素子領域Ｄは部分的に、残留部分２０’と重なることができる。また典型的には、残留部分２０’を上方から見たとき、各素子領域Ｄは、当該残留部分２０’の各対応する部分によって包囲される。
これにより、各素子領域Ｄは典型的には、残留部分２０’によって機械的に支持された状態に維持される。以下、支持ウェハ２０の残留部２０’を構造化されたグラファイト支持体２０’とも称する。
典型的には、この構造化されたグラファイト支持体２０’は、ウェハレベルでの更なる処理を行うためのチップ専用サポートを提供するものである。また構造化されたグラファイト支持体２０’によって、個別半導体チップへの個片化も容易になる（以下参照）。
上述のように構造化されたグラファイト支持体２０’によって機械的支持がなされることにより、素子ウェハを比較的薄くすることができる。たとえば、炭化シリコン層１は（オプションの（１つまたは複数の）エピタキシャル層２も含めて）、１００μｍ未満もしくは７５μｍ未満の厚さを有することができ、または５０μｍ未満の厚さ、たとえば最小で５μｍの厚さも有することができ、かかる厚さは、構造化されたグラファイト支持体２０’のお陰で、両面から安全に更に処理することができる。このことにより、ウェハレベルでのＳｉＣデバイスのフレキシブルかつ高コストパフォーマンスの製造が可能となる。
構造化されたグラファイト支持体２０’は、典型的には一続きである。このことにより、特に高い機械的安定性が保証される。
支持ウェハ２０の露出した部分を除去する前に上方から見たときに当該支持ウェハ２０と素子ウェハ１，２とが完全に重なり合う実施形態では、図１Ｅは、縦線および横線および環状の構造２０’’により表された構造化されたグラファイト支持体を上方から見た構成と同様とすることもできる。構造化されたグラファイト支持体の周縁をオプションとして環状構造２０’’とすることにより、機械的安定性が増大する。
支持ウェハ２０の露出した部分の除去は、イオンビームエッチングおよび／またはプラズマエッチングにより行うことができる。
たとえば、支持ウェハ２０のＳｉＣ保護層を除去するために、イオンビームエッチングを使用することができる。プラズマエッチング（特にプラズマアッシング）は、露出したグラファイトを除去するために使用することができる。
また、素子ウェハ１，２の一部を露出させるため、化学エッチングを使用してボンディング層４２の露出した部分を除去することもできる。
ボンディング層４２が高導電性ＳｉＣ（ｎ型ドープ、典型的には窒素ドープまたはリンドープされたＳｉＣ）から成る実施形態では、ボンディング層４２は典型的には除去されない。また、プラズマエッチング前にハードマスク７を除去することもできる。その理由は、ＳｉＣ保護層の残留部分をプラズマエッチングのためのマスクとして使用することもできるからである。
これに代えて択一的に、または追加的に、支持ウェハ２０の露出した部分の除去は、支持ウェハ２０のフライス加工および／または研削を行う１つまたは複数の工程を含むこともできる。たとえば、素子ウェハ１，２および／または素子ウェハ１，２上のＳｉＣにおいて停止するプラズマアッシングによって除去される薄い残留部分以外の支持ウェハ２０の部分を除去するために、カッタを用いることができる。
支持ウェハ２０の残留部２０’上のＳｉＣ保護層の開口（グラファイトを露出することが可能な場所）は、シリコン成膜および熱処理によって閉じることができる。
支持ウェハ２０の露出した部分の除去後と、構造化されたグラファイト支持体２０’の形成後とのそれぞれにおいて、リバーシブル支持体５を除去することができる。
その後、構造化されたグラファイト支持体２０’によって素子ウェハ１，２を機械的に支持した状態に維持しながら、素子ウェハをさらに処理することができる。
上述の形成されたウェハ構造体４０は、典型的にはワイドバンドギャップ半導体材料を含む素子ウェハ１，２、たとえば炭化シリコンウェハ１，２と、グラファイトを含むかまたは実質的にグラファイトから成る素子ウェハ１，２に接着材ボンディングされた支持構造体２０’であって、上方から見たときに、素子ウェハ１，２の素子領域Ｄの少なくとも中央部分が未被覆状態のままであるが、包囲されたままである支持構造体２０’と、を備えたウェハ構造体ということもできる。
さらに処理をする前に、上述の形成されたウェハ構造体４０を保管することができ、また、適切なパッケージングの後に発送することも可能である。
シリコンとグラファイトとの熱的不整合が小さいので、構造化されたグラファイト支持体２０’もシリコン素子ウェハの支持構造体として、特に薄い（たとえば１００μｍ未満または５０μｍ未満の厚さの）シリコン素子ウェハの支持構造体として非常に適している。よって、一実施形態の半導体デバイスの形成方法は、
グラファイト支持ウェハ２０と、当該グラファイト支持ウェハ２０に接着材ボンディングされた裏側面２２を有する素子ウェハとを備えたウェハ積層体４０を設けるステップと、
前記ウェハ積層体４０の素子領域Ｄを画定するステップと、
前記支持ウェハ２０に、各素子領域Ｄ内に位置する開口２５を形成するように、かつ、前記素子ウェハ１，２を当該グラファイト支持ウェハ２０の残留部２０’によって支持するように、前記支持ウェハ２０の一部を除去するステップと、
前記素子ウェハ１，２を、前記支持ウェハ２０の残留部２０’によって支持したままの状態で更に処理するステップと、
を有する。
リバーシブル支持体５を除去する前に、典型的には開口２５に１つまたは複数の導電性材料が、典型的には金属または合金が充填され、これにより、第２面２２の、構造化されたグラファイト支持体２０’によって覆われない領域に電気的にコンタクトする導電性領域を成す。このようにして、典型的には素子ウェハ１，２と電気的にコンタクト（より典型的にはオーミック接触）する裏側メタライゼーションを、各素子領域Ｄに形成することができる。かかる裏側メタライゼーションは、縦型半導体デバイス用であれば、いかなる手法でも形成することができる。さらに、（１つまたは複数の）裏側メタライゼーションによって素子ウェハ１，２が安定化する。その上、素子ウェハ１，２と、構造化されたグラファイト支持体２０’ならびに裏側メタライゼーションによって構成された支持構造体との間の接触熱抵抗、および、支持構造体の電気的抵抗ならびに接触熱抵抗が、さらに低減する。このことによって、後続の製造を容易にすることができる。さらに、熱的質量（「熱容量」としても知られている）も増大する。よって、温度変動に対する「慣性」が増大する。
（図示されていない）一実施形態では、（１つまたは複数の）裏側メタライゼーションを形成した後、支持ウェハ２０の残留部２０’を完全に除去する。かかる実施形態では、典型的には厚いこの（１つまたは複数の）裏側メタライゼーションを、後続の処理中に支持構造体として使用することができる。
構造化されたグラファイト支持体２０’の開口２５内に裏側メタライゼーションを形成することは、更に２つの利点を奏する。第１の利点は、素子ウェハ１，２の少なくとも主要部分を覆う一続きの裏側メタライゼーションを形成する場合と比較して、機械的応力が低減することである。第２の利点は、個片化のために裏側メタライゼーションをカットまたはソーイングする必要が無くなることである（以下参照）。
開口２５内に裏側メタライゼーションを形成することは、たとえばＮｉＳｉ等のコンタクト層の成膜を含むことができる。このコンタクト層は、ＬＴＡ（レーザ熱アニール）によって活性化することができる。その後、コンフォーマルなシード層６を形成することができる。これにより得られたウェハ構造体を、図３Ｃに示す。
シード層６は、たとえばＣｕ等の物理蒸着によって形成することができる。
シード層６を形成する前に、たとえばＴｉ，Ｗ，Ｔａ，ＴａＮ，ＴｉＮ，ＴａＮ，ＴｉＷＮもしくはＲｕまたはこれらの組み合わせ等の障壁層を成膜することができる。分かりやすくするため、コンタクト層および障壁層は図３Ｃでは示されていない。
図４Ａに示されているように、特に、開口２５内のシード層部分６間を電気的にコンタクトさせる導電性のボンディング層４２を用いる実施形態では、外部コンタクト領域を除いてシード層６を、構造化されたグラファイト支持体２０’の上面２０２から除去することができる。しかし、構造化されたグラファイト支持体２０’の導電率が十分に高い場合には、シード層６を上面２０２から完全に除去することもできる。
シード層６が形成された後、開口２５に更なる導電性領域８を充填することができる。この更なる導電性領域８は典型的には、Ｃｕ等の金属または高い比熱容量ならびに／もしくは高密度ならびに／もしくは低い電気的比抵抗の合金である。これにより得られるウェハ構造体４０は、図４Ｂに示されている。
開口２５への充填は、電気化学めっき、特にパターンめっきすなわちめっきマスクの形成、電気化学めっきとめっきマスクの除去、および、オプションとしてのシード層６のオーバーエッチング工程および平坦化工程（たとえばＣＭＰ処理）を含むことができる。また開口２５への充填は、たとえば焼結可能な金属ペーストのスクリーン印刷等の導電性ペーストの印刷、またはインクジェット印刷を含むことも可能である。かかる実施形態では、シード層（６）は不要である。
ＭＯＳＦＥＴの製造に関する実施形態では、裏側メタライゼーションは典型的には、ドレインメタライゼーションとなる。
ダイオードの製造に関する実施形態では、裏側メタライゼーションは典型的には、カソードメタライゼーションとなる。
後続の工程において、リバーシブル支持体５を除去することができる。これにより得られるウェハ構造体４０は、図４Ｃに示されている。しかし、特に開口２５に充填するためにたとえば印刷等の機械的な充填技術を用いる場合には、シード層６の一部を除去すること、または全く残さないことも可能である。
その後、ウェハ構造体４０を更に処理することができる。これは、熱アニールを含むことができる。
更なる処理は、素子領域Ｄの機能性の（個別）テストを含むこともできる。こうするためには、形成された裏側メタライゼーション６，８と表側メタライゼーション３とを一時的にコンタクトさせることができる。
たとえば、ｐｎダイオードの阻止能力、ショットキーダイオードの障壁高さ、または、各素子領域Ｄに形成されたゲート酸化物の完全性をそれぞれ測定して試験することができる。
導電性のボンディング層４２を形成した場合には、上述のテストはマスク層７の形成前に行うことも可能であり、このマスク層７は、素子ウェハ１，２をリバーシブル支持体５に取り付けた後に形成することもできる。
機能性のテストは、制御構造体の処理および／または電気的動作テストを含むことができる。
図５Ａ、図５Ｂを参照して、ウェハ構造体４０を複数の個別の半導体チップ１００，１００’に分離（個片化）するのを容易にするオプションを示す実施形態について説明する。
図５Ａに示されているように、典型的には環状のフレーム３５によって支持されている膜３６と素子ウェハ１，２との間に、構造化されたグラファイト支持体２０’が来るように、ウェハ構造体４０を当該膜３６に取り付けることができる。これによって典型的には、素子ウェハ１，２の表側面２１に接近可能となる。
一実施形態では、ウェハ構造体４０を膜３６にラミネートする。
図５Ａではさらに、ウェハ構造体４０を膜３６に取り付ける前に、上述の広幅トレンチ５０を形成することが可能であることも示されている。
典型的には脆弱なウェハエッジを保護するため、構造化されたグラファイト支持体２０’の、典型的には環状である外延（周縁）部を厚くすることができる。ウェハ構造体４０を膜３６に取り付ける前であって、かつ個片化プロセスの前に、たとえば機械的技術またはレーザベースの技術を用いて、構造化されたグラファイト支持体２０’の上述の外延部を除去するかまたは少なくとも薄化することができる。
次に、素子ウェハ１，２と半導体ウェハ構造体４０とをそれぞれ、予め規定された分離線Ｓに沿ってダイシングする。
こうするためには、表側面２１から分離トレンチ１２を形成するか、または深くすることができる。
図５Ｂに示されているように、典型的には、開口２５内にある比較的裏側のメタライゼーション８を分離トレンチ１２が完全に切断しないように、かつ表側メタライゼーション３も完全に切断しないように、当該分離トレンチ１２を形成する。これにより、特に、ＳｉＣ等の硬質の材料の層から成る素子ウェハ１，２、または少なくともかかる層を含む素子ウェハ１，２に対応した、分離トレンチ１２の形成が容易になる。たとえばＣｕ等の金属の完全なカットもしくはソーイングと、ＳｉＣ等の硬質材料の完全なカットもしくはソーイングとでは、レーザ分離技術を使用しない限り、必要とされるプロセス条件および／または装置が異なることに留意すべきである。
分離トレンチ１２は典型的には、表側面から少なくとも部分的に、構造化されたグラファイト支持体２０’内まで延在し、より典型的には、構造化されたグラファイト支持体２０’を貫通するように、または、部分的に膜３６内まで延在するように形成される。
分離トレンチ１２が少なくとも膜３６まで延在する場合には、個々の半導体チップまたは半導体ダイス１００，１００’を単にピッキングすることが可能である。
そうしない場合には、分離トレンチ１２に沿って割ることによりウェハ構造体４０を個別の半導体チップまたは半導体ダイス１００，１００’に分離することができる。
ウェハ構造体４０を膜３６に取り付けた後、分離トレンチ１２を完全に形成することができる。
他の実施形態では、ウェハ構造体４０を膜３６に取り付ける前に、分離トレンチ１２の一部を形成することができる。たとえば、ウェハ構造体４０を膜３６に取り付ける前に広幅トレンチ５０を形成することができる。これに代えて択一的に、またはこれと併用して、構造化されたグラファイト支持体２０’を少なくとも部分的に通って延在する、トレンチ１２の下部分を、膜３６へのウェハ構造体４０の取り付け前に形成することもできる。ウェハ構造体４０を膜３６に取り付ける前に、構造化されたグラファイト支持体２０’の大部分または全部を除去することも可能である。
これらはすべて、最後の分離が素子ウェハ１，２および開口２５内の厚膜のメタライゼーション領域８のいずれも貫通しないことを保証できるものである。
図５Ｂにおいて左側の半導体チップ１００’の隣の破線の四角形により示されているように、分離トレンチ１２の（水平方向の）幅を、構造化されたグラファイト支持体２０’におけるよりも素子ウェハ１，２における方が大きくなるようにすることができる。これにより、個片化中（特に割断中）に素子ウェハ１，２に亀裂が形成されるリスクが低減する。たとえば、左側の半導体チップ１００’において示されているように、分離トレンチ１２を形成中に、構造化されたグラファイト支持体２０’の上方にある半導体材料を完全に除去することができる。これによって、個片化中に、または分離されたチップの次の処理中に、素子ウェハ１，２に亀裂が形成されるリスクが特に低くなる。
ウェハ積層体を個別チップ１００，１００’に個片化すること、および分離トレンチ１２の形成は、以下のプロセスのうち１つまたは複数を含むことができる：
・素子ウェハ１，２を膜３６に取り付ける前または後、構造化されたグラファイト支持体２０’をスクライブ線Ｓに沿ってプラズマエッチングするプロセス。
・第１面２１から、構造化されたグラファイト支持体２０’の少なくとも付近においてエッチングするプロセス。
・第１面２１または広幅トレンチ５０から、構造化されたグラファイト支持体２０’の少なくとも付近においてソーイングまたはカットするプロセス。
・上方から見たとき、次の割断時において、構造化されたグラファイト支持体２０’内に位置する予め規定されたスクライブ線Ｓに沿って、素子ウェハ１，２をスクライビングするプロセス。
・上方から見たとき、構造化されたグラファイト支持体２０’と重なり合う素子領域Ｄにおいて、素子ウェハ１，２を除去するプロセス。
・レーザカットプロセス。
・構造化されたグラファイト支持体２０’を貫通するようにカットまたはエッチングするプロセス。
上記方法は主にＳｉＣを参照して説明したが、当該方法は、ＧａＮデバイスやＳｉデバイスの形成にも使用することができる。
図５Ｃは、上記にて図１Ａから図５Ｂを参照して説明した方法を使用して製造できる半導体デバイス２００の垂直断面図である。
本実施例では半導体デバイス２００は、半導体ボディ１０’を有する半導体チップ１００を備えており、これは、図５Ｂに示された素子ウェハ１，２を分割したものの一部により形成し得るものである。
半導体ボディ１０’は第１面２１と第２面２２との間に延在している。グラファイト基板２０’は第２面２２にボンディングされており、このグラファイト基板２０’は、第２面２２の、当該グラファイト基板２０’により覆われない領域を残す開口２５を有する。裏側メタライゼーション８はこの開口２５内に位置しており、グラファイト基板２０’によって包囲されている。裏側メタライゼーション８は第２面２２に電気的にコンタクトしている。
図５Ｃに示されているのは、第１面２１に１つの表側メタライゼーション３を備えた縦型の２端子半導体デバイス２００の一例である。半導体デバイス２００は、パワーダイオードとすることができる。しかし、これは限定的な例ではないと解すべきである。他の例には、たとえばＦＥＴまたはＩＧＢＴ等の３端子デバイスが含まれる。
半導体デバイス２００は２つの端子を備えており、これらの端子は本実施形態では、リード構造体５６および５７によって形成されている。これらのリード構造体は、支持基板５８から横方向に延在している。
本実施例では、半導体ボディ１０’は少なくとも１つのドーピング領域６２を有する。このドーピング領域６２は第１の表面または第１面２１に形成されており、当該第１の表面２１上に配置された表側メタライゼーション３と電気的にコンタクトしている。本実施形態では、表側メタライゼーション３はパワーダイオードのアノードとなる。ドーピング領域６２のドーピングは、埋め込む側の上部半導体層２の材料のドーピングと逆であり、この上部半導体層２は、パワーダイオードの場合には通常、低濃度のｎ型ドーピングを有する。下部半導体層１は上部半導体層２に隣接している。下部半導体層１は上部半導体層２と同じドーピング型であり、かつ同一の半導体材料（たとえばＳｉＣ）である。しかし、下部半導体層１のドーピング濃度は典型的には上部半導体層２のドーピング濃度より高い。
裏側メタライゼーション８はグラファイト基板２０’の開口２５を埋めて、下部半導体層１と、リード構造体５６のパッド構造体５６’とをオーミック接触させる。本実施形態では、裏側メタライゼーション８はパワーダイオードのカソードとなる。金属のシード層（６）は、本実施形態では示されていないが、所望の場合には設けることができる。
裏側メタライゼーション８は典型的には、Ｃｕもしくは他の金属（Ｓｎ，Ａｕ，Ａｇ，Ａｌ，Ｍｏ）もしくは高い導電率かつ高い熱的質量を有する合金から成るか、または、大部分がこの材料から成る。
裏側メタライゼーション８の、垂直方向（すなわち面２１，２２に対して垂直な方向）における開口２５内の寸法は、典型的には約５００ｎｍから約２００μｍまでの範囲内、たとえば約５０μｍから約２００μｍまでの範囲内である。
かかる構成により、裏側メタライゼーション８は高い熱的質量のヒートシンクを成すこともできる。このことにより、半導体デバイス２００のアバランシェロバスト性、サージ電流強度および／または短絡強度が改善される。
表側メタライゼーション３の垂直方向の寸法および／または組成は、裏側メタライゼーション８の垂直方向の寸法および／または組成と同一または同等とすることができる。これにより、半導体デバイス２００の動作中にいわゆるホットスポットが形成されるのを回避することができ、または少なくとも有意に低減させることができる。
表側メタライゼーション３はボンディングワイヤ５５またはクリップボンディング部（図示されていない）によって、リード構造体５７のパッド構造体５７’に電気的に接続されている。
さらに半導体チップ１００は、硬化したエポキシ樹脂（いわゆるハードキャスティング）またはシリコーンゲル（いわゆるソフトキャスティング）等の絶縁性材料６５に封止されている。これにより、半導体チップ１００は湿度および／または機械的損傷から保護される。
図５Ｃにおいて縦の破線によって示されているように、上方から見たとき、半導体ボディ１０’はグラファイト基板２０’内に完全に収まることができる。
本発明の種々の実施例を開示したが、当業者であれば、本発明の思想および範囲から逸脱せずに本発明の利点の一部を達成する種々の変更や改良を行えることが明らかである。該当分野の通常の知識を有する者であれば、同一の機能を果たす他の構成要素に適宜置き換えられることも明らかである。特定の図を参照して説明した特徴は、他の図の特徴と組み合わせることが可能であること、このことは、かかる組み合わせについて明示的に言及していない実施例においても同様であること、を述べておく。
「下方」、「下部」、「低い」、「上方」または「上部」等の位置関係に関する用語は、他の第２の要素に対する１つの要素の相対配置を説明しやすくするために用いている。かかる用語は、１つのデバイスの種々の異なる向きを包含し、かつ、図中に示された向きとは異なる向きも包含するものである。また、「第１」、「第２」等の用語は、複数の要素、領域、区画等を表すためにも用いられているものであり、限定を意図したものでもない。同様の用語は、明細書全体を通じて同様の要素を示している。
本願にて使用されている「有する」、「含む」、「包含する」、「含有する」等の用語はオープンエンドの用語であり、当該用語に係る要素または構成の有無を示すが、他の要素または構成を排除しない用語である。単数形の「１つ（a, an）」および「前記１つ（the）」等は、複数形および単数形の双方を含むことを意図したものである。ただし、文脈から別の意味を示すことが明らかである場合にはこの限りでない。
もちろん、上記の変形態様および用途の範囲を考慮しても、本発明は上記の説明によって限定されることはなく、また、添付の図面によって限定されることもない。本発明は、添付の特許請求の範囲および法上の等価的態様によってのみ限定される。

Claims (20)

  1. 半導体デバイスの形成方法であって、
    ・グラファイトを含む支持ウェハ（２０）と、ワイドバンドギャップ半導体材料を含む素子ウェハ（１，２）と、を備えたウェハ積層体（４０）を設けるステップを有し、前記素子ウェハ（１，２）は、第１面（２１）と、前記支持ウェハ（２０）に取り付けられる、前記第１面（２１）とは反対側の第２面（２２）と、を有し、
    前記形成方法はさらに、
    ・前記ウェハ積層体（４０）の素子領域（Ｄ）を画定するステップと、
    ・前記支持ウェハ（２０）に、各素子領域（Ｄ）に位置する開口（２５）を形成するように、かつ、前記素子ウェハ（１，２）を前記支持ウェハ（２０）の残留部（２０’）によって支持するように、前記支持ウェハ（２０）の一部を除去するステップと、
    ・前記素子ウェハ（１，２）を、前記支持ウェハ（２０）の残留部（２０’）によって支持したままの状態で更に処理するステップと、
    を有することを特徴とする形成方法。
  2. 前記形成方法はさらに、
    ・複数の表側メタライゼーション（３）が互いに分離するように、前記素子領域（Ｄ）において前記第１面（２１）上に前記複数の表側メタライゼーション（３）を形成するステップと、
    ・前記支持ウェハ（２０）の開口（２５）に導電性材料を充填することも含めて、前記素子領域（Ｄ）の少なくとも１つにおいて裏側メタライゼーション（６，８）を形成するステップと、
    ・前記裏側メタライゼーション（６，８）を形成した後、前記支持ウェハ（２０）の前記残留部（２０’）を除去するステップと、
    のうち少なくとも１つを有する、
    請求項１記載の形成方法。
  3. 前記更に処理するステップは、
    ・前記少なくとも１つの素子領域（Ｄ）において前記表側メタライゼーション（３）の一時的なコンタクトを行うステップと、
    ・前記裏側メタライゼーション（６，８）の一時的なコンタクトを行うステップと、
    ・前記少なくとも１つの素子領域（Ｄ）の機能性のテストを行うステップと、
    のうち少なくとも１つを有する、
    請求項２記載の形成方法。
  4. 前記更に処理するステップは、熱アニールを含む、
    請求項１から３までのいずれか１記載の形成方法。
  5. 前記形成方法は、前記複数の表側メタライゼーション（３）を形成するステップの前にさらに、
    ・前記第１面（２１）から前記素子ウェハ（１，２）にトレンチをエッチングにより形成するステップと、
    ・前記トレンチの側壁を絶縁するステップと、
    ・前記素子領域（Ｄ）外において前記素子ウェハ（１，２）に広幅のトレンチをエッチングにより形成するステップと、
    のうち少なくとも１つを有する、
    請求項２から４までのいずれか１項記載の形成方法。
  6. 前記開口（２５）を前記支持ウェハ（２０）の前記残留部（２０’）によって包囲するように、前記支持ウェハ（２０）の一部を除去するステップを行う、
    請求項１から５までのいずれか１項記載の形成方法。
  7. 前記ワイドバンドギャップ半導体材料は、炭化シリコンまたは窒化ガリウムである、
    請求項１から６までのいずれか１項記載の形成方法。
  8. 前記ウェハ積層体（４０）を設けるステップは、
    ・グラファイトを含む支持ウェハ（２０）に、炭化シリコンを含むドナーウェハ（１０）を取り付けるステップと、
    ・炭化シリコンを含みかつ前記支持ウェハ（２０）に取り付けられた分割層（１）を形成するように、内側の剥離層（１３）に沿って前記ドナーウェハ（１０）を分割するステップと、
    ・前記分割層（１）上に他の炭化シリコン層（２）を形成するように、炭化シリコンをエピタキシャル成膜するステップと、
    ・前記素子領域（Ｄ）外におけるエピタキシャル成膜を阻害するステップと、
    のうち少なくとも１つを含む、
    請求項１から７までのいずれか１項記載の形成方法。
  9. 前記ドナーウェハ（１０）を取り付けるステップは、
    ・前記ドナーウェハ（１０）のボンディング表面（１０１，１０２）上にセラミック形成ポリマー前駆体を堆積させるステップと、
    ・前記セラミック形成ポリマー前駆体を前記支持ウェハ（２０）上に堆積させるステップと、
    ・前記支持ウェハ（２０）と、前記ドナーウェハ（１０）と、前記セラミック形成ポリマー前駆体を含み、かつ前記支持ウェハ（２０）と前記ドナーウェハ（１０）との間に配置されるボンディング層（４２）とを有する積層体（４０）を形成するステップと、
    ・前記ウェハ積層体を成すように前記積層体（４０）をテンパリングするステップと、
    のうち少なくとも１つを有する、
    請求項８記載の形成方法。
  10. 前記セラミック形成ポリマー前駆体は、ポリカルボシランを含む、
    請求項９記載の形成方法。
  11. 前記テンパリングするステップは、窒素、アルゴンおよび／または水素を含む雰囲気中にて行われる、
    請求項９または１０記載の形成方法。
  12. 前記形成方法はさらに、個別の半導体チップ（１００）に前記ウェハ積層体（４０）を個片化するステップを有する、
    請求項１から１１までのいずれか１項記載の形成方法。
  13. 前記ウェハ積層体（４０）を個片化するステップは、
    ・前記残留部（２０’）によって支持されている前記素子ウェハ（１，２）を膜（３６）に取り付けるステップと、
    ・前記素子ウェハ（１，２）を前記膜（３６）に取り付ける前に、前記残留部（２０’）をスクライブ線（Ｓ）に沿ってプラズマエッチングするステップと、
    ・前記第１面（２１）から前記残留部（２０’）の少なくとも付近においてエッチングするステップと、
    ・前記第１面（２１）から前記残留部（２０’）の少なくとも付近においてソーイングするステップと、
    ・上方から見たとき、次の割断時において、前記残留部（２０’）内に完全に収まっているスクライブ線（Ｓ）に沿って、前記素子ウェハ（１，２）をスクライビングするステップと、
    ・上方から見たとき、前記支持ウェハ（２０）の前記残留部（２０’）と重なり合う素子領域（Ｄ）において、前記素子ウェハ（１，２）を除去するステップと、
    ・レーザカットするステップと、
    ・前記残留部（２０’）を貫通するようにカットするステップと、
    のうち少なくとも１つを有する、
    請求項１２記載の形成方法。
  14. 半導体デバイスの形成方法であって、
    ・グラファイトの支持ウェハ（２０）と、ワイドバンドギャップ半導体材料を含む素子ウェハ（１，２）と、を備えたウェハ積層体（４０）を設けるステップを有し、前記素子ウェハ（１，２）は、第１面（２１）と、前記支持ウェハ（２０）にボンディングされる、前記第１面（２１）とは反対側の第２面（２２）と、を有し、
    前記形成方法はさらに、
    ・前記ウェハ積層体（４０）の素子領域（Ｄ）を画定するステップと、
    ・前記素子領域（Ｄ）内の前記第２面（２２）の領域が覆われずに前記支持ウェハ（２０）の残留部（２０’）によって包囲されるように、前記支持ウェハ（２０）に開口（２５）を形成するステップと、
    ・前記第２面（２２）の前記領域と電気的にコンタクトする導電性領域（６，８）をそれぞれ形成するように、前記支持ウェハ（２０）の前記開口（２５）に導電性材料を充填するステップと、
    を有することを特徴とする形成方法。
  15. 前記ワイドバンドギャップ半導体材料は、炭化シリコンまたは窒化ガリウムである、
    請求項１４記載の形成方法。
  16. 前記形成方法はさらに、個別の半導体チップ（１００）に前記ウェハ積層体（４０）を個片化するステップを有する、
    請求項１４または１５記載の形成方法。
  17. 前記形成方法は、前記ウェハ積層体（４０）を個片化するステップの前にさらに、
    ・熱アニールを行うステップと、
    ・前記第１面（２１）から前記素子ウェハ（１，２）にトレンチおよび／または広幅のトレンチをエッチングにより形成するステップと、
    ・前記トレンチの側壁を絶縁するステップと、
    ・前記導電性領域（６，８）の一時的なコンタクトを行うステップと、
    ・１つまたは複数の素子領域（Ｄ）の機能性のテストを行うステップと、
    のうち少なくとも１つを有する、
    請求項１６記載の形成方法。
  18. 半導体デバイス（２００）であって、
    ・第１面（２１）と、前記第１面（２１）とは反対側の第２面（２２）と、を有し、かつワイドバンドギャップ半導体材料を含有する半導体ボディ（１０’）と、
    ・前記半導体ボディ（１０’）の前記第２面（２２）にボンディングされたグラファイト基板（２０’）であって、前記半導体ボディ（１０’）の前記第２面（２２）の、前記グラファイト基板（２０’）によって覆われていない領域を残す開口（２５）を有するグラファイト基板（２０’）と、
    ・前記グラファイト基板（２０’）の開口（２５）内に配置され、前記グラファイト基板（２０’）によって包囲されており、かつ前記第２面（２２）の前記領域に電気的にコンタクトする裏側メタライゼーション（６，８）と、
    を備えていることを特徴とする半導体デバイス（２００）。
  19. 前記ワイドバンドギャップ半導体材料は、炭化シリコンまたは窒化ガリウムである、
    請求項１８記載の半導体デバイス。
  20. 上方から見たとき、前記グラファイト基板（２０’）は前記半導体ボディ（１０’）を包囲し、
    および／または、
    上方から見たとき、前記半導体ボディ（１０’）は前記グラファイト基板（２０’）内に完全に収まる、
    請求項１８または１９記載の半導体デバイス。
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