CN106409669B - 形成晶片结构的方法、形成半导体器件的方法和晶片结构 - Google Patents

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Abstract

本发明涉及形成晶片结构的方法、形成半导体器件的方法和晶片结构。提供一种生产半导体器件和晶片结构的方法。该方法包括：将包括碳化硅的施主晶片(10)附着到包括石墨的载体晶片(20)；沿着内部剥离层(13)分离施主晶片(10)，使得形成包括碳化硅且附着到载体晶片(20)的分离层(1)；在分离层(1)的内部部分之上移除载体晶片(20)，同时留下附着到分离层(1)的载体晶片(20)的剩余部分(20’)以形成被部分支撑的晶片(100，200)；以及进一步处理被部分支撑的晶片(100，200)。

Description

形成晶片结构的方法、形成半导体器件的方法和晶片结构
技术领域
本发明的实施例涉及晶片结构，尤其涉及包括碳化硅晶片和支撑结构的晶片结构、用于形成晶片结构的方法以及用于形成半导体器件的方法。
背景技术
为了提高半导体器件的器件特性，已做出尝试以减小半导体材料的最终厚度。尤其是对于功率半导体器件，通常期望这种器件的半导体本体具有只是足以容纳器件或电路的厚度。
由于诸如碳化硅(SiC)的脆性半导体材料一旦变薄就易于破裂，因此薄的半导体芯片和晶片的制造和处理通常是复杂的。此外，单晶SiC比较昂贵。为了提高薄的半导体材料的机械稳定性，已开发了载体系统。一种途径使用附着至单晶SiC层的多晶SiC(poly-SiC)载体晶片。可以通过将单晶SiC衬底直接键合至载体晶片并且随后从该载体晶片剥离该单晶SiC衬底同时在该载体晶片上留下部分的单晶衬底，来形成该结构。尽管比单晶SiC廉价，但是poly-SiC载体晶片仍是比较昂贵的。此外，poly-SiC和单晶SiC之间所形成的界面需要特殊护理。这增加了处理成本。
由于这些和其它原因而需要本发明。
发明内容
根据形成半导体器件的方法的实施例，该方法包括：将包括碳化硅的施主晶片(donor wafer)附着至包括石墨的载体晶片；沿着内部剥离层(delamination layer)分裂施主晶片使得包括碳化硅的分裂层附着至载体晶片；形成被部分支撑的晶片；以及进一步处理被部分支撑的晶片。形成被部分支撑的晶片包括在分裂层的内部部分之上移除载体晶片同时留下附着至分裂层的载体晶片的剩余部分。
根据用于形成晶片结构的方法的实施例，该方法包括：提供具有第一侧的碳化硅晶片；从第一侧向碳化硅晶片中注入高能粒子；将碳化硅晶片的第一侧键合至包括石墨的载体晶片；以及从碳化硅晶片分裂第一层。该方法进一步包括在第一层的内部部分之上移除载体晶片以在第一层处形成仅部分覆盖该第一层的支撑结构，或者在分裂层上沉积碳化硅层之后移除载体晶片以及在碳化硅层处形成支撑结构使得支撑结构仅部分覆盖碳化硅层。
根据晶片结构的实施例，晶片结构包括碳化硅晶片和支撑结构，支撑结构包括硅、碳化硅、石墨和玻璃中的至少一个。支撑结构胶合在碳化硅晶片的外围区域上，并且仅部分地覆盖碳化硅晶片，当从上面看时，外围区域围绕碳化硅晶片的器件区域。
在阅读下面的详细描述并查看附图时，本领域技术人员将认识到附加的特征和优点。
附图说明
附图中的部件不一定成比例，而是将重点放在说明本发明的原理上。此外，在附图中，同样的附图标记指定对应的部分。在附图中：
图1A至1G分别图示根据实施例的用于形成晶片结构和半导体器件的方法的方法步骤；
图2A至2F分别图示根据实施例的用于形成晶片结构和半导体器件的方法的方法步骤；
图3A至3D分别图示根据实施例的用于形成晶片结构和半导体器件的方法的方法步骤；
图4A至4E分别图示根据实施例的用于形成晶片结构和半导体器件的方法的方法步骤；
图5A图示根据实施例的晶片结构的顶视图；
图5B图示根据另一实施例的晶片结构的顶视图；
图5C图示根据实施例的贯穿晶片结构的垂直截面；以及
图5D图示根据实施例的贯穿晶片结构的垂直截面。
具体实施方式
在下面的详细描述中对附图进行参考，附图形成本文的一部分并且在附图中通过图示的方式示出其中可以实践本发明的特定实施例。在这点上，方向性的术语诸如“顶”、“底”、“前”、“后”、“首”、“尾”等参考正描述的(一个或多个)附图的取向来使用。由于实施例的部件能够被定位在多个不同的取向上，所以方向性的术语为了图示的目的被使用并且绝不是限制的。要理解的是，可以利用其它实施例并且可以做出结构或逻辑改变而不脱离本发明的范围。下面详细的描述因此不要以限制的意义进行理解，并且本发明的范围由所附权利要求限定。
现在将对各种实施例进行详细参考，实施例中的一个或多个示例被图示在附图中。每个示例通过解释的方式被提供，并且不意在作为本发明的限制。例如，图示或描述为一个实施例的部分的特征能够被使用在其它实施例上或连同其它实施例一起使用以产生又进一步实施例。意图是本发明包括这种修改和变化。示例使用特定语言被描述，这不应该被理解为限制所附权利要求的范围。附图不是成比例的并且仅出于说明性的目的。为了清楚起见，相同的元件或制造步骤在不同的附图中已通过相同的参考符号被指定，如果没有另外陈述的话。
如在本说明书中使用的术语“水平的”意图描述与半导体衬底或本体的第一侧面或主水平侧面基本上平行的取向。这能够是比如晶片或管芯的表面。
如在本说明书中使用的术语“垂直的”意图描述被基本上布置成与第一侧面垂直即与半导体衬底或本体的第一侧面的法线方向平行的取向。
在本说明书中，n掺杂被称为第一导电类型而p掺杂被称为第二导电类型。可替换地，半导体器件能够用相反的掺杂关系被形成，从而第一导电类型能够是p掺杂的并且第二导电类型能够是n掺杂的。此外，一些图通过紧挨着掺杂类型指示“-”或“+”图示相对掺杂浓度。例如，“n-”意指小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更大的掺杂浓度。然而，指示相对掺杂浓度不意指相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另外陈述。例如，两个不同的n+掺杂区能够具有不同的绝对掺杂浓度。这同样例如适用于n+掺杂区和p+掺杂区。
本说明书描述的特定实施例涉及而不限于制造晶片级的SiC半导体器件和SiC晶片。
要制造的SiC半导体器件可以是功率半导体器件。
如本说明书中使用的术语“功率半导体器件”意图描述在单个芯片上的具有高电压和/或高电流开关能力的半导体器件。换句话说，功率半导体器件意图用于高电流，典型地处于安培范围。在本说明书内，术语“功率半导体器件”和“功率半导体部件”被同义使用。
如本说明书中使用的术语“场效应”意图描述使用绝缘栅电极或肖特基栅电极的半导体区中的导电“沟道”的电场介导形成和/或沟道的导电性和/或形状的控制。
图1A至1G分别图示用于在晶片级上形成晶片结构100和SiC半导体器件的方法的工艺。
提供SiC施主晶片10。SiC施主晶片10可以是具有C侧(也称为C面)101和Si侧(也称为Si面)102的4H-SiC多晶型的。此外，SiC施主晶片10可从SiC锭上切下。
在示出贯穿施主晶片10的垂直截面的图1A中图示的示范实施例中，粒子典型地是质子从C侧101被注入到施主晶片10中进入给定深度。图1A中通过虚线箭头代表粒子注入。注入深度可以通过选择注入能量来调节。
原子或离子(典型地是气体离子诸如质子)的注入分别可导致剥离层13的形成，剥离层13可以是沿着施主晶片10的微泡层或微孔层。
注入深度定义剥离层13的位置，并且因此定义转移到载体晶片20的分离层1的厚度。例如，具有在5*1016cm-2和8*1016cm-2之间的剂量的80keV的质子主要被注入到SiC中的大约0.5-2μm的深度。典型地，质子注入能量在从约50keV到约200keV的范围内。
载体晶片20具有下侧201和与下侧201相对的上侧202，并且包括石墨晶片或由石墨晶片形成。如图1B所示，载体晶片20典型地具有比施主晶片10更大的尺寸(在平行于下侧201和/或上侧202的水平方向上延伸)。然而，载体晶片20和施主晶片10也可在水平方向上具有相同的延伸。
石墨是碳的三种已知同素异形体之一。在本说明书内，术语“石墨晶片”和“碳晶片”被同义使用。
为了保护石墨晶片不被氧化且防止碳粒子的释放，载体晶片20典型地是由被薄保护层(典型地是薄SiC层)围绕的石墨晶片(即，由石墨组成或实质上由石墨组成的晶片)形成的复合晶片。载体晶片20的SiC层可具有从约10到约2000nm的范围内的厚度，更典型地在从约50到约500nm的范围内的厚度。为了清楚起见，在图1A和图1B的截面中未示出保护层。载体晶片20的垂直延伸典型地在从约10μm到约2500μm的范围内，更典型地，在从约50μm到约1500μm的范围内。
为了形成晶片堆叠50，施主晶片10典型地以其注入侧附着于载体晶片20，在示范实施例中，施主晶片10的注入侧是C侧101。
典型地通过键合完成将施主晶片10附着到载体晶片20。相应地，施主晶片10和载体晶片20通过晶片堆叠50的键合层(也未在图1B中示出)结合。
典型地实施施主晶片10和载体晶片20之间的键合连接，使得其可经得住用于以后被称为智能切割(smart-cut)层转移及随后的外延生长的至少约1300℃或至少约1450℃的温度，例如高达约1600℃的温度。
键合可通过粘结来实现。为此，可使用陶瓷成型聚合物前体(ceramic-formingpolymer precursor)作为粘合层。例如，可用SiC陶瓷成型聚合物前体执行键合。
可替换地，旋涂玻璃(SoG)可用作粘合层。SoG的使用促进初始的低温键合，且可经得住其中层分离可发生的高温(800-900℃)下的热应力。SoG粘合层可仅被用在剥离层13足够深以允许以后器件制造时。
通过使用粘合陶瓷成型前体(例如，粘合SiC前体)作为粘合材料，可避免高温工艺下有源层和键合区域之间的热失配以及键合层和有源层之间的反应区域的不期望形成。
陶瓷成型聚合物前体可包括碳、硅和氢或(例如，仅)由碳、硅和氢组成。当在键合工艺期间氢扩散时，仅多晶碳化硅可保留。例如，陶瓷成型聚合物前体可以是烯丙基氢化聚碳硅烷或另一聚碳硅烷。
在实施例中，键合侧或表面101，201的一侧或两侧涂覆有陶瓷成型聚合物前体，后面是在200至700℃之间回火。例如，回火可在约530℃的温度下被执行达约4小时。
作为键合规程的第一部分，可应用陶瓷成型聚合物前体到载体晶片20或施主晶片10。可替换地，可应用陶瓷成型聚合物前体在载体晶片20和施主晶片10两者的表面101，201上。可例如通过旋涂或喷涂工艺应用陶瓷成型聚合物前体。
如通过图1B中的点虚线箭头所指示的，载体晶片20此后可与施主晶片10面对其中应用聚合物前体的侧101，201地结合，以形成复合结构或晶片堆叠50。使如此结合的晶片10，20经受热处理(回火)以在载体晶片和施主晶片10之间形成稳定的且持久的键合。
结合后，可加热晶片堆叠50以形成键合。例如，温度范围可从约室温到约600℃或从200至700℃。
在第一温度范围内和随后在第二温度范围内可完成回火晶片堆叠50，第二温度范围不同于第一温度范围。第二温度范围可涵盖高于第一温度范围的温度。例如，第二温度范围可以从约500℃到约1000℃或甚至更高。
当使用烯丙基氢化聚碳硅烷作为前体时，其可在例如1500℃至1700℃的高温下热解为多晶碳化硅(例如，为了将前体层完全转换成多晶SiC)。因此，在键合工艺期间，SiC和载体晶片之间的键合层可变为SiC本身，因此，忽略当使用其他类型的材料可能产生的影响，并且此外保证电连通性。例如，键合层可以是n掺杂SiC。
此外，通过将键合层转换为SiC，可形成机械或热极度稳定的键合连接。
键合连接的强化和碳化硅施主晶片10的分离(见下文)可能在700℃-1800℃下发生。
因此，可使用在不同温度下执行的三次回火工艺。然而，回火工艺也可组合成为具有给定温度分布的单个工艺。此外，回火可至少在(压制)压力下临时发生。
在实施例中，回火发生在包含氮和或惰性气体的气氛中，例如在氮气氛、氩气氛、氮和氩的气氛或氮和氢的气氛中。由于氮在SiC中是低施主，因此在回火期间，这可能造成分离层的邻接n单晶SiC层以及键合层(例如，由聚合物产生的多晶SiC)的掺杂，使得垂直导电性可能被增加。
如图1C所示，施主晶片10是沿着内部剥离层13分离的。这可通过在其中分离发生的至少800℃的高温下回火来实现。这可以是进一步的回火步骤，例如在约1450℃下解键合(de-bond)退火达约3小时，或与如上文关于图1B的解释的那样硬化键合连接同时完成。
结果，施主晶片10的SiC分离层1(在下面也被称为智能切割SiC层和第一SiC层)保留在载体晶片20处。以这种方式，将分离层1从施主晶片10转移到载体晶片20(智能切割层转移)。载体晶片20的石墨可以是乱层石墨、热解石墨、等静压成型石墨(isostaticallypressed graphite)及其混合物中的一个。石墨具有与SiC的热膨胀系数类似的热膨胀系数。这使得石墨成为最有希望的用于SiC的载体材料。此外，石墨的热膨胀系数可通过其多孔性进行微调。
此后，可例如通过使用CMP工艺(化学机械抛光)抛光分离层1。
施主晶片10的分离部分10’可被再使用(例如，大于5次或大于10次)作为施主，因为其可通过抛光和/或外延被恢复为用于智能切割层转移的合适的初始状态。这可以是非常成本有效的。
可替换于所提及的规程，还有其他方法(例如，氧注入)可适合于分离和转移半导体层。
如图1D所示，外延SiC层(在下面也被称为另外碳化硅层)2可随后分别形成在分离层1上和在分离层1的Si侧11处。外延层2和分离层1可一起形成器件晶片1，2。
在外延生长之前，分离层1可具有5μm、2μm、1μm或甚至仅0.5μm的厚度。
在其他实施例中(未在附图中图示)，分离层1具有基本上相应于要被制造的器件的半导体本体的厚度的厚度。
由于在分离层1的Si侧11处执行外延，因此可实现外延SiC层2的高质量结晶图样，甚至比分离层1的结晶图样更均匀的结晶图样。此外，与C侧相比，在外延期间在Si侧11处可更好地控制掺杂。另外，可能需要更小(厚度)的施主晶片10。相应地，转移施主晶片10的薄SiC层1的工艺可被更频繁地重复。
另外，可在分离层1上形成若干不同掺杂类型、不同掺杂浓度和/或不同厚度的外延SiC层2。例如，可在分离层1处形成高n掺杂的第一外延SiC层，并且可在第一外延SiC层处形成低n掺杂的第二外延SiC层。可根据机械稳定性要求选择第一外延SiC层的厚度。可根据器件类型和电压等级来选择第二外延SiC层的厚度和掺杂浓度。例如，第二外延SiC层可具有约4.5μm的厚度和约2*1016/cm3的掺杂浓度以形成在要被制造的650V等级的SiC-MOSFET中的漂移区域。
可在外延生长期间调节(一个或多个)外延SiC层2的掺杂，但是(一个或多个)外延SiC层2的掺杂还可包括(一个或多个)掺杂剂注入和随后的退火。
此后，可在分离层1的内部部分之上移除载体晶片20，同时留下附着于分离层1的载体晶片20的剩余部分20’。如图1E所示，这可通过掩模刻蚀实现。
例如，在器件区域中具有开口的掩模7(例如，氮化硅掩模或氧化硅掩模)可相对于SiC器件晶片1，2，典型地在上侧202处形成在载体晶片20上。掩模7的开口的面积典型地大于分离层1面积的约50％，更典型地大于分离层面积的约80％或甚至90％。另外，掩模7的开口相对于分离层1可以是连续的和/或基本上居中的。当从上面看时，掩模7的开口可以是圆形的(且掩模7连续)，但是可还具有薄的部分，其将掩模7分离成若干部分，例如环-段。
此后，可使用离子束刻蚀和/或化学刻蚀和/或等离子体刻蚀暴露SiC，例如分离层1的C侧12。此后，可移除掩模7。
例如，可使用离子束刻蚀移除载体晶片20的SiC保护层。可使用等离子体刻蚀(特别是等离子体灰化)在分离层1之上移除石墨。此外，可使用化学刻蚀移除键合层的内部部分以部分暴露分离层1。
在其中键合层由高导电性(n掺杂的，典型地是氮掺杂或磷掺杂的)SiC制成的实施例中，键合层的内部部分典型地未被移除。另外，甚至可在等离子体刻蚀以前移除掩模7。这是因为在载体晶片20的外围区域处的SiC保护层的剩余部分也可被用作用于等离子体刻蚀的掩模。
可替换地或另外，在分离层1的内部部分之上移除载体晶片20可包括铣削(milling)和/或研磨载体晶片20的一个或多个工艺。例如，可使用切割机来移除除了薄的剩余部以外的载体晶片20的内部部分，薄的剩余部通过停在分离层1上和/或分离层1处的SiC处的等离子体灰化移除。
此后，载体晶片20的剩余部分20’(可暴露石墨的地方)上的SiC保护层的任何开口可通过沉积硅和热力过程被封闭。
图1F在垂直截面中图示从分离层1移除任何沉积的硅后的包括SiC保护层25的所得到的被部分支撑的晶片100，该移除可通过刻蚀实现。图1G是示出包括键合层42的剩余部的被部分支撑的晶片100的左侧部分110的图1F的放大图。
如上文解释的，键合层42也可以是SiC。在这个实施例中，键合层42甚至可完全覆盖分离层1。另外，典型地从分离层1移除键合层42。
相应地，形成被部分支撑的晶片100，其可从其SiC器件晶片1，2的两侧12，21被进一步安全地处理。在关于图1A至图1G所解释的实施例中，C侧12典型地形成SiC器件晶片1，2的背面，并且(一个或多个)单晶碳化硅层2的典型地抛光侧21典型地形成SiC器件晶片1，2的正面。
在示范实施例中，SiC保护层25的暴露部分和剩余部分20’形成被支撑的SiC晶片1，2的支撑结构20’，25。支撑结构20’，25被胶合到SiC晶片1，2的外围区域。典型地，支撑结构20’，25被胶合键合(通过粘合键合附着，例如，使用诸如带粘性的SiC前体的带粘性陶瓷成型前体附着)到SiC晶片1，2。
典型地，当从上面看时被部分支撑的晶片100的剩余部分20’是环形的。在这些实施例中，被部分支撑的晶片100可由SiC膜形成，SiC膜由环形载体(也被称为环形碳载体和环形石墨载体)支撑。
进一步处理可包括器件处理，诸如处理分离层1，特别是在分离层1上形成背面金属化，在(一个或多个)碳化硅层2中或在(一个或多个)碳化硅层2处形成pn结，在(一个或多个)碳化硅层2中形成沟槽，在沟槽中形成栅电极，在(一个或多个)碳化硅层2上形成栅电极，在(一个或多个)碳化硅层2上形成正面金属化，和/或将被部分支撑的晶片100分离为个体半导体器件。这些工艺要被理解为用于针对晶片级器件制造所执行的典型工艺的非限制性示例。
另外，所提及的器件处理工艺可用不同方式完成，和/或可包括若干步骤。例如，形成背面金属化可包括沉积、电镀、应用金属烧结浆、退火和/或抛光。
为了降低在正面21处已经制造的结构的热负荷，可使用激光退火用于形成背面金属化。
在涉及SiC-MOSFET的制造的实施例中，背面金属化典型地形成漏极金属化。
在涉及SiC二极管的制造的实施例中，背面金属化典型地形成阴极金属化。
在器件处理之前，被部分支撑的晶片100可被存储且甚至在合适的封装后装运。
在另一实施例中，在正面21处完成器件处理之后，在分离层1的内部部分之上移除载体晶片20。
是正面21还是背面首先完成可依赖于工艺的温度预算。
分别关于图2A至图2F解释用于形成晶片结构100’和晶片级SiC半导体器件的方法的工艺，其类似于上面关于图1A至图1G解释的方法工艺。然而，将高能量粒子从Si侧102注入到SiC施主晶片10中，如示出贯穿施主晶片10的垂直截面的图2A中图示的那样。另外，SiC施主晶片10以其Si侧102胶合键合到载体晶片20，如图2B所图示的那样。相应地，在图2C中图示的智能切割层转移后，转移的分离层1的C侧12是可达到的(accessible)且转移的分离层1的Si侧11被载体晶片20覆盖。该工艺顺序可导致以后形成在C侧11处的(一个或多个)MOS沟道区域的特别高的导电率。
此后，与上面关于图1D解释的类似，在分离层1上可形成(一个或多个)外延SiC层2’。图2D中示出贯穿所得到的晶片结构的垂直截面。
在示范实施例中，(一个或多个)碳化硅层2’的可达到的侧21’典型地形成SiC器件晶片1，2的背面。相应地，(一个或多个)碳化硅层2’可成本有效地形成为多晶SiC(poly-SiC)。(一个或多个)碳化硅层2’典型地是高掺杂的以确保结构的低垂直电阻率。另外，可主要出于稳定性原因而使用(一个或多个)poly-SiC层2’。
在外延沉积(一个或多个)SiC层2’后，掺杂剂可被注入到(一个或多个)多晶或单晶SiC层2’。另外，可执行例如在1700℃下的后注入退火。
此后，通过在分离层1的内部部分之上完全移除载体晶片20形成被部分支撑的晶片100’。
用于形成图2E和图2F中图示的被部分支撑的晶片100’的工艺典型地类似于上文关于图1E和1F所解释的工艺。然而，在图2E中，完全从暴露的Si侧11移除键合层。这是因为Si侧11以后被用作SiC晶片1，2’的正面。
此后，可进一步处理被部分支撑的晶片100’。这可包括诸如在(一个或多个)外延SiC层2’上形成背面金属化的器件处理，进一步处理分离层1以及将被部分支撑的晶片100分离成个体半导体器件。进一步处理分离层1可包括：在分离层1处或在分离层1中形成pn结；在分离层1中形成沟槽；在沟槽中形成栅电极；在分离层1上形成栅电极；和/或在分离层1上形成正面金属化。再者，这些工艺要被理解为用于针对晶片级器件制造所执行的典型工艺的非限制性示例。
上面关于图1A至2F所解释的方法还可被描述为：
从施主晶片10转移碳化硅层1到包括石墨的载体晶片20，以及部分移除载体晶片20以在碳化硅层1处形成支撑结构20’，25，以使得支撑结构20’，25仅部分覆盖碳化硅层1。
这样做，晶片结构特别是被部分支撑的晶片100，100’可被形成为具有带有小于100μm、小于75μm、或甚至小于50μm的厚度的相当薄的碳化硅层1(和可选的外延层2，2’)，其可由于支撑结构20’，25而从两侧被安全地进一步处理。这允许灵活和成本高效的晶片级SiC器件制造。
典型地，碳化硅层1被转移为分离层1。这可包括将包括碳化硅的施主晶片10附着至载体晶片20以及沿着内部剥离层13分离施主晶片10。
图3A至图3D分别图示用于形成晶片结构200以及晶片级半导体器件的进一步的工艺。在形成如图2D所示的结构后，临时载体晶片30(例如，廉价的(poly-)Si晶片或玻璃晶片)被胶合键合到(一个或多个)碳化硅层2’。图3A图示贯穿所得到的晶片结构的垂直截面。
此后，可通过以下完全移除载体晶片20：例如通过研磨、灰化(在氧气氛中等离子体刻蚀)，后面是还完全移除以后形成晶片结构的正面的分离层1的Si侧11处的键合层的平坦化。图3B图示了贯穿所得到的晶片结构的垂直截面。
此后，在分离层1处可形成支撑结构40，例如基本上环形的玻璃结构。支撑结构40可在Si侧11的外围部分处直接胶合或胶合键合到分离层1。可替换地，支撑晶片可附着到分离层1并且随后支撑晶片的内部部分可被移除同时留下附着到Si侧11的支撑晶片40的剩余部分40。图3C图示贯穿所得到的晶片结构的垂直截面。
在一个实施例中，使用玻璃粘合剂的粘结被用于附着支撑结构40。例如，可使用商业上可获得(例如，来自Dow Corning)的硅酸盐粘合剂。取决于玻璃粘合剂的特性，粘结连接可在惰性气氛中在短时间内经得住高达250℃到300℃或甚至高达450℃的温度。这对于半导体晶片用于完成半导体部件所经受的许多制造工艺是足够的。
取决于支撑结构40的材料，可采用任何合适的键合工艺用于附着到分离层。示例是具有或没有在分离层1上的类金刚石碳层(DLC)的阳极键合、玻璃介质键合、熔融键合和使用玻璃粘合剂的粘结。
此后，可再次移除临时载体晶片30。图3D中图示所得到的被部分支撑的晶片200。
此后，与上文关于图2F解释的类似，可进一步处理被部分支撑的晶片200。
图4A至图4E图示用于形成晶片结构200’和晶片级半导体器件的进一步工艺。在形成如图1D所示的结构后，临时载体晶片30(例如廉价的poly-Si晶片或玻璃晶片)被胶合键合到(一个或多个)碳化硅层2。图4A图示贯穿所得到的晶片结构的垂直截面。
此后，可通过以下完全移除载体晶片20：例如通过研磨、灰化(在氧气氛下等离子体刻蚀)，以及还完全移除分离层1的平坦化。图4B图示贯穿所得到的晶片结构的垂直截面。
此后，可在(一个或多个)碳化硅层2的暴露侧22处形成支撑结构40，例如基本上环形的玻璃结构。这可与上文关于图3C解释类似地完成。图4C图示贯穿所得到的晶片结构的垂直截面。
此后，可再次移除临时载体晶片30。图4D中图示所得到的被部分支撑的晶片200’。图4E是示出包括键合层42的剩余部的被部分支撑的晶片200’的左侧部分210的图4D的放大图。
此后，可进一步处理被部分支撑的晶片200’以制造使用被部分支撑的晶片200’的若干器件。
上面关于图1A至4E解释的方法还可被描述为用于形成晶片结构特别是被部分支撑的晶片的方法，具有以下步骤：
-从施主晶片10转移碳化硅层1到包括晶片20的石墨；以及
-在碳化硅层1的内部部分之上移除包括晶片20的石墨以在碳化硅层1处形成仅部分覆盖碳化硅层1的支撑结构20’，25；或
-在形成相对于包括晶片20的石墨的支撑结构40之后移除包括晶片20的石墨，支撑结构40仅部分覆盖碳化硅层1和/或在碳化硅层1上沉积的另外的碳化硅层2，2’。
相应地，可形成晶片结构，其具有SiC晶片，SiC晶片在该SiC晶片的外围区域中由支撑结构40，20’，25支撑。取决于工艺顺序和/或另外的可选步骤，SiC晶片可由碳化硅层1和/或另外的碳化硅层2，2’形成。
由于支撑结构40，20’，25，SiC晶片对于进一步处理(诸如在被外围区域围绕的芯片区域中的器件处理)是足够机械稳定的，即使SiC晶片相对薄，例如小于100μm、小于75μm、或甚至小于50μm厚。注意到形成被支撑的膜状SiC晶片减少了昂贵的单晶SiC的量。另外，碳化硅晶片从两侧可达到用于进一步处理。甚至进一步，由于SiC和石墨的热特性失配引起的在制造期间的热问题可通过至少部分移除包括晶片的石墨而被减少。这允许灵活和成本高效的晶片级SiC器件(SiC芯片)的制造，特别是具有高达6.5kV的阻断电压的功率SiC器件例如功率SiC晶体管的制造。然而，SiC晶片还可具有更大的厚度，例如至少120μm或甚至更高的厚度，用于制造具有甚至更高阻断电压的SiC器件。
图5A分别图示图1F、图2F和图3D的被部分支撑的晶片100，100’，200的顶视图，其可相应于沿着图5A中的线8的部段。
在示范实施例中，由各自碳化硅晶片1形成被部分支撑的晶片100，100’，200，其由各自连续环形的支撑结构20’，25，40支撑，支撑结构20’，25，40包括多晶硅或玻璃(40)，或者包括碳化硅(25)和石墨(在图5A中由保护SiC层25隐藏，这也适用于可形成在碳化硅晶片的分离层1处的外延层)。支撑结构25，40被胶合在碳化硅晶片1的外围区域上，该外围区域围绕碳化硅晶片1的未被支撑结构25，40覆盖的可达到的器件区域。
典型地，碳化硅晶片1的至多50％，更典型地至多80％或甚至90％被支撑结构25，40覆盖。
例如，支撑结构40，25可仅覆盖环形的外围区域，其具有至少约1mm且典型地到10mm的宽度，同时碳化硅晶片1的水平延伸(晶片尺寸)可高达100mm、200mm或甚至300mm。
碳化硅晶片1的垂直延伸(厚度)可小于100μm、小于80μm或60μm或甚至小于50μm。
在其他实施例中，图5A所示的支撑结构被胶合键合到外延层(2，图5A未示出)。
图5B分别图示图1F、图2F和图3D的被部分支撑的晶片100，100’，200的顶视图，其可相应于沿着图5B中的线8的部段。
支撑结构与上文关于图5A解释的类似，但是由通过各自的路径彼此成对地间隔开的示范的四个环-段形状部分25a、40a、25b、40b、25c、40c、25d、40d构成。尽管路径，被部分支撑的晶片也可对于以后的器件处理足够稳定。路径可促进在器件制造期间使用的以后旋涂工艺(改善过量材料的排出)。
在其他实施例中，图5B所示的支撑结构被胶合键合到外延层(2，图5B中未示出)。
图5C图示贯穿被部分支撑的晶片100”的垂直截面。被部分支撑的晶片100”类似于上文关于图1F、5A、5B解释的被部分支撑的晶片100’。然而，被部分支撑的晶片100”具有支撑结构20’，25，其在垂直截面中是阶梯式的。这可归因于制造且还可促进旋涂工艺。
图5D图示贯穿被部分支撑的晶片100”’的垂直截面。被部分支撑的晶片100”’类似于上文关于图5C解释的被部分支撑的晶片100”。然而，被部分支撑的晶片100”’具有晶片结构，其被成形以进一步改善由在以后器件制造期间使用的旋涂工艺应用的过量材料的排出。
尽管已公开了本发明的各种示范实施例，但是对于本领域技术人员将显而易见的是，可做出各种改变和修改，其将实现本发明的一些优点而不脱离本发明的精神和范围。对本领域相当熟练的技术人员将显然的是，执行相同功能的其他部件可被适当地替代。应当提及，参考特定图解释的特征可与其他图的特征组合，即使在其中这并未被明确地提及的那些情况下。
空间相对的术语诸如“在...下”、“以下”、“下”、“在...之上”、“上”等等被用于简化描述以解释一个元件相对于第二个元件的定位。这些术语意在涵盖器件的不同取向，除了与在图中描绘的那些取向不同的取向之外。另外，术语诸如“第一”、“第二”等等也被用来描述各种元件、区、区段等，并且也不意在是限制性的。贯穿描述，同样的术语指定同样的元件。
如在本文所使用的，术语“具有”、“含有”、“包含”、“包括”等等是开放型的术语，其指示陈述的元件或特征的存在但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包含复数以及单数，除非上下文另外清楚地指示。
考虑到以上变化和应用的范围，应该理解的是，本发明不受前述描述所限制，也不受附图所限制。可替换地，本发明仅受所附的权利要求及其法律等价物限制。

Claims (21)

1.一种用于形成半导体器件的方法，包括：
-经由键合层(42)将包括碳化硅的施主晶片(10)附着到包括石墨的载体晶片(20)；
-沿着内部剥离层(13)分离施主晶片(10)，使得形成包括碳化硅并且附着到载体晶片(20)的分离层(1)；
-形成被部分支撑的晶片(100,200)，包括在分离层(1)的内部部分之上移除载体晶片(20)，同时留下仅附着到分离层(1)的外围区域的载体晶片(20)的剩余部分(20’)；以及
-进一步处理被部分支撑的晶片(100,200)，
其中所述键合层(42)被布置在载体晶片(20)和施主晶片(10)的键合表面(101,102)之间并且包括多晶碳化硅，以及
其中所述剩余部分(20’)和所述剩余部分(20’)上的碳化硅层(25)是支撑结构(20’,25)，所述支撑结构(20’,25)被形成为覆盖分离层(1)的外围区域的环。
2.权利要求1的方法，其中附着施主晶片包括以下中的至少一个：
-在施主晶片的所述键合表面(101,102)上沉积陶瓷成型聚合物前体；
-在载体晶片(20)上沉积陶瓷成型聚合物前体；
-形成包括载体晶片(20)、施主晶片(10)和所述键合层(42)的堆叠(50)，所述键合层(42)包括陶瓷成型聚合物前体；以及
-在200℃到700℃之间的温度下回火堆叠(50)。
3.权利要求2的方法，其中陶瓷成型聚合物前体包括聚碳硅烷。
4.权利要求2或3的方法，其中回火发生在包括氮、氩和/或氢的气氛中。
5.权利要求1-3中任一项所述的方法，在至少部分移除载体晶片(20)之前还包括以下中的至少一个：
-在分离层(1)上沉积另外的碳化硅层(2)；
-注入掺杂剂到分离层(1)中和/或到另外的碳化硅层(2)中；以及
-热退火。
6.权利要求1-3中任一项所述的方法，其中移除载体晶片(20)包括以下中的至少一个：
-铣削载体晶片(20)的内部部分；
-研磨载体晶片(20)的内部部分；
-载体晶片(20)的掩模刻蚀；
-暴露分离层(1)的内部部分；
-在载体晶片的剩余部(20’)上形成碳化硅层(25)包括沉积硅以及热过程；以及
-从分离层(1)移除沉积的硅。
7.权利要求1-3中任一项所述的方法，还包括注入高能量粒子到施主晶片(10)中以在附着施主晶片(10)前形成剥离层(13)。
8.权利要求1-3中任一项所述的方法，其中进一步处理被部分支撑的晶片(100,200)包括以下中的至少一个：
-处理分离层(1)；
-在分离层(1)中形成pn结；
-在分离层(1)上沉积碳化硅层(2,2’)；
-在分离层(1)上形成金属化；
-在碳化硅层(2,2’)中形成另外的pn结；
-在碳化硅层(2,2’)上形成另外的金属化；以及
-将被部分支撑的晶片(100,200)分离为个体半导体器件。
9.权利要求1至3中任一项所述的方法，其中在所述分离层(1)上形成背面金属化。
10.权利要求1至3中任一项所述的方法，其中，通过使用掩模(7)来移除所述载体晶片(20)，其中所述掩模(7)的中心开口的面积大于所述分离层(1)的面积的80％。
11.一种用于形成晶片结构(100,200)的方法，包括：
-提供具有第一侧(101,102)的碳化硅晶片(10)；
-从第一侧注入高能量粒子到碳化硅晶片(10)中；
-经由键合层(42)键合碳化硅晶片(10)的第一侧到包括石墨的载体晶片(20)；
从碳化硅晶片(10)分离第一层(1)以形成分离层(1)；以及以下中的一个：
-在第一层(1)的内部部分之上移除载体晶片(20)以在第一层(1)处形成仅覆盖第一层(1)的外围区域的支撑结构(20’,25)；和
-在分离层(1)上沉积碳化硅层(2,2’)后移除载体晶片(20)并且形成在碳化硅层(2,2’)处且仅部分覆盖碳化硅层(2,2’)的支撑结构(40)，其中所述键合层(42)被布置在载体晶片(20)和碳化硅晶片(10)之间并且包括多晶碳化硅，
其中所述支撑结构由通过各自的路径彼此成对地间隔开的四个环-段形状部分构成。
12.权利要求11的方法，其中键合第一侧包括以下中的至少一个：
-用陶瓷成型聚合物前体涂覆第一层(1)；
-用陶瓷成型聚合物前体涂覆载体晶片(20)的键合表面；
-形成包括载体晶片(20)、碳化硅晶片(10)和所述键合层(42)的堆叠，所述键合层(42)包括陶瓷成型聚合物前体；以及
-在200℃到700℃之间的温度下回火堆叠。
13.权利要求11或12的方法，其中形成支撑结构(40)包括以下中的至少一个：
-在移除载体晶片(20)之前附着临时载体晶片(30)到碳化硅层(2,2’)；
-附着支撑晶片(40)到第一层(1)且在第一层(1)的内部部分之上移除支撑晶片(40)同时留下附着到分离层(1)的支撑晶片(40)的剩余部分(40)；
-附着支撑结构(40)到第一层(1)；
-在第一层(1)处形成支撑结构(20’,25)后移除临时载体晶片(30)；
-在移除载体晶片(20)后移除第一层(1)；
-附着支撑结构(40)到碳化硅层(2,2’)；
-附着支撑晶片(40)到碳化硅层(2,2’)且在碳化硅层(2,2’)的内部部分之上移除支撑晶片(40)同时留下附着到碳化硅层(2,2’)的支撑晶片(40)的剩余部分(40)；以及
-在碳化硅层(2,2’)处形成支撑结构(40)后移除临时载体晶片(30)。
14.权利要求13的方法，其中附着临时载体晶片(30)，附着支撑晶片(40)到第一层(1)，附着支撑结构(40)到第一层(1)，附着支撑结构(40)到碳化硅层(2,2’)和/或附着支撑晶片(40)到碳化硅层(2,2’)包括胶合和/或通过各自的粘附层来实现。
15.权利要求11至12中的任意一个的方法，其中在分离层(1)上沉积碳化硅层(2,2’)后移除载体晶片(20)包括以下中的至少一个：
-抛光；和
-灰化。
16.权利要求11或12的方法，其中在内部部分之上移除载体晶片(20)包括以下中的至少一个：
-在载体晶片(20)上形成掩模(7)；
-使用掩模(7)化学刻蚀载体晶片(20)；
-使用掩模(7)离子束刻蚀载体晶片(20)；
-使用掩模(7)等离子体刻蚀载体晶片(20)；以及
-机械移除载体晶片(20)的至少部分。
17.一种晶片结构(100,200)，包括：
-碳化硅晶片(1,2)；
-支撑结构(20’,25,40)，包括石墨，以及
键合层(42)，被布置在所述碳化硅晶片(1,2)和所述支撑结构(20’,25,40)之间并且包括多晶碳化硅，
其中当从上面看时，支撑结构(20’,25,40)胶合在围绕碳化硅晶片(1,2)的器件区域的碳化硅晶片(1,2)的外围区域上，并且其中支撑结构(20’,25,40)覆盖碳化硅晶片(1,2)的外围区域，以及
其中所述支撑结构(20’,25,40)由通过各自的路径彼此成对地间隔开的四个环-段形状部分构成。
18.权利要求17的晶片结构，其中支撑结构(20’,25,40)仅覆盖外围区域或外围区域的主要部分。
19.权利要求17或18的晶片结构，其中碳化硅晶片(1,2)的厚度小于100μm，和/或其中碳化硅晶片(1,2)包括单晶分离层(1)、形成在单晶分离层(1)处的单晶外延SiC层(2)和形成在单晶分离层(1)和/或单晶外延SiC层(2)处的非单晶外延SiC层(2)中的至少一个。
20.权利要求17至18中的任意一个的晶片结构，其中支撑结构(20’,25,40)覆盖碳化硅晶片(1,2)的至多50％和/或其中支撑结构(20’,25,40)至少基本上覆盖外围区域，外围区域由具有至少1mm的宽度的环形结构限制。
21.权利要求17至18中的任意一个的晶片结构，其中支撑结构(20’,25)包括石墨本体(20’)，其中支撑结构(20’,25)使用陶瓷成型聚合物前体胶合在所述外围区域上，和/或其中所述键合层(42)是n掺杂的。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200321242A1 (en) * 2015-09-18 2020-10-08 Bing Hu Method of separating a film from a brittle material
US10319599B2 (en) * 2017-05-31 2019-06-11 Infineon Technologies Ag Methods of planarizing SiC surfaces
KR102434021B1 (ko) 2017-11-13 2022-08-24 삼성전자주식회사 캐리어 기판의 디본딩 방법, 이를 수행하기 위한 장치 및 이를 포함하는 반도체 칩의 싱귤레이팅 방법
US10643860B2 (en) 2018-03-26 2020-05-05 Infineon Technologies Ag Methods of thinning and structuring semiconductor wafers by electrical discharge machining
US10967450B2 (en) * 2018-05-04 2021-04-06 Infineon Technologies Ag Slicing SiC material by wire electrical discharge machining
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
FR3102608B1 (fr) * 2019-10-28 2021-09-24 Commissariat Energie Atomique Procédé de transfert d’une couche mince à l’aide d’un polymère précéramique chargé
DE102020206233B3 (de) * 2020-05-18 2021-08-12 Disco Corporation Verfahren zum herstellen eines substrats und system zum herstellen eines substrats
TWI745001B (zh) * 2020-07-24 2021-11-01 環球晶圓股份有限公司 接合用晶片結構及其製造方法
CN113178383A (zh) * 2021-03-10 2021-07-27 华为技术有限公司 一种碳化硅基板、碳化硅器件及其基板减薄方法
DE202023001840U1 (de) 2022-08-31 2023-09-26 Umicore Siliciumcarbidhalbleiter-Schichtstruktur

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001819A1 (ja) * 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. 半導体素子の製造方法およびリング状補強部材
CN102804334A (zh) * 2009-06-04 2012-11-28 三美电机株式会社 半导体基板及其制造方法、以及半导体装置及其制造方法
CN104716080A (zh) * 2013-12-13 2015-06-17 英飞凌科技股份有限公司 化合物结构和用于形成化合物结构的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223496A (ja) 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
JP2003282845A (ja) 2002-03-20 2003-10-03 Mitsubishi Electric Corp 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法
US8404562B2 (en) * 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
JP2012142385A (ja) * 2010-12-28 2012-07-26 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法
JP2013124196A (ja) * 2011-12-14 2013-06-24 Sumitomo Electric Ind Ltd 種結晶の接着状態の検査方法
FR2995136B1 (fr) * 2012-09-04 2015-06-26 Soitec Silicon On Insulator Pseudo-substrat avec efficacite amelioree d'utilisation d'un materiau monocristallin
US9349804B2 (en) * 2013-02-12 2016-05-24 Infineon Technologies Ag Composite wafer for bonding and encapsulating an SiC-based functional layer
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001819A1 (ja) * 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. 半導体素子の製造方法およびリング状補強部材
CN102804334A (zh) * 2009-06-04 2012-11-28 三美电机株式会社 半导体基板及其制造方法、以及半导体装置及其制造方法
CN104716080A (zh) * 2013-12-13 2015-06-17 英飞凌科技股份有限公司 化合物结构和用于形成化合物结构的方法

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