JP2017034254A - ウェハ構造体の形成方法、半導体デバイスの形成方法およびウェハ構造体 - Google Patents

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Abstract

【課題】本発明では、半導体デバイスおよびウェハ構造体の製造方法を開示する。
【解決手段】本方法は、グラファイトを含む支持ウェハ（２０）に、炭化シリコンを含むドナーウェハ（１０）を取り付けるステップと、炭化シリコンを含みかつ前記支持ウェハ（２０）に取り付けられた分割層（１）を形成するように、内側の剥離層（１３）に沿ってドナーウェハ（１０）を分割するステップと、支持ウェハ（２０）の残留部分（２０’）を分割層（１）に取り付けたままにしながら前記分割層（１）の内側部分の上方において支持ウェハ（２０）を除去することにより、部分的に支持されたウェハ（１００，２００）を形成するステップと、部分的に支持されたウェハ（１００，２００）をさらに処理するステップと、を有する。
【選択図】図１Ｆ

Description

本発明の実施形態は、ウェハ構造体、特に炭化シリコンウェハと支持構造体とを備えたウェハ構造体、かかるウェハ構造体の形成方法、および、半導体デバイスの形成方法に関する。
半導体デバイスのデバイス特性を改善するため、半導体材料の最終厚さを削減する試みがなされてきた。とりわけパワー半導体デバイスでは、しばしば、デバイスの半導体ボディの厚さが、当該デバイスまたは回路を収容するのにちょうど十分な厚さであることが望ましいことが多い。
薄い半導体チップや半導体ウェハの製造および処理はしばしば複雑であることが多い。というのも、たとえば炭化シリコン（ＳｉＣ）等の脆弱な半導体材料は、薄化されると破断しやすくなるからである。その上、単結晶ＳｉＣは比較的高価である。薄い半導体材料の機械的安定性を改善するため、支持システムが開発されてきた。１つのアプローチとして、多結晶ＳｉＣ（poly-SiC）支持ウェハを単結晶ＳｉＣ層に取り付けて用いるものがある。かかる構造は、単結晶ＳｉＣ基板を支持ウェハに直接ボンディングし、その後、この単結晶基板の一部を支持ウェハ上に残留させながら単結晶ＳｉＣ基板を支持ウェハから剥離することにより、形成することができる。多結晶ＳｉＣ支持ウェハは単結晶ＳｉＣより安価ではあるものの、依然として比較的高価である。その上、多結晶ＳｉＣと単結晶ＳｉＣとの間に形成される界面は、格別な注意を要する。このことにより、プロセスコストが増大する。
上記理由と他の理由とにより、本発明が必要とされる。
一実施形態の半導体デバイスの形成方法では、本形成方法は、
グラファイトを含む支持ウェハに、炭化シリコンを含むドナーウェハを取り付けるステップと、
炭化シリコンを含む分割層が前記支持ウェハに取り付けられるように、内側の剥離層に沿って前記ドナーウェハを分割するステップと、
部分的に支持されたウェハを形成するステップと、
前記部分的に支持されたウェハをさらに処理するステップと
を有する。
部分的に支持されたウェハを形成するステップは、支持ウェハの残留部分を分割層に取り付けたままにしながら当該分割層の内側部分の上方において支持ウェハを除去することを含む。
一実施形態のウェハ構造体の形成方法では、当該形成方法は、
第１面を有する炭化シリコンウェハを設けるステップと、
高エネルギーの粒子を前記第１面から前記炭化シリコンウェハ中に打ち込むステップと、
グラファイトを含む支持ウェハに前記炭化シリコンウェハの第１面をボンディングするステップと、
前記炭化シリコンウェハから第１の層を分割するステップと
を有する。
前記方法はさらに、
前記第１の層の一部のみを覆う支持構造体を当該第１の層に形成するため、当該第１の層の内側部分の上方において前記支持ウェハを除去するステップ、または、
前記分割層上に炭化シリコン層を成膜した後に支持ウェハを除去し、かつ、支持構造体が当該炭化シリコン層の一部のみを覆うように当該炭化シリコン層に当該支持構造体を形成するステップ
を有する。
一実施形態のウェハ構造体では、当該ウェハ構造体は、
炭化シリコンウェハと、
シリコン、炭化シリコン、グラファイトおよびガラスのうち少なくとも１つを含む支持構造体と
を備えている。
支持構造体は、上方から見たとき、炭化シリコンウェハの素子領域を包囲する炭化シリコンウェハの周領域に接着されており、かつ、炭化シリコンウェハの一部のみを覆う。
当業者が、以下の詳細な説明を読んだり、添付の図面を参照すれば、更なる構成および利点が明らかとなる。
図面中の各構成要素は、必ずしも実寸の比率通りではなく、本発明の基本的構成の説明に主眼を置いている。さらに、図面中において同様の符号は、対応する部分を示している。
複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 複数の実施形態のウェハ構造体および半導体デバイスの形成方法のステップを示す図である。 Ａ〜Ｆは、複数の実施形態のウェハ構造体および半導体デバイスそれぞれの形成方法のステップを示す図である。 Ａ〜Ｄは、複数の実施形態のウェハ構造体および半導体デバイスそれぞれの形成方法のステップを示す図である。 Ａ〜Ｅは、複数の実施形態のウェハ構造体および半導体デバイスそれぞれの形成方法のステップを示す図である。 一実施形態のウェハ構造体の上面図である。 他の一実施形態のウェハ構造体の上面図である。 一実施形態のウェハ構造体の垂直断面図である。 一実施形態のウェハ構造体の垂直断面図である。
以下の詳細な説明では、添付の図面を参照する。本図面は詳細な説明の一部を構成し、本図面中には、本発明を実施する特定の形態を図解により示している。これについては、たとえば「上部」、「下部」、「表側」、「裏側」、「進行方向」、「後退方向」等の方向に関する用語は、説明対象の図面の向きを基準として使用されている。実施形態の各構成要素は、複数の異なる向きで配置することが可能であるから、上述の方向に関する用語は説明のために用いられるものであり、本発明を限定するものではない。本発明の範囲を逸脱することなく、他の実施形態を使用し、また、構造または論理についての変更を行うことができると解すべきである。よって、以下の詳細な説明は本発明を限定するものであると解すべきものではなく、本発明の範囲は、添付の特許請求の範囲によって特定される。
以下、複数の異なる実施形態を詳細に参照する。これらの実施形態の１つまたは複数の実施例を、図面に示している。各実施例はそれぞれ本発明を説明するためのものであり、本発明を限定するものではない。たとえば、１つの実施形態の構成要件として図示または記載した特徴を、他の実施形態にて、または他の実施形態とともに使用して、さらに別の実施形態を実現することができる。本発明は、かかる改良や変更を含むことを予定したものである。特定の表現を使用して実施例を説明するが、この特定の表現は、添付の特許請求の範囲を限定するものとして解釈してはならない。図面は実寸の比率通りではなく、説明目的のためだけのものである。分かりやすくするため、同一の要素または同一の製造ステップには、特記しない限り、異なる各図において同一の符号を付している。
本願明細書にて使用されている「水平方向」との用語は、半導体基板または半導体ボディの水平方向の第１面または主面に対して実質的に平行な向きを意味するものである。これはたとえば、ウェハまたはダイスの表面となり得る。
本願明細書にて使用されている「垂直方向」との用語は、半導体基板または半導体ボディの第１面に対して実質的に垂直な向き、すなわち、半導体基板または半導体ボディの第１面の法線方向に対して実質的に平行な向きを意味するものである。
本願明細書では、「ｎ型ドープ」を「第１の導電型」といい、「ｐ型ドープ」を「第２の導電型」という。これに代えて、ドーピング関係を逆にして、「第１の導電型」がｐ型ドープとなり、「第２の導電型」がｎ型ドープとなるように、半導体デバイスを形成することも可能である。さらに、ドーピング型の隣に「−」または「＋」を付することにより、相対的なドーピング濃度を示している図もある。たとえば「ｎ−」は、ドーピング濃度が「ｎ」型ドーピング領域のドーピング濃度より低いことを意味し、それに対して「ｎ＋」型ドーピング領域は、そのドーピング濃度が「ｎ」型ドーピング領域より高いことを意味する。しかし、かかる相対的なドーピング濃度を示すことは、別段の記載がない限り、相対的なドーピング濃度が同じである複数のドーピング領域の絶対的なドーピング濃度が必ず等しくなる、という意味ではない。たとえば、２つの異なるｎ＋型ドーピング領域の絶対的なドーピング濃度は、異なることがある。たとえば、ｎ＋型ドーピング領域およびｐ＋型ドーピング領域についても、同様のことが当てはまる。
本願明細書にて記載されている特定の実施形態は、ＳｉＣ半導体デバイスのウェハレベルでの製造と、ＳｉＣウェハとに関するものであるが、本願の実施形態はこれに限定されない。
製造されるＳｉＣ半導体デバイスは、パワー半導体デバイスとすることができる。
本願明細書において使用されている「パワー半導体デバイス」との用語は、高電圧および／または高電流スイッチング能力を有する、単一チップ上の半導体デバイスを意味するものである。換言すると、パワー半導体デバイスは高電流用、典型的にはアンペア領域の高電流に対応したデバイスである。本願明細書において「パワー半導体デバイス」と「パワー半導体部品」とは、同義で使用される。
本願明細書にて使用されている「電界効果」との用語は、絶縁ゲート電極またはショットキーゲート電極を用いて、電界効果を利用して半導体領域に導通「チャネル」を形成すること、および／または当該チャネルの導電率ならびに／もしくは形状を制御することを意味する。
図１Ａから図１Ｇまでは、ＳｉＣ半導体デバイスのウェハレベルでの形成方法およびウェハ構造体１００の形成方法の各工程を示している。
ＳｉＣドナーウェハ１０を設ける。このＳｉＣドナーウェハ１０は、Ｃ面１０１およびＳｉ面１０２を有する４Ｈ‐ＳｉＣ多結晶タイプとすることができる。さらに、ＳｉＣドナーウェハ１０は、ＳｉＣインゴットからカットしたものとすることもできる。
図１Ａに示された実施例では、ドナーウェハ１０の垂直断面を示しており、ここでは、Ｃ面１０１からドナーウェハ１０内に粒子、特にプロトンを所定の深さまで打ち込む。この粒子打ち込みは、図１Ａにおいて破線の矢印により示されている。打ち込み深さは、打ち込みエネルギーを選択することにより調整することができる。
原子またはイオン（典型的には、プロトン等の気体イオン）の打ち込みにより、剥離層１３の形成を引き起こすことができる。この剥離層１３は、ドナーウェハ１０に沿ったマイクロバブル層またはマイクロポーラス層とすることができる。
打ち込み深さが剥離層１３の位置を決定し、ひいては、支持ウェハ２０に転写される分割層１の厚さを決定する。たとえば、たいていは、打ち込み量を５・１０１６ｃｍ−２から８・１０１６ｃｍ−２までの間として８０ｋｅＶのプロトンを、ＳｉＣ中に約０．５〜２μｍの深さまで打ち込む。典型的には、プロトン打ち込みエネルギーは約５０ｋｅＶから約２００ｋｅＶまでの範囲内である。
支持ウェハ２０は下面２０１と、当該下面２０１とは反対側の上面２０２とを有し、グラファイトウェハを含むか、またはグラファイトウェハによって形成されている。図１Ｂに示されているように、支持ウェハ２０は典型的には、ドナーウェハ１０より大きいサイズ（下面２０１および／または上面２０２に平行な水平方向の寸法）を有する。しかし、支持ウェハ２０およびドナーウェハ１０の水平方向の寸法を等しくすることも可能である。
グラファイトは、炭素の３つの公知の同素体の１つである。本願明細書では、「グラファイトウェハ」および「炭素ウェハ」との用語は同義で用いられている。
グラファイトウェハの酸化を防止して炭素粒子の放出を阻止するためには、典型的には支持ウェハ２０は、グラファイトウェハ（すなわち、グラファイトから成るウェハ、または、大部分がグラファイトから成るウェハ）を薄い保護層により覆ったものより形成された複合ウェハとする。前記保護層は、典型的にはＳｉＣ薄層である。支持ウェハ２０のＳｉＣ層の厚さは、約１０ｎｍから約２０００ｎｍまでの範囲内とすることができ、より典型的には、約５０ｎｍから約５００ｎｍまでの範囲内とすることができる。分かりやすくするため、この保護層は図１Ａおよび図１Ｂの断面図には示されていない。支持ウェハ２０の垂直方向の寸法は、典型的には約１０μｍから約２５００μｍまでの範囲内であり、より典型的には、約５０μｍから約１５００μｍまでの範囲内である。
ウェハ積層体５０を構成するため、典型的にはドナーウェハ１０の打ち込み面を、支持ウェハ２０に取り付ける。この打ち込み面は、本実施例ではＣ面１０１である。
支持ウェハ２０へのドナーウェハ１０の取り付けは、典型的にはボンディングによって行われる。よって、ドナーウェハ１０と支持ウェハ２０とは、ウェハ積層体５０のボンディング層（これも図１Ｂに示されていない）を介して接合される。
ドナーウェハ１０と支持ウェハ２０とのボンディング結合は典型的には、このボンディング結合が少なくとも約１３００℃または少なくとも約１４５０℃の温度に耐えられるように、たとえば、後で行われるいわゆるスマートカット層転写や後続のエピタキシャル成長に使用される最大約１６００℃の温度に耐えられるように行われる。
ボンディングは、接着ボンディングによって行うことができる。こうするためには、セラミック形成ポリマー前駆体を接着層として使用することができる。たとえば、ＳｉＣセラミック形成ポリマー前駆体を用いてボンディングを行うことができる。
これに代えて、スピンオンガラス（ＳｏＧ）を接着層として用いることも可能である。ＳｏＧを用いると初期の低温のボンディングが容易になり、またＳｏＧは、層分割が発生し得る高温（８００〜９００℃）での熱応力に耐えることもできる。ＳｏＧ接着層は、剥離層１３が後のデバイス製造を行える十分な深さである場合にのみ、使用することができる。
接着性セラミック形成前駆体（たとえば接着性ＳｉＣ前駆体）を接着材料として使用することにより、活性層とボンディングゾーンとの間の熱的不整合を回避することができ、また、高温処理時にボンディング層と活性層との間に反応ゾーンの不所望の形成が生じるのも回避することができる。
セラミック形成ポリマー前駆体は、炭素、シリコンおよび水素を含むか、またはこれから成る（たとえば、これのみから成る）ことができる。ボンディング処理中に水素が拡散すると、多結晶炭化シリコンのみが残ることができる。たとえば、セラミック形成ポリマー前駆体はアリルヒドリドポリカルボシランまたは他のポリカルボシランとすることができる。
一実施形態では、ボンディング面またはボンディング表面１０１，２０１の一方の面または両面に、セラミック形成ポリマー前駆体を被膜し、その後に２００℃から７００℃までの間でテンパリングする。かかるテンパリングはたとえば、約５３０℃の温度で約４時間にわたって行われる。
ボンディング処理の最初の段階として、セラミック形成ポリマー前駆体を支持ウェハ２０またはドナーウェハ１０のいずれかに被着することができる。これに代えて、セラミック形成ポリマー前駆体を支持ウェハ２０およびドナーウェハ１０の双方の表面１０１，２０１に被着することもできる。セラミック形成ポリマー前駆体はたとえば、スピンオン法またはスプレー法により塗布することができる。
その後、図１Ｂに一点鎖線の矢印により示されているように、ポリマー前駆体を被着した面１０１，２０１を向き合わせて支持ウェハ２０をドナーウェハ１０に接合することにより、複合構造体またはウェハ積層体５０を構成することができる。このようにして接合されたウェハ１０，２０に熱処理（テンパリング）を施すことにより、支持ウェハとドナーウェハ１０との安定的かつ耐久性のボンディング部を成すことができる。
接合後、ウェハ積層体５０を加熱することにより上述のボンディング部を形成することができる。たとえば、温度範囲をほぼ常温から約６００℃まで、または２００〜７００℃とすることができる。
ウェハ積層体５０のテンパリングを第１の温度範囲で行い、その後、当該第１の温度範囲とは異なる第２の温度範囲で行うことができる。第２の温度範囲は、第１の温度範囲より高い温度を含むことができる。第２の温度範囲はたとえば、約５００℃から約１０００℃まで、またはそれ以上とすることができる。
アリルヒドリドポリカルボシランを前駆体として用いる場合、これをたとえば１５００℃〜１７００℃の高温（たとえば、前駆体層を多結晶ＳｉＣに完全変換するため）で多結晶炭化シリコンに熱分解することができる。これにより、上述のボンディング工程中にＳｉＣと支持ウェハとの間のボンディング層自体がＳｉＣとなることができ、これにより、他の種類の材料を用いて更に電気的接続も確立する場合に生じる作用が解消される。たとえば、ボンディング層はｎ型ドープされたＳｉＣとすることができる。
さらに、ボンディング層をＳｉＣに変換することにより、機械的および熱的に非常に安定的なボンディング結合を成すこともできる。
ボンディング結合の強化と、ＳｉＣドナーウェハ１０の分離（以下参照）は、７００℃〜１８００℃で生じることができる。
よって、それぞれ異なる温度で行われる３つのテンパリング工程を使用することができる。しかし、上述のテンパリング工程を、所定の温度プロフィールの１工程にまとめることも可能である。さらに、テンパリングを少なくとも一時的に（成形）加圧下で行うこともできる。
一実施形態ではテンパリングは、窒素および／または希ガスを含む雰囲気中にて、たとえば窒素雰囲気中、アルゴン雰囲気中、窒素およびアルゴンの雰囲気中、または窒素および水素の雰囲気中にて行われる。窒素はＳｉＣ中において低ドナーであるから、テンパリング中にボンディング層（たとえば、ポリマーから得られた多結晶ＳｉＣ）のドーピングと、分割層の、隣接するｎ単結晶ＳｉＣ層のドーピングとを引き起こすことができ、これにより、垂直方向導電率を増大させることができる。
図１Ｃに示されているように、ドナーウェハ１０を内側の剥離層１３に沿って分割する。この分割は、分割が発生する少なくとも８００℃の高温でテンパリングすることにより行うことができる。かかる分割は、たとえば約１４５０℃で約３時間にわたって行われるボンディング剥離アニール等の更なるテンパリングステップとなることができ、または、上記にて図１Ｂを参照して説明したようなボンディング結合の硬化と並行して分割を行うことができる。
その結果、ドナーウェハ１０のＳｉＣ分割層１（以下、「スマートカットＳｉＣ層」および「第１のＳｉＣ層」とも称する）が支持ウェハ２０に残留する。このようにして、分割層１はドナーウェハ１０から支持ウェハ２０へ転写される（スマートカット層転写）。支持ウェハ２０のグラファイトは、乱層構造グラファイト、熱分解グラファイト、等方圧プレスグラファイトおよびこれらの混合物のうちいずれか１つとすることができる。グラファイトは、ＳｉＣの熱膨張係数と同等の熱膨張係数を有する。これが、グラファイトが最も有望なＳｉＣ用支持体材料である理由である。さらにグラファイトの熱膨張係数は、その多孔率により微調整することもできる。
その後、たとえばＣＭＰ法（化学機械研磨）を使用して、分割層１を研磨することができる。
ドナーウェハ１０の分割した部分１０’は、ドナーとして再利用することができる（たとえば５回以上または１０回以上）。というのも、この分割部分１０’は研磨および／またはエピタクシーによって、スマートカット層転写に適した初期状態に戻すことができるからである。このことは、非常に高いコストパフォーマンスとなり得る。
上述の処理に代えて択一的に、他の手法（たとえば酸素打ち込み法）も、半導体層を分離および転写するのに適する場合がある。
次に、図１Ｄに示されているように、分割層１上かつ当該分割層１のＳｉ面１１に、エピタキシャルＳｉＣ層（以下、「他の炭化シリコン層」とも称する）２を形成することができる。エピタキシャル層２と分割層１とは、素子ウェハ１，２を構成することができる。
エピタキシャル成長前の分割層１の厚さは、５μｍ、２μｍ、１μｍとすることができ、または０．５μｍのみとすることも可能である。
他の実施形態（図面中には示されていない）では、分割層１の厚さは、製造されるデバイスの半導体ボディの厚さと実質的に一致する。
エピタクシーを分割層１のＳｉ面１１にて行うことにより、エピタキシャルＳｉＣ層２の高品質の結晶パターンを、分割層１のパターンより均質な結晶パターンも、実現することができる。さらに、Ｓｉ面１１でエピタクシーを行っているときの方が、Ｃ面より、ドーピングを良好に制御することもできる。さらに、ドナーウェハ１０の減少（より小さい厚さ）を要求することも可能となる。よって、ドナーウェハ１０の薄いＳｉＣ層１の転写工程を、より多い回数で繰り返し行うことができる。
さらに、異なるドーピング型ならびに／もしくはドーピング濃度および／または異なる厚さの複数のエピタキシャルＳｉＣ層２を、分割層１上に形成することもできる。たとえば、高濃度ｎ型ドープされた第１のエピタキシャルＳｉＣ層を分割層１に形成し、この第１のエピタキシャルＳｉＣ層に、低濃度ｎ型ドープされた第２のエピタキシャルＳｉＣ層を形成することができる。第１のエピタキシャルＳｉＣ層の厚さは、機械的安定性の要求に応じて選択することができる。第２のエピタキシャルＳｉＣ層の厚さおよびドーピング濃度は、デバイス種類および電圧クラスに応じて選択することができる。たとえば、製造される６５０ＶクラスのＳｉＣ‐ＭＯＳＦＥＴにドリフト領域を形成するためには、第２のエピタキシャルＳｉＣ層の厚さを約４．５μｍとし、ドーピング濃度を約２・１０１６／ｃｍ３とすることができる。
（両）エピタキシャルＳｉＣ層２のドーピングは、エピタキシャル成長中に調整することができ、また、当該ドーピングは（１回または複数回の）ドーパント打ち込みと、その後のアニールとを含むこともできる。
その後、支持ウェハ２０の残留部分２０’を分割層１に取り付けたままにしながら当該分割層１の内側部分の上方において支持ウェハ２０を除去することができる。図１Ｅに示されているように、支持ウェハ２０のかかる除去は、マスクエッチングにより行うことができる。
たとえば、素子領域に開口を有するマスク７、たとえば窒化シリコンマスクまたは酸化シリコンマスクを、支持ウェハ２０の、ＳｉＣ素子ウェハ１，２とは反対側に、典型的には上面２０２に形成することができる。マスク７の開口の面積は典型的には、分割層１の面積の約５０％超、より典型的には約８０％超であり、または、分割層１の面積の９０％超にもなる。さらに、マスク７の開口を一続きとすること、および／または分割層１に対して実質的にセンタリングすることも可能である。マスク７の開口は、上から見たときに円形とすることができ（かつ、マスク７は一続きとし）、またマスク７の開口は、マスク７を複数の部分に、たとえば複数の円弧部分に分割する複数の細い部分を有するものとすることもできる。
その後、イオンビームエッチングおよび／または化学エッチングおよび／またはプラズマエッチングを使用してＳｉＣの露光を行うこと、たとえば分割層１のＣ面１２の露光を行うことができる。その後、マスク７を除去することができる。
たとえば、支持ウェハ２０のＳｉＣ保護層を除去するために、イオンビームエッチングを使用することができる。プラズマエッチング（特にプラズマアッシング）は、分割層１の上方においてグラファイトを除去するために使用することができる。また、分割層１の一部を露出させるため、化学エッチングを使用してボンディング層の内側部分を除去することもできる。
ボンディング層が高導電性ＳｉＣ（ｎ型ドープ、典型的には窒素ドープまたはリンドープされたＳｉＣ）から成る実施形態では、ボンディング層の内側部分は典型的には除去されない。また、プラズマエッチング前にマスク７を除去することもできる。その理由は、支持ウェハ２０の周領域にあるＳｉＣ保護層の残留部分を、プラズマエッチングのためのマスクとして使用することもできるからである。
これに代えて択一的に、または追加的に、分割層１の内側部分の上方における支持ウェハ２０の除去は、支持ウェハ２０のフライス加工および／または研削を行う１つまたは複数の工程を含むこともできる。たとえば、分割層１上のＳｉＣおよび／または分割層１において停止するプラズマアッシングによって除去される薄い残留部分以外の支持ウェハ２０の内側部分を除去するために、カッタを用いることができる。
その後、支持ウェハ２０の残留部２０’上のＳｉＣ保護層のどの開口（グラファイトを露出することが可能な場所）も、シリコン成膜および熱処理によって閉じることができる。
図１Ｆは、堆積したシリコンすべてを分割層１から除去した後に得られた、ＳｉＣ保護層２５を備えた部分的に支持されるウェハ１００の垂直断面図である。かかる除去は、エッチングにより行うことができる。図１Ｇは図１Ｆの拡大図であり、ボンディング層４２の残留部を含めて、部分的に支持されたウェハ１００の左側部分１１０を示している。
上記にて説明したように、ボンディング層４２はＳｉＣとすることもできる。かかる実施形態では、ボンディング層４２は分割層１を完全に覆うことも可能である。そうしない場合には、ボンディング層４２は典型的には、分割層１から除去される。
上述のようにして、ＳｉＣ素子ウェハ１，２の両面１２，２１から確実にさらに処理できる、部分的に支持されたウェハ１００が形成される。図１Ａから図１Ｇを参照して説明した実施形態では、Ｃ面１２は典型的にはＳｉＣ素子ウェハ１，２の裏側面となり、（１つまたは複数の）単結晶炭化シリコン層２の典型的には研磨される面２１は、典型的には、当該ＳｉＣ素子ウェハ１，２の表側面となる。
本実施例では、ＳｉＣ保護層２５の残留部２０’および露出される部分が、支持されるＳｉＣウェハ１，２の支持構造体２０’，２５を構成する。この支持構造体２０’，２５は、ＳｉＣウェハ１，２の周領域に接着される。典型的には、支持構造体２０’，２５はＳｉＣウェハ１，２にグルーボンディングされる（たとえば、接着性ＳｉＣ前駆体等の接着性セラミック形成前駆体を用いて、接着ボンディングによって取り付けられる）。
典型的には、部分的に支持されたウェハ１００の残留部２０’は、上方から見たとき環状である。かかる実施形態では、ＳｉＣ膜を環状支持体（「環状カーボン支持体」および「環状グラファイト支持体」ともいう）によって支持したものにより、上述の部分的に支持されたウェハ１００を形成することができる。
更なる処理は、分割層１の処理、特に分割層１の裏側メタライゼーションの形成、（１つまたは複数の）炭化シリコン層２の内部または外部にｐｎ接合部を形成すること、（１つまたは複数の）炭化シリコン層２にトレンチを形成すること、当該トレンチ内にゲート電極を形成すること、（１つまたは複数の）炭化シリコン層２上にゲート電極を形成すること、（１つまたは複数の）炭化シリコン層２上に表側メタライゼーションを形成すること、および／または、部分的に支持されたウェハ１００を複数の個別半導体デバイスに分離すること等のデバイス処理を含むことができる。これらの処理は、ウェハレベルでのデバイス製造のために行われる典型的な処理の、非限定的な例であると解すべきものである。
さらに、デバイス処理のための上述の工程を行える態様は種々存在し、および／または当該工程は複数のステップを含むことができる。たとえば裏側メタライゼーションの形成は、成膜、電気めっき、金属焼結ペーストの塗布、アニールおよび／または研磨を含むことができる。
表側面２１において既に作製された構造体にかかる熱負荷を低減するためには、裏側メタライゼーションを形成するためにレーザアニールを用いることができる。
ＳｉＣ‐ＭＯＳＦＥＴの製造に関する実施形態では、裏側メタライゼーションは典型的には、ドレインメタライゼーションとなる。
ＳｉＣ‐ダイオードの製造に関する実施形態では、裏側メタライゼーションは典型的には、カソードメタライゼーションとなる。
デバイス処理の前に、上述の部分的に支持されたウェハ１００を保管することができ、また、適切なパッケージングの後に発送することも可能である。
他の一実施形態では、デバイスの表側面２１における処理を仕上げた後、分割層１の内側部分の上方において支持ウェハ２０を除去する。
表側面２１または裏側面のどちらを先に仕上げるかは、プロセスの温度収支に依存し得る。
図２Ａから図２Ｆを参照して、ウェハ構造体１００’の形成方法、およびＳｉＣ半導体デバイスのウェハレベルでの形成方法の各工程について説明する。その各工程は、上記にて図１Ａから図１Ｇを参照して説明した方法の各工程と類似する。しかし、ドナーウェハ１０の垂直断面図である図２Ａに示されているように、高エネルギー粒子はＳｉ面１０２からＳｉＣドナーウェハ１０中に打ち込まれる。さらに、ＳｉＣドナーウェハ１０は図２Ｂに示されているように、Ｓｉ面１０２で支持ウェハ２０に接着ボンディングされている。これにより、図２Ｃに示されているスマートカット層転写が行われた後、転写された分割層１のＣ面１２にはアクセスできる状態となり、かつ、転写後の分割層１のＳｉ面１１は支持ウェハ２０によって覆われた状態となる。かかるプロセスの流れにより、後でＣ面１２に形成される（１つまたは複数の）ＭＯＳチャネル領域の導電率が特に高くなる。
その後、上記にて図１Ｄを参照して説明したのと同様に、分割層１上に（１つまたは複数の）エピタキシャルＳｉＣ層２’を形成することができる。これにより得られるウェハ構造体の垂直断面を、図２Ｄに示す。
本実施例では典型的には、（１つまたは複数の）炭化シリコン層２’のアクセス可能面２１’がＳｉＣ素子ウェハ１，２の裏側面となる。これにより、（１つまたは複数の）炭化シリコン層２’を多結晶ＳｉＣ（poly-SiC）として、高い費用対効果で形成することができる。（１つまたは複数の）炭化シリコン層２’は典型的には、構造体の垂直方向抵抗を確実に低くするため、高濃度ドープされる。さらに、（１つまたは複数の）多結晶ＳｉＣ２’は、主に安定化のために使用し得る。
（１つまたは複数の）ＳｉＣ層２’をエピタキシャル成膜した後、多結晶または単結晶の（１つまたは複数の）ＳｉＣ層２’中にドーパントを打ち込むことができる。さらに、たとえば１７００℃でポストインプラントアニール（打ち込み後アニール処理）を行うこともできる。
その後、分割層１の内側部分の上方において支持ウェハ２０を完全に除去することにより、部分的に支持されたウェハ１００’を形成する。
図２Ｅおよび図２Ｆに示されている、部分的に支持されたウェハ１００’を形成するためのプロセスは、典型的には、上記にて図１Ｅおよび図１Ｆを参照して説明したプロセスと同様である。しかし図２Ｅでは、露出したＳｉ面１１からボンディング層を完全に除去する。その理由は、Ｓｉ面１１は後で、ＳｉＣウェハ１，２’の表側面として使用されるからである。
その後、部分的に支持されたウェハ１００’を更に処理することができる。かかる処理は、たとえば（１つまたは複数の）エピタキシャルＳｉＣ層２’に裏側メタライゼーションを形成すること、分割層１をさらに処理すること、および、部分的に支持されたウェハ１００を複数の個別半導体デバイスに分離すること等のデバイス処理を含むことができる。分割層１をさらに処理することは、分割層１の内部または外部にｐｎ接合部を形成すること、分割層１にトレンチを形成すること、当該トレンチ内にゲート電極を形成すること、分割層１上にゲート電極を形成すること、および／または、分割層１上に表側メタライゼーションを形成することを含むことができる。これらの処理も、ウェハレベルでのデバイス製造のために行われる典型的な処理の、非限定的な例であると解すべきものである。
上記にて図１Ａから図２Ｆを参照して説明した方法は、
ドナーウェハ１０から、グラファイトを含む支持ウェハ２０へ、炭化シリコン層１を転写するステップ、および、
支持構造体２０’，２５が炭化シリコン層１の一部のみを覆うように当該炭化シリコン層１に当該支持構造体２０’，２５を形成すべく、支持ウェハ２０の一部を除去するステップ
ということもできる。
これを実施する際には、厚さが１００μｍ未満、７５μｍ未満または５０μｍ未満の比較的薄い炭化シリコン層１（およびオプションのエピタキシャル層２，２’）を有するようにウェハ構造体を、特に部分的に支持されたウェハ１００，１００’を形成することができる。支持構造体２０’，２５があることにより、かかる薄さの炭化シリコン層１を両面から確実に更に処理することができる。このことにより、ウェハレベルでのＳｉＣデバイスのフレキシブルかつ高コストパフォーマンスの製造が可能となる。
典型的には、炭化シリコン層１は分割層１として転写されたものである。かかる転写は、炭化シリコンを含むドナーウェハ１０を支持ウェハ２０に取り付けること、および、内側の剥離層１３に沿ってドナーウェハ１０を分割することを含むことができる。
図３Ａから図３Ｄに、ウェハ構造体２００を形成するための後続のプロセス、および、半導体デバイスをウェハレベルで形成するための後続のプロセスを示す。図２Ｄに示されたような構造を形成した後、（１つまたは複数の）炭化シリコン層２’に一時的な支持ウェハ３０を、たとえば安価な（多結晶）Ｓｉウェハまたはガラスウェハ等を、接着ボンディングする。図３Ａは、かかる接着ボンディングにより得られたウェハ構造体の垂直断面図である。
その後、たとえば、後でウェハ構造体の表側面となる、分割層１のＳｉ面１１において、研削、アッシング（酸素雰囲気中で行われるプラズマエッチング）を行い、その次にボンディング層も完全に除去する平坦化を行うによって、支持ウェハ２０を完全に除去することができる。図３Ｂは、かかる処理により得られたウェハ構造体の垂直断面図である。
次に、分割層１に支持構造体４０を、たとえば実質的に環状のガラス構造体を形成することができる。支持構造体４０は、分割層１のＳｉ面１１の周部分に直接接着または接着ボンディングすることができる。これに代えて、支持ウェハを分割層１に取り付け、その次に、支持ウェハ４０の残留部分４０をＳｉ面１１に取り付けた状態のままで、当該支持ウェハの内側部分を除去することができる。図３Ｃは、かかる処理により得られたウェハ構造体の垂直断面図である。
一実施形態では、支持構造体４０を取り付けるために、ガラス接着材を用いた接着ボンディングを使用することができる。たとえば、市販されているシリケート接着材、たとえばダウコーニング社のシリケート接着材を使用することができる。ガラス接着材の性質に依存して、接着ボンディング結合部は、不活性雰囲気中にて短時間にわたって最大２５０℃から３００℃までの温度に耐えることができるもの、または、最大４５０℃の温度にも耐えることができるものである。これは、半導体部品を完成させるために半導体ウェハに施される多くの製造プロセスに十分なものである。
支持構造体４０の材料に依存して、分割層に取り付けるために適したあらゆるボンディング法を使用することができる。その例として、分割層１上にダイヤモンドライクカーボン層（ＤＬＣ）を用いるまたは用いない陽極ボンディング、ガラスフリットボンディング、フュージョンボンディング、および、ガラス接着材を用いた接着ボンディングがある。
その後、一時的な支持ウェハ３０を除去することができる。これにより得られた、部分的に支持されたウェハ２００を、図３Ｄに示す。
その後、上記にて図２Ｆを参照して説明したのと同様に、部分的に支持されたウェハ２００を更に処理することができる。
図４Ａから図４Ｅに、ウェハ構造体２００’を形成するための後続のプロセス、および、半導体デバイスをウェハレベルで形成するための後続のプロセスを示す。図１Ｄに示されたような構造を形成した後、（１つまたは複数の）炭化シリコン層２に一時的な支持ウェハ３０を、たとえば安価な多結晶Ｓｉウェハまたはガラスウェハ等を、接着ボンディングする。図４Ａは、かかる接着ボンディングにより得られたウェハ構造体の垂直断面図である。
その後、たとえば、分割層１も完全に除去する研削、アッシング（酸素雰囲気中で行われるプラズマエッチング）や平坦化によって、支持ウェハ２０を完全に除去することができる。図４Ｂは、かかる処理により得られたウェハ構造体の垂直断面図である。
その後、（１つまたは複数の）炭化シリコン層２の露出した面２２に支持構造体４０を、たとえば実質的に環状のガラス構造体を、形成することができる。この形成は、上記にて図３Ｃを参照して説明したのと同様に行うことができる。図４Ｃは、かかる処理により得られたウェハ構造体の垂直断面図である。
その後、一時的な支持ウェハ３０を除去することができる。これにより得られた、部分的に支持されたウェハ２００’を、図４Ｄに示す。図４Ｅは図４Ｄの拡大図であり、ボンディング層４２の残留部を含めて、部分的に支持されたウェハ２００’の左側部分２１０を示している。
その後、上述の部分的に支持された１つのウェハ２００’を使用して複数のデバイスを製造するため、部分的に支持されたウェハ２００’を更に処理することができる。
上記にて図１Ａから図４Ｅを参照して説明した方法は、ウェハ構造体の形成方法、特に部分的に支持されたウェハの形成方法であって、
・ドナーウェハ１０から、グラファイトを含むウェハ２０へ、炭化シリコン層１を転写するステップと、
・前記炭化シリコン層１に、当該炭化シリコン層１の一部のみを覆う支持構造体２０’，２５を形成するため、前記炭化シリコン層１の内側部分の上方において、前記グラファイトを含むウェハ２０を除去するステップ、または、
・前記炭化シリコン層１ならびに／もしくは当該炭化シリコン層１上に成膜された他の炭化シリコン層２，２’の一部のみを覆う前記グラファイトを含むウェハ２０とは反対側に支持構造体４０を形成した後、当該グラファイトを含むウェハ２０を除去するステップと
を有する形成方法、ということもできる。
このようにして、周領域において支持構造体４０，２０’，２５によって支持されるＳｉＣウェハを有するウェハ構造体を形成することができる。プロセス順序および／または他のオプションのステップに依存して、ＳｉＣウェハを炭化シリコン層１および／または他の炭化シリコン層２，２’によって形成することができる。
支持構造体４０，２０’，２５により、ＳｉＣウェハが比較的薄くても、たとえば１００μｍ未満、７５μｍ未満または５０μｍ未満の厚さであっても、ＳｉＣウェハは後続の処理（たとえば、周領域により包囲されたチップ領域における素子処理）に十分な機械的安定性を有することができる。注目すべき点は、上述のように支持される膜状のＳｉＣウェハにより、高価な単結晶ＳｉＣの量が低減することである。さらに、後続処理のために両面からＳｉＣウェハにアクセスすることも可能である。さらには、ＳｉＣとグラファイトとの熱的特性の不整合に起因して製造中に生じる熱的問題も、グラファイト含有ウェハの一部除去により緩和することができる。このことにより、ＳｉＣデバイス（ＳｉＣチップ）のウェハレベルでの製造、特に、たとえばＳｉＣパワートランジスタ等の最大６．５ｋＶの阻止電圧を有するＳｉＣパワーデバイスのウェハレベル製造を、フレキシブルかつ高い費用対効果とすることができる。また、ＳｉＣウェハの厚さをより厚くすること、たとえば少なくとも１２０μｍ、または、阻止電圧がより高いＳｉＣデバイスの製造のためにより厚くすることも可能である。
図５Ａは、図１Ｆ、図２Ｆおよび図３Ｄの各図の部分的に支持されたウェハ１００，１００’，２００の上面図であり、図１Ｆ，図２Ｆおよび図３Ｄは、図５Ａの線８に沿った断面図に相当し得るものである。
本実施例では、部分的に支持されたウェハ１００，１００’，２００はそれぞれ、多結晶シリコンまたはガラス（４０）を含むかまたは炭化シリコン（２５）およびグラファイト（図５ＡではＳｉＣ保護層２５によって隠れている。このことは、炭化シリコン層の分割層１に形成し得るエピタキシャル層についても同様に当てはまる）を含む一続きの環状の支持構造体２０’，２５，４０によって炭化シリコン層１を支持したものにより構成されている。支持構造体２５，４０は、当該支持構造体２５，４０によって覆われていない炭化シリコン層１のアクセス可能な素子領域を包囲する、当該炭化シリコン層１の周領域に接着されている。
典型的には、炭化シリコン層１の最大５０％、より典型的には最大８０％、または９０％が、支持構造体２５，４０によって覆われる。
たとえば支持構造体４０，２５は、最小で約１ｍｍから典型的には約１０ｍｍまでの幅の環状周領域のみを覆い、かつ、炭化シリコン層１の水平方向寸法（ウェハサイズ）を最大１００ｍｍ、２００ｍｍまたは３００ｍｍとすることができる。
炭化シリコン層１の垂直方向寸法（厚さ）は、１００μｍ未満、８０μｍ未満もしくは６０μｍ未満とすることができ、または５０μｍ未満とすることも可能である。
他の実施形態では、図５Ａに示されたような支持構造体はエピタキシャル層（２、図５Ａでは示されていない）に接着ボンディングされている。
図５Ｂは、図１Ｆ、図２Ｆおよび図３Ｄの各図の部分的に支持されたウェハ１００，１００’，２００の上面図であり、図１Ｆ，図２Ｆおよび図３Ｄは、図５Ｂの線８に沿った断面図に相当し得るものである。
この支持構造体は、上記にて図５Ａを参照して説明した支持構造体に類するものであるが、対ごとに各貫通路によって互いに離隔された４つの円弧状部分２５ａ，４０ａ，２５ｂ，４０ｂ，２５ｃ，４０ｃ，２５ｄ，４０ｄによって構成されている。これらの円弧状部分は一例である。貫通路があるにもかかわらず、部分的に支持されたウェハは、後のデバイス処理に十分な安定性を有することができる。かかる貫通路により、後でデバイス製造時に使用されるスピンオン処理を容易にすることができる（余剰材料の排出の改善）。
他の実施形態では、図５Ｂに示されたような支持構造体はエピタキシャル層（２、図５Ｂでは示されていない）に接着ボンディングされている。
図５Ｃは、部分的に支持されたウェハ構造体１００’’の垂直断面図である。この部分的に支持されたウェハ１００’’は、上記にて図１Ｆ，図５Ａ，図５Ｂを参照して説明した部分的に支持されたウェハ１００’に類するものであるが、同図の部分的に支持されたウェハ１００’’は、垂直断面図で見て段部を有する支持構造体２０’，２５を備えている。これは、製造に起因するものとすることができ、また、かかる段部により、スピンオン処理を容易にすることもできる。
図５Ｄは、部分的に支持されたウェハ構造体１００’’’の垂直断面図である。この部分的に支持されたウェハ１００’’’は、上記にて図５Ｃを参照して説明した部分的に支持されたウェハ１００’’に類するものであるが、部分的に支持されたウェハ構造体１００’’’は、後のデバイス製造時に使用されるスピンオン処理により塗布される材料の余剰分の排出をさらに改善するように成形されたウェハ構造を有する。
本発明の種々の実施例を開示したが、当業者であれば、本発明の思想および範囲から逸脱せずに本発明の利点の一部を達成する種々の変更や改良を行えることが明らかである。該当分野の通常の知識を有する者であれば、同一の機能を果たす他の構成要素に適宜置き換えられることも明らかである。特定の図を参照して説明した特徴は、他の図の特徴と組み合わせることが可能であること、このことは、かかる組み合わせについて明示的に言及していない実施例においても同様であること、を述べておく。
「下方」、「下部」、「低い」、「上方」または「上部」等の位置関係に関する用語は、他の第２の要素に対する１つの要素の相対配置を説明しやすくするために用いている。かかる用語は、１つのデバイスの種々の異なる向きを包含し、かつ、図中に示された向きとは異なる向きも包含するものである。また、「第１」、「第２」等の用語は、複数の要素、領域、区画等を表すためにも用いられているものであり、限定を意図したものでもない。同様の用語は、明細書全体を通じて同様の要素を示している。
本願にて使用されている「有する」、「含む」、「包含する」、「含有する」等の用語はオープンエンドの用語であり、当該用語に係る要素または構成の有無を示すが、他の要素または構成を排除しない用語である。単数形の「１つ（a, an）」および「前記１つ（the）」等は、複数形および単数形の双方を含むことを意図したものである。ただし、文脈から別の意味を示すことが明らかである場合にはこの限りでない。
もちろん、上記の変形態様および用途の範囲を考慮しても、本発明は上記の説明によって限定されることはなく、また、添付の図面によって限定されることもない。本発明は、添付の特許請求の範囲および法上の等価的態様によってのみ限定される。

Claims (20)

  1. 半導体デバイスの形成方法であって、
    ・グラファイトを含む支持ウェハ（２０）に、炭化シリコンを含むドナーウェハ（１０）を取り付けるステップと、
    ・炭化シリコンを含みかつ前記支持ウェハ（２０）に取り付けられた分割層（１）を形成するように、内側の剥離層（１３）に沿って前記ドナーウェハ（１０）を分割するステップと、
    ・前記支持ウェハ（２０）の残留部分（２０’）を前記分割層（１）に取り付けたままにしながら前記分割層（１）の内側部分の上方において前記支持ウェハ（２０）を除去することを含む、部分的に支持されたウェハ（１００，２００）を形成するステップと、
    ・前記部分的に支持されたウェハ（１００，２００）をさらに処理するステップと、
    を有することを特徴とする形成方法。
  2. 前記ドナーウェハを取り付けるステップは、
    ・前記ドナーウェハのボンディング表面（１０１，１０２）上にセラミック形成ポリマー前駆体を堆積させるステップと、
    ・前記セラミック形成ポリマー前駆体を前記支持ウェハ（２０）上に堆積させるステップと、
    ・前記支持ウェハ（２０）と、前記ドナーウェハ（１０）と、前記セラミック形成ポリマー前駆体を含み、かつ前記支持ウェハ（２０）と前記ドナーウェハ（１０）のボンディング表面（１０１，１０２）との間に配置されるボンディング層（４２）と、を有する積層体（５０）を形成するステップと、
    ・２００℃から７００℃までの間の温度で前記積層体（５０）をテンパリングするステップと、
    のうち少なくとも１つを有する、
    請求項１記載の形成方法。
  3. 前記セラミック形成ポリマー前駆体は、ポリカルボシランを含む、
    請求項２記載の形成方法。
  4. 前記テンパリングするステップは、窒素、アルゴンおよび／または水素を含む雰囲気中にて行われる、
    請求項２または３記載の形成方法。
  5. 前記形成方法は、前記支持ウェハ（２０）の少なくとも一部を除去する前にさらに、
    ・前記分割層（１）上に他の炭化シリコン層（２）を成膜するステップと、
    ・前記分割層（１）中および／または前記他の炭化シリコン層（２）中にドーパントを打ち込むステップと、
    ・熱アニールステップと、
    のうち少なくとも１つを含む、
    請求項１から４までのいずれか１項記載の形成方法。
  6. 前記分割層（１）の周領域を覆う環状体として、支持構造体（２０’，２５）である前記残留部分（２０’）および前記残留部分（２０’）上の炭化シリコン層（２５）を形成する、
    請求項１から５までのいずれか１項記載の形成方法。
  7. 前記支持ウェハ（２０）の除去は、
    ・前記支持ウェハ（２０）の内側部分をフライス加工すること、
    ・前記支持ウェハ（２０）の内側部分を研削加工すること、
    ・前記支持ウェハ（２０）をマスクエッチングすること、
    ・前記分割層（１）の内側部分を露光すること、
    ・シリコンの堆積と熱処理とを含む、前記支持ウェハの残留部分（２０’）上へ炭化シリコン層（２５）を形成すること、および、
    ・堆積した前記シリコンを前記分割層（１）から除去すること、
    のうち少なくとも１つを含む、
    請求項１から６までのいずれか１項記載の形成方法。
  8. 前記形成方法はさらに、
    前記ドナーウェハ（１０）を取り付ける前に前記剥離層（１３）を形成するため、前記ドナーウェハ（１０）中に高エネルギーの粒子を打ち込むことを含む、
    請求項１から７までのいずれか１項記載の形成方法。
  9. 前記部分的に支持されたウェハ（１００，２００）をさらに処理するステップは、
    ・前記分割層（１）を処理すること、
    ・前記分割層（１）にｐｎ接合部を形成すること、
    ・前記分割層（１）上に炭化シリコン層（２，２’）を成膜すること、
    ・前記分割層（１）上にメタライゼーションを形成すること、
    ・前記炭化シリコン層（２，２’）に別のｐｎ接合部を形成すること、
    ・前記炭化シリコン層（２，２’）上に別のメタライゼーションを形成すること、および、
    ・複数の個別の半導体デバイスに前記部分的に支持されたウェハ（１００，２００）を分離すること、
    のうち少なくとも１つを含む、
    請求項１から８までのいずれか１項記載の形成方法。
  10. ウェハ構造体（１００，２００）の形成方法であって、
    ・第１面（１０１，１０２）を有する炭化シリコンウェハ（１０）を設けるステップと、
    ・高エネルギーの粒子を前記第１面から前記炭化シリコンウェハ（１０）中に打ち込むステップと、
    ・グラファイトを含む支持ウェハ（２０）に前記炭化シリコンウェハ（１０）の第１面をボンディングするステップと、
    ・前記炭化シリコンウェハ（１０）から第１の層（１）を分割し、分割層（１）を形成するステップと、
    を有し、
    さらに、
    ・前記第１の層（１）の一部のみを覆う支持構造体（２０’，２５）を前記第１の層（１）に形成するため、前記第１の層（１）の内側部分の上方において前記支持ウェハ（２０）を除去するステップと、
    ・前記分割層（１）上に炭化シリコン層（２，２’）を成膜した後に前記支持ウェハ（２０）を除去し、前記炭化シリコン層（２，２’）に支持構造体（４０）を形成して前記炭化シリコン層（２，２’）の一部のみを覆うステップと、
    のうち１つを含むことを特徴とする、形成方法。
  11. 前記第１面をボンディングするステップは、
    ・セラミック形成ポリマー前駆体を前記第１の層（１）に被膜すること、
    ・前記セラミック形成ポリマー前駆体を前記支持ウェハ（２０）のボンディング表面に被膜すること、
    ・前記支持ウェハ（２０）と、前記炭化シリコンウェハ（１０）と、前記セラミック形成ポリマー前駆体を含み、かつ前記支持ウェハ（２０）と前記炭化シリコンウェハ（１０）との間に配置されるボンディング層（４２）と、を有する積層体を形成すること、および、
    ・２００℃から７００℃までの間の温度で前記積層体をテンパリングすること、
    のうち少なくとも１つを含む、
    請求項１０記載の形成方法。
  12. 前記支持構造体（４０）の形成は、
    ・前記支持ウェハ（２０）を除去する前に前記炭化シリコン層（２，２’）に一時的な支持ウェハ（３０）を取り付けること、
    ・前記第１の層（１）に支持ウェハ（４０）を取り付け、前記支持ウェハ（４０）の残留部分（４０）を前記分割層（１）に取り付けた状態のままにしながら、前記第１の層（１）の内側部分の上方において前記支持ウェハ（４０）を除去すること、
    ・前記第１の層（１）に前記支持構造体（４０）を取り付けること、
    ・前記第１の層（１）に前記支持構造体（２０’，２５）を形成した後、前記一時的な支持ウェハ（３０）を除去すること、
    ・前記支持ウェハ（２０）を除去した後、前記第１の層（１）を除去すること、
    ・前記炭化シリコン層（２，２’）に前記支持構造体（４０）を取り付けること、
    ・前記炭化シリコン層（２，２’）に支持ウェハ（４０）を取り付け、前記支持ウェハ（４０）の残留部分（４０）を前記炭化シリコン層（２，２’）に取り付けた状態のままにしながら、前記炭化シリコン層（２，２’）の内側部分の上方において前記支持ウェハ（４０）を除去すること、および、
    ・前記炭化シリコン層（２，２’）に前記支持構造体（４０）を形成した後、前記一時的な支持ウェハ（３０）を除去すること、
    のうち少なくとも１つを含む、
    請求項１０または１１記載の形成方法。
  13. 前記一時的な支持ウェハ（３０）を取り付けること、前記第１の層（１）に前記支持ウェハ（４０）を取り付けること、前記第１の層（１）に前記支持構造体（４０）を取り付けること、前記炭化シリコン層（２，２’）に前記支持構造体（４０）を取り付けること、および／または、前記炭化シリコン層（２，２’）に前記支持ウェハ（４０）を取り付けることは、接着を含み、および／または、各接着層を用いて行われる、
    請求項１２記載の形成方法。
  14. 前記炭化シリコン層（２，２’）に前記支持構造体（４０）を形成した後に前記支持ウェハ（２０）を除去することは、
    ・研磨および
    ・アッシング
    のうち少なくとも１つを含む、
    請求項１０から１３までのいずれか１項記載の形成方法。
  15. 前記内側部分の上方において前記支持ウェハ（２０）を除去するステップは、
    ・前記支持ウェハ（２０）上にマスク（７）を形成すること、
    ・前記マスク（７）を用いて前記支持ウェハ（２０）を化学エッチングすること、
    ・前記マスク（７）を用いて前記支持ウェハ（２０）をイオンビームエッチングすること、
    ・前記マスク（７）を用いて前記支持ウェハ（２０）をプラズマエッチングすること、および、
    ・前記支持ウェハ（２０）の少なくとも一部を機械的に除去すること、
    のうち少なくとも１つを含む、
    請求項１０または１１記載の形成方法。
  16. ウェハ構造体（１００，２００）であって、
    ・炭化シリコンウェハ（１，２）と、
    ・シリコン、炭化シリコン、グラファイトおよびガラスの少なくとも１つを含む支持構造体（２０’，２５，４０）と、
    を備えており、
    前記支持構造体（２０’，２５，４０）は、上方から見たとき、前記炭化シリコンウェハ（１，２）の素子領域を包囲する前記炭化シリコンウェハ（１，２）の周領域に接着されており、かつ、前記支持構造体（２０’，２５，４０）は前記炭化シリコンウェハ（１，２）の一部のみを覆う、
    ことを特徴とするウェハ構造体（１００，２００）。
  17. 前記支持構造体（２０’，２５，４０）は、上方から見たとき環状もしくは実質的に環状であり、
    および／または、
    前記支持構造体（２０’，２５，４０）は、前記周領域のみを、もしくは前記周領域の大部分のみを覆う、
    請求項１６記載のウェハ構造体。
  18. 前記炭化シリコンウェハ（１，２）の厚さは１００μｍ未満であり、
    および／または、
    前記炭化シリコンウェハ（１，２）は、単結晶の分割層（１）と、前記単結晶の分割層（１）に形成された単結晶のＳｉＣエピタキシャル層（２）と、前記単結晶の分割層（１）および／または前記単結晶ＳｉＣエピタキシャル層（２）に形成された非単結晶のＳｉＣエピタキシャル層（２）と、のうち少なくとも１つを含む、
    請求項１６または１７記載のウェハ構造体。
  19. 前記支持構造体（２０’，２５，４０）は、前記炭化シリコンウェハ（１，２）の最大５０％を覆い、
    および／または、
    前記支持構造体（２０’，２５，４０）は、少なくとも１ｍｍの幅の環状構造により区切られた前記周領域の少なくとも大部分を覆う、
    請求項１６から１８までのいずれか１項記載のウェハ構造体。
  20. 前記支持構造体（２０’，２５）はグラファイトボディ（２０’）を含み、前記支持構造体（２０’，２５）はセラミック形成ポリマー前駆体を用いて前記周領域に接着されており、および／または、前記炭化シリコンウェハ（１，２）と前記支持構造体（２０’，２５）との間のボンディング層（４２）はｎ型ドープされている、
    請求項１６から１９までのいずれか１項記載のウェハ構造体。
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