TWI745001B - 接合用晶片結構及其製造方法 - Google Patents

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Abstract

一種接合用晶片結構包括一支撐基板、一接合層以及一碳化矽層。接合層形成於支撐基板的表面,碳化矽層接合於所述接合層上,其中碳化矽層的碳面與接合層直接接觸。所述碳化矽層的基面線性差排缺陷(BPD)在1000 ea/cm 2~20000 ea/cm 2之間,所述碳化矽層的總厚度變異量(TTV)大於所述支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於所述支撐基板的直徑。所述接合用晶片結構的TTV小於10 µm、彎曲度(Bow)小於30 µm以及翹曲度(Warp)小於60 µm。

Description

接合用晶片結構及其製造方法
本發明是有關於一種半導體接合技術,且特別是有關於一種接合用晶片結構及其製造方法。
磊晶(Epitaxy)是指在晶圓上長出新結晶,以形成半導體層的技術。由於以磊晶製程所形成的膜層具有純度高、厚度控制性佳等優點,因此已經廣泛應用於射頻元件或功率元件的製造中。
然而,一般磊晶成長的晶圓或晶錠,因為鄰近晶種的磊晶結構缺陷多、應力大,所以通常捨棄不用,只保留品質較佳的磊晶結構,導致廢棄成本增加。
本發明提供一種接合用晶片結構,能降低成本並將品質差的碳化矽晶片轉用至接合用基板。
本發明另提供一種接合用晶片結構的製造方法,可製作出應用於射頻元件或功率元件的磊晶製程的接合用晶片結構。
本發明的接合用晶片結構包括一支撐基板、一接合層以及一碳化矽層。接合層形成於支撐基板的表面,碳化矽層接合於所述接合層上,其中碳化矽層的碳面與接合層直接接觸。所述碳化矽層的基面線性差排缺陷(BPD)在1000 ea/cm 2~20000 ea/cm 2之間,所述碳化矽層的總厚度變異量(TTV)大於支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於支撐基板的直徑。所述接合用晶片結構的TTV小於10 µm、彎曲度(Bow)小於30 µm以及翹曲度(Warp)小於60 µm。
在本發明的一實施例中,上述接合層的軟化點(softening point)在50 °C~200 °C之間、厚度小於100 µm以及均勻度(Uniformity)小於10%。
在本發明的一實施例中,上述支撐基板的總厚度變異量小於3 µm、彎曲度小於20 µm、翹曲度小於40 µm以及楊氏係數大於160 GPa。
在本發明的一實施例中,上述支撐基板包括單層或多層結構,且上述接合層包括單層或多層結構。
在本發明的一實施例中,上述碳化矽層與上述支撐基板的同圓心率小於1 mm。
在本發明的一實施例中,上述接合用晶片結構還可包括一磊晶用碳化矽基板,接合於上述碳化矽層的矽面,其中磊晶用碳化矽基板的基面線性差排缺陷小於碳化矽層的基面線性差排缺陷,且磊晶用碳化矽基板的應力小於碳化矽層的應力。
在本發明的一實施例中,上述接合用晶片結構還可包括一離子佈植區,形成在所述磊晶用碳化矽基板內,其中離子佈植區距離磊晶用碳化矽基板與碳化矽層的接合面約在1 µm以內。
在本發明的一實施例中,上述碳化矽層的厚度小於500 µm,且上述接合用晶片結構的厚度小於2000 µm。
本發明的接合用晶片結構的製造方法,包括在一支撐基板的一表面塗佈形成一接合層,於所述接合層上接合一碳化矽層的碳面,其中所述碳化矽層的總厚度變異量(TTV)大於支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於支撐基板的直徑,所述碳化矽層的基面線性差排缺陷(BPD)在1000 ea/cm 2~20000 ea/cm 2之間,所述碳化矽層接合前的彎曲度(Bow)大於75 µm且翹曲度(Warp)大於150 µm。然後,磨削上述碳化矽層的矽面,以減少碳化矽層的厚度。對磨削後的碳化矽層的矽面進行拋光,以得到一接合用晶片結構,且所述接合用晶片結構的總厚度變異量小於10 µm、彎曲度小於30 µm以及翹曲度小於60 µm。
在本發明的另一實施例中,於上述接合層上接合碳化矽層的碳面的方法包括:對準支撐基板的平口與碳化矽層的平口。
在本發明的另一實施例中,於上述接合層上接合碳化矽層的碳面的負載為8 kgf ~ 10 kgf。
在本發明的另一實施例中,於上述接合層上接合碳化矽層的碳面之後,還可包括去除殘留的接合層材料以及清潔支撐基板。
在本發明的另一實施例中,上述磨削去除的碳化矽層的厚度在5 µm~12 µm之間。
在本發明的另一實施例中,接合前的碳化矽層與拋光之後的接合用晶片結構在彎曲度的變化(∆Bow)大於80 µm,且接合前的碳化矽層與拋光之後的接合用晶片結構在翹曲度的變化(∆Warp)大於160 µm。
在本發明的另一實施例中,塗佈形成上述接合層的方式包括:在110 °C~130 °C的溫度旋轉塗佈蠟到支撐基板的上述表面。
在本發明的另一實施例中,在磨削碳化矽層的矽面之前,還可包括先測量接合在一起的支撐基板、接合層與碳化矽層的總厚度變異量,若是此總厚度變異量小於10 µm則進行後續步驟;反之,若是在10 µm以上則包括:移除所述接合層與所述碳化矽層,然後重新進行在所述支撐基板的所述表面塗佈形成一接合層的所述步驟。
在本發明的另一實施例中,上述拋光包括粗拋與細拋。
基於上述,本發明的接合用晶片結構基本上由三層結構構成,其中包含一層低品質(高應力)的碳化矽層,取代一部分原有的支撐基板,這層碳化矽層是磊晶成長後剔除的廢品,將其轉用至接合用結構不但能降低支撐基板的材料成品與廢棄成本,還能與磊晶用碳化矽基板直接接合(direct bonding),改善晶片接合的良率。本發明的接合用晶片結構適合應用於功率(Power)元件或射頻(RF)元件的製程。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
以下將參考圖式來全面地描述本發明的例示性實施例,但本發明還可按照多種不同形式來實施,且不應解釋為限於本文所述的實施例。在圖式中,為了清楚起見,各區域、部位及層的大小與厚度可不按實際比例繪製。為了方便理解,下述說明中相同的元件將以相同之符號標示來說明。
圖1是依照本發明的第一實施例的一種接合用晶片結構的剖面示意圖。
請參照圖1,第一實施例的接合用晶片結構100基本上包括一支撐基板102、一接合層104以及一碳化矽層106。支撐基板102是一種剛性高而於加工時不易變形/翹曲/破損的堅固材料構成的基板,例如楊氏係數大於160 GPa的材料,較佳是楊氏係數大於180 GPa的材料。在一實施例中,支撐基板102的總厚度變異量(TTV)例如小於3 µm,較佳是小於1 µm;支撐基板102的彎曲度(Bow)例如小於20 µm,較佳是小於15 µm;支撐基板102的翹曲度(Warp)例如小於40 µm,較佳是小於30 µm。舉例來說,支撐基板102例如矽基板、藍寶石基板、陶瓷基板或其組合。換句話說,支撐基板102可為單層或多層結構。接合層104則形成於支撐基板102的表面,其中接合層104的軟化點(softening point)例如在50 °C~200 °C之間,較佳是在80 °C~150 °C之間;若是接合層104的軟化點設定在上述範圍,將有利於後續要分離支撐基板102與碳化矽層106時,使用高溫即可分離兩者。接合層104的厚度例如小於100 µm,較佳是在10 µm~20 µm之間;接合層104的均勻度(Uniformity)例如小於10%,較佳是小於5%。舉例來說,接合層104的材料可為蠟或固定膠。若是考量到支撐基板102和碳化矽層106在接合期間需調整對位,較佳是使用流動性較大的蠟作為接合層104的材料。然而,本發明並不限此;若是在支撐基板102和碳化矽層106對準精確的情況下,也可使用如UV膠之類的固定膠作為接合層104的材料。而且,接合層104也可為單層或多層結構。
請繼續參照圖1,碳化矽層106接合於接合層104上,亦即碳化矽層106藉由接合層104固定於支撐基板102上。碳化矽層106的碳面106a與接合層104直接接觸,碳化矽層106的矽面106b則暴露出來,可用於後續與其他磊晶用基板(未繪示)結合。所述碳化矽層106的基面線性差排缺陷(BPD)在1000 ea/cm 2~20000 ea/cm 2之間,例如在4000 ea/cm 2~10000 ea/cm 2之間,所述碳化矽層106的總厚度變異量(TTV)大於支撐基板102的總厚度變異量,所述碳化矽層106的直徑等於或小於支撐基板102的直徑。舉例來說,未接合之前的碳化矽層106的TTV例如小於10 µm,較佳是小於5 µm;但是Bow例如大於75 µm或者大於100 µm,且Warp例如大於150 µm或者大於200 µm。這是因為未接合之前的碳化矽層106是採用鄰接晶種的高應力碳化矽晶片,所以Bow與Warp都比較大。然而,在接合之後的接合用晶片結構100的TTV小於10 µm、Bow小於30 µm以及Warp小於60 µm,因此可應用於功率(Power)元件或射頻(RF)元件的磊晶製程。在一實施例中,接合用晶片結構100的TTV可小於3 µm、Bow可小於20 µm以及Warp可小於40 µm。在本實施例中,碳化矽層106的厚度例如小於500 µm,較佳是小於400 µm;接合用晶片結構100的厚度例如小於2000 µm,較佳是小於1000 µm。另外,碳化矽層106與支撐基板102的同圓心率例如小於1 mm,較佳是小於0.5 mm。
圖2是依照本發明的第一實施例的另一種接合用晶片結構的剖面示意圖,其中使用與圖1相同的元件符號來表示相同或近似的構件,且相同或近似的構件也可參照圖1的相關說明,不再贅述。
在圖2中,接合用晶片結構200可包括一磊晶用碳化矽基板202,接合於碳化矽層106的矽面106b,其中磊晶用碳化矽基板202的基面線性差排缺陷(BPD)小於碳化矽層106的基面線性差排缺陷,且磊晶用碳化矽基板202的應力小於碳化矽層106的應力。此外,在磊晶用碳化矽基板202內可形成一離子佈植區204(即虛線標示的區域),其中所述離子佈植區204是接近於磊晶用碳化矽基板202與碳化矽層106的接合面206;在一實施例中,離子佈植區204與接合面206之間的距離s例如在1 µm以內,由於離子佈植區204會在磊晶用碳化矽基板202內產生較脆弱的結構,所以後續能輕易地從離子佈植區204分離磊晶用碳化矽基板202與碳化矽層106。
圖3是依照本發明的第二實施例的一種接合用晶片結構的製造流程步驟圖。
請參照圖3,先進行步驟S300,在支撐基板的表面塗佈形成一接合層,其中接合層的軟化點例如在50 °C~200 °C之間,較佳是在80 °C~150 °C之間。若是以蠟作為接合層的材料,可在110 °C~130 °C的溫度旋轉塗佈液體蠟到支撐基板的表面。支撐基板的楊氏係數例如大於160 GPa,較佳是大於180 GPa;TTV例如小於3 µm,較佳是小於1 µm; Bow例如小於20 µm,較佳是小於15 µm;Warp例如小於40 µm,較佳是小於30 µm。支撐基板例如矽基板、藍寶石基板、陶瓷基板或其組合,且支撐基板可為單層或多層結構。至於接合層的厚度例如小於100 µm,較佳是在10 µm~20 µm之間;均勻度例如小於10%,較佳是小於5%。
接著進行步驟S302,於接合層上接合碳化矽層的碳面,其中碳化矽層的TTV大於支撐基板的TTV,碳化矽層的直徑等於或小於支撐基板的直徑,且碳化矽層的BPD在1000 ea/cm 2~20000 ea/cm 2之間,例如在4000 ea/cm 2~10000 ea/cm 2之間。碳化矽層的厚度例如小於500 µm,較佳是小於400 µm。碳化矽層接合前的TTV例如小於10 µm,較佳是小於5 µm;但是Bow大於75 µm例如大於100 µm,且Warp大於150 µm例如大於200 µm。在本實施例中,接合碳化矽層的方法例如圖4所示,對準支撐基板102的平口102a與碳化矽層106的平口106c,降低平口處於後製程加工時產生碎邊或崩邊。為了清楚起見,圖4中省略繪示接合層。而上述接合的負載例如> 8 kgf,較佳是8 kgf ~ 10 kgf。步驟S302之後的碳化矽層與支撐基板的同圓心率例如小於1 mm,較佳是小於0.5 mm。
然後進行步驟S304,磨削(grinding)碳化矽層的矽面,以減少碳化矽層的厚度,其中磨削去除的碳化矽層的厚度例如在5 µm~12 µm之間,較佳8 µm~12 µm,使矽面的TTV小於5 µm,較佳小於1 µm,磨削後的整體晶片較平坦幾何較佳。
之後進行步驟S306,對磨削後的碳化矽層的矽面進行拋光,以得到一接合用晶片結構,其中拋光包括粗拋與細拋,使矽面的幾何TTV小於2 µm,較佳小於1 µm。在一實施例中,施行粗拋後與施行細拋後之粗糙度Ra如下所示:
1.粗拋haze= 4.67,Ra約0.1nm ~ 0.19nm。
2.細拋haze= 4.16~4.19,Ra平均約0.13nm ~ 0.062nm。
步驟S306之後的接合用晶片結構的TTV小於10 µm(例如小於3 µm)、Bow小於30 µm(例如小於20 µm)以及Warp小於60 µm(例如小於40 µm)。換句話說,接合前的碳化矽層與拋光之後的接合用晶片結構在彎曲度的變化(∆Bow)大於45 µm,較佳是大於80 µm,且接合前的碳化矽層與拋光之後的接合用晶片結構在翹曲度的變化(∆Warp)大於90 µm,較佳是大於160 µm。而接合用晶片結構的厚度例如小於2000 µm,較佳是小於1000 µm。
此外,在步驟S302之後,還可先進行步驟S308,去除殘留的接合層材料以及清潔支撐基板。
若是考量後續磊晶製程的良率,可在步驟S304之前先進行步驟S310,測量接合在一起的支撐基板、接合層與碳化矽層的TTV,然後在步驟S312中,若是TTV < 10µm則進行後續步驟S304;反之,若是TTV在10 µm以上,則先進行步驟S314,去除接合層以及碳化矽層,然後回到步驟S300,在原本的支撐基板的表面另塗佈形成一接合層。步驟S310可在步驟S302或步驟S308之後進行。
以下列舉幾個實驗來驗證本發明的效果,但本發明並不侷限於以下的內容。
分析方式
1. 厚度:使用非接觸式儀器量測晶片厚度(MX-203/FRT/ADE7000)。
2. TTV、Warp、Bow:使用非接觸式儀器量測。
3. BPD:利用自動光學檢測(AOI)並計算其密度。
〈實驗例1〉
步驟1) 在室溫下旋轉塗佈蠟到碳化矽與矽基板表面(厚度無限制與當下製程治具配合選用),放置到120°C加熱盤上,加熱60秒。
步驟2) 接合碳化矽層與矽基板,使矽基板的平口與碳化矽層的平口對齊,並於其上予以>8kgf負載靜置60秒。碳化矽層的基面線性差排缺陷(BPD)約為4048 ea/cm 2
步驟3),磨削碳化矽層的矽面約5 µm。
步驟4),對磨削後的碳化矽層的矽面進行拋光,溫度35°C ~60°C,溫度在此範圍可避免晶片邊緣剝離還能確保移除量足夠,拋光移除量約1 µm,以得到一接合用晶片結構。
對矽基板以及單獨(接合前)的碳化矽層進行平坦特性的量測,並記載於下表1。然後,在步驟2)、3)、4)後均對整體結構進行平坦特性的量測,並記載於下表1。
〈實驗例2〉
與實驗例1一樣的方式製備接合用晶片結構,其中不同處在於碳化矽層的BPD約4002 ea/cm 2。然後針對各階段的結構進行平坦特性的量測,並記載於下表1。
〈實驗例3〉
與實驗例1一樣的方式製備接合用晶片結構,其中不同處在於碳化矽層的BPD約3957 ea/cm 2。然後針對各階段的結構進行平坦特性的量測,並記載於下表1。
表1
實驗例 量測對象 製程 厚度 (µm) TTV (µm) BOW (µm) Wrap (µm)
1 單獨的碳化矽層 接合前(步驟1) 365.85 0.95 136.03 232.40
矽基板 接合前(步驟1) 550.64 0.60 10.37 1.23
接合結構 接合後(步驟2) 916.49 3.46 20.25 39.30
磨削後的接合結構 磨削後(步驟3) 911.48 0.91 29.59 56.02
拋光後的接合結構 拋光後(步驟4) 910.50 0.94 18.73 41.29
2 單獨的碳化矽層 接合前(步驟1) 365.90 1.00 111.39 193.36
矽基板 接合前(步驟1) 554.19 0.59 9.97 2.71
接合結構 接合後(步驟2) 920.09 2.51 20.04 38.88
磨削後的接合結構 磨削後(步驟3) 911.63 1.07 28.65 54.92
拋光後的接合結構 拋光後(步驟4) 910.65 1.11 18.04 38.62
3 單獨的碳化矽層 接合前(步驟1) 365.88 0.71 100.03 174.60
矽基板 接合前(步驟1) 551.23 0.54 15.02 -5.47
接合結構 接合後(步驟2) 917.11 4.01 18.50 39.04
磨削後的接合結構 磨削後(步驟3) 911.83 1.30 28.40 57.24
拋光後的接合結構 拋光後(步驟4) 910.65 1.23 18.26 41.46
從上表可得到,進接合前的單獨的碳化矽層無論是BOW或是WARP都偏高(分別大於100/大於200),而在實驗例1~3經步驟2)接合後的Bow和Warp已大幅降低(分別約小於20/40),所以能應用在如功率(Power)元件或射頻(RF)元件的磊晶製程。
綜上所述,本發明接合用晶片結構是利用一層低品質(高應力)的碳化矽層取代一部分原有的支撐基板,與磊晶用碳化矽基板直接接合,而且完成前述接合製程後的接合用晶片結構,可藉由高溫就分離支撐基板與上述低品質的碳化矽層,使支撐基板能被重複利用,所以不但能降低支撐基板的材料成品也可降低廢棄低品質SiC磊晶晶片的成本。而且,本發明具有高平坦度的接合用晶片結構有利於客戶進行接合製程,改善晶片接合的良率並適於應用在功率/射頻元件的磊晶製程。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200:接合用晶片結構
102:支撐基板
104:接合層
106:碳化矽層
106a:碳面
106b:矽面
106c、102a:平口
202:磊晶用碳化矽基板
204:離子佈植區
206:接合面
s:距離
S300、S302、S304、S306、S308、S310、S312、S314:步驟
圖1是依照本發明的第一實施例的一種接合用晶片結構的剖面示意圖。 圖2是依照本發明的第一實施例的另一種接合用晶片結構的剖面示意圖。 圖3是依照本發明的第二實施例的一種接合用晶片結構的製造流程步驟圖。 圖4是第二實施例的步驟S302的立體示意圖。
100:接合用晶片結構
102:支撐基板
104:接合層
106:碳化矽層
106a:碳面
106b:矽面

Claims (19)

  1. 一種接合用晶片結構,包括:一支撐基板;一接合層,形成於所述支撐基板的一表面;以及一碳化矽層,接合於所述接合層上,其中所述碳化矽層的碳面與所述接合層直接接觸,所述碳化矽層的基面線性差排缺陷(BPD)在1000ea/cm2~20000ea/cm2之間,所述碳化矽層的總厚度變異量(TTV)大於所述支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於所述支撐基板的直徑,且所述接合用晶片結構的總厚度變異量(TTV)小於10μm、彎曲度(Bow)小於30μm以及翹曲度(Warp)小於60μm。
  2. 如請求項1所述的接合用晶片結構,其中所述碳化矽層的厚度小於500μm,且所述接合用晶片結構的厚度小於2000μm。
  3. 如請求項1所述的接合用晶片結構,其中所述接合層的軟化點(softening point)在50℃~200℃之間、厚度小於100μm以及均勻度(Uniformity)小於10%。
  4. 如請求項1所述的接合用晶片結構,其中所述支撐基板的總厚度變異量小於3μm、彎曲度小於20μm、翹曲度小於40μm以及楊氏係數大於160GPa。
  5. 如請求項1所述的接合用晶片結構,其中所述支撐基板包括單層或多層結構,且所述接合層包括單層或多層結構。
  6. 如請求項1所述的接合用晶片結構,其中所述碳化矽層與所述支撐基板的同圓心率小於1mm。
  7. 如請求項1所述的接合用晶片結構,更包括一磊晶用碳化矽基板,接合於所述碳化矽層的矽面,所述磊晶用碳化矽基板的基面線性差排缺陷小於所述碳化矽層的基面線性差排缺陷,且所述磊晶用碳化矽基板的應力小於所述碳化矽層的應力。
  8. 如請求項7所述的接合用晶片結構,更包括一離子佈植區,形成在所述磊晶用碳化矽基板內,其中所述離子佈植區距離所述磊晶用碳化矽基板與所述碳化矽層的接合面在1μm以內。
  9. 一種接合用晶片結構,包括:一支撐基板;一接合層,形成於所述支撐基板的一表面;以及一碳化矽層,接合於所述接合層上,其中所述碳化矽層的碳面與所述接合層直接接觸,所述碳化矽層的基面線性差排缺陷(BPD)在4000ea/cm2~10000ea/cm2之間,所述碳化矽層的總厚度變異量(TTV)大於所述支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於所述支撐基板的直徑,且所述接合用晶片結構的總厚度變異量(TTV)小於10μm、彎曲度(Bow)小於30μm以及翹曲度(Warp)小於60μm。
  10. 一種接合用晶片結構,包括:一支撐基板; 一接合層,形成於所述支撐基板的一表面,其中所述接合層的軟化點(softening point)在50℃~200℃之間;以及一碳化矽層,接合於所述接合層上,其中所述碳化矽層的碳面與所述接合層直接接觸,所述碳化矽層的基面線性差排缺陷(BPD)在1000ea/cm2~20000ea/cm2之間,所述碳化矽層的總厚度變異量(TTV)大於所述支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於所述支撐基板的直徑,且所述接合用晶片結構的總厚度變異量(TTV)小於10μm、彎曲度(Bow)小於30μm以及翹曲度(Warp)小於60μm。
  11. 一種接合用晶片結構的製造方法,包括:在一支撐基板的一表面塗佈形成一接合層;於所述接合層上接合一碳化矽層的碳面,其中所述碳化矽層的總厚度變異量(TTV)大於所述支撐基板的總厚度變異量,所述碳化矽層的直徑等於或小於所述支撐基板的直徑,所述碳化矽層的基面線性差排缺陷(BPD)在1000ea/cm2~20000ea/cm2之間,所述碳化矽層接合前的彎曲度(Bow)大於75μm且翹曲度(Warp)大於150μm;磨削所述碳化矽層的矽面,以減少所述碳化矽層的厚度;以及對磨削後的所述碳化矽層的所述矽面進行拋光,以得到一接合用晶片結構,且所述接合用晶片結構的總厚度變異量小於10μm、彎曲度小於30μm以及翹曲度小於60μm。
  12. 如請求項11所述的接合用晶片結構的製造方法,其中於所述接合層上接合所述碳化矽層的所述碳面的方法包括:對準所述支撐基板的平口與所述碳化矽層的平口。
  13. 如請求項11所述的接合用晶片結構的製造方法,其中於所述接合層上接合所述碳化矽層的所述碳面的負載為8kgf~10kgf。
  14. 如請求項11所述的接合用晶片結構的製造方法,其中於所述接合層上接合所述碳化矽層的所述碳面之後,更包括去除殘留的接合層材料以及清潔所述支撐基板。
  15. 如請求項11所述的接合用晶片結構的製造方法,其中磨削去除的所述碳化矽層的厚度在5μm~12μm之間。
  16. 如請求項11所述的接合用晶片結構的製造方法,其中接合前的所述碳化矽層與所述拋光之後的所述接合用晶片結構在彎曲度的變化(△Bow)大於80μm,且接合前的所述碳化矽層與所述拋光之後的所述接合用晶片結構在翹曲度的變化(△Warp)大於160μm。
  17. 如請求項11所述的接合用晶片結構的製造方法,其中塗佈形成所述接合層的方式包括:在110℃~130℃的溫度旋轉塗佈蠟到所述支撐基板的所述表面。
  18. 如請求項11所述的接合用晶片結構的製造方法,其中在磨削所述碳化矽層的所述矽面之前,更包括:測量接合在一起的所述支撐基板、所述接合層與所述碳化矽 層的總厚度變異量;以及測量得到的所述總厚度變異量小於10μm則進行後續步驟,若是在10μm以上則包括:移除所述接合層與所述碳化矽層,然後重新進行在所述支撐基板的所述表面塗佈形成一接合層的所述步驟。
  19. 如請求項11所述的接合用晶片結構的製造方法,其中所述拋光包括粗拋與細拋。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060225645A1 (en) * 2005-04-07 2006-10-12 Adrian Powell Three inch silicon carbide wafer with low warp, bow, and TTV
TW201611098A (zh) * 2014-07-29 2016-03-16 道康寧公司 用於與功率元件製造技術整合之大直徑半導體晶圓
US20180251911A1 (en) * 2015-09-14 2018-09-06 Shin-Etsu Chemical Co., Ltd. SiC COMPOSITE SUBSTRATE AND METHOD FOR MANUFACTURING SAME
US20190106811A1 (en) * 2017-10-06 2019-04-11 Globalwafers Co., Ltd. Manufacturing method for silicon carbide crystal

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5993146B2 (ja) * 2009-04-15 2016-09-14 住友電気工業株式会社 薄膜付き基板、半導体装置、および半導体装置の製造方法
CN104876180A (zh) 2015-04-29 2015-09-02 中国科学院半导体研究所 材料扩散互溶实现碳化硅键合的方法
DE102015112648B4 (de) * 2015-07-31 2021-02-04 Infineon Technologies Ag Verfahren zum bilden einer waferstruktur, verfahren zum bilden eines halbleiterbauelements und einer waferstruktur
JP6690282B2 (ja) * 2016-02-15 2020-04-28 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN105590996A (zh) 2016-02-23 2016-05-18 河源市众拓光电科技有限公司 湿法剥离中防止垂直结构led衬底被腐蚀的方法
CN107464786B (zh) 2017-08-23 2019-10-01 成都海威华芯科技有限公司 一种改善6英寸SiC晶圆翘曲度的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060225645A1 (en) * 2005-04-07 2006-10-12 Adrian Powell Three inch silicon carbide wafer with low warp, bow, and TTV
TW201611098A (zh) * 2014-07-29 2016-03-16 道康寧公司 用於與功率元件製造技術整合之大直徑半導體晶圓
US20180251911A1 (en) * 2015-09-14 2018-09-06 Shin-Etsu Chemical Co., Ltd. SiC COMPOSITE SUBSTRATE AND METHOD FOR MANUFACTURING SAME
US20190106811A1 (en) * 2017-10-06 2019-04-11 Globalwafers Co., Ltd. Manufacturing method for silicon carbide crystal

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