CN104716080A - 化合物结构和用于形成化合物结构的方法 - Google Patents

化合物结构和用于形成化合物结构的方法 Download PDF

Info

Publication number
CN104716080A
CN104716080A CN201410759907.6A CN201410759907A CN104716080A CN 104716080 A CN104716080 A CN 104716080A CN 201410759907 A CN201410759907 A CN 201410759907A CN 104716080 A CN104716080 A CN 104716080A
Authority
CN
China
Prior art keywords
wafer
semiconductor chip
semiconductor
carrier wafer
compound structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410759907.6A
Other languages
English (en)
Other versions
CN104716080B (zh
Inventor
R.贝格尔
W.莱纳特
G.鲁尔
R.鲁普
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104716080A publication Critical patent/CN104716080A/zh
Application granted granted Critical
Publication of CN104716080B publication Critical patent/CN104716080B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053Bonding environment
    • H01L2224/83054Composition of the atmosphere
    • H01L2224/83055Composition of the atmosphere being oxidating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053Bonding environment
    • H01L2224/83095Temperature settings
    • H01L2224/83099Ambient temperature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855Hardening the adhesive by curing, i.e. thermosetting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/30Self-sustaining carbon mass or layer with impregnant or other layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

化合物结构和用于形成化合物结构的方法。一种化合物结构包括载体晶片和通过陶瓷形成聚合物前体获得的结合材料结合到载体晶片上的至少一个半导体片。

Description

化合物结构和用于形成化合物结构的方法
技术领域
本文描述的实施例涉及用某些结合材料结合的化合物结构和一种用于形成化合物结构的方法。更多实施例涉及包含结合到载体晶片上的多个半导体片的化合物结构。
背景技术
仍未按尺寸(诸如在用于加工硅晶片的生产线中当前使用的尺寸)制造诸如由碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)制成的非硅半导体晶片。
作为示例,对于SiC,当前常见尺寸是100mm,而150mm晶片正在变得可用。在硅制造中,尺寸200mm和300mm是常见的。由于在技术上更困难得多的晶体生长,未预计非硅半导体的晶片尺寸将获得硅尺寸。另外,SiC与硅(Si)晶片相比是非常昂贵的。
由于未以相同尺寸生产并未在相同生产线中加工非硅和硅晶片,所以在分离生产线中加工它们每一个或者必须对制造设施进行昂贵的调整。两者涉及到高成本。
发明内容
实施例涉及一种化合物结构,该化合物结构包括载体晶片和通过陶瓷形成聚合物前体获得的结合材料结合到载体晶片上的至少一个半导体片。
一些实施例涉及一种用于形成化合物结构的方法,该方法包括通过使用陶瓷形成聚合物前体将至少一个半导体片结合到载体晶片上。
在一些实施例中,一种化合物结构包括载体晶片和结合到载体晶片上的至少两个半导体片。至少两个半导体片被布置成横向地分布于载体晶片上。
附图说明
将在下文中仅通过示例和参照附图描述装置和/或方法的一些实施例,在附图中:
图1示出通过化合物结构的示意截面。
图2示出两个半导体片以蝶形形状布置于载体晶片上。
图3示出两个半导体片以四叶草形状布置于载体晶片上。
图4示出用于结合该结合堆(stack)的方法。
图5示出向第二载体晶片传送半导体层。
图6示出用于形成化合物结构的流程图。
图7示出布置于载体晶片上的两个半导体片。
具体实施方式
现在将参照附图更完全地描述各种示例实施例,在附图中图示一些示例实施例。在各图中,为了清楚而可以放大线、层和/或区域的厚度。
因此,虽然更多实施例能够有各种修改和替代形式,但是在各图中通过示例示出并且这里将详细地描述其一些示例实施例。然而应当理解不存在将示例实施例限制于公开的具体形式的意图,但是恰好相反,示例实施例将覆盖落在公开内容的范围内的所有修改、等价物和替代物。贯穿各图的描述,相似的数字指的是相似或者类似的元件。
将理解在元件被称为“连接”或者“耦合”到另一元件时,它可以直接地连接或者耦合到其它元件或者可以存在中间元件。相比之下,在元件称为“直接地连接”或者“直接地耦合”到另一元件时,未存在中间单元。应当以相似方式解释用来描述在元件之间的关系的其它词(诸如“在……之间”比对“直接地在……之间”、“相邻”比对“直接地相邻”等)。
本文使用的术语仅为了描述特定的示例实施例的目的并且未旨在于限制更多示例实施例。如本文所使用的,单数形式“一”、“一个”和“该”旨在也包括复数形式,除非上下文清楚地另外指示。还将理解术语“包括”、“包含”、“含有”和/或“含括”在这里被使时指定存在陈述的特征、整体、步骤、操作、元件和/或部件、但是未排除存在或者添加一个或者多个其它特征、整体、步骤、操作、元件、部件和/或其组合。
除非另外定义,本文使用的所有术语(包括技术和科学术语)具有与示例实施例所属领域普通技术人员普遍地理解的相同的含义。还将理解术语(诸如在常用词典中定义的术语)应当被解释为具有与它们在相关领域的上下文中的含义一致的含义并且将不在理想化或者过于正式的意义上进行解释,除非本文明确地这样定义。
参照图1,描述化合物结构30的第一实施例,其包含载体晶片20、通过陶瓷形成聚合物前体获得(例如使用粘合剂结合)的结合材料15结合到载体晶片上的至少一个半导体片10。
一个或者多个半导体片或者一个单个半导体晶片或者多个半导体片晶片(但是未排除其它布置)可以被布置和固定于载体晶片上。载体晶片是如下晶片,其适合使半导体片结合在它上。
载体晶片可以是鲁棒、易于操纵和/或廉价的,而半导体晶片或者其片(pieces)可能易碎、难以操纵、不将在标准工艺内被操纵和/或昂贵。由于半导体材料的希望的(诸如电)特征或者由于开支而为了减少需要的材料的数量,这些晶片可能变得非常薄、经常太薄而无法在具有意外地断裂的更高可能性的制作工艺内操纵。在载体晶片上固定这些半导体片可以给予它们必需的支撑。易碎非硅半导体(诸如GaAs或者GaN)在结合于载体晶片上时可以更不可能断裂。
可以通过特别地用粘合剂结合技术将载体晶片和至少一个半导体片结合在一起来完成固定。就这一点而言,提出使用陶瓷形成聚合物前体。例如可以用SiC陶瓷形成聚合物前体来执行结合。
这些聚合物可以包含作为粘合剂的有机前体。在化学中,前体可以是参与产生另一化合物的化学反应的化合物。
通过将有机粘合剂前体(例如粘合剂SiC前体)用作粘合剂材料,可以避免在有源层(active layer)与结合区之间的热失配和在高温工艺下在结合层与有源层之间反应区的不希望的形成。结合材料可以被选择为提供热稳定层。
通过使用陶瓷形成聚合物前体而获得的结合材料可以包括在结合之后保留在结合材料内的增加的氢部分。例如,结合材料可以包括多于0.5%(或者多于1%、多于2%或者多于5%)的氢原子或者离子(诸如结合材料的原子百分比)。
另外,结合材料可以包括多晶结构。例如,结合材料主要地(例如多于50%、多于70%或者多于90%的晶粒)包括大于10nm并小于10μm的晶粒。
图1示出通过结合堆的截面。半导体片或者晶片10被聚合物形成的薄结合层15结合到载体晶片20。
聚合物可以包括碳、硅、氢或者(诸如仅)由其构成。在氢在结合工艺期间扩散时,仅多晶碳化硅可以保留。这也可以对GaAs起作用。
化合物结构可以在更多步骤中用作施主晶片或者结构。它有资格(qualify for)从至少一个半导体片施与(donate)半导体层。一个或者多个半导体片(或者小晶片)可以一次施与。由于这些片被固定于载体晶片上,所以该布置可以在被适当地施与时保持相同(诸如如果在施与时刻被固定在比如施主晶片上的相同布置中)。
在实施例中,至少一个半导体片包括或者是非硅半导体衬底或者非单晶硅半导体衬底。
半导体晶片可以由适合于制造半导体设备的任何半导体材料制成或者可以包括该任何半导体材料。仅举几个例子,这样的材料的示例除了诸如硅(Si)之类的基本半导体材料之外,还包括而不限于非硅材料,比如IV族化合物半导体材料、诸如碳化硅(SiC)或者硅锗(SiGe)、二元、三元或者四元III-V半导体材料、诸如砷化镓(GaAs)、磷化稼(GaP)、磷化铟(InP)、氮化镓(GaN)、氮化铝镓(AlGaN)、磷化铟镓(InGaPa)或者磷砷化铟镓(InGaAsP),以及二元或者三元II-VI半导体材料、诸如碲化镉(CdTe)和碲镉汞(HgCdTe)。以上提到的半导体材料也称为单质结半导体材料。在组合两个不同半导体材料时,形成异质结半导体材料。异质结半导体材料的示例包括而不限于硅(SiXC1-X)和SiGe异质结半导体材料。对于功率半导体应用,使用当前主要地Si、SiC和GaN材料。
以下描述聚焦于SiC上,然而也可以使用其它半导体材料。
例如,在基于硅的材料上的异质外延(诸如在硅上的GaN外延)可以表现为对提出的结合方法的选项。
在实施例中,载体晶片包含石墨。
可以以低价格获得半导体纯度和适当直径(也是大直径)的石墨晶片。
另外,石墨高度地耐温度、因此适合于与具有其中其它可能载体衬底不可能承受的这样的高熔点的半导体材料结合。例如石英或者蓝宝石也可以适合于与GaAs结合。
为了选择适当载体材料,又一方面可以是在回火工艺期间的热膨胀相似性。例如,从这个方面,石墨也可以适合于结合到SiC。
如本文描述的复合晶片的温度稳定性由于石墨的热稳定性而可以与纯硅晶片的温度稳定性相比被改进。另外,例如石墨展现与Si和SiC相似的机械性质、并且因此未干扰这些材料。石墨也充分地机械稳定以适合作为载体材料。另外,石墨相对于在半导体加工技术中通常使用的大多数或者几乎所有化学药品而言是化学惰性的。此外,石墨可以被机械地加工(诸如研磨)以例如形成薄的设备。
其它可能载体材料例如可以包含多晶SiC。
在进一步加工之后,当应当再次去除石墨晶片时,无需照顾石墨载体晶片。因为它如此廉价,所以它可以简单地被磨掉(grind off)半导体材料。
在实施例中,陶瓷形成聚合物前体包含烯丙基-氢化-聚碳硅烷(allyl-hydrido-polycarbosilane)。
聚合物烯丙基-氢化-聚碳硅烷可以适合于在石墨上结合SiC,因为其适合于两者粘合剂结合并且它在高温下被热解成多晶碳化硅。因此,在SiC与载体晶片之间的结合层在结合工艺期间变成SiC本身、因此省略例如可能在使用其它类型的材料并且另外保证电连接时出现的不希望的副作用。
在结合之前,烯丙基-氢化-聚碳硅烷可以被应用于结合表面的一侧或者两侧上(载体晶片和(多个)半导体片的表面中的一个或者两个)。这可以诸如通过旋压(spin-on)或者喷涂工艺来完成。
其它聚碳硅烷(polycarbosilane)也可以适用于这个目的。
在一个方面中,仅结合具有与载体晶片基本上相同的尺寸的一个半导体片。尺寸意味着晶片的横向延伸或者直径(同时在这个情况下半导体是晶片本身),而不是它们的厚度。术语“相同尺寸”也包括在形成晶片时小的尺寸偏差(诸如由生产工艺产生)。在载体和半导体晶片的直径之间的小于来自10%、5%、2%、1%或者0.5%中之一的偏差可以视为相同尺寸。
在一个方面中,仅结合具有比载体晶片更小的尺寸的一个半导体片。根据上文,面积或者直径或者最长横向延伸与载体晶片的尺寸或者直径相比更小为多于来自0.5%、1%、2%、5%或者10%中之一的半导体片可以被视为更小。
在一个实施例中,至少两个半导体片被布置成横向地分布于载体晶片上。
通过将多个晶片或者适当的片结合到更大载体晶片上来扩大非硅半导体的面积或者表面例如允许根据载体晶片的尺寸而不再是半导体片的尺寸来操纵和处理这些晶片。
甚至可以在单个载体晶片上一起布置的不同或者甚至任意形状的碎片、片段可以被结合于该载体晶片上。例如半导体片被横向地分布于载体晶片上、但是在可能的情况下被相互邻接。这样,可以减少未使用的表面(诸如载体晶片的其中无半导体表面被结合到其上的表面)。因此,例如即使小的片、比如诸如贵重半导体衬底的切割剩余物可以被重新用于生产。
在一个实施例中,至少一个半导体片的表面的尺寸小于载体晶片的表面的尺寸的90%。
在一个方面中,至少一个半导体片的表面的尺寸小于来自载体晶片的表面的尺寸的20%、30%、50%、70%、90%中之一。
在一个方面中,半导体片的最大延伸(诸如沿着载体晶片的最大横向尺度)比载体晶片的最大延伸更小10%。
在一个方面中,半导体片的最大延伸比载体晶片的最大延伸更小为来自10%、20%、30%、50%、70%、90%中之一。
在一个方面中,载体晶片的尺寸是用于生产工艺的标准尺寸(诸如晶片直径150mm、200mm、300mm或者450mm)。
整个非硅半导体晶片或者非硅半导体晶片的适当(切割)片可以被结合到与常用硅晶片的相同尺寸和/或直径对应的诸如由石墨制成的这个载体晶片上。使用具有标准尺寸的直径的载体晶片允许对于纯非硅半导体而言不可能的按尺寸的非硅半导体结合晶片。用于硅晶片的典型直径尺寸可以是200mm和300mm。然而提出的措施也对将来(更大)标准晶片尺寸起作用。
可以在硅半导体生产线中加工非硅半导体结合晶片或者非硅半导体晶片的适当(切割)片,在其下的每单位面积的生产成本远低于纯非硅半导体晶片的成本。
减少的磨损可以针对芯片分离产生,因为例如仅需锯切薄半导体层(在约20微米内)和石墨,其易于处理。取决于在锯切时的生产工艺,没有石墨晶片或者石墨晶片很少厚度可以保留。
在一个实施例中,至少一个半导体片在一侧包括至少一个直边。
施主晶片的其中尚未结合半导体的表面以及在载体晶片上的适当地切割和布置的半导体片的切割线可以对应于晶片上的其上不能产生功能部件的区域。这个不可用区域相对于可用表面可以是非常小的。
半导体可以通过相应地切割或者锯切平面或者直边而以直边为特征。若干边也可以被切割以形成一个半导体片。例如,从圆的半导体晶片开始,可以切割或者锯切一个、两个、三个或者四个(或者对于多边形甚至更多)直边(诸如对于四个直边产生方形或者矩形形状)。
在一个实施例中,结合到载体晶片的至少两个半导体片之一的晶体取向与至少两个半导体片中的其它半导体片的晶体取向偏离少于10°。
为了在以后步骤中形成部件,将载体晶片上的半导体片根据它的晶体取向来对准可能是重要的。这个规则可以应用于在载体晶片上结合的所有半导体片。
在一个方面中,在至少两个半导体片之间的晶体取向偏离少于来自10°、5°、2°、1°、0.1°中之一。
取决于使用目的(诸如后面部件的物理特征),更大偏差或多或少是可容许的。因此,偏差容差可以根据产品而不同。
在一个示例中,确切地两个半导体片被横向地对准于半导体晶片上,面向其线型(linear)、由此形成蝶形形状。
图2示出两个半导体片10在载体晶片20上的布置,其中先前从两个半导体晶片切割直边11。这些晶片10具有比载体晶片20(例如200mm)更小的直径尺寸(例如150mm)。在这个示例中进行切割以使两个半导体片装配到载体晶片20上。因此,对半导体晶片的直径的近似3/4执行切割。
如图示,直边相互相向邻接。这样,可以减少空间浪费。接近地对准的薄切边可以减少未使用的表面。无论如何,恰在这个边上不可以制作部件。
未被半导体衬底覆盖的空区域可以在后继制造工艺期间用于定向(标记、比如边和槽)或者操纵目的。此外,这些空区域可以用甚至更小半导体片来填满。
该图例如将对于提到的直径(150mm、200mm)按比例。
在一个方面中,确切地四个半导体片(每个具有两个矩形布置的直边)以这样的方式来布置使得每个直边面向另一直边、由此形成四叶草形状。
图3示出四个半导体片10在载体晶片20上的布置,其中先前从四个半导体晶片中的每个切割两个边11。这些晶片10具有比载体晶片20(例如200mm)更小的直径尺寸(例如100mm)。在这个示例中进行切割以使所有四个半导体片装配到载体晶片上。因此,例如在这个示例中切割形成在切割之间的矩形角度从而留下晶片的从矩形角度的尖端测量的整个直径。
该图例如将对于提到的直径(100mm、200mm)按比例。
另外,非硅半导体晶片(这里为具有100mm晶片直径的SiC)可以用这样的方式被切割成段使得所有段在石墨晶片(这里为盘直径200mm)上具有基本上相同晶体取向。例如通过相应锯切的非硅半导体面积损失导致共计28.54 cm2(等同于18.2%)。在石墨晶片上的不可用面积这里例如是57cm2(等同于18.2%)加上在段之间的不可用接缝线。
在一个方面中,至少两个半导体片可以用这样的方式来对准,从而留下载体晶片的边缘区域为空白。
因为很薄的半导体层(例如由SiC制成)可能在制造工艺中的操纵期间容易或者比施主晶片或者化合物结构的其它部分更容易断裂,所以半导体片不可以被放置一直到载体晶片的边缘。易碎非硅半导体(诸如GaAs或者GaN)例如也可能在表面的边缘上未被机械地处理时更不易断裂。
在一个实施例中,至少两个半导体片和载体晶片通过由使用陶瓷形成聚合物前体的粘合剂结合而获得的结合材料来可导电地连接。
对于一些制造工艺,可能希望向半导体衬底施加电势。因而,化合物结构可以被形成有在载体晶片与至少一个半导体片之间的一定数量的传导性。
在一个方面中,用于粘合剂结合的粘合剂材料是导电的或者粘合剂结合允许在半导体片与载体晶片之间的导电连接。出于这个目的,例如可以使用传导的结合材料,即在传导连接或者掺杂结合材料后面留下的结合材料。
在一些实施例中,可以使用通过粘合剂结合而获得的结合材料,该粘合剂结合使用陶瓷形成聚合物前体,该前体包含预定义的平均掺杂物浓度的掺杂物。
例如,掺杂陶瓷结合层可能导致在单晶SiC晶片与石墨衬底之间的可电传导结合。这可以在回火期间引起结合层(例如从聚合物中出现的多晶SiC)并且可选地还有至少一个半导体片的薄单晶SiC层的掺杂,从而可以增加垂直传导性。
可能的平均掺杂浓度可以是1*1014至1*1016掺杂物/cm3
在一个实施例中,作为官能团或者作为与聚合物混合的独立化合物,掺杂材料被化学地绑定到聚合物分子。
为了形成导电结合,掺杂物例如可以作为官能团被化学地绑定到聚合物分子或者作为单独的化合物添加到聚合物。
在一个方面中,适当掺杂材料可以包括铝(Al)、氮(N)、磷(P)或者硼(B)中的至少一个。
参考图4,描述用于形成化合物结构的方法41的第一实施例,其中至少一个半导体片通过使用陶瓷形成聚合物前体的粘合剂结合被结合材料结合到载体晶片上。一个或者多个半导体片或者一个单半导体晶片或者多个半导体晶片可以被布置和固定于载体晶片上。固定可以通过特别地用粘合剂结合步骤而将载体晶片和至少一个半导体片结合在一起的步骤来完成。为此,可以使用陶瓷形成聚合物前体。例如可以用SiC陶瓷形成聚合物前体来执行结合。
通过将有机粘合剂前体(例如粘合剂SiC前体)用作粘合剂材料,可以避免在有源层与结合区之间的热失配以及在高温工艺下在结合层与有源层之间的反应区的不希望的形成。
聚合物可以包括碳、硅、氢或者(例如仅)由碳、硅、氢构成。在氢在结合工艺期间扩散时,仅多晶碳化硅可以保留。这也可以对GaAs起作用。
化合物结构可以在更多步骤中用作施主晶片。它可以用于从至少一个半导体片施与半导体层。在一个方面中,通过陶瓷形成聚合物前体的形成可以通过使用烯丙基-氢化-聚碳硅烷(allyl-hydrido-polycarbosilan)或者另一聚碳硅烷来执行。
在一个实施例中,结合表面的一侧或者两侧用陶瓷形成聚合物前体来涂覆、接着是在200至700℃之间回火。
作为结合程序的第一部分,聚合物可以被应用到载体晶片或者(将被结合的)至少一个半导体片。结合材料也可以被应用于载体晶片和(多个)半导体片两者的表面上。表面的将被结合的相应区域可以被聚合物覆盖。聚合物可以诸如通过旋压或者喷涂工艺来施加。
作为结合程序的第二部分,载体晶片可以与(多个)半导体片接合,该半导体片面向其中施加聚合物的面,因此形成化合物结构或者晶片堆。这样接合的衬底可以经受热处理(回火)以形成在载体晶片与(多个)半导体片之间的稳定和耐久结合。
在接合之后,晶片堆可以被加热以形成结合。例如温度范围可以从约室温至约600℃,或者从200-700℃。
在一个方面中,回火可以包括在第一温度范围中并且随后在与第一温度范围不同的第二温度范围中回火。第二温度范围可以涵盖(encompass)比第一温度范围更高的温度。第二温度范围可以例如从约500℃至约1000℃或者甚至更高。
在使用烯丙基-氢化-聚碳硅烷时,它可以在例如1500℃-1700℃的高温下被热解成多晶碳化硅(例如用于将前体层完全转换成多晶SiC)。因此,在SiC与载体晶片之间的结合层可以在结合工艺期间变成SiC本身,由此省略例如可能在使用其它类型的材料并且另外保证电连接时出现的效应。
另外,石墨(用作用于载体晶片的材料)具有与SiC的热膨胀系数相似的热膨胀系数,这可以使石墨成为用于SiC的有希望的载体材料。然而石墨也可以适合于其它半导体材料(例如硅)。
结合的加强和SiC施主晶片的分离(见下文)可以在700℃-1800℃下出现。
在一个方面中,可以使用在不同温度下执行的三个回火工艺。作为又一方面,回火工艺可以被组合到具有给定的温度轮廓(profile)的单一工艺中。在一个方面中,回火在(压制)压力之下发生。这可以适用于回火步骤中的每个或者全部。
在一个实施例中,回火在氮氛围中发生。
替代地或者另外地,薄的单晶SiC层可以通过在氮氛围中执行回火步骤来掺杂。例如氮在SiC中是低施主。
有效地,这可以在回火期间引起结合层(例如从聚合物中出现的多晶SiC)和薄的单晶SiC层的掺杂,从而可以增加垂直传导性。
在一个实施例中,该方法还包括均衡至少两个半导体片的厚度直至实现在它们之中的少于0.5μm的偏差为止。
将提及的是,半导体片的厚度可以变化。如果片的厚度不同并且在可容许偏差以上,则这可以影响半导体片在石墨晶片上的组装。
单晶SiC晶片可以被递送(deliver)有+/-25微米的厚度容差。在结合(例如由这些晶片制成的)这些半导体片中的至少两个时,50μm的厚度偏差可能在最坏情况下出现。然后,布置的片的表面将不在相同的平面中。这将防止或者损害在半导体片的这个(第二)面/表面上的后继结合工艺或者其它工艺。
因此,可能希望厚度的偏差在结合之前在某个容差以下。
在一个方面中,在至少两个半导体片之间的最大厚度偏差小于来自5μm、2μm、1μm、0.5μm、0.25μm、0.1μm中之一。
在一个方面中,至少两个半导体片本身的最大厚度是来自50μm、30μm、25μm、20μm、10μm、5μm、2μm、1μm中之一。
这些半导体片可以通过外延生长(在结合到载体晶片之前)被带到相同厚度(或者厚度偏差少于容差)。也可以仅处理片中的一个以实现相同厚度。
其它方法可以涉及到使半导体片变薄(thinning)、比如抛光。
最后,可以实现通过半导体片形成的半导体层的非常均匀的厚度。厚度也可以在不同施主晶片上的半导体层之间均匀以例如保证对于进一步加工半导体的同等条件。
在一个方面中,选择在它们之中的具有小于0.5μm的厚度偏差的至少两个半导体片以用于结合到一个载体晶片上。取代修改(adapt)所涉及的半导体片的厚度,可以选择适当的片。
因此,这里可以使用具有接近地相同厚度的片。出于这个目的,可以测量半导体片的厚度以能够选择在可容许厚度偏差内的片。
在一个方面中,载体晶片通过在均衡之前抛光和涂覆来处理。如果必要,则表面可以被抛光以补偿不同高度。
在一个方面中,该方法还包含在均衡或者结合之前锯切至少一个半导体片的步骤。
在一个实施例中,该方法还包括向第二载体晶片上传送半导体层的步骤。
可以将薄半导体层从施主晶片传送到其它载体晶片,从而留下第一化合物结构并形成第二化合物结构。这些化合物结构之一或者两者可以用作未来的施主晶片。
第一和第二载体晶片可以具有不同尺寸。
如果结合材料包含掺杂物,则它们可能在将施主晶片结合到第二载体晶片时经由背面扩散。
可以重新使用施主晶片,可以锯切最后(薄)晶片,可选地可以去除石墨并且可以进一步加工晶片。
图4中所示方法可以包括与结合以上描述的提出的概念或者一个或者多个实施例提到的一个或者多个方面对应的一个或者多个可选的、附加的动作。
参照图5,在一个实施例中,该传送通过如下来执行:将至少一个半导体片10的相对侧结合16到第二载体晶片22上并沿着内部分裂边界13使至少一个半导体片分裂、从而至少一个半导体片的一部分11保留在第一载体晶片20上并且至少一个半导体片的另一部分12保留在第二载体晶片22上。
图5描绘在向第二载体晶片22传送半导体层12期间的化合物结构20。在传送工艺中,气体离子(诸如质子)可以被注入到(多个)半导体片10中进入给定的深度。注入深度可以通过选择注入能量来调整。注入深度如以下进一步描述的那样限定了在第一载体晶片20上剩余半导体层11的厚度。
原子或者离子(诸如质子)的注入分别可以引起沿着(多个)半导体片10的剥离层(delamination layer)13的形成,该层可以是微泡层或者微孔层。
此后,第二载体晶片22被结合于(多个)半导体片10的自由表面上。例如,用于这个第二结合的结合技术与用于第一结合的结合技术相同。
与第二载体晶片22接合的复合晶片30可以经受热处理以加工结合并沿着可以用作解理面的剥离层13使半导体晶片10分层。热处理引起机械张力,其可以导致沿着剥离层的分离。类似地薄的半导体层11通过结合层15保持结合到载体晶片20,从而形成具有更薄厚度31的新的第一化合物结构。
半导体层11具有由气体离子的注入能量定义的厚度,其可以例如是来自5μm、2μm、1.5μm、1μm、0.8μm、0.5μm中之一。
剥离工艺还可以导致形成第二化合物结构32,其可以再次用作用于制造更多复合晶片的新施主晶片,只要在第二化合物结构32上存在具有充分厚度12的充分半导体衬底即可。
施主晶片可以反复地(例如多于5次或者多于10次)可用作施主,因为它们例如可以通过抛光和外延(见下文)恢复到初始状态。这可以是非常节省成本的并且(例如对于SiC)。
替代提到的程序,其它方法(例如氧注入)也可以适合于分离和传送半导体层。
在一个方面中,该方法还可以包含在传送之前抛光和外延处理的步骤。
表面的抛光可以用来补偿半导体片的不同厚度。施主晶片的半导体层的初始厚度可以随后通过外延生长来实现。
在一个实施例中,该方法还包括将外延层沉积到至少一个半导体片的剩余部分中的至少一个上的步骤。
又一半导体层可以被外延地沉积于(多个)半导体片的部分(半导体层)上以增加在载体晶片上设置的晶态半导体材料的总厚度。
用于形成电部件的半导体层的必需厚度可以随后通过外延生长来实现。
在重新使用之前,新的化合物结构可以被抛光或者蚀刻以形成平坦和无缺陷表面。
或许,也可以省略抛光和/或外延生长。
另外,外延层(诸如使用特定掺杂物)可以被形成于半导体层上以例如修整(tailor)设备层的掺杂浓度。外延层和半导体层可以一起形成设备层。
在一个方面中,半导体层具有来自5μm、2μm、1μm、0.5μm中之一的厚度用于从外延生长开始。
使用外延可以允许比原始衬底更加均匀的晶态图案。另外,原始衬底(半导体)的更少(厚度)可能是必需的,因此例如可以更频繁地重复传送半导体衬底的薄层的工艺。
在一个实施例中,至少一个半导体片的剩余部分之一具有根据将在沉积外延层之后在化合物结构上形成的半导体设备的电压类(voltage class)的预定义的厚度。
依赖于半导体材料,特定的厚度与特定的击穿电压有关。根据将在化合物结构上形成的以后的半导体设备的希望的电压类,厚度可以被选择。
对于SiC,击穿电压可以对于每微米衬底厚度增加100伏特。因此可以计算根据电压类的预定义的厚度。
对于1500V的击穿电压,可以例如使用15μm厚的半导体衬底。
在一个方面中,该方法还包含在至少一个半导体片的至少一部分上形成电路的步骤。
在制造具有半导体材料的薄衬底的化合物结构之后,接下来可以制造部件。
石墨晶片可以被磨掉或者留下绑定到形成的半导体设备。例如它可以向半导体给予支撑直至锯切芯片或者甚至在被封装时为止。
重新使用石墨可能由于低廉石墨价格而有困难或者不必要。施主晶片的石墨当然可以被重新使用,只要它例如用于施与即可。如果在若干施与程序之后,半导体层薄到足以用于形成部件,则它例如可以不再用作施主晶片。
在一个示例中(与通过图1中所示化合物结构的截面相似),具有1.01μm的厚度的单晶SiC晶片借助于由聚碳硅烷形成的近似70nm厚的多晶SiC结合层来结合到石墨晶片(在传送半导体层之后)。
在一个方面中,可以在直接地从施主晶片向另一载体晶片传送半导体层之前或者没有其就形成电路。然后,厚度将保持与原始半导体片的厚度十分地相同。
替代地,没有出现层的剥离和分离,但是半导体衬底可以被反向抛光(polish back)以形成薄的半导体层。
图6示出流程图,该流程图展示用于形成化合物结构的可能工作流。方法50包含预处理石墨施主晶片(抛光、涂覆)51。此外,可以测量若干非硅半导体片52的晶片厚度,并且如果必要则非硅半导体晶片或者片的厚度可以通过外延53来调整。如果必要,则可以进行适当切割这些非硅半导体晶片54。另外,这些半导体片例如使用粘合剂结合被结合于石墨晶片上,该粘合剂结合使用陶瓷形成聚合物前体、诸如烯丙基-氢化-聚碳硅烷,而聚合物可以包含适当掺杂物55,接下来是用于将前体层完全转换成多晶SiC 56的高温步骤(1500℃-1700℃)。如果必要,则表面进行抛光以补偿不同厚度57、此外如果必要则还进行外延生长58。另外,可以进行通过结合第二载体晶片59来在第二载体晶片(诸如石墨)上传送薄半导体层,并且如果必要则也进行抛光和外延施主晶片或者第二化合物结构60。可以进行施主晶片的重复的重新使用和部件61的制造的更多工艺步骤。
参照图7,描述化合物结构70的实施例,其包含载体晶片72和结合到载体晶片上的至少两个半导体片71。至少两个半导体片71被布置成横向地分布于载体晶片72上。
两个或者更多半导体片或者晶片可以被布置和固定于载体晶片上。载体晶片可以是适合使半导体片结合于其上的晶片。
固定可以通过将载体晶片和至少两个半导体片结合在一起来完成。
在一个方面中,可以使用粘合剂结合技术。因此,可以提出使用陶瓷形成聚合物前体。例如可以用SiC陶瓷形成聚合物前体来执行结合。
在一个方面中,半导体片被分布成邻接。化合物结构的其中尚未结合半导体的表面对应于在晶片上的其上不能产生功能部件的区域。邻接可以帮助保持这个不可用的面积为小的。目标可以是通过将多个晶片/适当的片结合到与常用硅晶片的尺寸对应的(例如石墨的)更大载体晶片上来扩大非硅半导体衬底(例如SiC)的面积。
在一个方面中,更多结合方法可以包括使用具有高温稳定性的碳化物形成和/或硅形成金属的中间层(结合层)、比如钼(Mo)、替代地是二氧化硅(SiO2)和/或金属硅双层。
在一个方面中,描述一种用于形成化合物结构的方法,其中至少两个半导体片被结合到载体晶片上,该至少两个半导体片被布置成横向地分布于该载体晶片上。
化合物结构70可以包括与结合以上描述的提出的概念或者一个或者多个实施例提到的一个或者多个方面对应的一个或者多个可选的、另外的特征。
示例实施例可以进一步提供一种计算机程序,其具有用于当该计算机程序在计算机或者处理器上被执行时用于执行以上方法之一的程序代码。本领域技术人员将容易认识到各种以上描述的方法的步骤可以由编程的计算机执行。这里,一些示例实施例也旨在覆盖程序存储设备、例如数字数据存储介质,其是机器或者计算机可读的并且对机器可执行或者计算机可执行指令程序进行编码,其中指令执行以上描述的方法的动作中的一些或者全部。非瞬态程序存储设备可以是例如数字存储器、磁存储介质、诸如磁盘和磁带、硬盘驱动器或者光学地可读数字数据存储介质。更多示例实施例也旨在覆盖编程以执行以上描述的方法的动作的计算机或者编程以执行以上描述的方法的动作的(现场)可编程逻辑阵列((F)PLA)或者(现场)可编程门阵列((F)PGA)。
描述和图形仅示出公开内容的原理。因此将认识到本领域技术人员将能够设计虽然这里未明确地描述或者示出的、但是体现公开内容的原理并且被包括在它的精神和范围内的各种布置。另外,这里记载的所有示例主要明确地旨在仅用于教学目的以辅助读者理解公开内容的原理和(多个)发明人贡献的用于发展本领域的概念并且将被解释为不限于这样的特定地记载的示例和条件。另外,本文记载的公开内容的原理、方面和实施例及其特定示例的所有声明旨在涵盖其等同物。
应当将表示为“用于…的装置”(执行某个功能)的功能块分别理解为包括电路的功能块,该电路被配置为执行某个功能。因此,也可以将“用于某事物的装置”理解为“被配置为或者适合于某事物的装置”。配置为执行某个功能的装置因此未意味着这样的装置必需地(在给定的时间点(time instant)下)执行该功能。
可以通过使用专用硬件(诸如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等以及能够与适当软件关联地执行软件的硬件)来提供包括任何功能块的各图中所示各种元件的功能、该功能块被标注为“装置”、“用于提供传感器信号的装置”、“用于生成发射信号的装置”等。另外,这里描述为“装置”的任何实体可以对应于或者被实施为“一个或者多个模块”、“一个或者多个设备”、“一个或者多个单元”等。在由处理器提供时,功能可以由单一的专用处理器、由单个共享处理器或者由多个单个处理器提供,其中的一些可以被共享。另外,不应将明确使用的术语“处理器”或者“控制器”解释成排它地指代能够执行软件的硬件并且可以隐含地包括而不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。也可以包括其它常规和/或定制硬件。
本领域技术人员应当认识到这里任何框图表示体现公开内容的原理的示例电路的概念视图。相似地,将认识到任何流程图表、流程图、状态转变图、伪代码等表示可以在计算机可读介质中基本上表示的、并且因而由计算机或者处理器执行的各种过程、无论是否明确示出这样的计算机或者处理器。
另外,下面的权利要求据此被结合到具体描述中,其中每个权利要求可以独立地作为单独的示例实施例。尽管每个权利要求可以独立地作为单独的示例实施例,但是应注意到——虽然从属权利要求可以在权利要求中指的是与一个或者多个其它权利要求的特定组合——但是其它示例实施例也可以包括从属权利要求与每个其它从属或者独立权利要求的主题内容的组合。本文提议这样的组合,除非声明不期望特定的组合。另外,本文旨在也将权利要求的特征包括到任何其它独立权利要求,即使这个权利要求未直接从属该独立权利要求。
还将注意到在说明书中或者在权利要求书中公开的方法可以由设备实施,该设备具有用于执行这些方法的相应动作中的每个的装置。
另外,将理解在说明书或者权利要求中公开的多个动作或者功能的公开内容可以不被解释为在具体顺序内。因此,多个动作或者功能的公开内容将不会使这些限于特定顺序,除非这样的动作或者功能出于技术原因而不可互换。另外,在一些实施例中,单个动作可以包括或者可以被分解成多个子动作。除非明确地排除,则可以作为这个单个动作的公开内容的一部分而包括这样的子动作。

Claims (22)

1.一种化合物结构,包括:
载体晶片;以及
通过陶瓷形成聚合物前体获得的结合材料结合到所述载体晶片上的至少一个半导体片。
2.根据权利要求1所述的化合物结构,其中所述至少一个半导体片包括非硅半导体衬底。
3.根据权利要求1所述的化合物结构,其中所述载体晶片包括石墨。
4.根据权利要求1所述的化合物结构,其中所述陶瓷形成聚合物前体包括聚碳硅烷。
5.根据权利要求1所述的化合物结构,其中所述陶瓷形成聚合物前体包括烯丙基-氢化-聚碳硅烷。
6.根据权利要求1所述的化合物结构,其中所述结合材料包括多于0.5%的氢。
7.根据权利要求1所述的化合物结构,其中至少两个半导体片被布置成横向地分布于所述载体晶片上。
8.根据权利要求1所述的化合物结构,其中所述至少一个半导体片的表面的尺寸少于所述载体晶片的表面的尺寸的90%。
9.根据权利要求1所述的化合物结构,其中所述至少一个半导体片包括在一侧的至少一个直边。
10.根据权利要求7所述的化合物结构,其中所述至少两个半导体片之一的晶体取向与所述至少两个半导体片中的其它半导体片的晶体取向偏离少于10°。
11.根据权利要求1所述的化合物结构,其中所述至少一个半导体片和所述载体晶片通过使用陶瓷形成聚合物前体的粘合剂结合而获得的所述结合材料来导电连接。
12.根据权利要求1所述的化合物结构,其中通过使用陶瓷形成聚合物前体的粘合剂结合而获得的所述结合材料包含预定义的平均掺杂物浓度的掺杂物。
13.根据权利要求10所述的化合物结构,其中作为官能团或者作为与所述聚合物混合的独立化合物,所述掺杂材料被化学地绑定到所述陶瓷形成聚合物前体的聚合物分子。
14.一种用于形成化合物结构的方法,所述方法包括:
提供载体晶片;以及
通过使用陶瓷形成聚合物前体将至少一个半导体片结合到所述载体晶片上。
15.根据权利要求14所述的方法,还包括:
用所述陶瓷形成聚合物前体涂覆所述结合表面的一侧或者两侧;以及
在200至700℃之间将所述涂覆的化合物结构回火。
16.根据权利要求15所述的方法,其中所述回火在氮氛围中发生。
17.根据权利要求14所述的方法,所述方法还包括:
将至少第二半导体片结合到载体晶片上;以及
均衡至少两个半导体片的厚度直至实现在它们之中的少于0.5μm的偏差为止。
18.根据权利要求14所述的方法,所述方法还包括向第二载体晶片上传送所述至少一个半导体片的半导体层。
19.根据权利要求18所述的方法,其中所述传送通过以下来执行:将所述至少一个半导体片的相对侧结合到第二载体晶片上并且沿着内部分裂边界分裂所述至少一个半导体片、从而所述至少一个半导体片的一部分保留在所述第一载体晶片上并且所述至少一个半导体片的另一部分保留在所述第二载体晶片上。
20.根据权利要求19所述的方法,所述方法还包括将外延层沉积到所述至少一个半导体片的剩余部分中的至少一个上。
21.根据权利要求19所述的方法,其中所述至少一个半导体片在沉积外延层之后的剩余部分之一具有根据将在所述化合物结构上形成的半导体设备的电压类的预定义的厚度。
22.一种化合物结构,包括:
载体晶片;以及
结合到所述载体晶片上的至少两个半导体片,其中所述至少两个半导体片被布置成横向地分布于所述载体晶片上。
CN201410759907.6A 2013-12-13 2014-12-12 化合物结构和用于形成化合物结构的方法 Active CN104716080B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/105,414 US9219049B2 (en) 2013-12-13 2013-12-13 Compound structure and method for forming a compound structure
US14/105414 2013-12-13

Publications (2)

Publication Number Publication Date
CN104716080A true CN104716080A (zh) 2015-06-17
CN104716080B CN104716080B (zh) 2021-12-21

Family

ID=53192809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410759907.6A Active CN104716080B (zh) 2013-12-13 2014-12-12 化合物结构和用于形成化合物结构的方法

Country Status (3)

Country Link
US (1) US9219049B2 (zh)
CN (1) CN104716080B (zh)
DE (1) DE102014118336B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409669A (zh) * 2015-07-31 2017-02-15 英飞凌科技股份有限公司 形成晶片结构的方法、形成半导体器件的方法和晶片结构

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016001023T5 (de) * 2015-03-04 2017-11-30 Mtec Corporation Verfahren zur Herstellung eines Halbleitersubstrats und Halbleitersubstrat
DE102015103323A1 (de) 2015-03-06 2016-09-08 Infineon Technologies Austria Ag Verfahren zum Herstellen von Halbleitervorrichtungen durch Bonden einer Halbleiterscheibe auf ein Basissubstrat, zusammengesetzter Wafer und Halbleitervorrichtung
DE102015112649B4 (de) 2015-07-31 2021-02-04 Infineon Technologies Ag Verfahren zum bilden eines halbleiterbauelements und halbleiterbauelement
DE102016105610B4 (de) 2016-03-24 2020-10-08 Infineon Technologies Ag Halbleiterbauelement mit einer Graphenschicht und ein Verfahren zu dessen Herstellung
WO2017171872A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Layered substrate for microelectronic devices
DE102016114949B4 (de) 2016-08-11 2023-08-24 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
US10643860B2 (en) 2018-03-26 2020-05-05 Infineon Technologies Ag Methods of thinning and structuring semiconductor wafers by electrical discharge machining
US10967450B2 (en) 2018-05-04 2021-04-06 Infineon Technologies Ag Slicing SiC material by wire electrical discharge machining
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
US11024501B2 (en) * 2018-12-29 2021-06-01 Cree, Inc. Carrier-assisted method for parting crystalline material along laser damage region
US10611052B1 (en) 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
WO2022128818A1 (de) * 2020-12-18 2022-06-23 mi2-factory GmbH Elektronisches halbleiterbauelement und verfahren zur herstellung eines vorbehandelten verbundsubstrats für ein elektronisches halbleiterbauelement
FR3122034B1 (fr) * 2021-04-16 2023-04-14 Commissariat Energie Atomique Procédé de fabrication d’une structure multicouche

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1541405A (zh) * 2000-11-27 2004-10-27 S.O.I.Tec��Ե���Ϲ輼����˾ 一种特别适用于光学、电子学或光电子学器件的基片加工方法和由该方法获得的基片
CN101807556A (zh) * 2009-02-16 2010-08-18 赛米控电子股份有限公司 用于接纳至少一个元件的衬底以及制造衬底的方法
US20100255289A1 (en) * 2006-01-25 2010-10-07 Charles Lewinsohn Aluminosilicate-Based Oxide Composite Coating and Bond Coat for Silicon-Based Ceramic Substrates
CN102341431A (zh) * 2009-03-04 2012-02-01 思研(Sri)国际顾问与咨询公司 用于有机电装置的封装方法和介电层
WO2012165898A2 (en) * 2011-06-01 2012-12-06 Lg Innotek Co., Ltd. Apparatus and method for manufacturing ingot
WO2013100294A1 (en) * 2011-12-26 2013-07-04 Lg Innotek Co., Ltd. Apparatus for fabricating ingot and method of fabricating ingot

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8822306B2 (en) 2010-09-30 2014-09-02 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1541405A (zh) * 2000-11-27 2004-10-27 S.O.I.Tec��Ե���Ϲ輼����˾ 一种特别适用于光学、电子学或光电子学器件的基片加工方法和由该方法获得的基片
US20100255289A1 (en) * 2006-01-25 2010-10-07 Charles Lewinsohn Aluminosilicate-Based Oxide Composite Coating and Bond Coat for Silicon-Based Ceramic Substrates
CN101807556A (zh) * 2009-02-16 2010-08-18 赛米控电子股份有限公司 用于接纳至少一个元件的衬底以及制造衬底的方法
CN102341431A (zh) * 2009-03-04 2012-02-01 思研(Sri)国际顾问与咨询公司 用于有机电装置的封装方法和介电层
WO2012165898A2 (en) * 2011-06-01 2012-12-06 Lg Innotek Co., Ltd. Apparatus and method for manufacturing ingot
WO2013100294A1 (en) * 2011-12-26 2013-07-04 Lg Innotek Co., Ltd. Apparatus for fabricating ingot and method of fabricating ingot

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409669A (zh) * 2015-07-31 2017-02-15 英飞凌科技股份有限公司 形成晶片结构的方法、形成半导体器件的方法和晶片结构
CN106409669B (zh) * 2015-07-31 2020-06-30 英飞凌科技股份有限公司 形成晶片结构的方法、形成半导体器件的方法和晶片结构

Also Published As

Publication number Publication date
CN104716080B (zh) 2021-12-21
DE102014118336A1 (de) 2015-06-18
US20150171045A1 (en) 2015-06-18
US9219049B2 (en) 2015-12-22
DE102014118336B4 (de) 2024-01-18

Similar Documents

Publication Publication Date Title
CN104716080A (zh) 化合物结构和用于形成化合物结构的方法
CN102446706B (zh) 具有石墨芯的复合晶片及其制造方法
KR100805469B1 (ko) 특히 광학, 전자 공학 또는 광전자 공학용의 기판 제조방법, 및 이 방법에 의한 기판
EP2151852B1 (en) Relaxation and transfer of strained layers
US7422957B2 (en) Semiconductor substrates having useful and transfer layers
KR101719620B1 (ko) 다중접합 태양 전지 소자들의 제조
CN108346576B (zh) 由p+衬底、p-层、n-层和第三层构成的层堆叠的制造方法
CN101584024B (zh) 多层结构及其制备工艺
US10784145B2 (en) Wafer composite and method for producing a semiconductor component
US20110048517A1 (en) Multijunction Photovoltaic Cell Fabrication
JP6319849B2 (ja) 単結晶材料の利用効率を改善した擬似基板
TWI588955B (zh) 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
CN110663097B (zh) 半导体元件基板的制造方法
KR20090008401A (ko) 복합 기판 및 이를 위한 제조 방법
CN102113102B (zh) 应变层的松弛
US11211516B2 (en) Stack-like III-V semiconductor product and production method
CN104205362A (zh) 多结太阳能电池装置的制造
JP2019012756A (ja) 半導体素子基板の製造方法
JP2013247362A (ja) 半導体素子用薄膜貼り合わせ基板の製造方法
CN105874571B (zh) 局部层转移的系统和方法
US20160043269A1 (en) Method for manufacturing multi-junction structure for photovoltaic cell
JP5598321B2 (ja) 半導体デバイスの製造方法
KR20140138333A (ko) 다중접합 태양 전지 소자들의 제조
CN106415795B (zh) 用于产生大面积的固体层的方法
JP2020181974A (ja) 溶融シリカカバーガラスを備える多接合型太陽電池

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant