JP2013247362A - 半導体素子用薄膜貼り合わせ基板の製造方法 - Google Patents

Abstract

【課題】半導体素子用薄膜貼り合わせ基板の製造において、従来の導電性バリア層を省き、高温工程による反射層の機能低下を防止し、且つ、熱膨張係数の差によるクラックの発生を防止する。
【解決手段】結晶質バルクからなる第１の基板にエピ成長層を成長させるエピ成長ステップＳ１と、前記エピ成長層の一方の面と境界をなす前記第１の基板の境界面から所定の深さにイオン注入層を形成するイオン注入ステップＳ２と、前記エピ成長層の他方の面に第３の基板を貼り合わせる第１の貼り合わせステップＳ３と、前記イオン注入層を境界にして前記第１の基板を分離させ、前記エピ成長層の一方の面に前記第１の基板から分離された結晶質薄膜を形成する薄膜分離ステップＳ４と、前記結晶質薄膜に第２の基板を貼り合わせる第２の貼り合わせステップＳ５、及び前記第３の基板を除去する基板除去ステップＳ６と、を含む半導体素子用薄膜貼り合わせ基板の製造方法を提供する。
【選択図】図１

Description

本発明は、半導体素子用薄膜貼り合わせ基板の製造方法に係り、より詳しくは、従来の導電性バリア層を省くことができると共に、高温工程による反射層の機能低下を防止することができ、且つ、貼り合わされる異種物質間の熱膨張係数の差によるクラックの発生を根本的に遮断することができる半導体素子用薄膜貼り合わせ基板の製造方法に関する。

レーザーダイオードや発光ダイオードなどのような半導体素子の性能や寿命は、当該素子を構成する多くの要素によって決められるが、特に、素子が積層されるベース基板によって多くの影響を受ける。このため、良質の半導体基板の製造のための多くの方法が提示されている。また、ＩＩＩ−Ｖ族化合物半導体基板に対する関心が高まっている。

ここで、代表的なＩＩＩ−Ｖ族化合物半導体基板として、ＧａＮ基板が挙げられ、ＧａＮ基板は、ＧａＡｓ基板、ＩｎＰ基板などと共に、半導体素子に好適に用いられているが、ＧａＡｓ基板やＩｎＰ基板に比べて製造コストが非常に高い。このため、ＧａＮ基板が用いられている半導体素子の製造コストが非常に高くなり、これは、ＧａＮ基板と、ＧａＡｓ基板やＩｎＰ基板との製造方法の違いに由来する。

すなわち、ＧａＡｓ基板やＩｎＰ基板に対しては、ブリッジマン法やチョクラルスキー法などの液相法によって結晶成長を行うため結晶成長速度が早く、例えば、１００時間程度の結晶成長時間で厚さ２００ｍｍ以上の大きなＧａＡｓ結晶質バルク及びＩｎＰ結晶質バルクを容易に得ることができるため、このような厚さの大きな結晶質バルクから厚さ２００μｍ〜４００μｍ程度のＧａＡｓやＩｎＰ基板を大量に、例えば１００枚以上切り出すことができる。

これに対し、ＧａＮ基板に対しては、ＨＶＰＥ（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）法やＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法などの気相法によって結晶成長を行うため結晶成長速度が遅く、例えば、１００時間程度の結晶成長時間で厚さ１０ｍｍ程度のＧａＮ結晶質バルクしか得られない。このような厚さの結晶質バルクからは厚さ２００μｍ〜４００μｍ程度のＧａＮ基板を少量、例えば１０枚程度しか切り出すことができない。

そこで、ＧａＮ基板の切り出し枚数を増大させるために、ＧａＮ結晶質バルクから切り出すＧａＮ膜の膜厚を薄くすると、機械的強度が低下してしまい、自立基板が得られなくなる。このため、ＧａＮ結晶質バルクから切り出されるＧａＮ薄膜の強度を補強する方法が要求されていた。

従来のＧａＮ薄膜の補強方法としては、ＧａＮとは化学組成の異なる異種基板にＧａＮ薄膜を貼り合わせてなる基板（以下、貼り合わせ基板という）を製造する方法がある。

一方、高輝度且つ高効率の発光ダイオード用に用いられている垂直型発光ダイオードの構造を見てみると、電流が発光ダイオードを垂直方向に流れるため、発光ダイオード全体の導電性が保障される必要がある。また、発光ダイオード内に反射層を形成させ、光源からのブルー波長の光の９０％以上を表面で抽出してはじめて光効率が改善する。

このような垂直型発光ダイオード用基板に層転移（ｌａｙｅｒ ｔｒａｎｓｆｅｒ）技術を適用したＧａＮ／Ｓｉ貼り合わせ基板を適用するためには、ＧａＮ薄膜とＳｉ基板との間に反射層が形成されている必要がある。また、ＧａＮ／Ｓｉ貼り合わせ基板上に垂直型発光ダイオードエピ成長層を成長させる工程は、ＭＯＣＶＤ設備を活用して水素雰囲気下、１０００℃の工程温度で行なわれる。しかしながら、ＧａＮは１０００℃でＧａとＮとに分解されてＧａ金属が析出され、析出されたＧａ金属は、Ｓｉをメルト・バック・エッチング（ｍｅｌｔ−ｂａｃｋ ｅｔｃｈｉｎｇ）して、Ｓｉ基板の破壊を起こすようになる。また、ＧａＮの熱膨張係数は、Ｓｉの二倍であって、２００℃で直接貼り合わされたＧａＮ／Ｓｉ貼り合わせ基板は、エピ成長工程後に室温まで冷却する過程において熱膨張係数の差によってクラックが生じていた。

従来では、これを補完するために、ＧａとＳｉとの反応を抑制するバリア（ｂａｒｒｉｅｒ）物質をＳｉ基板上に蒸着させていた。このとき、バリア物質は、垂直型発光ダイオードの特性上、導電性をもっている必要があり、また、１０００℃の高温でもその機能を保持しなければならないという難しい特性を満たす必要があった。また、前記反射層も同様である。その結果、かかる物性を満たすためには高価の物質を用いなければならなかったため、製造コスがアップするという不具合があった。

本発明は、前述したような従来技術の問題点を解決するためになされたものであって、その目的は、従来の導電性バリア層を省くことができると共に、高温工程による反射層の機能低下を防止することができ、且つ、貼り合わされる異種物質間の熱膨張係数の差によるクラックの発生を根本的に遮断することができる半導体素子用薄膜貼り合わせ基板の製造方法を提供することである。

このために、本発明は、結晶質バルクからなる第１の基板にエピ成長層を成長させるエピ成長ステップと、前記第１の基板を分離させ、前記エピ成長層に前記第１の基板から分離された結晶質薄膜を形成する薄膜分離ステップ、及び前記結晶質薄膜に前記第１の基板と化学的組成が異なる第２の基板を貼り合わせる貼り合わせステップと、を含むことを特徴とする半導体素子用薄膜貼り合わせ基板の製造方法を提供する。

好ましくは、前記薄膜分離ステップでは、前記エピ成長層に第３の基板を貼り合わせた後、前記第１の基板を分離させる。

本発明は、結晶質バルクからなる第１の基板にエピ成長層を成長させるエピ成長ステップと、前記エピ成長層の一方の面と境界をなす前記第１の基板の境界面から所定の深さまでイオンを注入し、前記第１の基板中にイオン注入層を形成するイオン注入ステップと、前記エピ成長層の他方の面に第３の基板を貼り合わせる第１の貼り合わせステップと、前記イオン注入層を境界にして前記第１の基板を分離させ、前記エピ成長層の一方の面に前記第１の基板から分離された結晶質薄膜を形成する薄膜分離ステップと、前記結晶質薄膜に前記第１の基板と化学的組成が異なる第２の基板を貼り合わせる第２の貼り合わせステップ、及び前記第３の基板を除去する基板除去ステップと、を含むことを特徴とする半導体素子用薄膜貼り合わせ基板の製造方法を提供する。

ここで、前記結晶質バルクは窒化物半導体物質であってよい。

また、前記エピ成長ステップでは、ＭＱＷ（ｍｕｌｔｉ−ｑｕａｎｔｕｍ ｗｅｌｌ）及びｐ−クラッド層の積層構造で前記エピ成長層を成長させていてよい。

このとき、前記ｐ−クラッド層は窒化物半導体物質であってよい。

また、前記結晶質薄膜はｎ−クラッド層をなしていてよい。

さらに、前記イオン注入ステップでは、前記第１の基板の表面から０．１〜１００μｍの深さまで前記イオン注入層を形成していてよい。

このとき、前記イオンは、水素、ヘリウム、及び窒素からなる候補の物質群より選ばれるいずれか一種であってよい。

また、前記第１の貼り合わせステップでは、前記エピ成長層と前記第３の基板とを接着剤を介して貼り合わせていてよい。

また、前記第１の貼り合わせステップでは、前記エピ成長層と前記第３の基板とを加熱及び加圧して直接貼り合わせていてよい。

さらに、前記薄膜分離ステップでは、前記イオン注入層を熱処理して前記第１の基板を分離させていてよい。

また、前記薄膜分離ステップでは、前記イオン注入層を切断して前記第１の基板を分離させていてよい。

また、前記第２の基板を前記結晶質薄膜に貼り合わせる前に、前記第２の基板の貼り合わせ面に反射層を蒸着するステップをさらに含んでいてよい。

本発明によれば、従来、結晶質バルクと異種基板との貼り合わせの後、高温工程で行なわれていたエピ成長層成長工程を、結晶質バルクの一方の面に先行工程として先に行わせておいた後、層転移工程を行なうことで、貼り合わされる異種物質間の反応を抑制し、これらの熱変形の差を補完するために形成されていたバリア層を省くことができると共に、従来、高温工程で反射機能が低下してしまうため使用が不可能であった常用の安価の金属系反射物質を用いることができるため、コストを削減することができ、また、層転移工程の後に高温工程が伴わないため、異種基板間の熱膨張係数の差によるクラックの発生を根本的に遮断することができる。

また、本発明によれば、垂直型発光ダイオード用エピ成長層成長工程を含めることで、基板の貼り合わせ後にエピ成長層を成長させるといった従来の工程に比べて、垂直型発光ダイオード素子の製造工程を画期的に低減させることができる。

本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を示す工程フローチャートである。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。 本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法を工程順に示す工程図である。

以下、添付された図面を参照して、本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法について詳述する。

なお、本発明を説明するにあたって、関連公知機能あるいは構成についての具体的な説明が本発明の要旨を不必要に曖昧にし得ると判断された場合、その詳細な説明は省略することにする。

図１に示すように、本発明の実施例に係る半導体素子用薄膜貼り合わせ基板の製造方法は、エピ成長ステップ（Ｓ１）と、イオン注入ステップ（Ｓ２）と、第１の貼り合わせステップ（Ｓ３）と、薄膜分離ステップ（Ｓ４）と、第２の貼り合わせステップ（Ｓ５）、及び基板除去ステップ（Ｓ６）と、を含む。

先ず、図２に示すように、エピ成長ステップ（Ｓ１）は、結晶質バルクからなる第１の基板１１０にエピ成長層１２０を成長させるステップである。ここで、結晶質バルクとしては窒化物半導体物質を用いてよく、例えば、ＩＩＩ−Ｖ族化合物としてのＧａＮ系窒化物半導体物質を用いてよい。なお、本発明では、特に結晶質バルクをＧａＮ系窒化物半導体物質に限定するものではない。すなわち、結晶質バルクとしては、ＧａＮ系窒化物半導体物質の他にも、ＡｌＮのような窒化物半導体物質を用いてよい。また、結晶質バルクとしては、窒化物半導体物質の他にも、ＧａＡｓ、ＩｎＰ、及びＳｉからなる候補の物質群より選ばれるいずれか一種を用いてよい。このような結晶質バルクは、ＨＶＰＥ法、ＨＤＣ法などの方法により成長させることができる。このとき、結晶質バルクとしてＧａＮを用いる場合、これと格子整合性の高いＧａＡｓ基板、サファイア基板、ＳｉＣ基板などを下地基板として用いることができる。

一方、エピ成長ステップ（Ｓ１）では、活性層として作用するＭＱＷ（ｍｕｌｔｉ ｑｕａｎｔｕｍ ｗｅｌｌ）及びＧａＮ系ＩＩＩ−Ｖ族窒化物半導体物質からなるｐ−クラッド層を順に成長させてエピ成長層１２０を形成する。ここで、ＭＱＷは、例えば、ＩｎＧａＮ井戸層上にＩｎＧａＮ量子ドットを混合することで成長させることができ、ＭＱＷを形成させた後、ＩｎＧａＮ量子ドットの外部への拡散を防止するためにＡｌＮ層を形成して、ＭＱＷをキャッピング（ｃａｐｐｉｎｇ）していてよい。さらには、前記第１の基板１１０から後続工程を通じて分離される結晶質薄膜１１１は、垂直型発光ダイオード素子（ＬＥＤ）を形成するｎ−クラッド層になる。

このようなエピ成長ステップ（Ｓ１）は、ＭＯＣＶＤ工程にて略１０００℃の工程温度下で行なうことができる。このように、従来、結晶質バルクと異種基板との貼り合わせ後に高温工程で行なわれていたエピ成長工程を、本発明の実施例では、層転移工程の前に先行工程として予め行なうことで、貼り合わされる基板間の反応や熱膨張係数の差によるクラックの発生を根本的に遮断することができ、また、従来、このような問題を解決するために形成していたバリア層を省くることができ、工程を簡素化することができと共に、製造コストを削減することができる。

次いで、図３に示すように、イオン注入ステップ（Ｓ２）は、エピ成長ステップ（Ｓ１）にて第１の基板１１０に成長されたエピ成長層１２０と境界をなす第１の基板１１０の境界面から所定の深さまでイオンを注入し、第１の基板１１０中にイオン注入層１３０を形成するステップである。イオン注入ステップ（Ｓ２）では、注入するイオンとして、水素、ヘリウム、または窒素から選ばれるいずれか一種を用いてよい。また、この場合、第１の基板１１０の表面から内側に０．１〜１００μｍの深さまでイオンを注入し、その位置にイオン注入層１３０を形成することができる。このようなイオン注入層１３０は、後続工程の際に０．１〜１００μｍの厚さを有する結晶質薄膜１１１の形成のための分離工程の境界面として働くようになる。

このようなイオン注入ステップ（Ｓ２）は、イオン注入装置（図示せず）を使用して行なうことができる。

次いで、図４に示すように、第１の貼り合わせステップ（Ｓ３）は、エピ成長層１２０の上面（図面基準）に第３の基板１４０を貼り合わせるステップである。ここで、第３の基板１４０は、後続工程として行われる分離工程の際に結晶質薄膜１１１及びエピ成長層１２０を支持する支持基板としての役割をする。

第１の貼り合わせステップ（Ｓ３）では、接着剤を介してエピ成長層１２０に第３の基板１４０を貼り合わせていてよい。また、第１の貼り合わせステップ（Ｓ３）では、加熱及び加圧してエピ成長層１２０に第３の基板１４０を直接貼り合せていてもよく、その他、種々の方法にてエピ成長層１２０に第３の基板１４０を貼り合わせることができるところ、本発明の実施例では、これらの貼り合わせ方法を特定の一方法に限定しない。

このような第３の基板１４０は、第２の貼り合わせステップ（Ｓ５）の後にエピ成長層１２０から除去される。

次いで、図５に示すように、薄膜分離ステップ（Ｓ４）は、第１の基板１１０の内部に形成されているイオン注入層１３０を境界面にして第１の基板１１０を分離させるステップであり、これにより、エピ成長層１２０の下面に、第１の基板１１０から分離されて垂直型発光ダイオード素子のｎ−クラッド層の役割をする結晶質薄膜１１１を形成するステップである。薄膜分離ステップ（Ｓ４）では、第１の基板１１０を分離するために、熱処理方法や切断方法を用いてよい。ここで、熱処理方法は、イオン注入層１３０が第１の基板１１０内部の相対的に浅い位置に形成された場合に有用である。このような熱処理方法は、精度に優れ、且つ、実施が容易であり、また、確実に第１の基板１１０を分離することができる方法であって、貼り合わされた第１の基板１１０とエピ成長層１２０を熱処理すると、イオン注入層１３０が脆化し、その部分で第１の基板１１０が結晶質薄膜１１１を残したまま分割される。このとき、熱処理温度は、注入されるイオンの特性に応じて３００〜６００℃の範囲に調節すればよい。また、切断方法は、イオン注入層１３０が相対的に深い位置に形成された場合に有用である。このような切断方法もまた、精度に優れ、且つ、実施が容易であり、また、確実に第１の基板１１０を分離することができる方法である。

ここで、熱処理または切断方法にて第１の基板１１０を分離する場合、分離された結晶質薄膜１１０及びエピ成長層１２０は、これらを支持するために貼り合わされている第３の基板１４０によって反りなどといった変形から保護される。

このとき、一部が結晶質薄膜１１１として分離され残った第１の基板１１０は、他の薄膜貼り合わせ基板の結晶質薄膜の形成に再使用される。すなわち、１枚の第１の基板１１０は、数十ないし数百枚の結晶質薄膜１１１として分離され、数十ないし数百枚の薄膜貼り合わせ基板１００の製造に使用できる。

次いで、図６に示すように、第２の貼り合わせステップ（Ｓ５）は、結晶質薄膜１１１に第１の基板１１０と化学組成が異なる第２の基板１５０を貼り合わせるステップである。第２の貼り合わせステップ（Ｓ５）では、低温・均一の貼り合わせを前提とする場合、表面活性化法またはヒュージョンボンディング法を用いてよい。このとき、表面活性化法は、貼り合わせ面をプラズマに露出してその表面を活性化させてから貼り合わせを行なう方法であり、ヒュージョンボンディング法は、洗浄したそれぞれの表面を加圧・加熱して貼り合わせを行なう方法である。なお、その他の方法にて結晶質薄膜１１１に第２の基板１５０の貼り合わせを行なうことも可能であるところ、本発明の実施例では、結晶質薄膜１１１と第２の基板１５０との貼り合わせを特定の一方法に限定しない。

第２の貼り合わせステップ（Ｓ５）では、第２の基板１５０としてＳｉ基板を用いてよい。

一方、第２の基板１５０は、垂直型発光ダイオード素子のベース基板としての役割をする。これにより、第２の貼り合わせステップ（Ｓ５）を行なう前に、光効率の改善のために、結晶質薄膜１１１と貼り合わされる第２の基板１５０の貼り合わせ面に反射層１５５を蒸着していてよい。すなわち、結晶質薄膜１１１と第２の基板１５０とは、反射層１５５を介して貼り合わされる。

ここで、異種物質間の貼り合わせを行なう第２の貼り合わせステップ（Ｓ５）は、高温工程で行われるエピ成長ステップ（Ｓ１）の後に行なわれるため、高温工程とは無関係に独立して行なわれる。これにより、異種物質間の反応や熱膨張係数の差によるクラックの発生が根本的に遮断される。また、第２の基板１５０に形成される反射層１５５もまた、高温により性能が低下したりすることが生じないため、常用の安価の金属を用いることができ、製造コストを削減することができるようになる。

さらには、第２の貼り合わせステップ（Ｓ５）を行なう前に、結晶質薄膜１１１と第２の基板１５０との貼り合わせ強度を高めるために、結晶質薄膜１１１のＮ表面、すなわち、貼り合わせ面に対する研磨を通じて最大表面粗度Ｒｍａｘを制御すると共に、貼り合わせ面に対する研磨後にエッチング工程を施して、貼り合わせ面の平均表面粗度Ｒａを制御していてよい。このとき、貼り合わせ面に対する最大表面粗度Ｒｍａｘは１０μｍ以下であり、平均表面粗度Ｒａは１ｎｍ以下と制御したほうが好ましい。

最後に、図７に示すように、基板除去ステップ（Ｓ６）は、エピ成長層１２０の上面に貼り合わされている第３の基板１４０を除去するステップである。基板除去ステップ（Ｓ６）を通じて第３の基板１４０を除去すれば、本発明の実施例に係る半導体素子、特に、垂直型発光ダイオード用薄膜貼り合わせ基板１００の製造が完了する。

本発明の実施例に従って製造された薄膜貼り合わせ基板１００は、垂直型発光ダイオード用エピ成長層１２０を具備しているので、従来よりも垂直型発光ダイオード素子の製造工程を画期的に低減することができる。

以上、本発明を限定された実施例や図面に基づいて説明したが、本発明は前記実施例に限定されるものではなく、本発明の属する分野における通常の知識を有する者であれば、このような記載から種々の修正及び変形が可能である。

したがって、本発明の範囲は、上述した実施例に局限されてはならず、特許請求の範囲だけでなく特許請求の範囲と均等なものなどによって決められるべきである。

１００ 薄膜貼り合わせ基板
１１０ 第１の基板
１１１ 結晶質薄膜
１２０ エピ成長層
１３０ イオン注入層
１４０ 第３の基板
１５０ 第２の基板
１５５ 反射層

Claims (15)

1. 結晶質バルクからなる第１の基板にエピ成長層を成長させるエピ成長ステップと、
   前記第１の基板を分離させ、前記エピ成長層に前記第１の基板から分離された結晶質薄膜を形成する薄膜分離ステップ、及び
   前記結晶質薄膜に前記第１の基板と化学的組成が異なる第２の基板を貼り合わせる貼り合わせステップと、
   を含むことを特徴とする半導体素子用薄膜貼り合わせ基板の製造方法。
2. 前記薄膜分離ステップでは、
   前記エピ成長層に第３の基板を貼り合わせた後、前記第１の基板を分離させることを特徴とする請求項１に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
3. 前記第２の基板を貼り合わせるステップの後に、
   前記第３の基板を除去する基板除去ステップをさらに含むことを特徴とする請求項２に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
4. 前記エピ成長層と前記第３の基板とを接着剤を介して貼り合わせることを特徴とする請求項２に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
5. 前記エピ成長層と前記第３の基板とを加熱及び加圧して直接貼り合わせることを特徴とする請求項２に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
6. 前記薄膜分離ステップは、
   前記エピ成長層の一方の面と境界をなす前記第１の基板の境界面から所定の深さまでイオンを注入し、前記第１の基板中にイオン注入層を形成するイオン注入ステップと、
   前記エピ成長層の他方の面に第３の基板を貼り合わせる貼り合わせステップ、及び
   前記イオン注入層を境界にして前記第１の基板を分離させ、前記エピ成長層の一方の面に前記第１の基板から分離された結晶質薄膜を形成する分離ステップと、
   を含むことを特徴とする請求項１に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
7. 前記イオン注入ステップでは、前記第１の基板の表面から０．１〜１００μｍの深さまで前記イオン注入層を形成することを特徴とする請求項６に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
8. 前記イオンは、水素、ヘリウム、及び窒素からなる候補の物質群より選ばれるいずれか一種であることを特徴とする請求項６に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
9. 前記イオン注入層を熱処理して前記第１の基板を分離させることを特徴とする請求項６に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
10. 前記イオン注入層を切断して前記第１の基板を分離させることを特徴とする請求項６に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
11. 前記結晶質バルクは窒化物半導体物質であることを特徴とする請求項１に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
12. 前記エピ成長ステップでは、ＭＱＷ（ｍｕｌｔｉ−ｑｕａｎｔｕｍ ｗｅｌｌ）及びｐ−クラッド層の積層構造で前記エピ成長層を成長させることを特徴とする請求項１に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
13. 前記ｐ−クラッド層は窒化物半導体物質であることを特徴とする請求項１２に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
14. 前記結晶質薄膜はｎ−クラッド層をなすことを特徴とする請求項１２に記載の半導体素子用薄膜貼り合わせ基板の製造方法。
15. 前記第２の基板を前記結晶質薄膜に貼り合わせる前に、前記第２の基板の貼り合わせ面に反射層を蒸着するステップをさらに含むことを特徴とする請求項１に記載の半導体素子用薄膜貼り合わせ基板の製造方法。

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