JP2019012756A - 半導体素子基板の製造方法 - Google Patents
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Abstract
【課題】暫定的な仮基板を使用することにより、結晶欠陥の少ない高耐圧素子が形成された半導体基板を低コストで製造する半導体素子基板の製造方法を提供する。【解決手段】第１の半導体の単結晶からなる第１基板に水素層を形成し、第１基板と第１の仮基板とを接合し、第１基板を水素層により分離させて第１薄膜層を第１の仮基板上に残し、その後、第１薄膜層上に第２の半導体からなる第２薄膜層８０を形成する成膜工程と、第２薄膜層に素子を形成する素子形成工程と、素子が形成された表面と第２の仮基板４２とを接合する接合工程と、第１の仮基板を除去する分離工程と、第１の仮基板が除去された面に裏面金属膜５１を形成する裏面電極形成工程と、裏面金属膜に金属基板９を接合する接合工程と、第２の仮基板を除去する分離工程と、を含むことを特徴とする。【選択図】図２
Description
本発明は、半導体素子基板の製造方法に関する。詳しくは、結晶欠陥の少ない高耐圧用半導体素子基板を低コストで製造する半導体素子基板の製造方法に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図１４は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（１００）の断面構造を示している。素子用支持基板１１０上に能動層１２０がエピタキシャル成長により形成されており、その能動層１２０の領域にソース１０１、ドレイン１０２及びゲート１０３が形成されている。ソース１０１、ドレイン１０２間の電流の導通と遮断はゲート１０３により制御される。導通時のドレイン電流ｉは、ドレイン１０２と素子用支持基板１１０の底面に形成されているドレイン電極１０４との間で流れる。
素子用支持基板１１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、能動層１２０は、高電圧の耐圧が必要であるため、素子用支持基板１１０と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層１２０の厚さが５〜１０μｍ程度と薄くできることが特徴である。素子用支持基板１１０の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチ基板の場合、３００μｍ程度とされる。能動層１２０は、素子用支持基板１１０の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる素子用支持基板１１０に依存する。このため、素子用支持基板１１０のＳｉＣの結晶品質が重要となる。
素子用支持基板１１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、能動層１２０は、高電圧の耐圧が必要であるため、素子用支持基板１１０と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層１２０の厚さが５〜１０μｍ程度と薄くできることが特徴である。素子用支持基板１１０の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチ基板の場合、３００μｍ程度とされる。能動層１２０は、素子用支持基板１１０の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる素子用支持基板１１０に依存する。このため、素子用支持基板１１０のＳｉＣの結晶品質が重要となる。
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、その分素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層１２０の下地である素子用支持基板１１０の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１４に示したような縦型構造の場合には、電流を縦方向に流すために素子用支持基板１１０は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされる。しかし、高濃度の窒素のために、さらに結晶欠陥は増えるという問題がある。
結晶欠陥の低減とコストの低減のために、低コストの多結晶基板の上に結晶性の良い単結晶層を接合する方法が知られている。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、ＦＡＢガン（Fast Atomic Gun）を用いた表面活性化手法により基板の貼り合せを行う例もある（特許文献２を参照）。また、２枚の半導体層を貼り合せるのに、各半導体層の表面にアルゴン等の不活性な不純物を照射して一旦非晶質化し、２枚を接合した後の熱処理により再結晶化させる方法がある。この方法によって、２枚の貼り合せ界面において原子レベルで連続性があることが確認されている（特許文献２を参照）。
これらの知見から、結晶性を問わない安価な多結晶基板と結晶性の良い単結晶基板とを接合することにより、安価且つ結晶性の良い基板を形成することも考えられる。
これらの知見から、結晶性を問わない安価な多結晶基板と結晶性の良い単結晶基板とを接合することにより、安価且つ結晶性の良い基板を形成することも考えられる。
しかし、そのような基板は接合界面を有するため、部分的にも接合欠陥があると素子の歩留まりの低下を招く。欠陥のない接合をするために両基板の表面の平坦度を上げる研磨をすれば、研磨コストが高価になってしまうという問題がある。また、接合界面に存在する各種の原子成分や貼り合せ装置等により発生するパーティクルの巻き込みを無くすことは困難である。接合によって素子基板を形成する手法の最大の問題は、接合界面が最終的な半導体基板に存在することである。
上記問題に対して、最終的には接合界面を有しない半導体基板の製造方法が提案されている（特許文献３，４を参照）。
前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの素子用支持基板の表層に、単結晶からなる薄膜層をエピタキシャル成長させることにより製造されている。本来この素子用支持基板の結晶性は問わないため、安価な多結晶半導体基板を用いることも考えられる。しかし、一般に結晶性を問わない半導体基板上に結晶性のよい単結晶半導体層を成長させることは困難である。結晶性を問わない厚い層の上に成長させることができるのは、結晶性を問わない層になってしまうからである。一方、素子用支持基板を単結晶半導体とするのは、高価となるばかりか無駄が多い。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、多結晶基板と単結晶基板とを接合する従来の製造手法では、完成された半導体基板に接合界面が存在するため、高品質な半導体基板を得ることが容易ではない（特許文献２参照）。これに対して、特許文献３、４には、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法が開示されている。
特許文献３、４に記載された製造方法では、泥弱層を形成した単結晶ＳｉＣ基板にベース基板を貼り付けた後、熱処理をして泥弱層で単結晶ＳｉＣ基板を剥離させることによって、仮基板上に単結晶ＳｉＣ層が積層された堆積用基板が形成される。そして、その単結晶ＳｉＣ層上に支持体を堆積させた後、仮基板が除去される。これによって、素子の活性領域となる単結晶ＳｉＣ層の上に支持体が堆積された半導体基板が得られるとされている。しかし、通常、薄い単結晶ＳｉＣ層の上に厚い支持体層を形成すれば、特にその分の結晶性の不均一性のために内部応力の不均一が発生する。そのため、上記仮基板のような仮設固定手段を除去した後に反りが発生してしまうという大きな問題があった。特にＳｉＣの場合には、１２００〜１６００℃という高温度の下で気層成長させることになり、ウェーハ周縁部分に応力の不均一が発生し易い。また、支持層の厚さは３５０μｍを要し、最終的には８０μｍまで薄くして、その他は捨ててしまうという実態にある。
したがって、結晶性を問わない安価な基板といえども最終的に必要な厚さとして、なおかつ接合界面が存在しない高品質な半導体基板を実用化するためには、上記支持体層を設ける構造及び工程を改善することが必要である。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、多結晶基板と単結晶基板とを接合する従来の製造手法では、完成された半導体基板に接合界面が存在するため、高品質な半導体基板を得ることが容易ではない（特許文献２参照）。これに対して、特許文献３、４には、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法が開示されている。
特許文献３、４に記載された製造方法では、泥弱層を形成した単結晶ＳｉＣ基板にベース基板を貼り付けた後、熱処理をして泥弱層で単結晶ＳｉＣ基板を剥離させることによって、仮基板上に単結晶ＳｉＣ層が積層された堆積用基板が形成される。そして、その単結晶ＳｉＣ層上に支持体を堆積させた後、仮基板が除去される。これによって、素子の活性領域となる単結晶ＳｉＣ層の上に支持体が堆積された半導体基板が得られるとされている。しかし、通常、薄い単結晶ＳｉＣ層の上に厚い支持体層を形成すれば、特にその分の結晶性の不均一性のために内部応力の不均一が発生する。そのため、上記仮基板のような仮設固定手段を除去した後に反りが発生してしまうという大きな問題があった。特にＳｉＣの場合には、１２００〜１６００℃という高温度の下で気層成長させることになり、ウェーハ周縁部分に応力の不均一が発生し易い。また、支持層の厚さは３５０μｍを要し、最終的には８０μｍまで薄くして、その他は捨ててしまうという実態にある。
したがって、結晶性を問わない安価な基板といえども最終的に必要な厚さとして、なおかつ接合界面が存在しない高品質な半導体基板を実用化するためには、上記支持体層を設ける構造及び工程を改善することが必要である。
また、ＳｉＣをはじめとするワイドバンドギャップ半導体においては、Ｎ型半導体層にＰ型、Ｎ＋層を形成する場合に熱拡散をしないため、位置合わせはステッパを用いて精度よく行う必要がある。その為に基板の反りは極めて小さいことが要求される。
本発明は、上記現状に鑑みてなされたものであり、ワイドバンドギャップで結晶欠陥の少ない高耐圧素子用の半導体基板を低コストで製造する半導体素子基板の製造方法を提供し、以って化合物半導体を使用した結晶欠陥の少ない高耐圧素子用の半導体基板を提供することを目的とする。
本発明は、以下の通りである。
１．第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、前記第１の仮基板を除去することにより、前記第２の仮基板の上に、前記第２薄膜層及び前記第１薄膜層が形成され、前記第２薄膜層に半導体素子が形成されている第３基板を得る第２分離工程と、前記第３基板の前記第１の仮基板が除去された表面に裏面金属膜を形成する裏面電極形成工程と、前記裏面金属膜の表面に素子用支持基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、を含むことを特徴とする半導体素子基板の製造方法。
２．前記第３分離工程により前記第２の仮基板が除去されて露出した半導体素子面に追加半導体表面加工をする第２素子形成工程を含む前記１．記載の半導体基板の製造方法。
３．前記裏面電極形成工程は、前記第３基板の前記第１の仮基板が除去された表面にシリサイド用金属膜を成膜し、シリサイド化して、その後、前記裏面金属膜を形成する前記１．又は２．に記載の半導体基板の製造方法。
４．前記第１接合工程の前に、前記第１基板の前記表面にシリサイド用金属膜を成膜し、シリサイド化した後に前記シリサイド用金属膜を除去するシリサイド層形成工程を含む前記１．又は２．に記載の半導体基板の製造方法。
５．前記第１の仮基板及び前記第２の仮基板は光を透過する材料からなる前記１．乃至４のいずれかに記載の半導体基板製造方法。
６．前記第１の仮基板及び前記第２の仮基板は光を透過するＳｉＣ或いはサファイアからなり、その上にＧａ系半導体薄膜が形成された基板である前記１．乃至５．のいずれかに記載の半導体基板の製造方法。
７．前記第１の半導体材料及び前記第２の半導体材料はＳｉＣ、或いはＧａＮ、或いは酸化ガリウムからなる前記１．乃至６．のいずれかに記載の半導体基板製造方法。
８．前記素子用支持基板は金属基板である前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
９．前記素子用支持基板はＳｉＣ基板である前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
１．第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、前記第１の仮基板を除去することにより、前記第２の仮基板の上に、前記第２薄膜層及び前記第１薄膜層が形成され、前記第２薄膜層に半導体素子が形成されている第３基板を得る第２分離工程と、前記第３基板の前記第１の仮基板が除去された表面に裏面金属膜を形成する裏面電極形成工程と、前記裏面金属膜の表面に素子用支持基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、を含むことを特徴とする半導体素子基板の製造方法。
２．前記第３分離工程により前記第２の仮基板が除去されて露出した半導体素子面に追加半導体表面加工をする第２素子形成工程を含む前記１．記載の半導体基板の製造方法。
３．前記裏面電極形成工程は、前記第３基板の前記第１の仮基板が除去された表面にシリサイド用金属膜を成膜し、シリサイド化して、その後、前記裏面金属膜を形成する前記１．又は２．に記載の半導体基板の製造方法。
４．前記第１接合工程の前に、前記第１基板の前記表面にシリサイド用金属膜を成膜し、シリサイド化した後に前記シリサイド用金属膜を除去するシリサイド層形成工程を含む前記１．又は２．に記載の半導体基板の製造方法。
５．前記第１の仮基板及び前記第２の仮基板は光を透過する材料からなる前記１．乃至４のいずれかに記載の半導体基板製造方法。
６．前記第１の仮基板及び前記第２の仮基板は光を透過するＳｉＣ或いはサファイアからなり、その上にＧａ系半導体薄膜が形成された基板である前記１．乃至５．のいずれかに記載の半導体基板の製造方法。
７．前記第１の半導体材料及び前記第２の半導体材料はＳｉＣ、或いはＧａＮ、或いは酸化ガリウムからなる前記１．乃至６．のいずれかに記載の半導体基板製造方法。
８．前記素子用支持基板は金属基板である前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
９．前記素子用支持基板はＳｉＣ基板である前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
本発明の半導体基板の製造方法によれば、単結晶の第１薄膜層を下地として第２の半導体からなる第２の薄膜層を素子形成の基板とすることができる。すなわち、高品質な単結晶の第１基板から分離する第１薄膜層を薄くすることにより、単結晶の第１基板は高価格であっても、第１薄膜層は低コストとすることが可能である。また、第２の単結晶薄膜層は第１の仮基板の上に形成されているため、素子形成工程においては反りの少ないことが可能である。
また、最終的な半導体基板には、第１基板と第１の仮基板との接合界面が存しないので、接合界面で発生する各種の金属の存在や、接合時に混入する各種パーティクルによる接合欠陥を排除することができる。また、第１基板と第１の仮基板との接合、第２薄膜層に半導体素子が形成された表面と第２の仮基板との接合は必ずしも完全でなくともよいため、接合のために行う各基板表面の平坦化処理を簡素化することも可能である。
また、最終的な半導体基板には、第１基板と第１の仮基板との接合界面が存しないので、接合界面で発生する各種の金属の存在や、接合時に混入する各種パーティクルによる接合欠陥を排除することができる。また、第１基板と第１の仮基板との接合、第２薄膜層に半導体素子が形成された表面と第２の仮基板との接合は必ずしも完全でなくともよいため、接合のために行う各基板表面の平坦化処理を簡素化することも可能である。
前記第１の仮基板、第２の仮基板ともに再利用可能であるため、消耗部材を最小限に抑えることが可能であり、低コストの素子が可能となる。
前記第１の仮基板、第２の仮基板はＳｉＣ或いはサファイア基板であり、その表面にＧａ系薄膜層が形成されている場合には、第１接合においても、第２接合においてもアルゴンビームで活性化して接合する（ＦＡＢガン）手段を用いることができる。
前記第１の仮基板、第２の仮基板はＳｉＣ或いはサファイア基板にＧａ系薄膜層が形成されている基板であり、第２の仮基板のＧａ系薄膜層の上にＳｉ或いはＳｉＯ２の薄膜を形成し、第１基板の単結晶表面にはＳｉＯ２或いはＳｉの薄膜を形成すれば、両表面をＳｉとＳｉＯ２の界面で水酸化基を介して接合する手段を用いることができる。
本発明の半導体素子基板の製造方法によって製造される半導体基板は、第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層に成膜された素子形成用単結晶層からなる第２薄膜層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなるため、第１薄膜層上に高品質な素子形成用単結晶からなら第２薄膜層を備えることができる。また、第１薄膜層の厚さは薄くて済むので、単結晶ＳｉＣ基板を支持基板として用いる従来の半導体基板に比べて安価にすることができる。素子用支持基板は、金属基板であっても低抵抗ＳｉＣ基板であってもよい。低抵抗ＳｉＣは、結晶品質を問わず高濃度の窒素等を添加することにより低抵抗とすることができる。窒素のみならず、アンチモンなどを添加することにより数ミリΩ／ｃｍ２ 以下とすることも可能である。金属基板であればさらに低抵抗とすることができる。この素子用支持基板を用いれば、電気特性、熱伝導性に優れ高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を形成することができる。
図１〜図６は、本発明の一実施形態に係る半導体基板の製造工程を表す模式的な断面図であり、図を参照しつつ半導体基板の製造方法を説明する。
図１（ａ）〜（ｇ）、図２（a）〜（d）に示すように、本実施形態の半導体基板の製造方法によれば、第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、第１の仮基板を除去することにより、前記第２の仮基板の上に前記第１薄膜層及び前記第２薄膜層が形成され、前記第２薄膜層に半導体素子の１部が形成されている第３基板を得る第２分離工程と、第３基板の第１の仮基板が除去された表面にシリサイド層を形成した後、裏面金属膜を形成する裏面電極形成工程と、前記裏面金属膜の表面に素子用支持基板として金属基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、それにより露出する半導体素子面に必要に応じて追加半導体表面加工をする第２素子形成工程と、により素子を完成させることができる。
また図３（ａ）〜（ｇ）、図４（a）〜（c）において、第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、第１基板に水素層を形成した前記表面にシリサイド層を形成するシリサイド層形成工程と、シリサイド化された第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、第１の仮基板を除去することにより、前記第２の仮基板の上に前記第１薄膜層及び前記第２薄膜層が形成され、前記第２薄膜層に半導体素子の１部が形成されている第３基板を得る第２分離工程と、前記第１の仮基板が除去されたことにより表面に露出した前記シリサイド層の表面に金属基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、により半導体素子を完成させることができる。
図１（ａ）〜（ｇ）、図２（a）〜（d）に示すように、本実施形態の半導体基板の製造方法によれば、第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、第１の仮基板を除去することにより、前記第２の仮基板の上に前記第１薄膜層及び前記第２薄膜層が形成され、前記第２薄膜層に半導体素子の１部が形成されている第３基板を得る第２分離工程と、第３基板の第１の仮基板が除去された表面にシリサイド層を形成した後、裏面金属膜を形成する裏面電極形成工程と、前記裏面金属膜の表面に素子用支持基板として金属基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、それにより露出する半導体素子面に必要に応じて追加半導体表面加工をする第２素子形成工程と、により素子を完成させることができる。
また図３（ａ）〜（ｇ）、図４（a）〜（c）において、第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、第１基板に水素層を形成した前記表面にシリサイド層を形成するシリサイド層形成工程と、シリサイド化された第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、前記第２薄膜層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、第１の仮基板を除去することにより、前記第２の仮基板の上に前記第１薄膜層及び前記第２薄膜層が形成され、前記第２薄膜層に半導体素子の１部が形成されている第３基板を得る第２分離工程と、前記第１の仮基板が除去されたことにより表面に露出した前記シリサイド層の表面に金属基板を接合する第３接合工程と、前記第２の仮基板を除去する第３分離工程と、により半導体素子を完成させることができる。
（水素層形成工程）
第１基板２は、第１の半導体材料の単結晶からなっており、結晶性の良い基板である。第１の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。図１（ａ）に示すように、水素層形成工程においては、第１基板２の一方の表面（図の下面側）から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成される。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
第１基板２は、第１の半導体材料の単結晶からなっており、結晶性の良い基板である。第１の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。図１（ａ）に示すように、水素層形成工程においては、第１基板２の一方の表面（図の下面側）から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成される。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
（第１接合工程）
図１（ｂ）に示すように、第１接合工程においては、水素層３が形成された第１基板２の前記表面すなわち薄膜部２２の表面と、第１の仮基板４１とが接合される。第１の仮基板４１の材料は特に問わず、半導体（例えば、ＳｉＣ）、サファイア基板などを用いることができる。また、第１の仮基板４１の分離を容易にするために第１の仮基板４１はサファイア基板４にＧａ系薄膜層４５が形成されていてもよい。そしてＧａ系薄膜層４５と第１基板の前記表面の薄膜部をアルゴンビームで活性化した後に、後述するＦＡＢガンで常温接合してもよい（図１３参照）。また、第１基板と第１の仮基板との接合を容易にするため、一方の基板にＳｉをもう一方の基板にＳｉＯ２薄膜層を形成して水酸基で接合してもよい（図９、図１０、図１１参照）。第１基板２と第１の仮基板４との接合方法は特に問わず、種々の手法を適用して両者を貼り合わせることが可能である。このように接合手段が選べるのは第１の仮基板と単結晶層２２の接合が「仮接合」であり、後に第２分離工程で分離される接合層だからである。
図１（ｂ）に示すように、第１接合工程においては、水素層３が形成された第１基板２の前記表面すなわち薄膜部２２の表面と、第１の仮基板４１とが接合される。第１の仮基板４１の材料は特に問わず、半導体（例えば、ＳｉＣ）、サファイア基板などを用いることができる。また、第１の仮基板４１の分離を容易にするために第１の仮基板４１はサファイア基板４にＧａ系薄膜層４５が形成されていてもよい。そしてＧａ系薄膜層４５と第１基板の前記表面の薄膜部をアルゴンビームで活性化した後に、後述するＦＡＢガンで常温接合してもよい（図１３参照）。また、第１基板と第１の仮基板との接合を容易にするため、一方の基板にＳｉをもう一方の基板にＳｉＯ２薄膜層を形成して水酸基で接合してもよい（図９、図１０、図１１参照）。第１基板２と第１の仮基板４との接合方法は特に問わず、種々の手法を適用して両者を貼り合わせることが可能である。このように接合手段が選べるのは第１の仮基板と単結晶層２２の接合が「仮接合」であり、後に第２分離工程で分離される接合層だからである。
（第１分離工程）
次に、第１分離工程において、前記第１接合工程によって第１の仮基板４１と接合された第１基板２を、高温度状態にて、水素層３を境界として分離させる。これによって、図１（ｃ）に示すように、第１基板２の分離された薄膜部２２（以下、第１薄膜層２２という。）が、第１の仮基板４１上に残される。第１基板２の分離された基体部２４は、再び第１基板２として利用可能である。
次に、第１分離工程において、前記第１接合工程によって第１の仮基板４１と接合された第１基板２を、高温度状態にて、水素層３を境界として分離させる。これによって、図１（ｃ）に示すように、第１基板２の分離された薄膜部２２（以下、第１薄膜層２２という。）が、第１の仮基板４１上に残される。第１基板２の分離された基体部２４は、再び第１基板２として利用可能である。
（第１の成膜工程）
第１分離工程の後、第１の成膜工程において、図１（ｄ）、図３（ｄ）に示す第２の半導体材料の単結晶からなる第２薄膜層８０を成膜する。この第１の成膜工程においては、第１薄膜層２２が残された第１の仮基板４１の表面をＣＭＰ等により研磨し、その表面全体に、第２の半導体材料の単結晶からなる第２薄膜層８０が形成される。第２の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。
第１分離工程の後、第１の成膜工程において、図１（ｄ）、図３（ｄ）に示す第２の半導体材料の単結晶からなる第２薄膜層８０を成膜する。この第１の成膜工程においては、第１薄膜層２２が残された第１の仮基板４１の表面をＣＭＰ等により研磨し、その表面全体に、第２の半導体材料の単結晶からなる第２薄膜層８０が形成される。第２の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。
（素子形成工程）
図１（e）、図３（e）において、第２の半導体材料の単結晶からなる第２薄膜層８０にＭＯＳＦＥＴ或いはショットキーダイオードのような半導体素子を形成することができる。第１の仮基板の上に単結晶薄膜層が形成されているので基板の反りは少なく、ステッパのような精度の良いマスク合わせ装置を使用することができる。
図１（e）、図３（e）において、第２の半導体材料の単結晶からなる第２薄膜層８０にＭＯＳＦＥＴ或いはショットキーダイオードのような半導体素子を形成することができる。第１の仮基板の上に単結晶薄膜層が形成されているので基板の反りは少なく、ステッパのような精度の良いマスク合わせ装置を使用することができる。
（第２接合工程）
図１（ｆ）に示すように、或いは図３(ｆ)に示すように、第２接合工程において、半導体素子が形成された第２薄膜層８０の表面と第２の仮支持基板４２とを接合層７５を介して接合することができる。接合層７５はシリコン酸化膜が形成され平坦化されてもよい。第２の仮基板４２の材料は特に問わず、光を透過する半導体（例えば、ＳｉＣ）、サファイア基板などを用いることができる。また、第２の仮基板の分離を容易にするために第１の仮基板４１と同様にＧａ系薄膜層４５が形成されていてもよい。また、第２薄膜層８０に半導体素子が形成された表面と第２の仮基板４２との接合を容易にするため、一方の基板にＳｉ薄膜層を形成し、他方の基板にＳｉＯ２薄膜層を形成して、水酸基で接合してもよい（図９、図１０、図１１参照）。また、第２薄膜層８０に半導体素子が形成された表面と第２の基板４２を直接、アルゴンビームで活性化した後に常温接合してもよい。（図１３参照）。このように第２薄膜層８０に半導体素子が形成された表面と第２の仮基板４２との接合方法は「仮接合」であり、後に第２分離工程で分離される接合層であるため、種々の手法を適用して両者を貼り合わせることが可能である。
図１（ｆ）に示すように、或いは図３(ｆ)に示すように、第２接合工程において、半導体素子が形成された第２薄膜層８０の表面と第２の仮支持基板４２とを接合層７５を介して接合することができる。接合層７５はシリコン酸化膜が形成され平坦化されてもよい。第２の仮基板４２の材料は特に問わず、光を透過する半導体（例えば、ＳｉＣ）、サファイア基板などを用いることができる。また、第２の仮基板の分離を容易にするために第１の仮基板４１と同様にＧａ系薄膜層４５が形成されていてもよい。また、第２薄膜層８０に半導体素子が形成された表面と第２の仮基板４２との接合を容易にするため、一方の基板にＳｉ薄膜層を形成し、他方の基板にＳｉＯ２薄膜層を形成して、水酸基で接合してもよい（図９、図１０、図１１参照）。また、第２薄膜層８０に半導体素子が形成された表面と第２の基板４２を直接、アルゴンビームで活性化した後に常温接合してもよい。（図１３参照）。このように第２薄膜層８０に半導体素子が形成された表面と第２の仮基板４２との接合方法は「仮接合」であり、後に第２分離工程で分離される接合層であるため、種々の手法を適用して両者を貼り合わせることが可能である。
（第２分離工程）
前記第２の仮基板４２の接合後、図１（ｆ）、図３（f）に示すように、第２分離工程において第１の仮基板４１を除去することができる。レーザ光を透明基板である第１の仮基板４１側から照射することにより、Ｇａ系薄膜層でＧａが溶融し分離される。図１（ｇ）、図３（ｇ）において、第２の仮基板４２の上に、半導体素子が形成されている第２薄膜層８０と第１薄膜層２２が順に積層されている基板（第３基板）を得ることができる。
前記第２の仮基板４２の接合後、図１（ｆ）、図３（f）に示すように、第２分離工程において第１の仮基板４１を除去することができる。レーザ光を透明基板である第１の仮基板４１側から照射することにより、Ｇａ系薄膜層でＧａが溶融し分離される。図１（ｇ）、図３（ｇ）において、第２の仮基板４２の上に、半導体素子が形成されている第２薄膜層８０と第１薄膜層２２が順に積層されている基板（第３基板）を得ることができる。
（裏面電極形成、第３接合工程）
第１の仮基板が除去された後に、裏面８（第１の仮基板が除去された表面）に裏面電極を形成することができる。裏面電極形成工程においては、図２（a）、図４（a）に示すように、シリサイド層形成の後に裏面金属膜を形成することができる。その裏面金属膜の表面と金属基板（素子用支持基板）の面を研摩して、常温接合することが可能である。また、銅ナノ粒子を用いて３００℃で接合することも可能である。図４のようにシリサイド層が既に形成されている場合には、裏面金属膜を形成後、同様に金属基板を接合することができる。
第１の仮基板が除去された後に、裏面８（第１の仮基板が除去された表面）に裏面電極を形成することができる。裏面電極形成工程においては、図２（a）、図４（a）に示すように、シリサイド層形成の後に裏面金属膜を形成することができる。その裏面金属膜の表面と金属基板（素子用支持基板）の面を研摩して、常温接合することが可能である。また、銅ナノ粒子を用いて３００℃で接合することも可能である。図４のようにシリサイド層が既に形成されている場合には、裏面金属膜を形成後、同様に金属基板を接合することができる。
図７は、前記第１の成膜工程により、第１の仮基板４１の上に、ＳｉＣ単結晶からなる第１薄膜層２２及び第２薄膜層８０が形成された状態を示している。本例において、第１薄膜層２２の径はその母材である円板状の第１基板２の径（６インチ）と等しく、厚さは０．５μｍである。また、第２薄膜層８０の径はその下地となった円板状の第１の仮基板４１の径（６．５インチ）と等しく、厚さは１０μｍである。第１の仮基板４１の厚さは約０．３ｍｍである。なお、図７において、周縁部７２は、斜線で表されている。
第１薄膜層２２は、前記第１分離工程により、第１基板２を水素層３で劈開させることによって形成されている。図８は、前図に示したＳｉＣ単結晶からなる第１薄膜層２２の劈開面の透過型電子顕微鏡（ＴＥＭ）画像である。このように、第１薄膜層２２の劈開面には、厚さ方向に数十ｎｍの凹凸が見られる。必要に応じて、この凹凸はＲａ１ｎｍ以下の表面粗さまで研磨してもよい。
（分離層、接合層除去工程）
第１薄膜層２２の表面を平坦にするため、接合層除去工程を備えることができる。接合層除去工程においては、第１薄膜層２２が必要な表面粗さとなるように研磨される。研磨の方法は問わず、例えば化学機械研磨（ＣＭＰ）を行うことができる。
また、前記のとおり、前記第２分離工程、第３分離工程において、Ｇａ系半導体薄膜などを介して接合された第１の仮基板４１、第２の仮基板４２を除去した場合、第１の仮基板４１、第２の仮基板４２が除去された面にＧａ系半導体薄膜の残渣が残っている。このような残渣は、必要に応じてエッチングにより除去することができる。
第１薄膜層２２の表面を平坦にするため、接合層除去工程を備えることができる。接合層除去工程においては、第１薄膜層２２が必要な表面粗さとなるように研磨される。研磨の方法は問わず、例えば化学機械研磨（ＣＭＰ）を行うことができる。
また、前記のとおり、前記第２分離工程、第３分離工程において、Ｇａ系半導体薄膜などを介して接合された第１の仮基板４１、第２の仮基板４２を除去した場合、第１の仮基板４１、第２の仮基板４２が除去された面にＧａ系半導体薄膜の残渣が残っている。このような残渣は、必要に応じてエッチングにより除去することができる。
（仮基板の接合と分離）
第１の仮基板、第２の仮基板として厚さ約０．３ｍｍのサファイア４等の透明基板を使用し、接合層として厚さ約１００ｎｍの酸化ガリウム（Ｇａ２Ｏ３）薄膜４５を用いることにより、分離を容易にすることができる。接合は、サファイア基板４の表面及びＧａ２Ｏ３薄膜４５の表面を平坦化処理（Ｒａ：０．１ｎｍ）して行う。この場合、第１接合工程においては、Ｇａ２Ｏ３薄膜４５の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。この両者は、前記同様に、ＦＡＢガン又はイオンビームにより、両表面の活性化を行った後に貼り合せが可能である（図１３参照）。また、第２分離工程における第１の仮基板４の分離は、透明なサファイア基板４の側からレーザ光を照射し、Ｇａ系薄膜４５でＧａを溶融・析出させる方法（レーザによるリフトオフ手法）により容易に可能である。
透明基板として、第１薄膜層２２と熱膨張係数が等しいＳｉＣ基板を用いることも可能である。ＳｉＣ基板は透過性があるので、上記同様に、レーザ光によりＧａ系薄膜でＧａを溶融してリフトオフが可能である。Ｇａ系薄膜としては、酸化ガリウム（Ｇａ２Ｏ３）の他に窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等を用いることができる。
第１の仮基板４１は、前記第１接合工程における接合が可能であり且つ前記第２分離工程における除去が可能である限り、その材料や構成は問わない。また、第２の仮基板４２は、前記第２接合工程における接合が可能であり且つ前記第３分離工程における除去が可能である限り、その材料や構成は問わない。第１の仮基板４１、第２の仮基板４２は、上記接合及び除去が容易であり、更に除去された部分の再利用が可能であることが好ましい。以下に示すように、第１基板２と第１の仮基板、或いは第２薄膜層に半導体素子が形成された表面と第２の仮基板との接合を、更に容易にすることが可能である。
第１の仮基板、第２の仮基板として厚さ約０．３ｍｍのサファイア４等の透明基板を使用し、接合層として厚さ約１００ｎｍの酸化ガリウム（Ｇａ２Ｏ３）薄膜４５を用いることにより、分離を容易にすることができる。接合は、サファイア基板４の表面及びＧａ２Ｏ３薄膜４５の表面を平坦化処理（Ｒａ：０．１ｎｍ）して行う。この場合、第１接合工程においては、Ｇａ２Ｏ３薄膜４５の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。この両者は、前記同様に、ＦＡＢガン又はイオンビームにより、両表面の活性化を行った後に貼り合せが可能である（図１３参照）。また、第２分離工程における第１の仮基板４の分離は、透明なサファイア基板４の側からレーザ光を照射し、Ｇａ系薄膜４５でＧａを溶融・析出させる方法（レーザによるリフトオフ手法）により容易に可能である。
透明基板として、第１薄膜層２２と熱膨張係数が等しいＳｉＣ基板を用いることも可能である。ＳｉＣ基板は透過性があるので、上記同様に、レーザ光によりＧａ系薄膜でＧａを溶融してリフトオフが可能である。Ｇａ系薄膜としては、酸化ガリウム（Ｇａ２Ｏ３）の他に窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等を用いることができる。
第１の仮基板４１は、前記第１接合工程における接合が可能であり且つ前記第２分離工程における除去が可能である限り、その材料や構成は問わない。また、第２の仮基板４２は、前記第２接合工程における接合が可能であり且つ前記第３分離工程における除去が可能である限り、その材料や構成は問わない。第１の仮基板４１、第２の仮基板４２は、上記接合及び除去が容易であり、更に除去された部分の再利用が可能であることが好ましい。以下に示すように、第１基板２と第１の仮基板、或いは第２薄膜層に半導体素子が形成された表面と第２の仮基板との接合を、更に容易にすることが可能である。
図９において、ＦＡＢガンのアルゴンビームにより接合する両面を活性化して接合する手法と、設備を必要とせずに水酸基により接合する手法を示す。
図９（ａ）、（ｂ）は、図１３に示すＦＡＢガンによる接合の事例である。単結晶基板２の表面と第１の仮基板の表面に対して、図１３に示すようにアルゴンビーム源２００から得られるアルゴンビームを照射して、両表面を活性化した後、常温で加圧して接合する方式である。この接合手法の特徴は、接合面の平坦度が確保されれば常温で直接接合できる点にある。
図９（c）、（d）は、接合する両面に水酸基を形成して、水を介在させて接合する手法を示す。単結晶基板２の表面にＳｉ薄膜層７０を形成し、第１の仮基板４１の表面にＳｉＯ２薄膜７１を形成し、水を介在させて常温にて接合する手法である。水酸基の接合はＳｉマイクロマシンの接合などで広く使われている手法である。この手法の特徴は、両面にＳｉ，ＳｉＯ２の薄膜形成が必要ではあるが、ＦＡＢガンのような設備を要しないことである。
図９（ａ）、（ｂ）は、図１３に示すＦＡＢガンによる接合の事例である。単結晶基板２の表面と第１の仮基板の表面に対して、図１３に示すようにアルゴンビーム源２００から得られるアルゴンビームを照射して、両表面を活性化した後、常温で加圧して接合する方式である。この接合手法の特徴は、接合面の平坦度が確保されれば常温で直接接合できる点にある。
図９（c）、（d）は、接合する両面に水酸基を形成して、水を介在させて接合する手法を示す。単結晶基板２の表面にＳｉ薄膜層７０を形成し、第１の仮基板４１の表面にＳｉＯ２薄膜７１を形成し、水を介在させて常温にて接合する手法である。水酸基の接合はＳｉマイクロマシンの接合などで広く使われている手法である。この手法の特徴は、両面にＳｉ，ＳｉＯ２の薄膜形成が必要ではあるが、ＦＡＢガンのような設備を要しないことである。
図１０、図１１は、予め第１基板２の表面に水酸化基薄膜を形成し、第１基板２と接合される第１の仮基板４のＧａ系薄膜の表面上に水酸化基薄膜を形成し、前記第１接合工程において、水酸化基薄膜が形成された第１基板２の表面と、水酸化基薄膜が形成された第１の仮基板４の表面とを接合して半導体基板を製造する工程を示している。
同図（ａ）に示すように、第１の半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉ薄膜７０が形成されている。また、前記水素層形成工程において、第１基板２の上記一方の表面から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成されている。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
また、図１０に示すように、表面にＧａ系薄膜を有する第１の仮基板４１が第１基板２と接合される表面に、水酸化基の一つであるＳｉ薄膜層７０を形成しておくことができる。サファイア基板４と酸化ガリウム薄膜４５とからなる第１の仮基板４１は、更にＳｉＯ２薄膜層（７１）を成膜して第１の複層基板４１１となる。接合工程においては、同図（ｃ）に示すように、Ｓｉ薄膜層７０の表面とＳｉＯ２薄膜層７１とが接合される。ＳｉＯ２とＳｉの接合には、アルゴンビームによる活性化による常温接合装置、例えば図１２に示すＦＡＢ（Fast Atomic Beam、高速原子ビーム）ガン接合のような設備を必要としない。第２分離工程において、レーザ光を第１の仮基板側から照射することによりＧａが析出して常温度にて剥離して、その後、剥離した両基板の接合部の残渣であるＳｉ、ＳｉＯ２はエッチングにより除去することができる。
同図（ａ）に示すように、第１の半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉ薄膜７０が形成されている。また、前記水素層形成工程において、第１基板２の上記一方の表面から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成されている。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
また、図１０に示すように、表面にＧａ系薄膜を有する第１の仮基板４１が第１基板２と接合される表面に、水酸化基の一つであるＳｉ薄膜層７０を形成しておくことができる。サファイア基板４と酸化ガリウム薄膜４５とからなる第１の仮基板４１は、更にＳｉＯ２薄膜層（７１）を成膜して第１の複層基板４１１となる。接合工程においては、同図（ｃ）に示すように、Ｓｉ薄膜層７０の表面とＳｉＯ２薄膜層７１とが接合される。ＳｉＯ２とＳｉの接合には、アルゴンビームによる活性化による常温接合装置、例えば図１２に示すＦＡＢ（Fast Atomic Beam、高速原子ビーム）ガン接合のような設備を必要としない。第２分離工程において、レーザ光を第１の仮基板側から照射することによりＧａが析出して常温度にて剥離して、その後、剥離した両基板の接合部の残渣であるＳｉ、ＳｉＯ２はエッチングにより除去することができる。
上例において、単結晶からなる第１基板２の一方の表面は、表面粗さＲａ０．１ｎｍ程度であり、その上にＳｉ薄膜７０を形成することができる。Ｓｉ薄膜７０は多結晶Ｓｉからなり、例えばプラズマＣＶＤ法により５０ｎｍ程度の厚さに形成することができる。また、ＳｉＯ２薄膜７１の厚さは５０ｎｍ程度とすることができる。Ｒａ０．１ｎｍ程度まで平坦化することにより第１の仮基板４の表層のＳｉＯ２薄膜層７１と、第１基板２の表層のＳｉ薄膜層７０との接合は、ＳｉＯ２とＳｉの界面の水酸基により行われる。具体的には、Ｓｉ薄膜７０及びＳｉＯ２薄膜層７１の表面の平坦度がＲａ０．１ｎｍ程度であれば、水の介在で室温において容易に接合可能である。
第２の材料からなる第２薄膜層８０としてＳｉＣ膜を熱ＣＶＤにより形成するには１３００℃以上の高温度が必要であり、高い窒素濃度の膜を成長させたり高速にＳｉＣ膜を成長させたりする場合には、１５００℃程度の高温度が必要である。Ｓｉの融点１４２０℃を越える温度において第２薄膜層８０を形成する場合には、形成する過程においてＳｉが溶融するため、Ｓｉ薄膜７０の膜厚は薄いことが好ましく、具体的には、第１薄膜層２２の厚さより薄いことが好ましい。図１０、図１１により説明した例では、Ｓｉ薄膜層７０は０．０５μｍ、ＳｉＯ２薄膜層７１の厚さは０．０５μｍであるから、その条件を満たしている。図１０、図１１に示した製造方法において、Ｓｉ薄膜７０とＳｉＯ２薄膜７１とを入れ替えても同様に接合することが可能である。また図１０、図１１の事例では第１基板２の表面にＳｉ層７０を形成したが、第１基板２がＳｉＣ基板でその接合する表面がＳｉ面の場合には、Ｓｉ層７０は省略できる。ＳｉＣのＳｉ面が水酸基の役割を果たすことができる。
第２の材料からなる第２薄膜層８０としてＳｉＣ膜を熱ＣＶＤにより形成するには１３００℃以上の高温度が必要であり、高い窒素濃度の膜を成長させたり高速にＳｉＣ膜を成長させたりする場合には、１５００℃程度の高温度が必要である。Ｓｉの融点１４２０℃を越える温度において第２薄膜層８０を形成する場合には、形成する過程においてＳｉが溶融するため、Ｓｉ薄膜７０の膜厚は薄いことが好ましく、具体的には、第１薄膜層２２の厚さより薄いことが好ましい。図１０、図１１により説明した例では、Ｓｉ薄膜層７０は０．０５μｍ、ＳｉＯ２薄膜層７１の厚さは０．０５μｍであるから、その条件を満たしている。図１０、図１１に示した製造方法において、Ｓｉ薄膜７０とＳｉＯ２薄膜７１とを入れ替えても同様に接合することが可能である。また図１０、図１１の事例では第１基板２の表面にＳｉ層７０を形成したが、第１基板２がＳｉＣ基板でその接合する表面がＳｉ面の場合には、Ｓｉ層７０は省略できる。ＳｉＣのＳｉ面が水酸基の役割を果たすことができる。
（第１の成膜工程）
第１の成膜工程は、第１の半導体の単結晶層の単結晶の上に、第２の半導体材料の単結晶からなる第２薄膜層８０をエピタキシャル成長により形成する工程である。
図１２（a）は、図１（ｃ）、図３（ｃ）に示す単結晶基板２の第１薄膜層２２の表層側を示している。第１の仮基板上にＳｉＣ単結晶からなる第１薄膜層２２が形成されている。この第１薄膜層２２上に、図１２（ｂ）に示すように、厚さ約１０μｍの第２薄膜層８０をエピタキシャル成長により形成する。第２薄膜層８０は、ＳｉＣ単結晶からなる第１薄膜層２２上に形成されるため、下地となる第１薄膜層２２の結晶性を継承して結晶性の良い単結晶となる。そして、この第２薄膜層８０のＳｉＣ単結晶層を能動層として、図１（ｅ）、図３（ｅ）に示したような半導体素子を形成することができる。
図１２（ｃ）は、厚いＳｉＣ単結晶基板２の上に能動層となるＳｉＣ単結晶の第２薄膜層８０をエピタキシャル成長により形成する従来の構造例を示している。このＳｉＣ単結晶層は、下地であるＳｉＣ単結晶基板２の結晶品質を継承するものとなる。ＳｉＣ単結晶基板２は、その径が６インチの場合、厚さ３００μｍ程度とするのが一般的である。本実施形態の製造方法において使用するＳｉＣ単結晶層（第１薄膜層２２）の厚さは０．５〜１μｍ程度であり、従来のＳｉＣ単結晶基板２に比べてはるかに薄くて済む。
第１の成膜工程は、第１の半導体の単結晶層の単結晶の上に、第２の半導体材料の単結晶からなる第２薄膜層８０をエピタキシャル成長により形成する工程である。
図１２（a）は、図１（ｃ）、図３（ｃ）に示す単結晶基板２の第１薄膜層２２の表層側を示している。第１の仮基板上にＳｉＣ単結晶からなる第１薄膜層２２が形成されている。この第１薄膜層２２上に、図１２（ｂ）に示すように、厚さ約１０μｍの第２薄膜層８０をエピタキシャル成長により形成する。第２薄膜層８０は、ＳｉＣ単結晶からなる第１薄膜層２２上に形成されるため、下地となる第１薄膜層２２の結晶性を継承して結晶性の良い単結晶となる。そして、この第２薄膜層８０のＳｉＣ単結晶層を能動層として、図１（ｅ）、図３（ｅ）に示したような半導体素子を形成することができる。
図１２（ｃ）は、厚いＳｉＣ単結晶基板２の上に能動層となるＳｉＣ単結晶の第２薄膜層８０をエピタキシャル成長により形成する従来の構造例を示している。このＳｉＣ単結晶層は、下地であるＳｉＣ単結晶基板２の結晶品質を継承するものとなる。ＳｉＣ単結晶基板２は、その径が６インチの場合、厚さ３００μｍ程度とするのが一般的である。本実施形態の製造方法において使用するＳｉＣ単結晶層（第１薄膜層２２）の厚さは０．５〜１μｍ程度であり、従来のＳｉＣ単結晶基板２に比べてはるかに薄くて済む。
（埋め込みシリサイド形成工程）
通常、裏面電極の形成は第２の仮基板の除去の後に行われる。ＳｉＣ素子の場合、裏面電極形成はＮｉ等の薄膜を蒸着で形成し、１０００℃近い高温度でシリサイド化することが一般的である。しかし、第２の仮基板を除去した後は、基板に大きな反りが発生する。そのため、第１の仮基板、或いは第２の仮基板が存在する状態においてシリサイド化をすることも好ましい。図３、４においてその事例を示す。図３（ａ）において水素イオン層を形成したＳｉＣ表面にシリサイド用金属膜としてＮｉ薄膜を形成して、８００℃程度の高温度にてシリサイド層５０を形成し、その後にＮｉ金属層を除去してシリサイド層５０だけを残すことができる（シリサイド層形成工程又は裏面電極形成工程）。このシリサイド層５０は第２の仮基板を除去した図４（a）の状態で露出し、そこにＮｉなど金属薄膜層５１を蒸着で形成することにより、裏面金属膜を形成できる。金属蒸着工程は反りが許容されるため、シリサイド層５０の上に形成することは容易である。
通常、裏面電極の形成は第２の仮基板の除去の後に行われる。ＳｉＣ素子の場合、裏面電極形成はＮｉ等の薄膜を蒸着で形成し、１０００℃近い高温度でシリサイド化することが一般的である。しかし、第２の仮基板を除去した後は、基板に大きな反りが発生する。そのため、第１の仮基板、或いは第２の仮基板が存在する状態においてシリサイド化をすることも好ましい。図３、４においてその事例を示す。図３（ａ）において水素イオン層を形成したＳｉＣ表面にシリサイド用金属膜としてＮｉ薄膜を形成して、８００℃程度の高温度にてシリサイド層５０を形成し、その後にＮｉ金属層を除去してシリサイド層５０だけを残すことができる（シリサイド層形成工程又は裏面電極形成工程）。このシリサイド層５０は第２の仮基板を除去した図４（a）の状態で露出し、そこにＮｉなど金属薄膜層５１を蒸着で形成することにより、裏面金属膜を形成できる。金属蒸着工程は反りが許容されるため、シリサイド層５０の上に形成することは容易である。
（エピタキシャル前バッファ層の形成と除去工程）
ＳｉＣ素子用のエピタキシャル層の結晶欠陥低減の為に、単結晶層の上にエピタキシャル層を形成する直前に高窒素濃度のバッファ層を形成してＳｉＣ単結晶層に存在する結晶欠陥を転換することが行われている。ところが低減した結晶欠陥が、その後のＭＯＳＦＥＴの動作中のＰＮ接合の順方向電流により増加することが知られている。これを防ぐために、高窒素濃度層等からなるバッファ層をエピタキシャル層形成の後に除去することにより、順方向電流により結晶欠陥が増加する原因部位を除去することが可能である。図５、図６に、そのための製造工程を示す。
図５（ｃ）において、バッファ層８１は単結晶からなる第１薄膜層２２の上に第２の半導体材料からなる第２薄膜層を形成する直前に形成される。図５（ｄ）に示すように、エピタキシャルバッファ層８１、エピタキシャル層からなる第２薄膜層８０と順に積層される。このバッファ層の効果により、エピタキシャル層の結晶欠陥は第１薄膜層２２の結晶欠陥よりも一桁少ないことが知られている。図５（ｇ）、図６（a）において、第１薄膜層２２、エピタキシャルバッファ層８１が研磨、或いはエッチングにより除去され、素子形成層としてエピタキシャル層（第２薄膜層８０）が露出される。これにより、順方向電流により結晶欠陥が再発するという種を除去することができる。
ＳｉＣ素子用のエピタキシャル層の結晶欠陥低減の為に、単結晶層の上にエピタキシャル層を形成する直前に高窒素濃度のバッファ層を形成してＳｉＣ単結晶層に存在する結晶欠陥を転換することが行われている。ところが低減した結晶欠陥が、その後のＭＯＳＦＥＴの動作中のＰＮ接合の順方向電流により増加することが知られている。これを防ぐために、高窒素濃度層等からなるバッファ層をエピタキシャル層形成の後に除去することにより、順方向電流により結晶欠陥が増加する原因部位を除去することが可能である。図５、図６に、そのための製造工程を示す。
図５（ｃ）において、バッファ層８１は単結晶からなる第１薄膜層２２の上に第２の半導体材料からなる第２薄膜層を形成する直前に形成される。図５（ｄ）に示すように、エピタキシャルバッファ層８１、エピタキシャル層からなる第２薄膜層８０と順に積層される。このバッファ層の効果により、エピタキシャル層の結晶欠陥は第１薄膜層２２の結晶欠陥よりも一桁少ないことが知られている。図５（ｇ）、図６（a）において、第１薄膜層２２、エピタキシャルバッファ層８１が研磨、或いはエッチングにより除去され、素子形成層としてエピタキシャル層（第２薄膜層８０）が露出される。これにより、順方向電流により結晶欠陥が再発するという種を除去することができる。
（素子用支持基板）
素子用支持基板としては、金属基板或いは高窒素濃度ＳｉＣ基板等を用いることができる。金属基板の場合には、半導体材料と線膨張係数を合わせるためリードフレームなどに用いられるリン青銅或いは鉄・ニッケルの合金である４２アロイ等を使用することができる。高窒素濃度ＳｉＣの場合には、窒素の他にアンチモンを添加すれば一桁低い電気伝導度が得られることが知られている。
素子用支持基板としては、金属基板或いは高窒素濃度ＳｉＣ基板等を用いることができる。金属基板の場合には、半導体材料と線膨張係数を合わせるためリードフレームなどに用いられるリン青銅或いは鉄・ニッケルの合金である４２アロイ等を使用することができる。高窒素濃度ＳｉＣの場合には、窒素の他にアンチモンを添加すれば一桁低い電気伝導度が得られることが知られている。
図１〜図６に示した半導体基板の製造方法の具体的な例を説明する。
本例において、単結晶の第１基板２は４Ｈ−ＳｉＣであり、外径６インチで厚さ５００μｍである。水素層形成工程（図１（ａ）参照）において、第１基板２の表面から０．５μｍの深さに１０１７／ｃｍ２程度（０．５μｍの深さでの濃度は１０２０／ｃｍ３程度）の水素イオンを注入することによって、水素層３が形成される。水素層３を境界として、第１基板２の前記表面側が第１薄膜層２２となる。第１薄膜層２２の極表面には１０２０／ｃｍ３程度の窒素が添加されてもよい。表面を高濃度とすることにより、シリサイド層でのオーミック特性を良くすることができる。また、第１の仮基板４１、第２の仮設基板４２は、外径６．５インチで厚さ０．３ｍｍのサファイア基板４とその表面に形成された酸化ガリウム薄膜４５とから構成される。
本例において、単結晶の第１基板２は４Ｈ−ＳｉＣであり、外径６インチで厚さ５００μｍである。水素層形成工程（図１（ａ）参照）において、第１基板２の表面から０．５μｍの深さに１０１７／ｃｍ２程度（０．５μｍの深さでの濃度は１０２０／ｃｍ３程度）の水素イオンを注入することによって、水素層３が形成される。水素層３を境界として、第１基板２の前記表面側が第１薄膜層２２となる。第１薄膜層２２の極表面には１０２０／ｃｍ３程度の窒素が添加されてもよい。表面を高濃度とすることにより、シリサイド層でのオーミック特性を良くすることができる。また、第１の仮基板４１、第２の仮設基板４２は、外径６．５インチで厚さ０．３ｍｍのサファイア基板４とその表面に形成された酸化ガリウム薄膜４５とから構成される。
第１接合工程（図１（ｂ）参照）において、第１基板２（第１薄膜層２２）の表面と第１の仮基板４とが接合される。この接合には、常温において両表面をＦＡＢ(Fast Atomic Beam)により活性化させて貼り合せる手法を用いることができる。図１３は、その貼り合せ装置の要部の模式図である。真空室内で第１基板２（第１薄膜層２２）の表面と仮基板４１の表面とが一定の間隔で対向するように配置し、その側方から両表面に対して、ＦＡＢガン２００によりアルゴンビーム（２０１、２０２）を走査して照射する。真空室内の真空度は、１×１０−４〜１×１０−６Ｐａ程度である。この照射により、両基板の表層（２２ｂ、４ｂ）がアモルファス化され、常温で貼り合わせることができる。
次に、第１分離工程（図１（ｃ）参照）では、第１の仮基板４１と接合された第１基板２が、水素層３を境界として分離される。窒素等の不活性ガス雰囲気中で約１０００℃の高温度にすることにより、水素層３で水素がバブル（泡）状態となり、第１基板２は劈開して基体部２４が分離される。これにより、第１薄膜層２２が第１の仮基板４上に残される。
上記により分離された第１基板２の基体部２４は、再び第１基板２として利用可能である。第１基板２の厚さは特に限定されず、例えば、最初に厚さ１ｍｍであった場合、１度の水素層３の形成で０．５μｍ程度減少するだけなので、数百回以上の再利用が可能となる。
上記により分離された第１基板２の基体部２４は、再び第１基板２として利用可能である。第１基板２の厚さは特に限定されず、例えば、最初に厚さ１ｍｍであった場合、１度の水素層３の形成で０．５μｍ程度減少するだけなので、数百回以上の再利用が可能となる。
次に図１（ｄ）において、第１の半導体単結晶からなる第１の薄膜層２２の表面をＣＭＰ等で研摩して、その上に第２の半導体材料であるＳｉＣのエピタキシャル層からなる第２薄膜層８０を形成する。これにより第２薄膜層はＳｉＣ単結晶層となる。
次に図１（ｅ）において、第２薄膜層８０に半導体素子を形成する。この状態でＮ型、Ｐ型の不純物の活性化など高温度処理が必要な素子形成工程を行う。
（第２の接合）
次に図１（f）において、前記半導体素子の表面をシリコン酸化膜などで平坦化して接合層７５を形成し、第２の仮基板４２を接合する。接合は、上述のように、ＦＡＢガンによる接合、或いは水酸化基を用いて接合することができる。
次に図１（f）において、前記半導体素子の表面をシリコン酸化膜などで平坦化して接合層７５を形成し、第２の仮基板４２を接合する。接合は、上述のように、ＦＡＢガンによる接合、或いは水酸化基を用いて接合することができる。
（第２の分離）
第２の仮基板４２の接合後、第２分離工程（図１（ｆ）、図３（ｆ）参照）において、第１の仮基板４１がレーザリフトオフにより除去される。これにより、第２の仮基板上に、前記半導体素子が形成されている第２薄膜層８０、第１薄膜層２２、が順に積層された状態となる。
第２の仮基板４２の接合後、第２分離工程（図１（ｆ）、図３（ｆ）参照）において、第１の仮基板４１がレーザリフトオフにより除去される。これにより、第２の仮基板上に、前記半導体素子が形成されている第２薄膜層８０、第１薄膜層２２、が順に積層された状態となる。
図２（a）は、この状態で単結晶ＳｉＣからなる第１薄膜層２２上、或いは第１薄膜層２２を除去した後の第２薄膜層８０上にＮｉ薄膜が形成され、熱処理によりシリサイド層５０が形成される。
この状態で、図２（ｂ）のように、Ｎｉ薄膜層に必要に応じて銅等の裏面金属層５１を形成し、平坦化の後、金属基板９が接合される。接合は、金属間直接接合でも良い。また、銅ナノ粒子を介して３００℃で加圧して接合することも可能である。
金属基板を接合した後に第２の仮基板がレーザリフトオフにより除去され、続いて接合層７５が除去される。これにより、図２（ｃ）に示すように金属基板９の上に前記半導体素子が表面に形成されている第２薄膜層８０が露出する。
次に、図２（ｄ）において、相互配線層７６を介して前記半導体素子表面に配線等を設ける追加半導体表面加工を行う。追加半導体表面加工を行う第２素子形成工程においては、温度が図（ａ）で述べたシリサイド層５０の熱処理温度より低い加工を行い、ソース電極２０１、ゲート電極２０３等を形成することができる。
以上の実施例においては、図１、図２の事例で説明をした。シリサイド層は、シリサイド層形成工程により、予め埋め込んでおくように形成することができる。その場合を、図３、図４の事例において説明する。図３（ａ）においてシリサイド層５０を形成することにより、図２（a）のような素子形成工程の途中でシリサイド層形成に必要な高温度熱処理は不要となる。それにより図３（e）で示す素子形成工程において、相互配線層７６の形成、素子表面の配線などを実施することができる。
なお、以上においてはＳｉＣ半導体基板を例として製造方法を説明したが、本製造方法はＳｉＣ半導体基板に限られず、ＧａＮ素子用の基板、酸化ガリウム素子用の基板等にも適用することができる。
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ単結晶半導体基板を製造することが可能となる。
７、１０；半導体素子基板、２；第１基板（ＳｉＣ単結晶基板）、２２；第１薄膜層（ＳｉＣ単結晶層）、２４；第１基板の基体部、３；水素層、４；サファイア基板、４１；第１の仮基板、４２；第２の仮基板、４５；Ｇａ２Ｏ３薄膜、４１１；第１の複層仮基板、４２１；第２の複層仮基板、５０；シリサイド層、５１；裏面金属層、６；支持層、７０；Ｓｉ薄膜、７１；ＳｉＯ２薄膜、７２；周縁部、７５；接合層、７６；相互配線層、８０；第２薄膜層（エピタキシャル層）、８１；エピタキシャルバッファ層、９；金属基板、１００；半導体素子、１０１；ソース、１０２；ドレイン、１０３；ゲート、１０４；ドレイン電極、１１０；素子用支持基板、１２０；能動層、２０１：ソース電極、２０２；ドレイン電極、２０３；ゲート電極。
Claims (9)
- 第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、
前記第１基板の前記表面と第１の仮基板とを接合する第１接合工程と、
前記第１の仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記第１の仮基板上に残す第１分離工程と、
前記第１の仮基板上に残された前記第１薄膜層上に第２の半導体材料からなる第２薄膜層を形成する第１の成膜工程と、
前記第２薄膜層に半導体素子を形成する素子形成工程と、
前記半導体素子が形成された表面と第２の仮基板とを接合する第２接合工程と、
前記第１の仮基板を除去することにより、前記第２の仮基板の上に、前記第２薄膜層及び前記第１薄膜層が形成され、前記第２薄膜層に半導体素子が形成されている第３基板を得る第２分離工程と、
前記第３基板の前記第１の仮基板が除去された表面に裏面金属膜を形成する裏面電極形成工程と、
前記裏面金属膜の表面に素子用支持基板を接合する第３接合工程と、
前記第２の仮基板を除去する第３分離工程と、
を含むことを特徴とする半導体素子基板の製造方法。 - 前記第３分離工程により前記第２の仮基板が除去されて露出した半導体素子面に追加半導体表面加工をする第２素子形成工程を含む請求項１記載の半導体素子基板の製造方法。
- 前記裏面電極形成工程は、前記第３基板の前記第１の仮基板が除去された表面にシリサイド用金属膜を成膜し、シリサイド化して、その後、前記裏面金属膜を形成する請求項１又は２に記載の半導体素子基板の製造方法。
- 前記第１接合工程の前に、前記第１基板の前記表面にシリサイド用金属膜を成膜し、シリサイド化した後に前記シリサイド用金属膜を除去するシリサイド層形成工程を含む請求項１又は２に記載の半導体素子基板の製造方法。
- 前記第１の仮基板及び前記第２の仮基板は光を透過する材料からなる請求項１乃至４のいずれかに記載の半導体素子基板の製造方法。
- 前記第１の仮基板及び前記第２の仮基板は光を透過するＳｉＣ或いはサファイアからなり、その上にＧａ系半導体薄膜が形成された基板である請求項１乃至５のいずれかに記載の半導体素子基板の製造方法。
- 前記第１の半導体材料及び前記第２の半導体材料はＳｉＣ、或いはＧａＮ、或いは酸化ガリウムからなる請求項１乃至６のいずれかに記載の半導体素子基板の製造方法。
- 前記素子用支持基板は金属基板である請求項１乃至７のいずれかに記載の半導体素子基板の製造方法。
- 前記素子用支持基板はＳｉＣ基板である請求項１乃至７のいずれかに記載の半導体素子基板の製造方法。
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200511 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210224 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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