CN111223782A - 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法 - Google Patents

氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法 Download PDF

Info

Publication number
CN111223782A
CN111223782A CN201911174463.9A CN201911174463A CN111223782A CN 111223782 A CN111223782 A CN 111223782A CN 201911174463 A CN201911174463 A CN 201911174463A CN 111223782 A CN111223782 A CN 111223782A
Authority
CN
China
Prior art keywords
gallium oxide
oxide layer
semiconductor structure
oxide semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911174463.9A
Other languages
English (en)
Other versions
CN111223782B (zh
Inventor
欧欣
徐文慧
游天桂
沈正皓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201911174463.9A priority Critical patent/CN111223782B/zh
Publication of CN111223782A publication Critical patent/CN111223782A/zh
Application granted granted Critical
Publication of CN111223782B publication Critical patent/CN111223782B/zh
Priority to JP2022531068A priority patent/JP2023503496A/ja
Priority to PCT/CN2020/126024 priority patent/WO2021103953A1/zh
Priority to US17/779,573 priority patent/US20230127051A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/467—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法，通过键合和减薄，将非故意掺杂的氧化镓层转移到高掺杂、高导热的异质衬底上，通过对氧化镓层的表面处理及离子注入，可获得重掺氧化镓层，制备包括依次叠置异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构；在基于氧化镓半导体结构制备的垂直型氧化镓基功率器件中，由于中间层为较厚的氧化镓层，且相较于重掺氧化镓层，载流子浓度较低，设计上增加了器件的击穿电压，且由于高导热的异质衬底可提高器件的散热能力，其次器件多Fin的结构可提供大电流，对未来垂直型氧化镓基高功率器件的发展有极其重要的意义。

Description

氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
技术领域
本发明属于半导体制造领域，涉及一种氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法。
背景技术
氧化镓(Ga2O3)是一种超宽禁带的半导体材料，禁带宽度(4.5eV～4.9eV)，相比于氮化镓(GaN)和碳化硅(SiC)，其禁带宽度更大、击穿场强更高，同时由于制备方法简单，可使生产成本更低，进而在超高耐压功率电子器件方面引起科研界和工业界的极大关注。
氧化镓基高耐压、大功率器件，在新能源电动汽车、超高压输电、高速铁路及电磁轨道炮等民用和军事关键领域具有巨大的应用前景，尤其随着军事装备逐步向信息化、智能化、电子化方向的发展，氧化镓基高耐压、大功率电力电子器件将可能替代硅基、碳化硅基和氮化镓基功率器件，成为航空航天、舰艇船舶、特种武器所需电源供给、高效驱动等功率模块的核心部件，是系统在高温、高频、高功率及极端环境条件下能否工作的必要保证，因此在军事国防建设方面，具有非常迫切的应用需求。同时，氧化镓基大功率器件还将应用于变频器、高铁机车、新能源发电系统中的逆变器，以及高压直流(HVDC)输电系统等民用领域中。特别需要指出的是，随着航空航天装备不断向高集成度、多功能、低功耗方向的发展，迫切需要小型化、高性能、高效率、高可靠性的电子元器件，以降低功耗、提高系统的响应速度、降低运行噪声。而在人造卫星、太空探测等领域，功率器件会受到空间辐照环境影响，因此禁带宽度更宽、抗辐照性能更优的氧化镓基功率器件无疑是理想选择。
在氧化镓基功率器件中，存在横向和垂直两种结构的器件，对于高功率器件来说，根据目前的进展，垂直结构更受业内人士的青睐。目前采用同质外延的方法制备氧化镓晶体管，即在氧化镓衬底上通过外延法制备氧化镓薄膜，以制备氧化镓晶体管，取得了不错的突破。因为这种结构不仅仅能提供高的击穿电压，同时也能通过结构设计做到超大电流，这样使得氧化镓在未来的发展中充满了前景，但是同质的氧化镓衬底存在着导热率低的致命缺点，尤其是在高功率器件中，器件所产生的热流不能很好的排出，会严重降低器件的性能。
因此，为制备垂直型氧化镓基高功率器件，迫切需要将氧化镓转移到高掺杂、高导热的异质衬底上，以解决低热导率的问题。然而由于氧化镓与硅、碳化硅等多种高导热、高掺杂的半导体材料存在晶格失配的问题，使其不能通过外延的方法生长出良好的氧化镓薄膜，从而难以制备垂直型氧化镓基高功率器件。
基于此，提供一种新型的氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法，用于解决现有技术中，在制备垂直型氧化镓基高功率器件时，所面临的难以在高掺杂、高导热的异质衬底上制备高质量的氧化镓薄膜，导致难以制备垂直型氧化镓基高功率器件的问题。
为实现上述目的及其他相关目的，本发明提供一种氧化镓半导体结构的制备方法，包括以下步骤：
提供氧化镓单晶晶片，所述氧化镓单晶晶片的一表面为抛光面；
提供异质衬底，所述异质衬底的一表面为抛光面；
将所述氧化镓单晶晶片的抛光面与所述异质衬底的抛光面键合；
减薄所述氧化镓单晶晶片，获得包括依次叠置所述异质衬底及氧化镓层的复合结构；
对所述氧化镓层进行表面处理；
对所述氧化镓层进行离子注入，以在所述氧化镓层的表层形成重掺氧化镓层，获得包括依次叠置所述异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构。
可选地，所述异质衬底包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种。
可选地，所述异质衬底的载流子浓度大于1×1018/cm3。
可选地，所述氧化镓层的载流子浓度小于所述重掺氧化镓层，其中，所述氧化镓层的载流子浓度为1×1016/cm3～9×1017/cm3，所述重掺氧化镓层的载流子浓度大于1×1019/cm3。
可选地，所述键合的方法包括表面活化键合，所述表面活化键合的真空度为1×10-7Pa，压力为16MPa，温度为25℃。
可选地，所述减薄的方法包括研磨法或湿法腐蚀。
可选地，当采用研磨法进行所述减薄时，所述减薄的条件为齿轮转速为1500rpm～3000rpm，工作台转速为30rpm～120rpm，进刀速度为5μm/min～30μm/min，研磨时间为30s～100min。
可选地，所述表面处理的方法包括化学机械抛光、等离子体刻蚀、离子溅射及化学刻蚀中的一种。
可选地，所述离子注入包括Si离子注入、Ge离子注入Sn离子注入及Nb离子注入中的一种。
可选地，所述Si离子注入的能量为10Kev～80Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Ge离子注入的能量为20Kev～170Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Sn离子注入的能量为30Kev～275Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Nb离子注入的能量为25Kev～225Kev，剂量为1×1015ions/cm2～5×1016ions/cm2。
可选地，所述离子注入的深度为10nm～60nm。
可选地，所述氧化镓单晶晶片的抛光面的表面粗糙度小于1nm，所述异质衬底的抛光面的表面粗糙度小于1nm。
本发明还提供一种氧化镓半导体结构，所述氧化镓半导体结构包括依次叠置的异质衬底、氧化镓层及重掺氧化镓层。
可选地，所述氧化镓层的载流子浓度小于所述重掺氧化镓层，其中，所述氧化镓层的载流子浓度为1×1016/cm3～9×1017/cm3，所述重掺氧化镓层的载流子浓度大于1×1019/cm3。
可选地，所述氧化镓层的厚度为5μm～100μm，所述重掺氧化镓层的厚度为10nm～60nm。
可选地，所述异质衬底包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种，所述异质衬底的载流子浓度大于1×1018/cm3。
本发明还提供一种垂直型氧化镓基功率器件的制备方法，包括采用上述氧化镓半导体结构的制备方法制备所述垂直型氧化镓基功率器件。
本发明还提供一种垂直型氧化镓基功率器件，所述垂直型氧化镓基功率器件包括上述氧化镓半导体结构。
如上所述，本发明的氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法，通过键合和减薄结合的方法，将非故意掺杂的氧化镓层转移到高掺杂、高导热的异质衬底上，通过对氧化镓层的表面处理及离子注入，可获得重掺氧化镓层，从而制备包括依次叠置异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构，以解决同质外延法制备氧化镓薄膜存在的导热不良的问题，以及异质衬底通过外延法在制备氧化镓薄膜时，由于晶格失配，难以生长出质量良好的氧化镓薄膜的问题；在基于氧化镓半导体结构制备的垂直型氧化镓基功率器件中，由于中间层为较厚的氧化镓层，且相较于重掺氧化镓层载流子浓度较低，设计上增加了器件的击穿电压，且由于高导热的异质衬底可提高器件的散热能力，其次器件多Fin的结构可提供大电流，对于未来垂直型氧化镓基高功率器件的发展有极其重要的意义。
附图说明
图1显示为本发明制备氧化镓半导体结构的工艺流程图。
图2显示为本发明提供的氧化镓单晶晶片的结构示意图。
图3显示为本发明提供的异质衬底的结构示意图。
图4显示为键合后形成的结构示意图。
图5显示为减薄后形成的复合结构的结构示意图。
图6显示为经表面处理及离子注入后形成的氧化镓半导体结构的结构示意图。
图7显示为在制备垂直型氧化镓基功率器件中形成源极电极及漏极电极的结构示意图。
图8显示为在制备垂直型氧化镓基功率器件中形成栅极电极的结构示意图。
图9显示为制备的垂直型氧化镓基功率器件的结构示意图。
元件标号说明
100 氧化镓单晶晶片
100a 氧化镓单晶晶片的抛光面
200 异质衬底
200a 异质衬底的抛光面
110 氧化镓层
120 重掺氧化镓层
300 源极电极
400 漏极电极
500 栅氧化层
600 栅极电极
700 栅极接触
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1，本实施例提供一种氧化镓半导体结构的制备方法，本实施例通过键合和减薄结合的方法，将非故意掺杂的氧化镓层转移到高掺杂、高导热的异质衬底上，通过对氧化镓层的表面处理及离子注入，可获得重掺氧化镓层，从而制备包括依次叠置异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构，以解决同质外延法制备氧化镓薄膜存在的导热不良的问题，以及异质衬底通过外延法在制备氧化镓薄膜时，由于晶格失配，难以生长出质量良好的氧化镓薄膜的问题。
具体的，图2～图6显示了制备所述氧化镓半导体结构各步骤所呈现的结构示意图。
首先，如图2，提供氧化镓单晶晶片100，所述氧化镓单晶晶片100的一表面为所述氧化镓单晶晶片的抛光面100a。
具体的，所述氧化镓单晶晶片100包括α型氧化镓单晶晶片或β型氧化镓单晶晶片，所述氧化镓单晶晶片100的尺寸根据需要可选择包括2英寸～4英寸等，所述氧化镓单晶晶片100的单晶晶面表面取向包括(-201)、(010)及(001)中的一种，所述氧化镓单晶晶片为非故意掺杂型氧化镓单晶晶片，载流子浓度为1×1016/cm3～9×1017/cm3，所述氧化镓单晶晶片的抛光面100a的表面粗糙度小于1nm，如0.2nm、0.4nm等。
接着，如图3，提供异质衬底200，所述异质衬底200的一表面为异质衬底的抛光面200a。
具体的，所述异质衬底200为高掺杂、高导热的异质衬底，所述异质衬底200包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种，所述异质衬底200的掺杂浓度大于1×1018/cm3，所述异质衬底的抛光面200a的表面粗糙度小于1nm，如0.2nm、0.4nm等。
接着，如图4，将所述氧化镓单晶晶片的抛光面100a与所述异质衬底的抛光面200a键合。
具体的，所述键合的方法包括表面活化键合、金属键合及阳极键合中的一种，当采用所述表面活化键合时，所述表面活化键合的真空度为1×10-7Pa，压力为16MPa，温度为25℃。本实施例优选表面活化键合法，但并非局限于此。
接着，如图5，减薄所述氧化镓单晶晶片100，获得包括依次叠置所述异质衬底200及氧化镓层110的复合结构。
具体的，所述减薄的方法包括研磨法或湿法腐蚀，当采用研磨法进行所述减薄时，所述减薄的条件为齿轮转速为1500rpm～3000rpm，如1800rpm、2000rpm、2500rpm等，工作台转速为30rpm～120rpm，如60rpm、80rpm、100rpm等，进刀速度为5μm/min～30μm/min，如10μm/min、15μm/min、25μm/min等，研磨时间为30s～100min，如1min、10min、60min等，本实施例优选所述研磨法，所述研磨设备采用冈本OKAMOTO 200减薄机，但所述减薄的方法及研磨设备并非局限于此，可根据需要进行选择。其中，经减薄后获得的所述氧化镓层110的厚度为微米量级。
接着，如图6，对所述氧化镓层110进行表面处理，且对所述氧化镓层110进行离子注入，以在所述氧化镓层110的表层形成重掺氧化镓层120，获得包括依次叠置所述异质衬底200、氧化镓层110及重掺氧化镓层120的氧化镓半导体结构。
具体的，所述表面处理的方法包括化学机械抛光、等离子体刻蚀、离子溅射及化学刻蚀中的一种，通过所述表面处理可进一步提供高质量的所述氧化镓层110，便于所述离子注入，制备高质量的所述重掺氧化镓层120。所述离子注入包括Si离子注入、Ge离子注入Sn离子注入及Nb离子注入中的一种，其中，当采用所述Si离子注入时，所述Si离子注入的能量为10Kev～80Kev，如25Kev、50Kev、60Kev等，剂量为1×1015ions/cm2～5×1016ions/cm2，如1×1016ions/cm2、2×1016ions/cm2等；当采用所述Ge离子注入时，所述Ge离子注入的能量为20Kev～170Kev，如50Kev、100Kev、150Kev等，剂量为1×1015ions/cm2～5×1016ions/cm2，如1×1016ions/cm2、2×1016ions/cm2等；当采用所述Sn离子注入时，所述Sn离子注入的能量为30Kev～275Kev，如60Kev、100Kev、200Kev等，剂量为1×1015ions/cm2～5×1016ions/cm2，如1×1016ions/cm2、2×1016ions/cm2等；当采用所述Nb离子注入时，所述Nb离子注入的能量为25Kev～225Kev，如50Kev、150Kev、200Kev等，剂量为1×1015ions/cm2～5×1016ions/cm2，如1×1016ions/cm2、2×1016ions/cm2等。所述离子注入决定了形成的所述重掺氧化镓层120的载流子浓度，其中，所述重掺氧化镓层120的载流子浓度大于1×1019/cm3，所述离子注入的深度为10nm～60nm，即可形成厚度为10nm～60nm的所述重掺氧化镓层120，如厚度为20nm、40nm、50nm等，从而获得所述氧化镓半导体结构。本实施例可获得中间层较厚，且载流子浓度相较于所述重掺氧化镓层120较低的所述氧化镓层110，因此设计上可增加后续制备的器件的击穿电压，且由于高导热的所述异质衬底200可提高器件的散热能力。
如图6，本实施例还提供一种氧化镓半导体结构，所述氧化镓半导体结构可采用上述氧化镓半导体结构的制备方法制备，但并非局限于此，所述氧化镓半导体结构的材质及结构此处不再赘述。其中，所述氧化镓半导体结构包括依次叠置的所述异质衬底200、氧化镓层110及重掺氧化镓层120。
作为示例，所述氧化镓层110的载流子浓度小于所述重掺氧化镓层120，其中，所述氧化镓层110的载流子浓度为1×1016/cm3～9×1017/cm3，如6×1016/cm3、6×1017/cm3等，所述重掺氧化镓层120的载流子浓度大于1×1019/cm3。
作为示例，所述氧化镓层110的厚度为5μm～100μm，如10μm、25μm、50μm、75μm等，所述重掺氧化镓层120的厚度为10nm～60nm，如20nm、40nm、50nm等。
作为示例，所述异质衬底200包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种，所述异质衬底的载流子浓度大于1×1018/cm3。
本实施例还提供一种垂直型氧化镓基功率器件的制备方法，包括采用上述氧化镓半导体结构的制备方法制备所述垂直型氧化镓基功率器件，具体可参阅以下实施例，此处暂不做介绍。
本实施例在基于所述氧化镓半导体结构制备的所述垂直型氧化镓基功率器件中，由于中间层为较厚的所述氧化镓层，且相较于所述重掺氧化镓层，载流子浓度较低，因此设计上增加了器件的击穿电压，且由于高导热的所述异质衬底可提高器件的散热能力，对于未来垂直型氧化镓基高功率器件的发展有极其重要的意义。
本实施例还提供一种垂直型氧化镓基功率器件，所述垂直型氧化镓基功率器件包括上述氧化镓半导体结构。
具体的，如图9，所述垂直型氧化镓基功率器件包括依次叠置所述异质衬底200、氧化镓层110及重掺氧化镓层120的所述氧化镓半导体结构，以及与所述异质衬底200相接触的漏极电极400、位于所述重掺氧化镓120上方的源极电极300、位于所述氧化镓层110上依次叠置的栅氧化层500及栅极电极600、以及位于所述栅极电极600上的栅极接触700。
如图7～图9示意了基于所述氧化镓半导体结构制备所述垂直型氧化镓基功率器件的结构示意图。
具体的，图7显示了在刻蚀所述重掺氧化镓层120及氧化镓层110形成Fin后，于所述重掺氧化镓层120上形成所述源极电极300以及于所述异质衬底200表面形成所述漏极电极400的结构示意图。其中，所述Fin的个数优选为≥4，本实施例中，仅以4作为示例，但并非局限于此，且多个所述Fin的器件结构，可进一步的使器件提供大电流。所述源极电极300或所述漏极电极400可采用Au/Ti电极，但并非局限于此，制备所述源极电极300或所述漏极电极400的方法此处不作限制。图8显示了在图7形成的结构的基础上制备所述栅氧化层500及栅极电极600的结构示意图，其中，所述栅氧化层500可采用氧化铝、氧化硅等，所述栅极电极600可采用Pt/Ti电极或Pt电极等。图9显示了经刻蚀显露制备的所述源极电极300，并在所述栅极电极600上制作所述栅极接触700，以最终制备所述垂直型氧化镓基功率器件的结构示意图。
以下通过具体的实施例进行说明：
提供具有抛光面的β型非故意掺杂、尺寸为2inch、表面取向为(-201)、厚度为680μm的氧化镓单晶晶片，并提供具有抛光面的、尺寸为4inch、表面取向为(0001)、厚度为350μm的碳化硅衬底。将氧化镓单晶晶片的抛光面与碳化硅衬底的抛光面进行键合，形成键合片。对键合片上的氧化镓单晶晶片进行研磨和化学抛光，得到在碳化硅衬底上的厚度为50μm的氧化镓层。对氧化镓层进行Si离子注入，其中注入能量为20Kev，注入剂量为2×1016ions/cm2，注入温度为20℃，形成厚度为40nm的重掺氧化镓层，从而得到基于高掺杂、高导热异质衬底的氧化镓半导体结构。
基于高掺杂、高导热异质衬底的氧化镓半导体结构进行垂直型氧化镓基功率器件的制备，包括：
首先，通过电子束曝光、热金属蒸发厚度为150nm的铬(Cr)金属，以形成硬掩模。
接着，通过ICP进行刻蚀，刻蚀时间为15min，刻蚀气体为Bcl3/Cl2/Ar，形成高为1.5μm，宽为400nm的Fin，其个数优选≥4，本实施例中仅以4个作为示例，但并非局限于此。参阅图7。
接着，用去铬剂把剩余的铬清洗掉，然后在Fin上进行源极电极的金属沉积，以形成源极电极，其中，源极电极为Au/Ti电极，Ti金属的厚度为20nm，Au金属的厚度为100nm。以及在碳化硅衬底的表面形成漏极电极，漏极电极的制备方法及材质可参阅源极电极，其中在形成漏极电极前还可包括减薄碳化硅衬底的步骤。
接着，在Fin上采用ALD沉积一层厚度为20nm、材质为氧化铝(Al2O3)的栅氧化层，以及制备厚度为50nm，材质为Pt金属的栅极电极，参阅图8。
最后，对Fin上的栅极电极及栅氧化层进行开孔，显露源极电极，再通过EBL进行栅极接触的制作，参阅图9，以完成垂直型氧化镓基功率器件的制备。
综上所述，本发明的氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法，通过键合和减薄结合的方法，将非故意掺杂的氧化镓层转移到高掺杂、高导热的异质衬底上，通过对氧化镓层的表面处理及离子注入，可获得重掺氧化镓层，从而制备包括依次叠置异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构，以解决同质外延法制备氧化镓薄膜存在的导热不良的问题，以及异质衬底通过外延法在制备氧化镓薄膜时，由于晶格失配，难以生长出质量良好的氧化镓薄膜的问题；在基于氧化镓半导体结构制备的垂直型氧化镓基功率器件中，由于中间层为较厚的氧化镓层，且相较于重掺氧化镓层，载流子浓度较低，设计上增加了器件的击穿电压，且由于高导热的异质衬底可提高器件的散热能力，其次器件多Fin的结构可以提供大电流，对于未来垂直型氧化镓基高功率器件的发展有极其重要的意义。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种氧化镓半导体结构的制备方法，其特征在于，包括以下步骤：
提供氧化镓单晶晶片，所述氧化镓单晶晶片的一表面为抛光面；
提供异质衬底，所述异质衬底的一表面为抛光面；
将所述氧化镓单晶晶片的抛光面与所述异质衬底的抛光面键合；
减薄所述氧化镓单晶晶片，获得包括依次叠置所述异质衬底及氧化镓层的复合结构；
对所述氧化镓层进行表面处理；
对所述氧化镓层进行离子注入，以在所述氧化镓层的表层形成重掺氧化镓层，获得包括依次叠置所述异质衬底、氧化镓层及重掺氧化镓层的氧化镓半导体结构。
2.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述异质衬底包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种。
3.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述异质衬底的载流子浓度大于1×1018/cm3。
4.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述氧化镓层的载流子浓度小于所述重掺氧化镓层，其中，所述氧化镓层的载流子浓度为1×1016/cm3～9×1017/cm3，所述重掺氧化镓层的载流子浓度大于1×1019/cm3。
5.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述键合的方法包括表面活化键合，所述表面活化键合的真空度为1×10-7Pa，压力为16MPa，温度为25℃。
6.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述减薄的方法包括研磨法或湿法腐蚀。
7.根据权利要求6所述的氧化镓半导体结构的制备方法，其特征在于：当采用研磨法进行所述减薄时，所述减薄的条件为齿轮转速为1500rpm～3000rpm，工作台转速为30rpm～120rpm，进刀速度为5μm/min～30μm/min，研磨时间为30s～100min。
8.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述表面处理的方法包括化学机械抛光、等离子体刻蚀、离子溅射及化学刻蚀中的一种。
9.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述离子注入包括Si离子注入、Ge离子注入、Sn离子注入及Nb离子注入中的一种。
10.根据权利要求9所述的氧化镓半导体结构的制备方法，其特征在于：所述Si离子注入的能量为10Kev～80Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Ge离子注入的能量为20Kev～170Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Sn离子注入的能量为30Kev～275Kev，剂量为1×1015ions/cm2～5×1016ions/cm2；所述Nb离子注入的能量为25Kev～225Kev，剂量为1×1015ions/cm2～5×1016ions/cm2。
11.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述离子注入的深度为10nm～60nm。
12.根据权利要求1所述的氧化镓半导体结构的制备方法，其特征在于：所述氧化镓单晶晶片的抛光面的表面粗糙度小于1nm，所述异质衬底的抛光面的表面粗糙度小于1nm。
13.一种氧化镓半导体结构，其特征在于：所述氧化镓半导体结构包括依次叠置的异质衬底、氧化镓层及重掺氧化镓层。
14.根据权利要求13所述的氧化镓半导体结构，其特征在于：所述氧化镓层的载流子浓度小于所述重掺氧化镓层，其中，所述氧化镓层的载流子浓度为1×1016/cm3～9×1017/cm3，所述重掺氧化镓层的载流子浓度大于1×1019/cm3。
15.根据权利要求13所述的氧化镓半导体结构，其特征在于：所述氧化镓层的厚度为5μm～100μm，所述重掺氧化镓层的厚度为10nm～60nm。
16.根据权利要求13所述的氧化镓半导体结构，其特征在于：所述异质衬底包括碳化硅衬底、金刚石衬底、氮化铝衬底、硅衬底中的一种，所述异质衬底的载流子浓度大于1×1018/cm3。
17.一种垂直型氧化镓基功率器件的制备方法，其特征在于：包括采用权利要求1～12中任一所述氧化镓半导体结构的制备方法制备所述垂直型氧化镓基功率器件。
18.一种垂直型氧化镓基功率器件，其特征在于：所述垂直型氧化镓基功率器件包括权利要求13～16中任一所述氧化镓半导体结构。
CN201911174463.9A 2019-11-26 2019-11-26 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法 Active CN111223782B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201911174463.9A CN111223782B (zh) 2019-11-26 2019-11-26 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
JP2022531068A JP2023503496A (ja) 2019-11-26 2020-11-03 酸化ガリウム半導体構造、縦型酸化ガリウムベースのパワーデバイス及び製造方法
PCT/CN2020/126024 WO2021103953A1 (zh) 2019-11-26 2020-11-03 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
US17/779,573 US20230127051A1 (en) 2019-11-26 2020-11-03 Gallium oxide semiconductor structure, vertical gallium oxide-based power device, and preparation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911174463.9A CN111223782B (zh) 2019-11-26 2019-11-26 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法

Publications (2)

Publication Number Publication Date
CN111223782A true CN111223782A (zh) 2020-06-02
CN111223782B CN111223782B (zh) 2020-10-20

Family

ID=70829037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911174463.9A Active CN111223782B (zh) 2019-11-26 2019-11-26 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法

Country Status (4)

Country Link
US (1) US20230127051A1 (zh)
JP (1) JP2023503496A (zh)
CN (1) CN111223782B (zh)
WO (1) WO2021103953A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111850692A (zh) * 2020-07-07 2020-10-30 中国科学院上海微系统与信息技术研究所 一种铌酸锂自支撑薄膜及其制备方法
CN111968918A (zh) * 2020-08-26 2020-11-20 中国科学技术大学 一种减少氧化镓衬底层厚度的方法
WO2021103953A1 (zh) * 2019-11-26 2021-06-03 中国科学院上海微系统与信息技术研究所 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
CN116631847A (zh) * 2023-05-04 2023-08-22 中国科学院上海微系统与信息技术研究所 氧化镓异质集成结构及制备方法
CN116864540A (zh) * 2023-09-04 2023-10-10 西安电子科技大学 一种基于异质衬底准垂直结构氧化镓二极管及其制备方法
CN117577518A (zh) * 2023-11-20 2024-02-20 中国科学院上海微系统与信息技术研究所 金刚石基氧化镓半导体结构及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114203556B (zh) * 2021-12-08 2023-05-23 中山大学 一种用于调控氧化镓半导体表层电导的方法及半导体晶圆
CN116417520B (zh) * 2023-06-01 2023-10-17 湖北九峰山实验室 一种氧化镓场效应晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012756A (ja) * 2017-06-29 2019-01-24 株式会社テンシックス 半導体素子基板の製造方法
JP2019014639A (ja) * 2017-07-10 2019-01-31 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
CN109671612A (zh) * 2018-11-15 2019-04-23 中国科学院上海微系统与信息技术研究所 一种氧化镓半导体结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449419A (zh) * 2016-12-08 2017-02-22 西安电子科技大学 基于Ga2O3材料的U型栅MOSFET及其制备方法
CN208062057U (zh) * 2018-05-10 2018-11-06 广东省半导体产业技术研究院 一种鳍式沟道的氧化镓基垂直场效应晶体管
CN111223782B (zh) * 2019-11-26 2020-10-20 中国科学院上海微系统与信息技术研究所 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012756A (ja) * 2017-06-29 2019-01-24 株式会社テンシックス 半導体素子基板の製造方法
JP2019014639A (ja) * 2017-07-10 2019-01-31 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
CN109671612A (zh) * 2018-11-15 2019-04-23 中国科学院上海微系统与信息技术研究所 一种氧化镓半导体结构及其制备方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021103953A1 (zh) * 2019-11-26 2021-06-03 中国科学院上海微系统与信息技术研究所 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
CN111850692A (zh) * 2020-07-07 2020-10-30 中国科学院上海微系统与信息技术研究所 一种铌酸锂自支撑薄膜及其制备方法
CN111968918A (zh) * 2020-08-26 2020-11-20 中国科学技术大学 一种减少氧化镓衬底层厚度的方法
CN111968918B (zh) * 2020-08-26 2024-03-29 中国科学技术大学 一种减少氧化镓衬底层厚度的方法
CN116631847A (zh) * 2023-05-04 2023-08-22 中国科学院上海微系统与信息技术研究所 氧化镓异质集成结构及制备方法
CN116864540A (zh) * 2023-09-04 2023-10-10 西安电子科技大学 一种基于异质衬底准垂直结构氧化镓二极管及其制备方法
CN117577518A (zh) * 2023-11-20 2024-02-20 中国科学院上海微系统与信息技术研究所 金刚石基氧化镓半导体结构及其制备方法

Also Published As

Publication number Publication date
WO2021103953A1 (zh) 2021-06-03
US20230127051A1 (en) 2023-04-27
CN111223782B (zh) 2020-10-20
JP2023503496A (ja) 2023-01-30

Similar Documents

Publication Publication Date Title
CN111223782B (zh) 氧化镓半导体结构、垂直型氧化镓基功率器件及制备方法
Allen et al. Vertical Ga 2 O 3 Schottky barrier diodes with small-angle beveled field plates: A Baliga’s figure-of-merit of 0.6 GW/cm 2
CN113571409B (zh) 一种高导热金刚石增强碳化硅衬底的制备方法
JP2023525597A (ja) 窒化物エピタキシャルウェーハ、その製造方法、および半導体デバイス
CN113690298A (zh) 半导体复合衬底、半导体器件及制备方法
JPWO2016075927A1 (ja) 新規な積層体
CN112186032A (zh) 一种带场板结构的氧化镓结势垒肖特基二极管
JP7416935B2 (ja) 半導体基板、その製造方法、及び半導体装置
JP2019012756A (ja) 半導体素子基板の製造方法
WO2015005947A1 (en) Semiconductor devices comprising edge doped graphene and methods of making the same
JP2017112335A (ja) 半導体素子の製造方法
CN115552630B (zh) SiC层叠体、其制造方法和半导体器件
CN115295404A (zh) Ga2O3基异质集成pn结的制备方法
CN115831877A (zh) 基于异质集成的氧化镓cascade结构及制备方法
WO2017138499A1 (ja) 半導体素子の製造方法及び半導体基板
CN112038213B (zh) 一种SiC衬底双面生长SiC外延层的方法及应用
CN110854062B (zh) 氧化镓半导体结构、mosfet器件及制备方法
CN114628523A (zh) 一种基于氮化镓的cmos场效应晶体管及制备方法
CN113793805A (zh) GaN基HEMT器件及其制备方法
JP6370501B2 (ja) 半導体装置及び半導体装置の製造方法
CN111430242B (zh) 散热集成半导体晶体管及其制备方法
KR102084085B1 (ko) 표면 조도가 개선된 반도체 제조 방법 및 그것을 이용하여 제조된 반도체
CN113053748B (zh) GaN器件及制备方法
WO2023063278A1 (ja) 窒化物半導体基板及びその製造方法
CN112259604B (zh) 一种氮化镓复合基板、氮化镓器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant