JP2002100773A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 抵抗の増大、パワーロスを抑制しつつハイパ
ワー動作でのデバイス動作を可能とする半導体装置を製
造歩留まり良く提供すること。 【解決手段】 炭化珪素層２の第１の表面に島状に互い
に離間して形成された複数のシリコン層１１と、シリコ
ン層１１の各々に設けられた第１の電極４、６と、炭化
珪素層２の第１の表面に対して裏面となる第２の表面に
設けられた第２の電極９とを具備し、第１の電極４、６
と第２の電極９との間に電流が流れることを特徴とする
半導体装置。
ワー動作でのデバイス動作を可能とする半導体装置を製
造歩留まり良く提供すること。 【解決手段】 炭化珪素層２の第１の表面に島状に互い
に離間して形成された複数のシリコン層１１と、シリコ
ン層１１の各々に設けられた第１の電極４、６と、炭化
珪素層２の第１の表面に対して裏面となる第２の表面に
設けられた第２の電極９とを具備し、第１の電極４、６
と第２の電極９との間に電流が流れることを特徴とする
半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に炭化珪素層を用いた半導体装
置及びその製造方法に関する。
の製造方法に係わり、特に炭化珪素層を用いた半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表的な例は、基板として
シリコン単結晶のウェハーを用いたものである。これ
は、シリコンウェハーの表面に微細加工技術、酸化、拡
散などの処理により、ダイオードやＦＥＴなど各種デバ
イスを形成し装置を構成しているものである。
シリコン単結晶のウェハーを用いたものである。これ
は、シリコンウェハーの表面に微細加工技術、酸化、拡
散などの処理により、ダイオードやＦＥＴなど各種デバ
イスを形成し装置を構成しているものである。
【０００３】図８は、シリコン基板に１個のＭＯＳＦＥ
Ｔを形成した半導体装置を模式的に示したものである。
１０１がシリコン基板である。通常、シリコン基板（ウ
ェハー）の厚さは、ハンドリング性を考慮し、数百ミク
ロン、例えば３００ミクロン程度である。このシリコン
基板１０１表面にソース１０３、ソース電極１０４、ド
レイン１０５、ドレイン電極１０６、ゲート酸化膜１０
７、ゲート電極１０８、場合によってシリコン基板１０
１の裏面にメタライジング層１０９が形成されている。
メタライジング層の厚さは通常１μ以下である。
Ｔを形成した半導体装置を模式的に示したものである。
１０１がシリコン基板である。通常、シリコン基板（ウ
ェハー）の厚さは、ハンドリング性を考慮し、数百ミク
ロン、例えば３００ミクロン程度である。このシリコン
基板１０１表面にソース１０３、ソース電極１０４、ド
レイン１０５、ドレイン電極１０６、ゲート酸化膜１０
７、ゲート電極１０８、場合によってシリコン基板１０
１の裏面にメタライジング層１０９が形成されている。
メタライジング層の厚さは通常１μ以下である。
【０００４】かかる装置は通常、熱伝導性の良い銅を主
成分としたパッケージにマウントされており、動作中に
発生する熱をパッケージを通して放散させ、デバイス部
分が加熱するのを抑えている。特に、ハイパワー動作の
場合には放熱部を備えており、かかる放熱部を介して熱
が放散される。
成分としたパッケージにマウントされており、動作中に
発生する熱をパッケージを通して放散させ、デバイス部
分が加熱するのを抑えている。特に、ハイパワー動作の
場合には放熱部を備えており、かかる放熱部を介して熱
が放散される。
【０００５】しかしながら、基板に用いられるシリコン
等の単結晶の熱伝導はそれほど良いものではなく、銅の
５分の１程度である。したがって、動作パワーを大きく
した場合には熱放散が十分ではなく、デバイス部分の温
度が高くなる。デバイスの温度が１３０℃程度以上に上
昇すると特性劣化が生じるため、特性劣化が生じない動
作温度範囲となるようにパワーは低く制限されてしまう
という欠点があった。薄いウェハーを用いてデバイスが
試作されているが、製造工程において割れ、かけなどが
発生し、不良が多く発生してしまうという欠点があっ
た。
等の単結晶の熱伝導はそれほど良いものではなく、銅の
５分の１程度である。したがって、動作パワーを大きく
した場合には熱放散が十分ではなく、デバイス部分の温
度が高くなる。デバイスの温度が１３０℃程度以上に上
昇すると特性劣化が生じるため、特性劣化が生じない動
作温度範囲となるようにパワーは低く制限されてしまう
という欠点があった。薄いウェハーを用いてデバイスが
試作されているが、製造工程において割れ、かけなどが
発生し、不良が多く発生してしまうという欠点があっ
た。
【０００６】一方、炭化珪素（ＳｉＣ）基板にＳｉ基板
を張り合わせ、Ｓｉ基板上に半導体デバイスを作成する
例がある（特開平９−２６０２２４号公報）。この場
合、熱放散は幾分改善されるが、パワー半導体のような
デバイスを作成する場合、熱放散は必ずしも十分ではな
く、また、抵抗の増大ひいてはパワーロスを引き起こす
こともあった。
を張り合わせ、Ｓｉ基板上に半導体デバイスを作成する
例がある（特開平９−２６０２２４号公報）。この場
合、熱放散は幾分改善されるが、パワー半導体のような
デバイスを作成する場合、熱放散は必ずしも十分ではな
く、また、抵抗の増大ひいてはパワーロスを引き起こす
こともあった。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
シリコン等の熱伝導度の低い基板を用いた半導体装置で
は、基板に用いられるシリコン等の単結晶の熱伝導はそ
れほど良いものではないために、動作パワーを大きくし
た場合には熱放散が十分ではなく、デバイス部分の温度
が高くなり、特性劣化が生じてしまっていた。このた
め、特性劣化が生じない動作温度範囲となるようにパワ
ーは低く制限されてしまうという欠点があった。薄いウ
ェハーを用いてデバイスを試作した場合には、製造工程
における割れ、かけなどの発生という問題があった。
シリコン等の熱伝導度の低い基板を用いた半導体装置で
は、基板に用いられるシリコン等の単結晶の熱伝導はそ
れほど良いものではないために、動作パワーを大きくし
た場合には熱放散が十分ではなく、デバイス部分の温度
が高くなり、特性劣化が生じてしまっていた。このた
め、特性劣化が生じない動作温度範囲となるようにパワ
ーは低く制限されてしまうという欠点があった。薄いウ
ェハーを用いてデバイスを試作した場合には、製造工程
における割れ、かけなどの発生という問題があった。
【０００８】一方、炭化珪素（ＳｉＣ）基板にＳｉ基板
を張り合わせてデバイスを作成する場合においても、パ
ワー半導体のようなデバイスを作成する場合、熱放散は
必ずしも十分ではなく、また、抵抗の増大ひいてはパワ
ーロスを引き起こすこともあった。
を張り合わせてデバイスを作成する場合においても、パ
ワー半導体のようなデバイスを作成する場合、熱放散は
必ずしも十分ではなく、また、抵抗の増大ひいてはパワ
ーロスを引き起こすこともあった。
【０００９】本発明は、かかる実情に鑑みてなされたも
のであり、抵抗の増大、パワーロスを抑制しつつハイパ
ワー動作でのデバイス動作を可能とする半導体装置を製
造歩留まり良く提供するものである。
のであり、抵抗の増大、パワーロスを抑制しつつハイパ
ワー動作でのデバイス動作を可能とする半導体装置を製
造歩留まり良く提供するものである。
【００１０】
【課題を解決するための手段】（構成）前述した課題を
解決するために、炭化珪素層の第１の表面に島状に互い
に離間して形成され、炭化珪素よりも熱伝導度が低い半
導体材料からなる複数の半導体層と、当該半導体層の各
々に設けられた第１の電極と、前記炭化珪素層の第１の
表面に対して裏面となる第２の表面に設けられた第２の
電極とを具備し、前記第１の電極と前記第２の電極との
間に電流が流れることを特徴とする半導体装置を提供す
る。
解決するために、炭化珪素層の第１の表面に島状に互い
に離間して形成され、炭化珪素よりも熱伝導度が低い半
導体材料からなる複数の半導体層と、当該半導体層の各
々に設けられた第１の電極と、前記炭化珪素層の第１の
表面に対して裏面となる第２の表面に設けられた第２の
電極とを具備し、前記第１の電極と前記第２の電極との
間に電流が流れることを特徴とする半導体装置を提供す
る。
【００１１】かかる発明において、前記炭化珪素層と前
記複数の半導体層との間の界面部分の不純物濃度が周り
の部分に比べて高いことが望ましい。
記複数の半導体層との間の界面部分の不純物濃度が周り
の部分に比べて高いことが望ましい。
【００１２】また、本発明の第２は、炭化珪素よりも熱
伝導度が低い半導体材料からなる半導体基板の第１の表
面に凹部を形成する工程と、この凹部を埋めるように前
記半導体基板上に炭化珪素層を形成する工程と、前記半
導体基板の第１の表面に対して裏面となる第２の表面の
側から当該半導体基板の厚みを減らして前記炭化珪素層
の第１の表面を露出させる工程と、厚みを減らした前記
半導体基板の第２の表面に第１の電極を設ける工程と、
前記炭化珪素層の第１の表面に対して裏面となる第２の
表面に第２の電極を設ける工程とを具備することを特徴
とする半導体装置の製造方法を提供する。
伝導度が低い半導体材料からなる半導体基板の第１の表
面に凹部を形成する工程と、この凹部を埋めるように前
記半導体基板上に炭化珪素層を形成する工程と、前記半
導体基板の第１の表面に対して裏面となる第２の表面の
側から当該半導体基板の厚みを減らして前記炭化珪素層
の第１の表面を露出させる工程と、厚みを減らした前記
半導体基板の第２の表面に第１の電極を設ける工程と、
前記炭化珪素層の第１の表面に対して裏面となる第２の
表面に第２の電極を設ける工程とを具備することを特徴
とする半導体装置の製造方法を提供する。
【００１３】また、本発明の第３は、炭化珪素層の表面
に島状に互いに離間して形成され、炭化珪素よりも熱伝
導度が低い半導体材料からなる複数の半導体層と、当該
半導体層の各々に形成された半導体素子と、前記複数の
半導体層間の前記炭化珪素層の領域に少なくとも形成さ
れた素子分離領域とを具備することを特徴とする半導体
装置を提供する。
に島状に互いに離間して形成され、炭化珪素よりも熱伝
導度が低い半導体材料からなる複数の半導体層と、当該
半導体層の各々に形成された半導体素子と、前記複数の
半導体層間の前記炭化珪素層の領域に少なくとも形成さ
れた素子分離領域とを具備することを特徴とする半導体
装置を提供する。
【００１４】また、本発明の第４は、炭化珪素よりも熱
伝導度が低い半導体材料からなる半導体基板の第１の表
面に凹部を形成する工程と、この凹部を埋めるように前
記半導体基板上に炭化珪素層を形成する工程と、前記半
導体基板の第１の表面に対して裏面となる第２の表面の
側から当該半導体基板の厚みを減らして前記炭化珪素層
の表面を露出させる工程と、厚みを減らした前記半導体
基板に半導体素子を形成する工程と、前記炭化珪素層に
素子分離領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法を提供する。
伝導度が低い半導体材料からなる半導体基板の第１の表
面に凹部を形成する工程と、この凹部を埋めるように前
記半導体基板上に炭化珪素層を形成する工程と、前記半
導体基板の第１の表面に対して裏面となる第２の表面の
側から当該半導体基板の厚みを減らして前記炭化珪素層
の表面を露出させる工程と、厚みを減らした前記半導体
基板に半導体素子を形成する工程と、前記炭化珪素層に
素子分離領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法を提供する。
【００１５】（作用）本発明によれば、良熱伝導性基体
である炭化珪素層（ＳｉＣ）上に複数の半導体層が島状
に存在することにより、炭化珪素層と半導体層との間の
境界部分の面積が増大するので、この境界部分を介して
の放熱効果を著しく増大させることが可能である。ま
た、上記境界部分の面積の増大により、当該部分を介し
て多くの電流を流すことも可能となる。即ち、熱伝導性
の良い基体上にこれよりも熱伝導性の悪い半導体層を形
成し、さらにその基体に効率良く電流を流すことも可能
である。また、電気抵抗が小さくしかも熱伝導性の悪い
半導体層を薄くすることができるので、高いパワーでも
動作できる。
である炭化珪素層（ＳｉＣ）上に複数の半導体層が島状
に存在することにより、炭化珪素層と半導体層との間の
境界部分の面積が増大するので、この境界部分を介して
の放熱効果を著しく増大させることが可能である。ま
た、上記境界部分の面積の増大により、当該部分を介し
て多くの電流を流すことも可能となる。即ち、熱伝導性
の良い基体上にこれよりも熱伝導性の悪い半導体層を形
成し、さらにその基体に効率良く電流を流すことも可能
である。また、電気抵抗が小さくしかも熱伝導性の悪い
半導体層を薄くすることができるので、高いパワーでも
動作できる。
【００１６】さらに、基板としては導電性のものを採用
することができる。この場合、炭化珪素層の側から一方
の電極を取ることが可能である。ここで、炭化珪素材料
は望ましくは立方晶である。炭化珪素（ＳｉＣ）の作成
方法はいわゆる気相成長法を用いるが、原料ガスの中に
窒素を混入させることによりｎ型導電性のＳｉＣを作成
することもできる。ＳｉＣを形成する温度は、その後の
プロセスでの加熱による変形、脱ガスなどの変質を防ぐ
ため、半導体デバイスを作成する温度以上で形成するこ
とが望ましい。この場合立方晶ＳｉＣを形成することが
望ましい。
することができる。この場合、炭化珪素層の側から一方
の電極を取ることが可能である。ここで、炭化珪素材料
は望ましくは立方晶である。炭化珪素（ＳｉＣ）の作成
方法はいわゆる気相成長法を用いるが、原料ガスの中に
窒素を混入させることによりｎ型導電性のＳｉＣを作成
することもできる。ＳｉＣを形成する温度は、その後の
プロセスでの加熱による変形、脱ガスなどの変質を防ぐ
ため、半導体デバイスを作成する温度以上で形成するこ
とが望ましい。この場合立方晶ＳｉＣを形成することが
望ましい。
【００１７】ＳｉＣの結晶面は結晶欠陥を低減する必要
があり、半導体材料の結晶面と同一の結晶面を有するこ
とが望ましい。例えば半導体材料が（１００）面のシリ
コンであれば、シリコンと接する面のＳｉＣは、立方晶
の（１００）である。また、凹部の側面部分は（１１
１）面であることが望ましい。これは、（１００）面上
に成長したＳｉＣ結晶と（１１１）上に成長した結晶と
が連続的になるためである。
があり、半導体材料の結晶面と同一の結晶面を有するこ
とが望ましい。例えば半導体材料が（１００）面のシリ
コンであれば、シリコンと接する面のＳｉＣは、立方晶
の（１００）である。また、凹部の側面部分は（１１
１）面であることが望ましい。これは、（１００）面上
に成長したＳｉＣ結晶と（１１１）上に成長した結晶と
が連続的になるためである。
【００１８】半導体材料は、シリコンだけでなく、Ｇａ
Ｎ系材料などにも適用できる。デバイス作成法は、半導
体基板上にＳｉＣを形成した後、その半導体基板を所定
の厚さまで例えば研磨等により薄くする。その半導体基
板を薄くして形成された半導体層上に通常の半導体プロ
セスでデバイスを形成することができる。
Ｎ系材料などにも適用できる。デバイス作成法は、半導
体基板上にＳｉＣを形成した後、その半導体基板を所定
の厚さまで例えば研磨等により薄くする。その半導体基
板を薄くして形成された半導体層上に通常の半導体プロ
セスでデバイスを形成することができる。
【００１９】また、半導体材料を研磨する際、厚さの均
一性を保つために、半導体基板の表面に凸部を設けて研
磨を行う方法を用いることができる。その作成方法は、
例えばあらかじめ半導体基板の表面に所定の深さの溝を
形成する。その後、溝を含む表面にＳｉＣ層を形成す
る。かかる半導体基板をＳｉＣ層と反対側の面から例え
ばケミカルメカニカルポリッシュ（ＣＭＰ）で研磨す
る。この場合、研磨が進んでＳｉＣ表面が出現すると、
ＳｉＣの研磨スピードが遅く、そこで研磨がストップ
し、半導体層の厚さをより均一にできる。
一性を保つために、半導体基板の表面に凸部を設けて研
磨を行う方法を用いることができる。その作成方法は、
例えばあらかじめ半導体基板の表面に所定の深さの溝を
形成する。その後、溝を含む表面にＳｉＣ層を形成す
る。かかる半導体基板をＳｉＣ層と反対側の面から例え
ばケミカルメカニカルポリッシュ（ＣＭＰ）で研磨す
る。この場合、研磨が進んでＳｉＣ表面が出現すると、
ＳｉＣの研磨スピードが遅く、そこで研磨がストップ
し、半導体層の厚さをより均一にできる。
【００２０】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施形態について詳細に説明する。
実施形態について詳細に説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体装置を形成するプロセスを示し
た工程断面図である。図１（ａ）において１は半導体基
板であり、（１００）面が研磨されたｐ型シリコン結晶
基板で、厚さは３００ミクロンである。
の実施形態に係る半導体装置を形成するプロセスを示し
た工程断面図である。図１（ａ）において１は半導体基
板であり、（１００）面が研磨されたｐ型シリコン結晶
基板で、厚さは３００ミクロンである。
【００２２】シリコン基板１には溝を作成する。シリコ
ン基板１の（１００）面をＳｉＣを作成する面とした。
この面に微細加工技術により溝を形成した（図１
（ｂ））。この際、有機アルカリ溶液、例えばトリメチ
ルアンモニウムハイドロオキサイドを用いた異方性エッ
チングにより深さ５０ミクロンの溝を形成した。この場
合、溝の斜面は（１１１）面が出現する。溝底部は（１
００）面のままである。
ン基板１の（１００）面をＳｉＣを作成する面とした。
この面に微細加工技術により溝を形成した（図１
（ｂ））。この際、有機アルカリ溶液、例えばトリメチ
ルアンモニウムハイドロオキサイドを用いた異方性エッ
チングにより深さ５０ミクロンの溝を形成した。この場
合、溝の斜面は（１１１）面が出現する。溝底部は（１
００）面のままである。
【００２３】次に、シリコン基板１の洗浄を行った後、
ＳｉＣ形成炉（図示せず）にセットする。このＳｉＣ形
成炉はいわゆるコールドウォールであり、石英管の中に
ＳｉＣをコートしたカーボンサセプタを設置し、その上
にシリコンを載せ、外部からの高周波電力によりカーボ
ンを発熱させ、シリコンを加熱させるものである。石英
管の内部へはマスフローコントローラーを通してガスを
流した。ガスはＳｉＣｌ2Ｈ2１００ＳＣＣＭ、Ｃ2Ｈ4２
９０ＳＣＣＭ，ＨＣｌ１００ＳＣＣＭ、Ｈ2３０ＳＣＣ
Ｍ、そして窒素ガス１００ＳＣＣＭである。温度は１３
５０℃とした。
ＳｉＣ形成炉（図示せず）にセットする。このＳｉＣ形
成炉はいわゆるコールドウォールであり、石英管の中に
ＳｉＣをコートしたカーボンサセプタを設置し、その上
にシリコンを載せ、外部からの高周波電力によりカーボ
ンを発熱させ、シリコンを加熱させるものである。石英
管の内部へはマスフローコントローラーを通してガスを
流した。ガスはＳｉＣｌ2Ｈ2１００ＳＣＣＭ、Ｃ2Ｈ4２
９０ＳＣＣＭ，ＨＣｌ１００ＳＣＣＭ、Ｈ2３０ＳＣＣ
Ｍ、そして窒素ガス１００ＳＣＣＭである。温度は１３
５０℃とした。
【００２４】この方法により導電性のＳｉＣ層２を厚さ
２５０ミクロンで形成した（図１（ｃ））。このとき形
成されたＳｉＣは立方晶であった。シリコン基板１の溝
の斜面（１１１）面上にはＳｉＣの（１１１）面が形成
される。溝底部は（１００）面のままであった。シリコ
ン基板１の（１００）面とこの上のＳｉＣ（１００）面
とは、横方向に見れば元素配置が連続しており、クラッ
クなどの発生はなかった。
２５０ミクロンで形成した（図１（ｃ））。このとき形
成されたＳｉＣは立方晶であった。シリコン基板１の溝
の斜面（１１１）面上にはＳｉＣの（１１１）面が形成
される。溝底部は（１００）面のままであった。シリコ
ン基板１の（１００）面とこの上のＳｉＣ（１００）面
とは、横方向に見れば元素配置が連続しており、クラッ
クなどの発生はなかった。
【００２５】その後、シリコン基板１を研磨しＳｉＣ表
面が出たところで研磨を終了させ、厚さ５０ミクロンの
シリコン層１１を形成した（図１（ｄ））。次に、シリ
コン層１１及びＳｉＣ層２に縦型のＭＯＳＦＥＴを形成
する。図２は、かかる縦型のＭＯＳＦＥＴの構成を示す
断面図である。即ち、３、５はｎ型ソース、４、６はソ
ース電極、９ａはｎ型ドレイン、９ｂはドレイン電極、
７はゲート絶縁膜、８はゲート電極である。シリコン層
１１はベース層として働き、ゲート電極８と対向する部
分にｎチャネルが形成される。
面が出たところで研磨を終了させ、厚さ５０ミクロンの
シリコン層１１を形成した（図１（ｄ））。次に、シリ
コン層１１及びＳｉＣ層２に縦型のＭＯＳＦＥＴを形成
する。図２は、かかる縦型のＭＯＳＦＥＴの構成を示す
断面図である。即ち、３、５はｎ型ソース、４、６はソ
ース電極、９ａはｎ型ドレイン、９ｂはドレイン電極、
７はゲート絶縁膜、８はゲート電極である。シリコン層
１１はベース層として働き、ゲート電極８と対向する部
分にｎチャネルが形成される。
【００２６】そして、この素子を放熱部のある銅を主成
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。特に、良熱伝導性基体であるＳｉＣ層２上に複数の
シリコン層１１が島状に存在することにより、ＳｉＣ層
２とシリコン層１１との間の境界部分の面積が増大する
ので、この境界部分を介しての放熱効果を著しく増大さ
せることが可能である。また、製造工程において割れや
欠けなどの発生はなかった。また、ｐ型シリコン層１１
の厚さのばらつきは１０％以内であり、溝を形成してい
ない場合の２０％よりも小さかった。
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。特に、良熱伝導性基体であるＳｉＣ層２上に複数の
シリコン層１１が島状に存在することにより、ＳｉＣ層
２とシリコン層１１との間の境界部分の面積が増大する
ので、この境界部分を介しての放熱効果を著しく増大さ
せることが可能である。また、製造工程において割れや
欠けなどの発生はなかった。また、ｐ型シリコン層１１
の厚さのばらつきは１０％以内であり、溝を形成してい
ない場合の２０％よりも小さかった。
【００２７】本実施形態における導電性のＳｉＣ層２は
ｎ型のＳｉＣであり、その比抵抗は０．０２Ωｃｍであ
った。また、ＳｉＣ層２とｐ型シリコン層１１の界面は
ヘテロ接合１ａとなるが、界面順位が存在するためコン
タクト抵抗はわずかなものであった。このようにして製
作したデバイスは、縦方向に電流が流せるので、横型の
半導体パワー素子に比べて抵抗が約１／５以下となる。
特に、上記したようにＳｉＣ層２とシリコン層１１との
間の境界部分の面積が増大することにより、当該部分を
介して多くの電流を流すことが可能となる。
ｎ型のＳｉＣであり、その比抵抗は０．０２Ωｃｍであ
った。また、ＳｉＣ層２とｐ型シリコン層１１の界面は
ヘテロ接合１ａとなるが、界面順位が存在するためコン
タクト抵抗はわずかなものであった。このようにして製
作したデバイスは、縦方向に電流が流せるので、横型の
半導体パワー素子に比べて抵抗が約１／５以下となる。
特に、上記したようにＳｉＣ層２とシリコン層１１との
間の境界部分の面積が増大することにより、当該部分を
介して多くの電流を流すことが可能となる。
【００２８】また、高濃度に窒素をドープしたＳｉＣは
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層１１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層２にクラックの発生はなかった。
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層１１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層２にクラックの発生はなかった。
【００２９】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体装置を形成するプロセスを示し
た工程断面図である。図３において、図１と同一部分に
は同一符号を付して示し詳細な説明を省略する。本実施
形態では横型素子を示す。
の実施形態に係る半導体装置を形成するプロセスを示し
た工程断面図である。図３において、図１と同一部分に
は同一符号を付して示し詳細な説明を省略する。本実施
形態では横型素子を示す。
【００３０】図３（ａ）〜（ｄ）に示す工程は、図２
（ａ）〜（ｄ）に示す工程に対応するものであり、これ
らの工程と同様の工程である。異なる点は以下の通りで
ある。即ち、図３（ｃ）の工程ではＳｉＣ層３２には窒
素をドーピングしない。従って、ＳｉＣ層３２を成膜す
る際に窒素ガスは流さない。また、図３（ｄ）に示すよ
うにシリコン層１１の間のＳｉＣ層３２の領域にｎ型の
素子分離領域１２を選択的に形成する。この素子分離領
域１２は複数のシリコン層１１を互いに電気的に分離す
るための層である。
（ａ）〜（ｄ）に示す工程に対応するものであり、これ
らの工程と同様の工程である。異なる点は以下の通りで
ある。即ち、図３（ｃ）の工程ではＳｉＣ層３２には窒
素をドーピングしない。従って、ＳｉＣ層３２を成膜す
る際に窒素ガスは流さない。また、図３（ｄ）に示すよ
うにシリコン層１１の間のＳｉＣ層３２の領域にｎ型の
素子分離領域１２を選択的に形成する。この素子分離領
域１２は複数のシリコン層１１を互いに電気的に分離す
るための層である。
【００３１】次に、シリコン層１１に横型のＭＯＳＦＥ
Ｔを形成する。図４は、かかる横型のＭＯＳＦＥＴの構
成を示す断面図である。即ち、１３、１５はｎ型ソース
・ドレイン、１４、１６はソース・ドレイン電極、１７
はゲート絶縁膜、１８はゲート電極である。シリコン層
１１はベース層として働き、ゲート電極１８と対向する
部分にｎチャネルが形成される。
Ｔを形成する。図４は、かかる横型のＭＯＳＦＥＴの構
成を示す断面図である。即ち、１３、１５はｎ型ソース
・ドレイン、１４、１６はソース・ドレイン電極、１７
はゲート絶縁膜、１８はゲート電極である。シリコン層
１１はベース層として働き、ゲート電極１８と対向する
部分にｎチャネルが形成される。
【００３２】次に、この素子を放熱部のある銅を主成分
としたパッケージにメタル半田でマウントした。なお、
上記コールドウォールで形成したＳｉＣの熱伝導率は３
Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍以上
であった。このようにして製作したデバイスは、熱伝導
の悪いシリコンが薄く放熱性がよいので、通常の方法で
製作したシリコンの厚さが３００ミクロンの素子に比べ
て、約４割高いパワーまで故障することはなかった。特
に、良熱伝導性基体であるＳｉＣ層２上に複数のシリコ
ン層１１が島状に存在することにより、ＳｉＣ層２とシ
リコン層１１との間の境界部分の面積が増大するので、
この境界部分を介しての放熱効果を著しく増大させるこ
とが可能である。また、製造工程において割れや欠けな
どの発生はなかった。
としたパッケージにメタル半田でマウントした。なお、
上記コールドウォールで形成したＳｉＣの熱伝導率は３
Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍以上
であった。このようにして製作したデバイスは、熱伝導
の悪いシリコンが薄く放熱性がよいので、通常の方法で
製作したシリコンの厚さが３００ミクロンの素子に比べ
て、約４割高いパワーまで故障することはなかった。特
に、良熱伝導性基体であるＳｉＣ層２上に複数のシリコ
ン層１１が島状に存在することにより、ＳｉＣ層２とシ
リコン層１１との間の境界部分の面積が増大するので、
この境界部分を介しての放熱効果を著しく増大させるこ
とが可能である。また、製造工程において割れや欠けな
どの発生はなかった。
【００３３】（第３の実施形態）本実施形態は、シリコ
ン層部分は島状とせず、縦方向に電流を流す半導体装置
に係るものである。本実施形態では、シリコン層部分が
島状でないので、熱伝導度は落ちるが、電流を縦方向に
流せるメリットは大きく、ヒートシンクや放熱フィン
等、他の熱放散手段を用いることができる場合に、大電
流用デバイスとして適用可能なものである。
ン層部分は島状とせず、縦方向に電流を流す半導体装置
に係るものである。本実施形態では、シリコン層部分が
島状でないので、熱伝導度は落ちるが、電流を縦方向に
流せるメリットは大きく、ヒートシンクや放熱フィン
等、他の熱放散手段を用いることができる場合に、大電
流用デバイスとして適用可能なものである。
【００３４】図５は、本発明の第１の実施形態に係る半
導体装置を形成するプロセスを示した工程断面図であ
る。図５（ａ）において５１は半導体基板であり、（１
００）面が研磨されたｎ型シリコン結晶基板で、厚さは
３００ミクロンである。
導体装置を形成するプロセスを示した工程断面図であ
る。図５（ａ）において５１は半導体基板であり、（１
００）面が研磨されたｎ型シリコン結晶基板で、厚さは
３００ミクロンである。
【００３５】まず、シリコン基板５１の洗浄を行った
後、第１の実施形態と同様にＳｉＣ形成炉（図示せず）
にセットする。成膜は第１の実施形態と同様である。こ
の方法により導電性のＳｉＣ層５２を厚さ２５０ミクロ
ンで形成した（図５（ｂ））。このとき形成されたＳｉ
Ｃは立方晶であった。シリコン基板５１の（１００）面
には（１００）面のＳｉＣ層５２が形成された。シリコ
ン基板１の（１００）面とこの上のＳｉＣ（１００）面
とは、横方向に見れば元素配置が連続しており、クラッ
クなどの発生はなかった。
後、第１の実施形態と同様にＳｉＣ形成炉（図示せず）
にセットする。成膜は第１の実施形態と同様である。こ
の方法により導電性のＳｉＣ層５２を厚さ２５０ミクロ
ンで形成した（図５（ｂ））。このとき形成されたＳｉ
Ｃは立方晶であった。シリコン基板５１の（１００）面
には（１００）面のＳｉＣ層５２が形成された。シリコ
ン基板１の（１００）面とこの上のＳｉＣ（１００）面
とは、横方向に見れば元素配置が連続しており、クラッ
クなどの発生はなかった。
【００３６】その後、シリコン基板１を研磨して、厚さ
４０ミクロンのシリコン層６１を形成した（図５
（ｃ））。次に、シリコン層６１及びＳｉＣ層５２に縦
型のＭＯＳＦＥＴを形成する。
４０ミクロンのシリコン層６１を形成した（図５
（ｃ））。次に、シリコン層６１及びＳｉＣ層５２に縦
型のＭＯＳＦＥＴを形成する。
【００３７】即ち、シリコン層６１の表面に図示しない
マスクを形成し、このマスクを用いてシリコン層６１に
対して選択的にｐ型不純物としてボロンのイオン注入を
行う。次に、１１００℃の熱処理を行うことによってボ
ロンの活性化を行う。これによりシリコン層６１には選
択的にｐ型ベース層６１ａが形成される。この熱処理工
程において、ボロンのＳｉＣ層５２中の活性化率はシリ
コン層６１中の活性化率よりも著しく小さいので、ｐ型
ベース層６１ａの深さをシリコン層６１の深さに一致さ
せることができ、その深さをシリコン層６１面内で均一
化することが可能である。なお、ｐ型ベース層６１ａが
形成されないシリコン層６１の部分はｎ型シリコン層６
１ａとして残る。その後、通常のシリコンプロセスによ
りＭＯＳＦＥＴを作製する。
マスクを形成し、このマスクを用いてシリコン層６１に
対して選択的にｐ型不純物としてボロンのイオン注入を
行う。次に、１１００℃の熱処理を行うことによってボ
ロンの活性化を行う。これによりシリコン層６１には選
択的にｐ型ベース層６１ａが形成される。この熱処理工
程において、ボロンのＳｉＣ層５２中の活性化率はシリ
コン層６１中の活性化率よりも著しく小さいので、ｐ型
ベース層６１ａの深さをシリコン層６１の深さに一致さ
せることができ、その深さをシリコン層６１面内で均一
化することが可能である。なお、ｐ型ベース層６１ａが
形成されないシリコン層６１の部分はｎ型シリコン層６
１ａとして残る。その後、通常のシリコンプロセスによ
りＭＯＳＦＥＴを作製する。
【００３８】図６は、かかる縦型のＭＯＳＦＥＴの構成
を示す断面図である。即ち、５３、５５はｎ型ソース、
５４、５６はソース電極、５９ａはｎ型ドレイン、５９
ｂはドレイン電極、５７はゲート絶縁膜、５８はゲート
電極である。ｐ型ベース層６１ａには、ゲート電極１８
と対向する部分にｎチャネルが形成される。
を示す断面図である。即ち、５３、５５はｎ型ソース、
５４、５６はソース電極、５９ａはｎ型ドレイン、５９
ｂはドレイン電極、５７はゲート絶縁膜、５８はゲート
電極である。ｐ型ベース層６１ａには、ゲート電極１８
と対向する部分にｎチャネルが形成される。
【００３９】そして、この素子を放熱部のある銅を主成
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。また、製造工程において割れや欠けなどの発生はな
かった。
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。また、製造工程において割れや欠けなどの発生はな
かった。
【００４０】本実施形態における導電性のＳｉＣ層５２
はｎ型のＳｉＣであり、その比抵抗は０．０２Ωｃｍで
あった。また、ＳｉＣ層５２とｐ型シリコン層６１の界
面はヘテロ接合５１ａとなるが、界面順位が存在するた
めコンタクト抵抗はわずかなものであった。このように
して製作したデバイスは、縦方向に電流が流せるので、
横型の半導体パワー素子に比べて抵抗が約１／５以下と
なる。
はｎ型のＳｉＣであり、その比抵抗は０．０２Ωｃｍで
あった。また、ＳｉＣ層５２とｐ型シリコン層６１の界
面はヘテロ接合５１ａとなるが、界面順位が存在するた
めコンタクト抵抗はわずかなものであった。このように
して製作したデバイスは、縦方向に電流が流せるので、
横型の半導体パワー素子に比べて抵抗が約１／５以下と
なる。
【００４１】また、高濃度に窒素をドープしたＳｉＣは
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層６１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層５２にクラックの発生はなかった。
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層６１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層５２にクラックの発生はなかった。
【００４２】（第４の実施形態）本実施形態は、第３の
実施形態の半導体素子をトレンチ型半導体素子とした例
を示すものである。第３の実施形態における図５（ａ）
〜（ｃ）に示す工程までは同様である。８１ａはｎ型シ
リコン層（厚さ４０ミクロン）、７２はｎ型ＳｉＣ層
（比抵抗０．０２Ωｃｍ）である。
実施形態の半導体素子をトレンチ型半導体素子とした例
を示すものである。第３の実施形態における図５（ａ）
〜（ｃ）に示す工程までは同様である。８１ａはｎ型シ
リコン層（厚さ４０ミクロン）、７２はｎ型ＳｉＣ層
（比抵抗０．０２Ωｃｍ）である。
【００４３】その後、ｐ型シリコン層７３を５ミクロン
の厚さでｎ型シリコン層８１上にエピタキシャル技術に
より形成し、さらに、拡散処理によりｎ型シリコン層８
１の表面にｎ型シリコン層７４を形成した。その後、溝
を形成した。この溝の内面にゲート絶縁膜として７７
を、さらに溝を埋め込むようにゲート電極７８を形成し
た。ｐ型シリコン層７３はベース層、ｎ型シリコン層７
４はソース領域となる。ｎ型シリコン層７４の表面には
ソース電極７５、７６を形成した。裏面のｎ型ＳｉＣ層
表面にｎ型ドレイン層７９ａを形成し、さらにその表面
上にＮｉ層７９ｂを形成しシンター処理をした。このＮ
ｉ層７９ｂがドレイン電極となる。ｐ型シリコン層７３
には、ゲート電極７８と対向する部分にｎチャネルが形
成される。
の厚さでｎ型シリコン層８１上にエピタキシャル技術に
より形成し、さらに、拡散処理によりｎ型シリコン層８
１の表面にｎ型シリコン層７４を形成した。その後、溝
を形成した。この溝の内面にゲート絶縁膜として７７
を、さらに溝を埋め込むようにゲート電極７８を形成し
た。ｐ型シリコン層７３はベース層、ｎ型シリコン層７
４はソース領域となる。ｎ型シリコン層７４の表面には
ソース電極７５、７６を形成した。裏面のｎ型ＳｉＣ層
表面にｎ型ドレイン層７９ａを形成し、さらにその表面
上にＮｉ層７９ｂを形成しシンター処理をした。このＮ
ｉ層７９ｂがドレイン電極となる。ｐ型シリコン層７３
には、ゲート電極７８と対向する部分にｎチャネルが形
成される。
【００４４】そして、この素子を放熱部のある銅を主成
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。また、製造工程において割れや欠けなどの発生はな
かった。
分としたパッケージにメタル半田でマウントした。な
お、上記コールドウォールで形成したＳｉＣの熱伝導率
は３Ｗ／ｃｍ・ｄｅｇ以上であり、シリコンに比べ４倍
以上であった。このようにして製作したデバイスは、熱
伝導の悪いシリコンが薄く放熱性がよいので、通常の方
法で製作したシリコンの厚さが３００ミクロンの素子に
比べて、約４割高いパワーまで故障することはなかっ
た。また、製造工程において割れや欠けなどの発生はな
かった。
【００４５】本実施形態において、ＳｉＣ層７２とｐ型
シリコン層８１の界面はヘテロ接合７１ａとなるが、界
面順位が存在するためコンタクト抵抗はわずかなもので
あった。このようにして製作したデバイスは、縦方向に
電流が流せるので、横型の半導体パワー素子に比べて抵
抗が約１／５以下となる。
シリコン層８１の界面はヘテロ接合７１ａとなるが、界
面順位が存在するためコンタクト抵抗はわずかなもので
あった。このようにして製作したデバイスは、縦方向に
電流が流せるので、横型の半導体パワー素子に比べて抵
抗が約１／５以下となる。
【００４６】また、高濃度に窒素をドープしたＳｉＣは
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層８１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層７２にクラックの発生はなかった。
結晶性が若干劣り、クラックなどが発生することがまれ
に見られる。濃度が高く抵抗が小さい方がシリコンとの
接触抵抗が小さく有利である。そこでコンタクト抵抗を
小さくしながらクラックを防ぐ手段として、気相成長の
初期に高濃度とし、その後は濃度を下げることが効果的
であった。具体的には、ＳｉＣ全体にわたって０．０１
Ωｃｍ以下の比抵抗とするとクラックが発生することが
あったが、０．０１Ωｃｍの層を１００ｎｍ形成したあ
と窒素の流量を変えて０．０２Ωｃｍの層を２５０ミク
ロン形成した。この場合、シリコン層８１との間のコン
タクト抵抗を約半分に下げることができた。もちろんＳ
ｉＣ層７２にクラックの発生はなかった。
【００４７】なお、本発明は上記実施形態に限定される
ものではない。例えば上記実施形態ではＭＯＳＦＥＴを
形成した例を中心に説明したが、ドレイン層の導電型を
ソース層と反対の導電型とすることにより、ＩＧＢＴ
（絶縁ゲート型パイポーラトランジスタ）に対しても同
様に適用することが可能である。また、その他の半導体
素子、例えばダイオードに対しても適用することができ
る。これらの場合も上記実施形態と同様の効果が得られ
る。
ものではない。例えば上記実施形態ではＭＯＳＦＥＴを
形成した例を中心に説明したが、ドレイン層の導電型を
ソース層と反対の導電型とすることにより、ＩＧＢＴ
（絶縁ゲート型パイポーラトランジスタ）に対しても同
様に適用することが可能である。また、その他の半導体
素子、例えばダイオードに対しても適用することができ
る。これらの場合も上記実施形態と同様の効果が得られ
る。
【００４８】その他、本発明の趣旨を逸脱しない範囲で
種々変形して実施することが可能である。
種々変形して実施することが可能である。
【００４９】
【発明の効果】本発明によれば、抵抗の増大、パワーロ
スを抑制しつつハイパワー動作でのデバイス動作を可能
とする半導体装置を製造歩留まり良く提供することがで
きる。
スを抑制しつつハイパワー動作でのデバイス動作を可能
とする半導体装置を製造歩留まり良く提供することがで
きる。
【図１】 本発明の第１の実施形態に係る縦型ＭＯＳＦ
ＥＴの製造方法を示す工程断面図。
ＥＴの製造方法を示す工程断面図。
【図２】 本発明の第１の実施形態に係る縦型ＭＯＳＦ
ＥＴの構成を示す断面図。
ＥＴの構成を示す断面図。
【図３】 本発明の第２の実施形態に係る横型ＭＯＳＦ
ＥＴの製造方法を示す工程断面図。
ＥＴの製造方法を示す工程断面図。
【図４】 本発明の第２の実施形態に係る横型ＭＯＳＦ
ＥＴの構成を示す断面図。
ＥＴの構成を示す断面図。
【図５】 本発明の第３の実施形態に係る縦型ＭＯＳＦ
ＥＴの製造方法を示す工程断面図。
ＥＴの製造方法を示す工程断面図。
【図６】 本発明の第３の実施形態に係る縦型ＭＯＳＦ
ＥＴの構成を示す断面図。
ＥＴの構成を示す断面図。
【図７】 本発明の第４の実施形態に係る縦型ＭＯＳＦ
ＥＴの構成を示す断面図
ＥＴの構成を示す断面図
【図８】 従来のＭＯＳＦＥＴの構成を示す断面図。
１…シリコン基板 １ａ…ヘテロ接合 ２…ＳｉＣ層 ３、５…ｎ型ソース ４、６…ソース電極 ７…ゲート絶縁膜（酸化膜） ８…ゲート電極 ９ａ…ドレイン電極 ９ｂ…ドレイン電極 １１…シリコン層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/91 Ｆ
Claims (5)
- 【請求項１】 炭化珪素層の第１の表面に島状に互いに
離間して形成され、炭化珪素よりも熱伝導度が低い半導
体材料からなる複数の半導体層と、当該半導体層の各々
に設けられた第１の電極と、前記炭化珪素層の第１の表
面に対して裏面となる第２の表面に設けられた第２の電
極とを具備し、前記第１の電極と前記第２の電極との間
に電流が流れることを特徴とする半導体装置。 - 【請求項２】 前記炭化珪素層と前記複数の半導体層と
の間の界面部分の不純物濃度が周りの部分に比べて高い
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 炭化珪素よりも熱伝導度が低い半導体材
料からなる半導体基板の第１の表面に凹部を形成する工
程と、この凹部を埋めるように前記半導体基板上に炭化
珪素層を形成する工程と、前記半導体基板の第１の表面
に対して裏面となる第２の表面の側から当該半導体基板
の厚みを減らして前記炭化珪素層の第１の表面を露出さ
せる工程と、厚みを減らした前記半導体基板の第２の表
面に第１の電極を設ける工程と、前記炭化珪素層の第１
の表面に対して裏面となる第２の表面に第２の電極を設
ける工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項４】 炭化珪素層の表面に島状に互いに離間し
て形成され、炭化珪素よりも熱伝導度が低い半導体材料
からなる複数の半導体層と、当該半導体層の各々に形成
された半導体素子と、前記複数の半導体層間の前記炭化
珪素層の領域に少なくとも形成された素子分離領域とを
具備することを特徴とする半導体装置。 - 【請求項５】 炭化珪素よりも熱伝導度が低い半導体材
料からなる半導体基板の第１の表面に凹部を形成する工
程と、この凹部を埋めるように前記半導体基板上に炭化
珪素層を形成する工程と、前記半導体基板の第１の表面
に対して裏面となる第２の表面の側から当該半導体基板
の厚みを減らして前記炭化珪素層の表面を露出させる工
程と、厚みを減らした前記半導体基板に半導体素子を形
成する工程と、前記炭化珪素層に素子分離領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289794A JP2002100773A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289794A JP2002100773A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100773A true JP2002100773A (ja) | 2002-04-05 |
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|---|---|---|---|
| JP2000289794A Pending JP2002100773A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2002100773A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100360A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
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-
2000
- 2000-09-25 JP JP2000289794A patent/JP2002100773A/ja active Pending
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