CN110301034A - 碳化硅层叠基板及其制造方法 - Google Patents

碳化硅层叠基板及其制造方法 Download PDF

Info

Publication number
CN110301034A
CN110301034A CN201880010575.8A CN201880010575A CN110301034A CN 110301034 A CN110301034 A CN 110301034A CN 201880010575 A CN201880010575 A CN 201880010575A CN 110301034 A CN110301034 A CN 110301034A
Authority
CN
China
Prior art keywords
layer
impurity concentration
semiconductor layer
silicon carbide
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880010575.8A
Other languages
English (en)
Other versions
CN110301034B (zh
Inventor
小西久美子
大内洁
小林庆亮
岛明生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proterial Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Publication of CN110301034A publication Critical patent/CN110301034A/zh
Application granted granted Critical
Publication of CN110301034B publication Critical patent/CN110301034B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Abstract

在碳化硅层叠基板内，提高将使通电可靠性劣化的缺陷即基底面位错(BPD)转换为无害的缺陷即贯通刃状位错(TED)的效率，由此，提高碳化硅层叠基板的可靠性。作为该方法，在具有SiC基板和依次形成于SiC基板上的外延层即缓冲层及漂移层的碳化硅层叠基板上，在SiC基板和缓冲层之间，以与SiC基板的上表面相接触的方式形成杂质浓度比SiC基板及缓冲层低且比漂移层高的半导体层。

Description

碳化硅层叠基板及其制造方法
技术领域
本发明涉及一种碳化硅层叠基板及其制造方法。
背景技术
半导体功率元件除高耐压外，还要求低接通电阻、低开关损耗，但目前主流的硅(Si)功率元件接近理论上的性能极限。与Si相比，碳化硅(SiC)的绝缘击穿电场强度高约一个数量级(位)，因此，通过使保持耐压的漂移层减薄至约1/10、使杂质浓度增高约100倍，能够使元件电阻在理论上降低三个数量级以上。另外，因为相对于Si而言带隙约三倍大，所以也可以进行高温动作，期待着SiC半导体元件具有超过Si半导体元件的性能。
专利文献1(日本特表2007－506289号公报)中记载：为降低外延层的位错(缺陷)的密度，通过依次对SiC基板的表面进行非选择性蚀刻及选择性蚀刻，去除存在位错的部分，之后，形成外延层。
专利文献2(日本特开2009－295728号公报)中记载：在SiC基板和外延层(漂移层)之间形成杂质浓度比SiC基板低且比外延层(漂移层)高的半导体层(缓冲层)。
专利文献3(国际公布第2016/092887号)中记载：在于SiC基板上依次形成第一外延层、第二外延层及第三外延层的情况下，使第二外延层的浓度提高至1×1017cm－3以上，将第二外延层用作空穴陷阱。
现有技术文献
专利文献
专利文献1：日本特表2007－506289号公报
专利文献2：日本特开2009－295728号公报
专利文献3：国际公布第2016/092887号
发明内容
发明要解决的课题
在于SiC基板上的外延层中形成BPD(Basal Plane Dislocation、基底面位错)的情况下，如果电流在形成BPD的区域流通，则层叠缺陷在外延层内生长，由此，出现碳化硅层叠基板的电阻值增大的问题。
外延层中的BPD大多相承于原本存在于基板中的BPD。因此，在器件的制造方法工艺中不能抑制存在于外延层中的BPD，为了抑制BPD的发生，必须提高基板的品质(BPD的低密度化)。
另外，已知可以将BPD的一部分在SiC基板和外延层的界面转换为贯通螺旋位错(TED：Threading Edge Dislocation)。TED没有可扩展性，对通电可靠性无害。因此，作为防止BPD的生长导致的碳化硅层叠基板的电阻增大的方法之一，有提高将BPD向TED转换的效率的方法。
其中，在专利文献1所述的技术中，存在如下问题：在为了去除BPD而使基板的表面凹陷后，在基板上形成外延层，因此，外延层的表面的形态显著劣化，在断开特性方面漏电流变大。另外，在专利文献2所述的技术中，存在如下问题：缓冲层的杂质浓度和SiC基板的杂质浓度的差小，因此，从BPD向TED的转换效率未充分提高。另外，在专利文献3所述的技术中，关于从第二外延层内贯通到第三外延层的上表面侧的BPD，不能抑制BPD向层叠缺陷扩展，需要提高从BPD向TED的转换效率而降低BPD。另外，专利文献3中存在如下问题：第一外延层的施主浓度过低，因此，第一外延层成为高电阻，元件特性劣化。
本发明的所述及其它目的和新的特征从本说明书的描述及附图中变得显而易见。
用于解决课题的技术方案
如果对本申请公开的实施方式中的代表性实施方式的概要进行简单说明，则如下。
代表性实施方式的碳化硅层叠基板具有依次形成于第一导电型的SiC基板上的第一导电型的第一半导体层、第一导电型的第二半导体层及第一导电型的第三半导体层，第一半导体层的杂质浓度比第二半导体层的杂质浓度低且比第三半导体层的杂质浓度高，第二半导体层的杂质浓度比SiC基板的杂质浓度低。
发明效果
根据代表性实施方式，能够抑制碳化硅层叠基板上的电阻的增大，因此，能够提高碳化硅基板的可靠性。
附图说明
图1是使用本发明的第一实施方式的碳化硅层叠基板的半导体芯片的俯视图；
图2是图1的A－A线的剖视图；
图3是使用本发明的第一实施方式的碳化硅层叠基板的半导体芯片的俯视图；
图4是表示使用本发明的第一实施方式的碳化硅层叠基板的半导体芯片的制造工序的剖视图；
图5是表示继图4的半导体芯片的制造工序的剖视图；
图6是表示继图5的半导体芯片的制造工序的剖视图；
图7是表示继图6的半导体芯片的制造工序的剖视图；
图8是表示继图7的半导体芯片的制造工序的剖视图；
图9是表示继图8的半导体芯片的制造工序的剖视图；
图10是表示继图9的半导体芯片的制造工序的剖视图；
图11是表示继图10的半导体芯片的制造工序的剖视图；
图12是表示继图11的半导体芯片的制造工序的剖视图；
图13是表示继图12的半导体芯片的制造工序的剖视图；
图14是使用本发明的第二实施方式的碳化硅层叠基板的半导体芯片的剖视图；
图15是使用本发明的第二实施方式的变形例1的碳化硅层叠基板的半导体芯片的剖视图；
图16是使用本发明的第二实施方式的变形例2的碳化硅层叠基板的半导体芯片的剖视图；
图17是表示在外延层出现的各种缺陷的剖视图；
图18是用于说明在半导体基板上的外延层出现的肖克利型层叠缺陷的半导体基板上的外延层的概略图；
图19是比较例的碳化硅层叠基板的剖视图。
具体实施方式
下面，基于附图对本发明的实施方式进行详细说明。此外，在用于说明实施方式的所有图中，对具有相同功能的部件标注相同标号，省略其重复说明。另外，在实施方式中，除特别需要外，原则上不重复进行相同或同样部分的说明。
另外，标号“-”及“+”表示导电型为n型或p型的杂质的相对浓度，例如，在n型杂质的情况下，杂质浓度按照“n－－”“n－”“n”“n+”“n++”的顺序依次变高。
本申请所述的基板有时指不包含外延层的半导体基板，有时指具有包含半导体基板和该半导体基板上的外延层的层叠结构的基板。在以下各实施方式中简称为“SiC基板”、“半导体基板”或“SiC半导体基板”的情况下，这些基板是指不包含外延层的基板。与此相对，在以下各实施方式中简称为“碳化硅层叠基板”的情况下，该基板是指包含半导体基板及该半导体基板上的外延层的层叠基板。
(实施方式1)
<碳化硅层叠基板的结构>
下面，使用图1～图3对使用本实施方式的碳化硅层叠基板的半导体芯片的结构进行说明。图1是使用本实施方式的碳化硅层叠基板的半导体芯片的俯视图。图2是图1的A－A线的剖视图。图3是使用本实施方式的碳化硅层叠基板的半导体芯片的俯视图，且示出了比形成图1所示的多个元件的区域靠上层的焊盘的形成层。
如图1所示，半导体芯片60在半导体基板上具有形成于半导体基板的表面侧的外延层即漂移层3。图1主要示出了漂移层3的上表面，省略了漂移层3上的栅极绝缘膜、栅电极、层间绝缘膜、硅化物层、接触插塞、钝化膜及焊盘等的图示。图1示出了漂移层3的上表面和形成于该上表面的各种半导体区域。
图2的左侧示出了图1的A－A线的剖视图，即包含SiC(碳化硅)MOSFET(MetalInsulator Semiconductor Field Effect Transistor)的半导体芯片60(参照图1)的中心部的元件区域的结构。即，图2的左侧的剖视图示出了半导体芯片60的活性区域的多个SiCMOSFET(下面，有时简称为MOSFET)的截面。
图2的右侧通过曲线图示出了图2的左侧所示的截面结构的深度方向和杂质浓度的关系。即，该曲线图的横轴表示杂质浓度(在此为n型杂质的浓度)，纵轴表示深度。在此所说的深度是指由构成半导体芯片60的SiC基板(半导体基板、半导体层)1、半导体层(基底面位错转换层、外延层)11、缓冲层(空乏层势垒层、外延层、半导体层)2及漂移层(半导体层、外延层)3构成的层叠结构的从上表面到下表面的深度。另外，深度是指与SiC基板1的主面垂直的方向，且从上方朝向下方的距离。该曲线图仅示出了SiC基板1、半导体层11、缓冲层2及漂移层3各自的杂质浓度，未显示形成其它的接触区域、阱区域、源区域及漏区域等的部位的杂质浓度。
SiC基板1为n++型六方晶系半导体基板，SiC基板1、半导体层11、缓冲层2及漂移层3均通过由SiC(碳化硅)构成的n型半导体构成。本实施方式的碳化硅层叠基板通过由构成半导体芯片60的SiC基板1、半导体层11、缓冲层2及漂移层3构成的层叠结构构成。换言之，SiC基板1和SiC基板1上的各外延层(例如，半导体层11、缓冲层2及漂移层3)的导电型(第一导电型)为n型。
此外，本申请所述的碳化硅层叠基板并不仅指切割前的圆板状的基板，也指构成在将元件形成于基板上的外延层后进行切割工序而得到的半导体芯片的基板。
如图1所示，在本实施方式的碳化硅层叠基板上搭载有由晶格结构构成的多个MOSFET，个片化的碳化硅层叠基板构成半导体芯片60。用于将电位向构成这些MOSFET的栅电极(未图示)及源区域81供给的各焊盘如图3所示。
如图3所示，在半导体芯片60的上表面形成有从外部控制电路(未图示)施加栅电压的栅焊盘61。栅焊盘61与构成上述MOSFET的栅电极92(参照图2)电连接。另外，形成于半导体芯片60的多个MOSFET各自的源区域并联电连接，与源焊盘62连接。即，一个源焊盘62与多个源区域电连接。
在图1所示的半导体芯片60的中央部的元件区域(有源区域)65配置有多个成为MOSFET的最小单位结构的单元格70。将施加于图3所示的栅焊盘61的栅电压通过栅焊盘61向各单元格70的栅电极(未图示)供给。此外，图3所示的栅焊盘61的位置及个数或源焊盘62的形状等可以多种多样，但并不对本实施方式的碳化硅层叠基板的效果造成影响。
如图1所示，半导体芯片60俯视时具有矩形形状。俯视时，在半导体芯片60的中央部存在元件区域65，周缘区域66及终止区域67以包围元件区域65的周围的方式存在。即，俯视时，元件区域65、周缘区域66及终止区域67从构成半导体芯片60的半导体基板上的漂移层3的上表面的中央部朝向漂移层3的上表面的端部依次存在。
此外，终止区域67是包含周缘区域66的区域。周缘区域66为用于将电位向形成于终止区域67的JTE(Junction Termination Extension)区域85供给的供电部。周缘区域66及终止区域67分别具有沿着矩形的半导体芯片60的各边延伸的环状结构。JTE区域85是形成于漂移层3的上表面的p型半导体区域。
在被周缘区域66包围的区域即元件区域65配置有多个由阱区域80、源区域81及第一接触区域82构成的单元格70。单元格70为MOSFET的最小单位结构。在漂移层3的上表面，多个单元格70相互分离。俯视时，在各单元格70内，以第一接触区域82为中心，在其周围依次配置有源区域81及阱区域80。
即，俯视时，以包围第一接触区域82的外侧的方式形成源区域81，而且，以包围源区域81的外侧的方式形成阱区域80。俯视时，第一接触区域82、源区域81及阱区域80均具有矩形结构。
第一接触区域82和源区域81相邻，以横跨第一接触区域82和源区域81的边界上的方式，在第一接触区域82和源区域81的上表面形成硅化物层95(参照图2)。
在此，作为俯视时具有正四边形结构的晶格示出了单元格70，但不限于此，例如，单元格70的形状也可以为长方形或多边形等。另外，图1仅示出了五个单元格70，但实际上在元件区域65内配置有多个单元格70。
另外，在此，将多个单元格70沿与半导体芯片60的端部的平行的两边平行的第一方向排列配置，将这样设置的列沿与第一方向正交的方向配置多个。而且，将在第二方向上相邻的列彼此的单元格70沿第一方向错开半个周期地排列。但是，不限于此，也可以在纵横上以等节距配置多个单元格70。即，多个单元格70也可以呈矩阵状配置。
在周缘区域66内，在漂移层3的上表面形成有环状的第二接触区域83。在此所说的周缘区域66是指俯视时与第二接触区域83重叠的区域。即，周缘区域66的布局由第二接触区域83的形成区域规定。第二接触区域83是形成于漂移层3的上表面的p+型半导体区域。第二接触区域83是为了固定终止区域67的电位而形成的区域、或用于向JTE区域85供给电位的区域。
通过经由第二接触区域83对JTE区域85施加电位，能够缓和施加反向电压时的终端区域内的电场集中，维持半导体芯片的高耐压。在此，作为半导体芯片的终止结构，对形成JTE区域的结构进行说明，但为了缓和半导体芯片的电场，终止结构例如也可以是具有多个俯视时将元件区域呈环状包围的p型半导体区域的FLR(Field Limiting Ring)结构等。
如图2所示，本实施方式的半导体芯片60(参照图1)具有n++型六方晶系半导体基板即SiC基板1。在SiC基板1上形成有由杂质浓度比SiC基板1低的SiC构成的n－型半导体层11。在半导体层11上形成有由杂质浓度比半导体层11高且比SiC基板1低的SiC构成的n+型缓冲层2。在缓冲层2上形成有由杂质浓度比半导体层11低的SiC构成的n－－型漂移层3。
SiC基板1、半导体层11、缓冲层2及漂移层3包含n型杂质(例如，氮(N)或磷(P))。SiC基板1、半导体层11、缓冲层2及漂移层3各自的上述杂质浓度均指n型杂质的浓度(Nd)。在元件区域，在漂移层3的上表面形成有多个n沟道型MOSFET晶格结构。
如图2的右侧的曲线图所示，杂质浓度的大小关系为SiC基板1>缓冲层2>半导体层11>漂移层3。本实施方式的主要特征在于，在高浓度的SiC基板1上，以与SiC基板1的主面相接触的方式形成杂质浓度比SiC基板1低的半导体层(基底面缺陷转换层)11。另外，本实施方式的其它特征在于，半导体层11的杂质浓度比在上表面具有元件的漂移层3的杂质浓度高。
SiC基板1的n型杂质的浓度例如比1×1018cm－3大且为1×1019cm－3以下。SiC基板1的主面例如为Si面，且为在<11－20>方向上倾斜4～8度的{0001}面。例如，半导体层11的膜厚为几百nm。半导体层11的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。缓冲层2的膜厚例如为0.5～8μm。缓冲层2的n型杂质浓度为1×1017cm－3以上且低于1×1019cm－3。漂移层3的膜厚例如为3～80μm。漂移层3的n型杂质浓度可以根据形成于漂移层3的上部的功率器件的规格任意设定，例如低于1×1014cm－3～5×1016cm－3。
此外，在此所示的基板及各半导体层各自的杂质浓度的数值中存在相互重叠的范围，但在本实施方式的碳化硅层叠基板中，关于杂质浓度的大小关系，通常满足SiC基板1>半导体层11>漂移层3。例如，在漂移层3的杂质浓度为2×1016cm－3的情况下，半导体层11的杂质浓度必须大于2×1016cm－3。
另外，半导体层11的杂质浓度通常比SiC基板1及缓冲层2各自的杂质浓度低，但缓冲层2的杂质浓度也可以超过SiC基板1的杂质浓度。其中，如果SiC基板1的杂质浓度比缓冲层2的杂质浓度高，则半导体层11和SiC基板1的浓度差变大，因此，能够提高后述的将BPD转换为TED的效率。
另外，在半导体芯片60(参照图1)的与主面相反侧的背面侧形成有上述MOSFET的漏配线用电极90。具体而言，在SiC基板1的背面形成有杂质浓度比SiC基板1高的n型半导体区域即漏区域84，与漏区域84的底面相接触地形成有第三硅化物层100。即，SiC基板1的背面被第三硅化物层100覆盖。第三硅化物层100的底面即与SiC基板1侧的相反侧的面被漏配线用电极90覆盖。
在元件区域，从漂移层3的上表面以规定深度形成有多个p型半导体区域即阱区域80。阱区域80是导入了p型杂质(例如，铝(Al)或硼(B))的半导体区域。在各阱区域80内，从漂移层3的上表面以规定深度形成有n+型半导体区域即源区域81。源区域81是导入了n型杂质(例如，氮(N)或磷(P))的半导体区域。
另外，在各阱区域80内，从漂移层3的上表面以规定深度形成有p+型半导体区域即第一接触区域82。第一接触区域82是为了固定阱区域的电位而设置的区域，具有与源区域81大致同样的深度。第一接触区域82是导入了p型杂质(例如，铝(Al)或硼(B))的半导体区域。第一接触区域82配置为被相邻的源区域81从两侧夹持。另外，第一接触区域82的底部、以及源区域81的底部及侧面被阱区域80覆盖。
在漂移层3的上表面形成有多个由阱区域80、源区域81及第一接触区域82构成的单元格70，单元格70彼此分离。在相邻的单元格70之间的漂移层3上经由栅极绝缘膜91形成有栅电极92，栅极绝缘膜91的端部的上表面、栅电极92的侧面及上表面被层间绝缘膜93覆盖。在覆盖各栅电极92的层间绝缘膜93之间的开口部68，第一接触区域82及源区域81未被栅极绝缘膜91、栅电极92及层间绝缘膜93覆盖。即，栅极绝缘膜91、栅电极92及层间绝缘膜93具有到达单元格70的上表面的开口部68，在开口部68的底部，第一接触区域82及源区域81露出。
在切在元件区域内的层间绝缘膜93的开口部68即接触孔内的底部露出的源区域81的一部分及第一接触区域82各自的表面上形成有硅化物层95。将连接部即接触插塞94嵌入与源区域81的一部分及第一接触区域82相接触的硅化物层95上的开口部68。嵌入多个开口部68的多个接触插塞94分别与形成于层间绝缘膜93的源配线用电极96成为一体。源配线用电极96与源焊盘62(参照图3)电连接。在此，从覆盖终止区域的上部的钝化膜(未图示)露出的源配线用电极96的上表面自身构成源焊盘62。
源区域81的一部分及第一接触区域82经由硅化物层95以对接触插塞94具有欧姆性的方式电连接。因此，源区域81的一部分及第一接触区域82经由硅化物层95、接触插塞94及源配线用电极96与源焊盘62连接。同样，在栅电极92上，在未图示区域连接有接触插塞，栅电极92经由该接触插塞及栅配线用电极与栅焊盘61(参照图3)电连接。
形成于本实施方式的半导体芯片的MOSFET至少具有栅电极92、源区域81、漏区域84。在使MOSFET动作时，通过对栅电极92施加规定的电压而使MOSFET接通，使电流从电位高的漏流向电位低的源。该MOSFET的沟道区域形成于p型半导体区域即阱区域80内的上部。即，驱动MOSFET时的电流从漏配线用电极90穿过漂移层3内且栅极绝缘膜91附近的区域，穿过漂移层3的上表面附近的阱区域80内且栅电极92正下的区域，流向源区域81。
在本实施方式中，在向第一接触区域82供给电位的情况下，pn电流流向MOSFET的内置二极管(内置pn二极管)的pn结。另外，在向第二接触区域83供给电位的情况下，pn电流流向终止区域的内置二极管的pn结。在此所说的MOSFET的内置二极管是指例如与p+型第一接触区域82连接的p型阱区域80和n－－型漂移层3之间的pn结部分。另外，在此所说的终止区域的内置二极管是指例如与p+型第二接触区域83(参照图1)连接的p型JTE区域85(参照图1)和n－－型漂移层3之间的pn结部分。此外，在本申请中将流向包含漂移层3的基板内的pn结的电流称为pn电流。
<碳化硅层叠基板的制造方法>
使用图4～图13对本实施方式的碳化硅层叠基板及包含该基板的半导体装置的制造方法按照工序依次进行说明。图4～图13是表示使用本实施方式的碳化硅层叠基板的半导体芯片的制造工序的剖视图。图4～图13示出了形成MOSFET的元件区域的截面。图4～图13的元件区域的截面是与使用图2进行说明的位置相同的位置处的截面。
首先，如图4所示，准备n++型SiC基板1。以较高的浓度将n型杂质导入到SiC基板1。该n型杂质例如为N(氮)，该n型杂质的杂质浓度例如比1×1018cm－3大且为1×1019cm－3以下。SiC基板1的主面例如为沿<11－20>方向倾斜4～8度的{0001}面。通过CMP(ChemicalMechanical Polishing)法对SiC基板1的主面及与主面相反侧的背面分别进行研磨，使其成为镜面。
接着，如图5所示，在SiC基板1上依次形成半导体层11、缓冲层2及漂移层3。即，如下通过外延生长法依次形成由SiC构成的各种半导体层(外延层、外延生长层)。
首先，在对SiC基板1进行了RCA洗净后，将其设置于化学气相沉积(CVD：ChemicalVapor Deposition)装置的炉内的衬托器。接着，对炉内进行排气直至变成1×10－4Pa以下的真空度。接着，将运载气体即氢导入到炉内，将炉内的压力设为1～30kPa。这样，一边导入氢，一边保持直至衬托器稳定在设定温度。衬托器的设定温度例如为1400～1700℃。接着，将原料气体导入到炉内。原料气体使用硅烷和丙烷，使用氮作为杂质掺杂气体。通过供给这些原料气体，开始由SiC构成的外延层的生长。
通过在任意变更这些气体流量和衬托器的设定温度、炉内压力的同时进行外延生长，在SiC基板1上以希望的杂质浓度及膜厚依次形成半导体层(第一外延层)11、缓冲层(第二外延层)2及漂移层(第三外延层)3。
半导体层11是为了提高在SiC基板1和半导体层11的界面将BPD转换为TED的效率而设置的层。在从杂质浓度高的层内朝向杂质浓度低的层内传播的情况下，该转换效率的提高利用因这些层之间的浓度差而容易发生从BPD向TED的转换的性质来实现。因此，半导体层11以比SiC基板1低的杂质浓度形成。
半导体层11的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。为了提高在SiC基板1和半导体层11的界面将BPD转换为TED的效率，理想的是，半导体层11的杂质浓度低。其中，半导体层11的浓度越低电阻越高，因此，在外延层的上表面和基板的背面之间成为电流路径的功率器件中，元件特性劣化。因此，需要将半导体层11的杂质浓度设为比1×1016cm－3大。
另外，半导体层11的膜厚优选为1μm以下。这是为了防止因使半导体层11过度厚膜化而成为高电阻。但是，为了通过外延生长法进行稳定的成膜，理想的是，半导体层11具有在一定程度上大的膜厚。
缓冲层2需要具有通过缓冲层2对从形成于漂移层3的上部的功率器件扩展的空乏层进行阻止的功能。与外延层相比，SiC基板1的结晶缺陷多，因此，如果空乏层到达SiC基板1和SiC基板1上的外延层的界面，则空乏层的扩展不均匀，漏电流发生，因此，需要防止空乏层到达该界面。空乏层具有在外延层的杂质浓度高的区域难以扩展的性质。因此，缓冲层2需要具有该空乏层的扩展充分小的浓度即1×1017cm－3以上的杂质浓度。
因此，在此，缓冲层2的n型杂质浓度为1×1017cm－3以上且低于1×1019cm－3。此外，在此对半导体层11的浓度为1×1017cm－3以下，缓冲层2的浓度为1×1017cm－3以上进行了说明，但必须以半导体层11的杂质浓度比缓冲层2的杂质浓度低的方式形成各层。缓冲层2的膜厚可以任意设定，例如为0.5～8μm左右。
漂移层3的杂质浓度及膜厚根据试制的功率器件的规格任意设定。漂移层3的杂质浓度例如为1×1014cm－3以上且低于5×1016cm－3。漂移层3的膜厚例如为3～80μm。
在半导体层11、缓冲层2及漂移层3各层的形成工序中，可以变更原料气体的流量、衬托器的设定温度及炉内的压力。另外，在各层的成膜结束后，也可以暂时中止原料气体的供给而停止成膜，之后，再次开始原料气体的供给而进行下一层的成膜。由此，因为是在原料气体的流量、衬托器的设定温度及炉内的压力稳定之后进行下一层的成膜，所以能够减小各层的杂质浓度及膜厚的偏差。
在全部形成半导体层11、缓冲层2及漂移层3后，停止原料气体的供给，将氢导入到炉内，同时冷却衬托器。在衬托器的温度充分下降后，停止氢的导入，在对炉内进行排气后，取出衬托器。由此，本实施方式的碳化硅层叠基板完成。
接着，虽省略图示，但在漂移层3的上表面上形成掩膜。掩膜是露出终止区域的漂移层3的上表面的一部分的膜。掩膜的材料例如使用SiO2(氧化硅)或光刻胶等。接着，对终止区域的漂移层3离子注入p型杂质(例如，铝(Al))。由此，在终止区域的漂移层3的上表面形成p型半导体区域即JTE区域(未图示。参照图1所示的JTE区域85)。JTE区域的漂移层3距上表面的深度例如为0.5～2.0μm左右。另外，JTE区域的杂质浓度例如为1×1016～5×1019cm－3。
接着，如图6所示，在去除上述掩膜后，在漂移层3的上表面上形成掩膜17。掩膜17是露出元件区域的漂移层3的上表面的多个部位的膜。掩膜17的厚度例如为1.0～5.0μm左右。掩膜17的材料例如使用SiO2或光刻胶等。
接着，对在上部形成掩膜17的漂移层3离子注入p型杂质(例如，铝(Al))。由此，在元件区域的漂移层3的上表面形成多个p型半导体区域即阱区域80。阱区域80的漂移层3距上表面的深度例如为0.5～2.0μm左右。另外，阱区域80的杂质浓度例如为1×1016～1×1019cm－3。
接着，如图7所示，在去除掩膜17后，在漂移层3的上表面上形成掩膜12。掩膜12的厚度例如为0.5～2.0μm左右。掩膜12的材料例如使用SiO2或光刻胶等。
接着，对在上部形成掩膜12的漂移层3离子注入n型杂质(例如，氮(N))。由此，在元件区域的漂移层3的上表面形成多个n+型半导体区域即源区域81。各源区域81形成于阱区域80的俯视时的中央部。各源区域81的漂移层3距上表面的深度例如为0.05～1.0μm左右。另外，源区域81的杂质浓度例如为1×1018～1×1020cm－3。
接着，如图8所示，在去除掩膜12后，在漂移层3的上表面上形成掩膜13。掩膜13的厚度例如为0.5～2.0μm左右。掩膜13的材料例如使用SiO2或光刻胶等。
接着，对在上部形成掩膜13的漂移层3离子注入p型杂质(例如，铝(Al))。由此，在元件区域的漂移层3的上表面形成多个p+型半导体区域即第一接触区域82，在终止区域的漂移层3的上表面形成p+型半导体区域即第二接触区域(未图示。参照图1所示的第二接触区域83)。各第一接触区域82形成于各源区域81的俯视时的中央部。第二接触区域形成于JTE区域85的上表面。俯视时，第二接触区域具有矩形的环状结构，形成为包围元件区域。
第一接触区域82及第二接触区域的漂移层3距上表面的深度例如为0.05～2.0μm左右。另外，第一接触区域82和第二接触区域的杂质浓度例如为1×1018～1×1020cm－3。
接着，如图9所示，在去除掩膜13后，在漂移层3的上表面上形成成为保护膜的掩膜14。之后，将n型杂质(例如，氮(N))离子注入到SiC基板1的背面。由此，在SiC基板1的背面形成n+型半导体区域即漏区域84。漏区域84的SiC基板1距背面的深度例如为0.05～2.0μm左右。另外，漏区域84的杂质浓度为1×1019～1×1021cm－3。
接着，虽省略图示，但去除全部掩膜，例如使用等离子CVD法堆积炭(C)膜以与漂移层3的上表面及SiC基板1背面分别相接触。炭(C)膜的厚度例如为0.03～0.05μm左右。如上述，在通过炭(C)膜包覆SiC漂移层3的上表面及SiC基板1的背面后，在1500度以上的温度下实施2～3分钟左右的热处理。由此，进行离子注入到SiC漂移层3的上表面和SiC基板1的背面的各杂质的活化。之后，通过例如等离子处理去除上述炭(C)膜。
接着，如图10所示，在漂移层3的上表面上依次形成绝缘膜89及n型多晶Si膜后，在多晶Si膜上形成掩膜15。绝缘膜89及多晶Si膜例如通过CVD法形成。掩膜15形成于在漂移层3的上表面相邻的第一接触区域82之间。接着，通过使用掩膜15的干蚀刻法，加工多晶Si膜，由此形成由多晶Si膜构成的栅电极92。绝缘膜89的厚度例如为0.05～0.15μm左右。栅电极92的厚度例如为0.2～0.5μm左右。
接着，如图11所示，在去除掩膜15后，在漂移层3的上表面上例如通过等离子CVD法形成层间绝缘膜93以覆盖栅电极92及绝缘膜89。之后，使用掩膜16，通过干蚀刻法加工层间绝缘膜93及绝缘膜89，由此使漂移层3的上表面露出。
由此，在元件区域，将由绝缘膜89构成的栅极绝缘膜91形成在栅电极92及层间绝缘膜93的正下。另外，通过上述蚀刻工序，在元件区域的层间绝缘膜93上形成有源区域81的一部分及第一接触区域82各自的上表面露出的开口部68，在终止区域的层间绝缘膜93上形成有第二接触区域(未图示)的上表面的一部分露出的开口部(未图示)。
如上，形成多个MOSFET的最小单位结构即单元格70。多个单元格70分别具有相邻的阱区域80、源区域81及第一接触区域82、和经由栅极绝缘膜91形成于该阱区域80的正上的栅电极92。
接着，如图12所示，在去除掩膜16后，在元件区域的开口部68的底部形成硅化物层95，在终止区域的开口部的底面形成硅化物层(未图示)。
在形成硅化物层95时，首先，通过例如溅射法堆积第一金属(例如，镍(Ni))膜以覆盖露出的漂移层3。该第一金属膜的厚度例如为0.05μm左右。接着，通过实施600～1000℃的硅化物化热处理，在元件区域的开口部68的底面使第一金属膜和漂移层3反应而形成由例如镍硅化物(NiSi)构成的硅化物层95。通过该工序，在终止区域的开口部的底面也形成硅化物层。
接着，如图13所示，在层间绝缘膜93上依次层叠第二金属(例如，钛(Ti))膜、氮化钛(TiN)膜及铝(Al)膜，以嵌入到达硅化物层95的开口部68、到达终止区域的硅化物层的开口部(未图示)及到达栅电极92的开口部(未图示)各自的内部。铝(Al)膜的厚度例如优选为1.0μm以上。接着，通过加工由上述第二金属膜、氮化钛膜及铝膜构成的层叠膜，形成由该层叠膜构成的接触插塞94、源配线用电极96及栅配线用电极(未图示)。
源配线用电极96或栅配线用电极由层间绝缘膜93上的上述层叠膜构成，接触插塞94由开口部68内的上述层叠膜构成。源配线用电极96经由硅化物层95对第一接触区域82具有欧姆性地电连接。另外，在未图示的终止区域内，源配线用电极96经由硅化物层与第二接触区域连接。另外，未图示的栅配线用电极与栅电极92电连接。
接着，以覆盖栅配线用电极及源配线用电极96的方式对由SiO2膜或聚酰亚胺膜构成的绝缘膜进行成膜，加工该绝缘膜而形成钝化膜(未图示)。钝化膜覆盖终止区域，在元件区域开口。
接着，在SiC基板1的背面例如通过溅射法对第三金属膜进行成膜，实施激光硅化物化热处理，由此使第三金属膜和SiC基板1反应而形成第三硅化物层100。第三硅化物层100与漏区域84的下表面相接触。第三金属膜的厚度例如为0.1μm左右。接着，形成漏配线用电极90以覆盖第三硅化物层100的底面。漏配线用电极90由从第三硅化物层100侧依次将钛(Ti)膜、镍(Ni)膜及金(Au)膜层叠而形成的0.5～1μm的层叠膜构成。
之后，通过利用切割工序切削SiC基板1而进行个片化，由此得到多个半导体芯片。如上，包含图1、图2及图3所示的SiCMOSFET的本实施方式的半导体芯片60完成。
<本实施方式的效果>
接着，使用图17～图19对本实施方式1的碳化硅层叠基板的效果进行说明。
图17是表示在外延层出现的各种缺陷的剖视图。图19示出了比较例的碳化硅层叠基板的剖视图，即半导体基板及其上的外延层的剖视图。图17中，为了使在基板等出现的缺陷的结构容易理解，省略了阴影线。
图18是用于说明在半导体基板上的外延层出现的肖克利型层叠缺陷的半导体基板上的外延层的概略图。图18的右侧示出了在外延层内出现的肖克利型层叠缺陷的俯视图。图18的左侧示出了碳化硅层叠基板(碳化硅晶圆)的概略立体图，其中央部示出了半导体基板的一部分的长方形部分。图18的左侧所示的椭圆是半导体基板上的外延层，省略了其下的半导体基板的图示。图19是作为比较例示出的碳化硅层叠基板的剖视图。在图19中，与图2同样，图的左侧示出了碳化硅层叠基板的截面，图的右侧示出了基板及外延层的杂质浓度的曲线图。
在用于制造元件的4H－SiC的结晶中存在的线缺陷中有成为层叠缺陷生长的核心的基底面位错(BPD：Basal Plane Dislocation)，还有贯通螺旋位错(TSD：ThreadingScrew Dislocation)及贯通刃状位错(TED：Threading Edge Dislocation)。在此，将基板中包含的线缺陷的外延生长的传播的情形示于图17。图17示出了SiC基板1和形成于SiC基板1上的包含漂移层的外延层6。在图17中，以实线表示BPD，以虚线表示TSD，以点线表示TED。
如图17中的实线所示，原本存在于基板内的BPD多数存在于SiC基板1中，该多数BPD中的一部分在外延生长中转换为TED而向外延层6内传播。与此相对，BPD的其余部分在未转换为TED的状态下，可以向外延层6内传播。
在此，在将外延层6形成于SiC基板1上的碳化硅层叠基板中，作为SiC的外延生长方法，在使结晶轴从{0001}基底面沿<11－20>方向倾斜几度(例如，4度或8度等)的面上使用步流生长。因此，原本存在于SiC基板1的结晶中且成为层叠缺陷生长的核心的BPD在外延生长的外延层(漂移层)内沿从SiC基板1的主面倾斜几度的倾斜方向传播。
TED及TSD是沿与SiC基板1的主面垂直的方向传播的位错，并不成为半导体装置的元件电阻及正向电压增大的原因。另外，TED及TSD是没有向层叠缺陷的可扩展性的位错。因此，与BPD相比，TED及TSD是对半导体装置的特性不造成恶影响的无害的缺陷。与此相对，BPD是因通电而扩展的缺陷，如以下说明的那样，是成为碳化硅层叠基板及半导体装置的高电阻化的原因的缺陷。
接着，使用图18，对从SiC基板内向外延层内扩展的BPD在外延层内生长的层叠缺陷的形状进行说明。如图18所示，形成于SiC基板和外延层6的界面附近的BPD以SiC基板侧的顶点N1为基点而出现，在外延层6内，在顶点N1和外延层6的上表面的顶点N2之间形成为线状。该线状的缺陷(BPD)相对于SiC基板的主面，以SiC基板的主面和{0001}基底面形成的偏角θ的角度沿倾斜方向形成。俯视时，上述线状的BPD从基点即顶点N1朝向顶点N2沿<11－20>方向生长。
在此，如果通过向漂移层3内的pn结的通电注入的电子和空穴在BPD再次耦合，则通过放出的能量，线状的BPD沿横方向扩展而成为面状的肖克利型层叠缺陷(面缺陷)。
如图18中的白色箭头所示，俯视时，肖克利型层叠缺陷SD朝向外延层6的上表面的顶点N3侧逐渐生长，在到达顶点N3的时刻生长停止。即，肖克利型层叠缺陷SD在生长过程中具有梯形的形状，在生长结束时成为直角三角形。就该直角三角形而言，例如，顶点N2处的角度为90度，顶点N1处的角度为60度，顶点N3处的角度为30度。即，该直角三角形的三边中顶点N2及N3之间的边存在于外延层6的上表面。
SiC功率元件是电流从漂移层表面(源区域)流向背面(漏区域)的立式元件，因此，电流路径与{0001}基底面大致垂直。图18所示的肖克利型层叠缺陷SD针对<0001>方向进行量子阱那样的行为，作为电子阱发挥作用。因此，与正常的区域相比，形成肖克利型层叠缺陷SD的区域的电阻高。
因此，如果电流相对于肖克利型层叠缺陷SD垂直地流通，则作为结果元件电阻(基板电阻)增大。另外，在电流避开肖克利型层叠缺陷SD流通的情况下，通过减小电流流通的面积，电流密度增加，在通电时间经过的同时，元件电阻(基板电阻)及正向电压(接通电压)增大。即，在通电时间经过的同时，在MOSFET中出现源、漏间的电阻及内置二极管的电阻增大的问题。即，碳化硅层叠基板及半导体装置高电阻化。
但是，在高耐压用pn二极管或IGBT等中，为了降低导通损耗，需要对pn结通电。另外，在将晶体管和二极管SiC化后的全SiC功率模块中，在为了实现装置的小型化及轻量化等而进行无二极管化时，需要使MOSFET的内置二极管的pn结通电，因此，SiC元件的元件电阻增大成为问题。
此外，在此所说的无二极管化是指例如在逆变器内使内置二极管发挥与晶体管反向并联连接的二极管(例如，肖特基势垒二极管)的作用。由此，无需将二极管混合搭载于包含该晶体管的芯片，另外，不需要准备与包含该晶体管的芯片不同的搭载二极管的芯片，因此，可以实现装置的小型化及轻量化。
如果元件电阻增大，则在使规定值的电流流向半导体装置的情况下所需的电压变大。即，元件电阻的增大妨碍半导体装置的省电化。另外，上述元件电阻(基板电阻)的增大显著到使大的电流流向SiC半导体基板内的pn结的程度，因此，元件电阻在半导体装置的通电时间经过的同时增大。即，发生通电劣化。因此，出现不能长期维持半导体装置的特性的问题。
作为防止肖克利型层叠缺陷SD的扩大导致的基板电阻及元件电阻的增大的方法，有如下方法：提高从SiC基板侧朝向外延层侧传播的BPD在SiC基板和外延层的界面转换为与元件电阻的增大无关的无害的TED的效率。即使电流流向BPD转换而出现的TED，TED也不扩展，元件电阻不会增大。
在此，在具有六方晶结构的4H－SiC的结晶中，如果增加其杂质浓度，增加向Si(硅)位点或C(炭)位点的杂质置换，则有a面方向及c面方向的晶格常数变化的性质。另外，在具有BPD的杂质浓度高的层和杂质浓度低的层的界面，有应力通过杂质浓度差引起的晶格常数的差发挥作用，在杂质浓度低的层将BPD转换为TED的效率提高的性质。
即，如果在包含BPD且杂质浓度高的SiC基板上形成杂质浓度低的外延层，则在该SiC基板和该外延层的界面，将BPD转换为TED，其转换效率增加到该SiC基板和该外延层的浓度差大的程度。换言之，为了有效提高将BPD转换为TED的效率，需要充分增大该SiC基板和该外延层的浓度差。
在此，将比较例的碳化硅层叠基板示于图19。如图19所示，比较例的碳化硅层叠基板具有SiC基板1、和依次形成于SiC基板1上的缓冲(空乏层势垒层)层2及漂移层3。缓冲层2及漂移层3为外延层。n+型缓冲层2的n型杂质浓度比n++型SiC基板1低且比n－－型漂移层3高。
缓冲层2是为了通过缓冲层2阻止从形成于漂移层3的上部的功率器件扩展的空乏层而形成的层。因此，为了充分减小该空乏层的扩展，缓冲层2需要具有1×1017cm－3以上的杂质浓度。
在上述比较例中可以认为，因为形成于SiC基板1上的缓冲层2具有比SiC基板1低的杂质浓度，所以在SiC基板1和缓冲层2的界面将BPD转换为TED，可抑制BPD的扩展引起的元件电阻的增大。但是，如上述，缓冲层2是为了通过缓冲层2阻止从漂移层3内扩展的空乏层而具有高的杂质浓度的层，在比较缓冲层2和SiC基板1的情况下的杂质浓度的浓度差小。因此，即使缓冲层2具有比SiC基板1低的杂质浓度，从BPD向TED的转换效率几乎不提高，因BPD的扩展导致元件电阻增大的问题不会消除。
因此，在本实施方式中，如图2所示，将与SiC基板1上表面相接触的外延层即半导体层(基底面位错转换层)11设置于n++型SiC基板1和n+型缓冲层2之间。半导体层11由n型杂质浓度比SiC基板1及缓冲层2均小的n－型半导体构成，因此，与使用图19说明的比较例的碳化硅层叠基板相比，能够在SiC基板1和半导体层11的界面将从SiC基板1侧将向包含半导体层11、缓冲层2及漂移层3的外延层侧传播的BPD高效地转换为TED。
由此，即使是具有空乏层势垒层即缓冲层2的碳化硅层叠基板，也能够充分提高从BPD向TED的转换效率，因此，能够在防止空乏层扩展的同时，进一步抑制BPD向外延层内的传播。因此，即使在漂移层3的上部形成电流沿与SiC基板1的主面垂直的方向流通的功率元件的情况下，也能够防止BPD通过该电流在外延层内作为肖克利型层叠缺陷而扩展为面缺陷。
另外，从提高将BPD转换为TED的效率的观点来看，理想的是，通过使SiC基板1的杂质浓度比缓冲层2的杂质浓度高，扩大半导体层11和SiC基板1彼此间的浓度差。
另外，本实施方式中，通过扩大SiC基板1的杂质浓度和半导体层11的界面的浓度差，提高将BPD转换为TED的效率，因此，SiC基板1的上表面比半导体层11的浓度高即可，比SiC基板1的上表面低的SiC基板1的内部的杂质浓度也可以比该上表面的杂质浓度低。关于这种结构，在后述的第二实施方式的变形例2中进行说明。
在此，在半导体层11的杂质浓度比n－－型漂移层3低的情况下，半导体层11的杂质浓度过低，因此，半导体层11的电阻变大。在该情况下，像图2所示的MOSFET那样，在电流沿与SiC基板1的主面垂直的方向流通的功率元件中，源区域81和漏区域84之间的电阻值增大，因此，出现元件特性劣化的问题。具体而言，如果半导体层11的n型杂质浓度为1×1016cm－3以下，则半导体层11的电阻值的增大成为问题。
因此，在本实施方式的碳化硅层叠基板中，将半导体层11的杂质浓度设定为比漂移层3的杂质浓度高。具体而言，半导体层11的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。由此，能够防止半导体层11的电阻值的上升。
因此，在本实施方式中，能够防止BPD因通电生长导致的碳化硅层叠基板的电阻的增大和半导体层11的低浓度化导致的碳化硅层叠基板的电阻的增大。即，通过使用碳化硅层叠基板的半导体装置的使用，能够防止该碳化硅层叠基板及该半导体装置各自的特性劣化，因此，能够提高碳化硅层叠基板的可靠性。
在本实施方式中，能够抑制基底面位错(BPD)在外延层内传播，因此，漂移层3的基底面位错密度为5个/cm2以下。
(实施方式2)
在本实施方式2中，对使用n型杂质浓度较低的基板作为SiC基板的情况进行说明。在此，图14示出了使用本实施方式的碳化硅层叠基板的半导体芯片的剖视图。与图2同样，图14的左侧示出了半导体芯片的剖视图，图14的右侧通过曲线图示出了图14的左侧所示的截面结构的深度方向和杂质浓度(Nd)的关系。该曲线图仅示出了SiC基板4、半导体层10、半导体层11、缓冲层2及漂移层3各自的杂质浓度，未示出形成其它接触区域、阱区域、源区域及漏区域等的部位的杂质浓度。
在使用图14所示的低浓度的SiC基板4这一点、及在SiC基板4和半导体层11之间形成杂质浓度比半导体层11及SiC基板4均高的半导体层10这一点上，本实施方式的碳化硅层叠基板与上述实施方式1不同，其它结构与上述实施方式1同样。
如图14所示，本实施方式的碳化硅层叠基板具有低浓度的SiC基板4。n型SiC基板4的n型杂质(例如，N(氮))的浓度例如为5×1017cm－3以下。SiC基板4的主面例如是沿<11－20>方向倾斜4～8度的{0001}面。
这样，SiC基板4的杂质浓度比n+型缓冲层2的杂质浓度低。此外，在此，对SiC基板4的杂质浓度比n－型半导体层11的杂质浓度高的情况进行说明，但SiC基板4的杂质浓度也可以比半导体层11的杂质浓度低。与高浓度的SiC基板相比，低浓度的SiC基板4具有内在的BPD少的性质。因此，通过使用低浓度的SiC基板4，能够减少在形成于SiC基板4上的外延层内传播的BPD。因此，能够降低该外延层内的BPD的密度，因此，能够防止BPD的生长引起的碳化硅层叠基板的电阻的增大。
但是，如果像上述实施方式1那样在将SiC基板1(参照图2)和半导体层11(参照图2)相接触的情况下将SiC基板1置换为本实施方式的低浓度的SiC基板4，则SiC基板4和半导体层11的n型杂质的浓度差非常小。因此，不能得到通过设置半导体层11而提高从BPD向TED的转换效率的上述实施方式1的效果。
因此，在本实施方式中，在SiC基板4和半导体层11之间形成杂质浓度比半导体层11及SiC基板4均高的外延层即n++型半导体层(基底面位错转换层、外延层)10。在此，对n++型半导体层10具有比n+型缓冲层2高的杂质浓度的情况进行说明，但半导体层10及缓冲层2各自的杂质浓度也可以相同。即，缓冲层2及半导体层10分别具有1×1017cm－3以上的杂质浓度。其中，半导体层10的上表面的杂质浓度通常比半导体层11的杂质浓度高。
由此，因为高浓度的半导体层10和低浓度的半导体层11之间的n型杂质的浓度差充分大，所以从SiC基板4内向SiC基板4上的外延层内传播的BPD在半导体层10和低浓度的半导体层11的界面容易转换为TED。其结果，能够有效提高将BPD转换为TED的效率，因此，能够防止BPD在半导体层10上的外延层即半导体层11、缓冲层2及漂移层3各自的内部传播。因此，能够防止BPD的生长引起的碳化硅层叠基板的电阻的增大。
在本实施方式的碳化硅层叠基板的制造方法中，首先，准备低浓度的SiC基板4。以较低的浓度将n型杂质导入到SiC基板4。该n型杂质例如为N(氮)，该n型杂质的杂质浓度例如为5×1017cm－3以下。SiC基板4的主面例如是沿<11－20>方向倾斜4～8度的{0001}面。通过CMP法对SiC基板4的主面及与主面的相反侧的背面分别进行研磨，使其成为镜面。
接着，在SiC基板4上依次形成半导体层10、半导体层11、缓冲层2及漂移层3。即，如下通过外延生长法依次形成由SiC构成的各种半导体层(外延层、外延生长层)。在该外延层的形成工序中，与上述实施方式1的不同点仅为在形成半导体层11前，进行在SiC基板4上形成半导体层10的工序这一点。即，通过一边对导入到CVD装置的炉内的气体的流量及衬托器的设定温度、炉内压力进行任意变更，一边进行外延生长，在SiC基板4上以希望的杂质浓度及膜厚依次形成半导体层10、半导体层11、缓冲层2及漂移层3。
半导体层10是为了提高在半导体层10和半导体层11的界面将BPD转换为TED的效率而设置的层。因此，形成半导体层10作为具有比SiC基板4及半导体层11均高的杂质浓度的层，之后，形成半导体层11作为具有比半导体层10低的杂质浓度的层。具体而言，半导体层10的n型杂质浓度为1×1017cm－3以上，半导体层11的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。此外，半导体层10的膜厚例如为0.5～10μm。
在此，为了防止半导体层11成为高电阻，将半导体层11的杂质浓度设定为比之后形成的漂移层3高。具体而言，使半导体层11的杂质浓度比1×1016cm－3大。半导体层11的膜厚为1μm。
之后，与上述实施方式1同样形成缓冲层2及漂移层3，由此，完成本实施方式的碳化硅层叠基板。接着，通过进行与使用图6～图13说明的工序同样的工序，能够形成使用本实施方式的碳化硅层叠基板的半导体芯片。
在通过上述工序形成的碳化硅层叠基板中，如上述，通过使用低浓度的SiC基板4，能够减少SiC基板4内在的BPD，减少在形成于SiC基板4上的外延层内传播的BPD。另外，通过将高浓度的半导体层10和与半导体层10的上表面相接触的低浓度的半导体层11形成于半导体层10上，能够提高半导体层10和半导体层11的界面的从BPD向TED的转换效率。因此，因为能够防止BPD在缓冲层2及漂移层3各自的内部传播，所以能够防止BPD的生长引起的碳化硅层叠基板的电阻的增大。
<变形例1>
在本变形例1中，对使用n型杂质浓度较低的基板作为SiC基板，在该基板上多次反复形成按照高浓度层及低浓度层的顺序形成的层叠图案的情况进行说明。在此，图15示出了使用本变形例的碳化硅层叠基板的半导体芯片的剖视图。与图2同样，图15的左侧示出了半导体芯片的剖视图，图15的右侧通过曲线图示出了图15的左侧所示的截面结构的深度方向和杂质浓度的关系。该曲线图仅示出了SiC基板4、半导体层10、半导体层11、半导体层20、半导体层21、缓冲层2及漂移层3各自的杂质浓度，未示出形成其它接触区域、阱区域、源区域及漏区域等的部位的杂质浓度。
在如图15所示，将具有与由图14所示的高浓度的半导体层10及低浓度的半导体层11构成的层叠结构同样的结构的、由高浓度的半导体层20及低浓度的半导体层21构成的层叠结构进一步设置于半导体层11上这一点上，本变形例的碳化硅层叠基板与使用图14说明的碳化硅层叠基板不同。除设置半导体层20及21这一点外，图15所示的半导体芯片的结构与使用图14说明的半导体芯片同样。
如图15所示，本变形例的碳化硅层叠基板具有低浓度的SiC基板4。n型SiC基板4的n型杂质(例如，N(氮))的浓度例如为5×1017cm－3以下。SiC基板4的主面例如是沿<11－20>方向倾斜4～8度的{0001}面。这样，通过使用低浓度的SiC基板4，能够减少在形成于SiC基板4上的外延层内传播的BPD。
另外，与使用图14说明的碳化硅层叠基板同样，通过设置由高浓度的半导体层10和低浓度的半导体层11构成的层叠结构，从SiC基板4内向SiC基板4上的外延层内传播的BPD在半导体层10和低浓度的半导体层11的界面容易转换为TED。
另外，作为本变形例的特征，在半导体层11上形成具有与半导体层10同样的杂质浓度的高浓度的半导体层(基底面位错转换层、外延层)20，在半导体层20上形成与半导体层20的上表面相接触且具有与半导体层11同样的杂质浓度的低浓度的半导体层(基底面位错转换层、外延层)21。因此，从SiC基板4内向SiC基板4上的外延层内传播的BPD在半导体层20和低浓度的半导体层21的界面容易转换为TED。
半导体层20的n型杂质浓度为1×1017cm－3以上，半导体层21的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。半导体层20的膜厚例如为0.5～10μm，半导体层21的膜厚为1μm。
在此，为了防止半导体层21成为高电阻，将半导体层21的杂质浓度也设定为比之后形成的漂移层3高。具体而言，使半导体层21的杂质浓度比1×1016cm－3大。
这样，在本变形例中，将高浓度的半导体层和低浓度的半导体层重叠的层叠结构重叠多个形成于SiC基板4上。此外，在此，对将该层叠结构重叠两个的结构进行说明，但该层叠结构的重叠层数也可以为多层(n层(n为正整数))。由此，除半导体层10和低浓度的半导体层11的界面外，在半导体层20和低浓度的半导体层21的界面也能够提高将从SiC基板4内向SiC基板4上的外延层内传播的BPD转换为TED的效率。因此，与使用图14说明的结构相比，能够进一步提高从BPD向TED的转换效率。由此，能够防止BPD的生长引起的碳化硅层叠基板的电阻的增大。
在本变形例的碳化硅层叠基板的制造方法中，除使用图14说明的碳化硅层叠基板的制造工序外，在形成半导体层11后，在半导体层11上依次形成半导体层20及21。
半导体层20是为了提高在半导体层20和半导体层21的界面将BPD转换为TED的效率而设置的层。因此，形成半导体层20作为具有比SiC基板4及半导体层21均高的杂质浓度的层，之后，形成半导体层21作为具有比半导体层20低的杂质浓度的层。具体而言，半导体层20的n型杂质浓度为1×1017cm－3以上，半导体层21的n型杂质浓度比1×1016cm－3大且为1×1017cm－3以下。半导体层20的膜厚例如为0.5～10μm，半导体层21的膜厚为1μm。
在此，为了防止半导体层11成为高电阻，将半导体层11的杂质浓度也设定为比之后形成的漂移层3高。具体而言，使半导体层11的杂质浓度比1×1016cm－3大。之后，与上述实施方式1同样形成缓冲层2及漂移层3，由此，完成本变形例的碳化硅层叠基板。接着，通过进行与使用图6～图13说明的工序同样的工序，能够形成使用本变形例的碳化硅层叠基板的半导体芯片。
在通过上述工序形成的碳化硅层叠基板中，如上述，通过使用低浓度的SiC基板4，能够减少SiC基板4内在的BPD，减少在形成于SiC基板4上的外延层内传播的BPD。另外，通过将由高浓度的半导体层和低浓度的半导体层构成的层叠结构重叠多层，能够提高从BPD向TED的转换效率。因此，因为能够防止BPD在缓冲层2及漂移层3各自的内部传播，所以能够防止BPD的生长引起的碳化硅层叠基板的电阻的增大。
<变形例2>
在本变形例2中，对使用n型杂质浓度较低的基板作为SiC基板，在该基板上依次形成具有浓度朝向上方逐渐变高的浓度梯度的半导体层和低浓度层的情况进行说明。在此，图16示出了使用本变形例的碳化硅层叠基板的半导体芯片的剖视图。与图2同样，图16的左侧示出了半导体芯片的剖视图，图16的右侧通过曲线图示出了图16的左侧所示的截面结构的深度方向和杂质浓度的关系。该曲线图仅示出了SiC基板4、半导体层30、半导体层11、缓冲层2及漂移层3各自的杂质浓度，未示出形成其它接触区域、阱区域、源区域及漏区域等的部位的杂质浓度。
在于SiC基板4及半导体层11之间设置具有浓度梯度的半导体层(基底面位错转换层、外延层)30而非图14所示的高浓度的半导体层10这一点上，本变形例的碳化硅层叠基板与使用图14说明的碳化硅层叠基板不同。即，除具备半导体层30而不具有半导体层10这一点外，图16所示的半导体芯片的结构与使用图14说明的半导体芯片同样。
即，半导体层30的下表面与SiC基板4的上表面相接触，半导体层30的上表面与半导体层11的下表面相接触。半导体层30是具有n型杂质(例如，N(氮)或P(磷))的浓度从其下表面侧朝向上表面侧逐渐增加的浓度梯度的外延层。例如，与SiC基板4相接触的半导体层30的下表面的杂质浓度与SiC基板4的杂质浓度相同。即，例如，半导体层30的下表面的杂质浓度为5×1017cm－3以下。与此相对，半导体层11的上表面的杂质浓度例如为1×1017cm－3以上。这样，在半导体层30内，在半导体层30的膜厚方向(与SiC基板4的主面垂直的方向)上，浓度从半导体层30的下表面朝向上表面增加。
在本变形例的碳化硅层叠基板的制造方法中，使用图14说明的碳化硅层叠基板的制造工序中，依次形成半导体层30而不进行半导体层10的形成工序。
在将半导体层30形成于SiC基板4上时，通过外延生长法进行成膜。在该成膜中，通过逐渐增加杂质掺杂气体即氮气体的比例，能够形成上表面侧比下表面的杂质浓度高的半导体层30。之后，与使用图14说明的工序同样，通过依次形成半导体层11、缓冲层2及漂移层3，完成本变形例的碳化硅层叠基板。接着，通过进行与使用图6～图13说明的工序同样的工序，能够形成使用本变形例的碳化硅层叠基板的半导体芯片。
在本变形例的碳化硅层叠基板中，半导体层30的上表面的杂质浓度例如为1×1017cm－3以上且较高，与该上表面相接触的半导体层11的浓度比1×1016cm－3大且为1×1017cm－3以下。其中，半导体层30的上表面的杂质浓度通常比半导体层11的杂质浓度高。因此，半导体层30和半导体层11的界面的半导体层30和半导体层11的浓度差与使用图14说明的半导体层10和半导体层11的浓度差同样。因此，在本变形例中，能够得到与使用图14说明的碳化硅层叠基板同样的效果。
如上所述基于该实施方式对本发明人等创建的发明进行了具体说明，但本发明不限于上述实施方式，在不脱离其主旨的范围内可以进行各种变更。
例如，在上述第一、第二实施方式中对n型碳化硅层叠基板进行了说明，但即使碳化硅层叠基板的导电型(第一导电型)为p型，也能得到上述第一、第二实施方式中说明的效果。在该情况下，将导入到上述的各种基板、半导体层或半导体区域等的杂质的导电型设为与上述的说明不同的导电型。即，将各实施方式中作为具有n型进行说明的基板、层及区域的导电型(第一导电型)设为p型，将作为具有p型进行说明的区域(例如，图2所示的阱区域80及第一接触区域82)的导电型(第二导电型)设为n型。作为在该情况下的p型杂质，例如可以使用B(硼)或Al(铝)。
产业上的可利用性
本发明能够广泛用于碳化硅层叠基板及其制造方法。
标记说明
1、4 SiC基板
2 缓冲层(空乏层势垒层、外延层)
3 漂移层(外延层)
10、11、20、21、30 半导体层(基底面位错转换层、外延层)

Claims (15)

1.一种碳化硅层叠基板，具有：
第一导电型的第一基板，其为包含碳化硅的六方晶系半导体基板；
所述第一导电型的第一半导体层，其形成于所述第一基板上且包含碳化硅；
所述第一导电型的第二半导体层，其形成于所述第一半导体层上且包含碳化硅；和
所述第一导电型的第三半导体层，其形成于所述第二半导体层上且包含碳化硅，
所述第一半导体层与所述第一基板的上表面相接触，
所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度和所述第一基板的所述上表面的第四杂质浓度均低、且比所述第三半导体层的第三杂质浓度高，所述第二杂质浓度比所述第三杂质浓度高。
2.根据权利要求1所述的碳化硅层叠基板，其中，
所述第一杂质浓度比1×1016cm－3大且为1×1017cm－3以下。
3.根据权利要求2所述的碳化硅层叠基板，其中，
所述第四杂质浓度和所述第二杂质浓度为1×1017cm－3以上。
4.根据权利要求1所述的碳化硅层叠基板，其中，
所述第四杂质浓度比所述第二杂质浓度高。
5.根据权利要求1所述的碳化硅层叠基板，其中，
所述第一半导体层、所述第二半导体层和所述第三半导体层为外延层。
6.一种碳化硅层叠基板，具有：
第一导电型的第二基板，其为包含碳化硅的六方晶系半导体基板；
所述第一导电型的第五半导体层，其形成于所述第二基板上且包含碳化硅；
所述第一导电型的第一半导体层，其形成于所述第五半导体层上且包含碳化硅；
所述第一导电型的第二半导体层，其形成于所述第一半导体层上且包含碳化硅；和
所述第一导电型的第三半导体层，其形成于所述第二半导体层上且包含碳化硅，
所述第一半导体层与所述第五半导体层的上表面相接触，
所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度和所述第五半导体层的所述上表面的第五杂质浓度均低、且比所述第三半导体层的第三杂质浓度高，所述第二杂质浓度比所述第三杂质浓度高，所述第二基板的第六杂质浓度比所述第二杂质浓度低。
7.根据权利要求6所述的碳化硅层叠基板，其中，
所述第一杂质浓度比1×1016cm－3大且为1×1017cm－3以下。
8.根据权利要求7所述的碳化硅层叠基板，其中，
所述第五杂质浓度和所述第二杂质浓度为1×1017cm－3以上。
9.根据权利要求6所述的碳化硅层叠基板，其中，
所述第五半导体层、所述第一半导体层、所述第二半导体层和所述第三半导体层为外延层。
10.根据权利要求6所述的碳化硅层叠基板，其中，
还具有：
所述第一导电型的第七半导体层，其形成于所述第一半导体层上且包含碳化硅；和
所述第一导电型的第八半导体层，其形成于所述第七半导体层上且包含碳化硅，
所述第二半导体层形成于所述第八半导体层上，
所述第八半导体层与所述第七半导体层的上表面相接触，
所述第八半导体层的第八杂质浓度比所述第二杂质浓度和所述第七半导体层的所述上表面的第七杂质浓度均低、且比所述第三杂质浓度高。
11.根据权利要求6所述的碳化硅层叠基板，其中，
所述第五半导体层的下表面具有比所述第五杂质浓度低的第九杂质浓度，
所述第五半导体层具有随着从所述第五半导体层的所述下表面去往所述第五半导体层的所述上表面杂质浓度逐渐变高的浓度梯度。
12.一种碳化硅层叠基板的制造方法，其具有：
(a)准备包含碳化硅的第一导电型的第一基板的工序；
(b)在所述第一基板上形成包含碳化硅的所述第一导电型的第一外延层的工序；
(c)在所述第一外延层上形成包含碳化硅的所述第一导电型的第二外延层的工序；和
(d)在所述第二外延层上形成包含碳化硅的所述第一导电型的第三外延层的工序，
所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度和所述第一基板的上表面的第四杂质浓度均低、且比所述第三外延层的第三杂质浓度高，所述第二杂质浓度比所述第三杂质浓度高。
13.一种碳化硅层叠基板的制造方法，具有：
(a)准备包含碳化硅的第一导电型的第二基板的工序；
(b)在所述第二基板上形成包含碳化硅的所述第一导电型的第五外延层的工序；
(c)在所述第五外延层上形成包含碳化硅的所述第一导电型的第一外延层的工序；
(d)在所述第一外延层上形成包含碳化硅的所述第一导电型的第二外延层的工序；和
(e)在所述第二外延层上形成包含碳化硅的所述第一导电型的第三外延层的工序，
所述第二基板的第六杂质浓度比所述第二外延层的第二杂质浓度低，所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度和所述第五外延层的上表面的第五杂质浓度均低、且比所述第三外延层的第三杂质浓度高，所述第二杂质浓度比所述第三杂质浓度高。
14.根据权利要求13所述的碳化硅层叠基板的制造方法，其中，
还具有：
(c1)在所述第一外延层上形成包含碳化硅的所述第一导电型的第七外延层的工序；和
(c2)在所述(d)工序之前，在所述第七外延层上形成包含碳化硅的所述第一导电型的第八外延层的工序，
在所述(d)工序中，在所述第八外延层上形成所述第二外延层，
所述第八外延层与所述第七外延层的上表面相接触，
所述第八外延层的第八杂质浓度比所述第二杂质浓度和所述第七外延层的所述上表面的第七杂质浓度均低、且比所述第三杂质浓度高。
15.根据权利要求13所述的碳化硅层叠基板的制造方法，其中，
所述第五外延层的下表面具有比所述第五杂质浓度低的第九杂质浓度，
所述第五外延层具有随着从所述第五外延层的所述下表面去往所述第五外延层的所述上表面杂质浓度逐渐变高的浓度梯度。
CN201880010575.8A 2017-02-20 2018-01-30 碳化硅层叠基板及其制造方法 Active CN110301034B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017029210 2017-02-20
JP2017-029210 2017-02-20
PCT/JP2018/002857 WO2018150861A1 (ja) 2017-02-20 2018-01-30 炭化ケイ素積層基板およびその製造方法

Publications (2)

Publication Number Publication Date
CN110301034A true CN110301034A (zh) 2019-10-01
CN110301034B CN110301034B (zh) 2023-07-11

Family

ID=63169772

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880010575.8A Active CN110301034B (zh) 2017-02-20 2018-01-30 碳化硅层叠基板及其制造方法

Country Status (5)

Country Link
US (1) US11031238B2 (zh)
EP (1) EP3584822A4 (zh)
JP (1) JP6791274B2 (zh)
CN (1) CN110301034B (zh)
WO (1) WO2018150861A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6712650B2 (ja) * 2016-12-14 2020-06-24 株式会社日立製作所 半導体装置およびその製造方法並びにセンサ
US20220059658A1 (en) * 2018-12-04 2022-02-24 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and silicon carbide semiconductor device
JP6956064B2 (ja) * 2018-12-10 2021-10-27 株式会社東芝 半導体装置、基板、及び、半導体装置の製造方法。
JP7293749B2 (ja) * 2019-03-14 2023-06-20 富士電機株式会社 炭化珪素半導体装置の選別方法
US20220359667A1 (en) * 2019-09-27 2022-11-10 Kwansei Gakuin Educational Foundation Sic substrate, sic substrate production method, sic semiconductor device, and sic semiconductor device production method
DE112020007260T5 (de) * 2020-05-29 2023-03-09 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler
US20230084128A1 (en) 2021-09-16 2023-03-16 Hitachi Metals, Ltd. Silicon carbide substrate and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295728A (ja) * 2008-06-04 2009-12-17 Hitachi Cable Ltd 炭化珪素半導体基板およびその製造方法
CN105637646A (zh) * 2013-10-28 2016-06-01 富士电机株式会社 碳化硅半导体装置及其制造方法
WO2016092887A1 (ja) * 2014-12-12 2016-06-16 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2017019679A (ja) * 2015-07-08 2017-01-26 住友電気工業株式会社 炭化珪素エピタキシャル基板
CN107636808A (zh) * 2015-12-18 2018-01-26 富士电机株式会社 碳化硅半导体基板、碳化硅半导体基板的制造方法、半导体装置及半导体装置的制造方法
CN108292686A (zh) * 2015-12-02 2018-07-17 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573128B1 (en) * 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
US7018554B2 (en) 2003-09-22 2006-03-28 Cree, Inc. Method to reduce stacking fault nucleation sites and reduce forward voltage drift in bipolar devices
US7199442B2 (en) * 2004-07-15 2007-04-03 Fairchild Semiconductor Corporation Schottky diode structure to reduce capacitance and switching losses and method of making same
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
US7960646B2 (en) * 2005-08-30 2011-06-14 Kaneka Corporation Silicon-based thin-film photoelectric converter and method of manufacturing the same
JP2009088223A (ja) 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP5687422B2 (ja) * 2009-11-30 2015-03-18 株式会社東芝 半導体装置
JP5888774B2 (ja) 2011-11-18 2016-03-22 一般財団法人電力中央研究所 炭化珪素ウェハの製造方法
JP6122704B2 (ja) 2013-06-13 2017-04-26 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2017019691A (ja) 2015-07-10 2017-01-26 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295728A (ja) * 2008-06-04 2009-12-17 Hitachi Cable Ltd 炭化珪素半導体基板およびその製造方法
CN105637646A (zh) * 2013-10-28 2016-06-01 富士电机株式会社 碳化硅半导体装置及其制造方法
WO2016092887A1 (ja) * 2014-12-12 2016-06-16 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2017019679A (ja) * 2015-07-08 2017-01-26 住友電気工業株式会社 炭化珪素エピタキシャル基板
CN108292686A (zh) * 2015-12-02 2018-07-17 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置
CN107636808A (zh) * 2015-12-18 2018-01-26 富士电机株式会社 碳化硅半导体基板、碳化硅半导体基板的制造方法、半导体装置及半导体装置的制造方法

Also Published As

Publication number Publication date
WO2018150861A1 (ja) 2018-08-23
JPWO2018150861A1 (ja) 2019-11-14
US20200006066A1 (en) 2020-01-02
JP6791274B2 (ja) 2020-11-25
CN110301034B (zh) 2023-07-11
EP3584822A4 (en) 2020-12-02
EP3584822A1 (en) 2019-12-25
US11031238B2 (en) 2021-06-08

Similar Documents

Publication Publication Date Title
CN110301034A (zh) 碳化硅层叠基板及其制造方法
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
JP5559530B2 (ja) 接合障壁ショットキー整流器およびその製造方法
CN104205294B (zh) 基于氮化镓纳米线的电子器件
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
JP6658137B2 (ja) 半導体装置及びその製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
CN103606551B (zh) 碳化硅沟槽型半导体器件及其制作方法
JP7029710B2 (ja) 半導体装置
JP2014003191A (ja) 半導体装置
CN103681827B (zh) 具有嵌入式发射极短路触点的快速切换igbt及其制作方法
JP7013735B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2021017954A1 (zh) 微电子器件及微电子器件制作方法
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
JP2015002277A (ja) 炭化珪素半導体装置
CN109564932A (zh) 半导体装置
JP5682102B2 (ja) 逆耐圧を有する縦型窒化ガリウム半導体装置
JP6482732B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
CN206574721U (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
WO2013172140A1 (ja) 半導体装置
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP2022003711A (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
US20230084128A1 (en) Silicon carbide substrate and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Bomeilicheng Co.,Ltd.

Address before: Tokyo, Japan

Applicant before: HITACHI METALS, Ltd.

GR01 Patent grant
GR01 Patent grant