JP2022003711A - 半導体装置 - Google Patents
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Abstract
Description
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。また、第1導電型をn型とし、第2導電型をp型とした例について説明する。
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態2においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。
図10は、実施の形態3にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態3においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態3においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図11は、実施の形態4にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態4においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態4においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図12は、実施の形態5にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態5においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態5においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図13は、実施の形態6にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態6においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態6においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図14は、実施の形態7にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態7においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態7においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図15は、実施の形態8にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態8においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態8においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図16は、実施の形態9にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態9においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態9においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
2 n+型炭化珪素基板
3(3a,3b、3c) p+ベース層(p+層)
4 n+型チャネルストッパ領域(n+層)
5 層間絶縁膜
6 第1JTE領域(p型層)
7 第2JTE領域(p-型層)
8 p型ガードリング領域(p+層)
9 第3JTE領域(p-層)
10 第4JTE領域(p-層)
12 第5JTE領域(p-層)
14 第6JTE領域(p-層)
15a,15b n型CSL領域(n層)
16 p型チャネル領域(p層)
17 n型ソース領域(n+層)
18 p型領域(p+層)
19 トレンチ
20 ゲート電極
21 層間絶縁膜
22 ソース電極
Claims (10)
- 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
前記終端構造部には、第1導電型の高濃度の半導体基板のおもて面に形成された低濃度の第1導電型の低濃度半導体層と、
前記活性領域内の第2導電型の半導体層、もしくはソース電極と接する第2導電型の半導体層と、
前記低濃度半導体層に囲まれた第2導電型の埋込半導体層と、
を有し、該埋込半導体層は上面と底面が平坦であり、
前記埋込半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第2導電型の第4半導体層を有し、前記第4半導体層は前記第2導電型の半導体層に少なくとも一部が接することを特徴とする半導体装置。 - 前記埋込半導体層と前記第2導電型の半導体層とは0.01μm〜1.0μm離れていることを特徴とする請求項1に記載の半導体装置。
- 前記埋込半導体層は複数配置されていることを特徴とする請求項1に記載の半導体装置。
- 複数配置された前記埋込半導体層は前記第2導電型の半導体層から離れるにつれて前記第2導電型の半導体層と前記埋込半導体層との間より間隔を広くすることを特徴とする請求項3に記載の半導体装置。
- 前記第2導電型の半導体層の底面と前記埋込半導体層の底面の深さが同じであることを特徴とする請求項1に記載の半導体装置。
- 前記第4半導体層は前記埋込半導体層に少なくとも一部が接することを特徴とする請求項1に記載の半導体装置。
- 前記第4半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面と接する第2導電型の第5半導体層を有することを特徴とする請求項1に記載の半導体装置。
- 前記第5半導体層は前記第2導電型の半導体層に少なくとも一部が接することを特徴とする請求項7に記載の半導体装置。
- 前記埋込半導体層の下部は前記第2導電型の半導体層の下部に対して深さ±0.2μmに位置することを特徴とする請求項1に記載の半導体装置。
- 前記埋込半導体層の不純物濃度は前記第2導電型の半導体層と同じであることを特徴とする請求項1に記載の半導体装置。
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