JP5537996B2 - 半導体装置 - Google Patents

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Description

本発明は、本発明は半導体装置に関し、特に、素子領域の外側である終端領域にガードリングを備えた半導体装置に関する。
縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）といった縦形パワーデバイスでは、ドリフト層の縦方向に空乏層を伸ばすことで印加された電圧を保持する。このようなデバイスにおいて、電流を流すセル領域の外周に位置する終端領域では、横方向にも空乏層が伸びる。このため、終端領域表面に電界が発生する。この際、デバイス外部からの影響により終端領域の電界分布が変化すると、デバイスの耐圧やリーク電流の変動といった信頼性劣化の原因となる。
このように縦型パワーデバイスの信頼性を確保するためには、終端領域表面の電界分布を最適化する必要がある。表面の電界が高いとインパクトイオン化が起き、発生したホットキャリアがフィールド絶縁膜に飛び込む。飛び込んだキャリアのチャージにより終端領域の電界分布が変化して、信頼性劣化が起こる。
ここで、終端耐圧を確保するために、終端領域表面にガードリング（以下、ＧＲとも言う。）層を形成した構造が提案されている（例えば、特許文献１参照。）。また、終端領域のドリフト層内に埋め込みＧＲ層を形成した構造も提案されている（例えば、特許文献２参照。）。
ＧＲ層を形成した構造では、ＧＲの本数およびＧＲの間隔などの設計により電界分布を変化させることが可能である。しかしながら、表面の電界を小さくしようとするとＧＲの本数を増やす必要があり、終端領域が大きくなってしまう。限られたサイズのデバイスでは、終端領域が大きくなることで、デバイス内の電流を流す有効面積が小さくなってしまうという問題が生じる。
特開２０００−２７７７２６号公報 特開２００９−８８３４５号公報
本発明は、終端長の短縮を図りつつ高い信頼性を有する半導体装置を提供する。
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面上に形成された第１導電型の第２半導体領域と、前記第１半導体領域の前記一方の主面とは反対側となる他方の主面側に形成された第１の主電極と、前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接合するよう形成された第２の主電極と、前記第２半導体領域において前記第１の主電極と前記第２の主電極との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた第２導電型の複数の埋め込み半導体領域と、を備え、前記埋め込み半導体領域は、前記素子領域から外側に向かうほど前記第２半導体領域の前記第３半導体領域が形成された主面から遠くなり、複数の前記埋め込み半導体領域中から任意に選択された第１の埋め込み半導体領域と、前記第１の埋め込み半導体領域よりも前記終端領域側に配置された第２の埋め込み半導体領域と、において、前記第１の埋め込み半導体領域の下には前記第２の埋め込み半導体領域が位置せず、前記第１の埋め込み半導体領域および前記第２の埋め込み半導体領域は、前記第２半導体領域によって囲まれていることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面上に形成された第１導電型の第２半導体領域と、前記第１半導体領域の前記一方の主面とは反対側となる他方の主面上に形成された第１の主電極と、前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に形成された第２導電型の第３半導体領域と、前記第３半導体領域に選択的に形成された第１導電型の第４半導体領域と、前記第３半導体領域と前記第４半導体領域とに接合するよう形成された第２の主電極と、前記第３半導体領域、前記第４半導体領域、および前記第２半導体領域の上にかかるゲート絶縁膜を介して形成された制御電極と、前記第２半導体領域において前記第１の主電極と前記第２の主電極との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた第２導電型の複数の埋め込み半導体領域と、を備え、前記埋め込み半導体領域は、前記素子領域から外側に向かうほど前記第２半導体領域の前記第３半導体領域が形成された主面から遠くなり、複数の前記埋め込み半導体領域中から任意に選択された第１の埋め込み半導体領域と、前記第１の埋め込み半導体領域よりも前記終端領域側に配置された第２の埋め込み半導体領域と、において、前記第１の埋め込み半導体領域の下には前記第２の埋め込み半導体領域が位置せず、前記第１の埋め込み半導体領域および前記第２の埋め込み半導体領域は、前記第２半導体領域によって囲まれていることを特徴とする半導体装置が提供される。
本発明によれば、終端長の短縮を図りつつ高い信頼性を有する半導体装置が提供される。
第１の実施形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 比較例を説明する模式断面図である。 第１の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第１の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第１の実施形態の他の例（その３）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第１の実施形態の他の例（その４）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第２の実施の形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第２の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第２の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第３の実施形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 絶縁物の平面パターンを説明する模式平面図である。 第３の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 第３の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。 ＩＧＢＴへの適用例を説明する模式断面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、一例として、半導体をシリコン、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
（第１の実施形態）
図１は、第１の実施形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。このＭＯＳＦＥＴでは、第１半導体領域としてｎ＋ドレイン層２の一方の主面（表面）上に第２半導体領域としてｎドリフト層３が形成されている。このｎ＋ドレイン層２の一方の主面とは反対側となる他方の主面（裏面）上には、第１の主電極としてのドレイン電極１が形成されている。
素子中央部となるセル部（素子領域）は、オン状態にて電流を流す領域である。セル部におけるｎドリフト層３のｎ＋ドレイン層２とは反対側となる主面（表面）には、第３半導体領域としてｐ型ベース層５が選択的に形成され、このｐベース層５の主面（表面）には第４半導体領域としてのｎソース層６が、各々選択的に、かつストライプ形状に形成されている。
また、ｐ型ベース層５およびｎソース層６からｎドリフト層３を介して他方のｐベース層５およびｎソース層６に至る領域上には、膜厚約０．１μｍのゲート絶縁膜７、例えばＳｉ（シリコン）酸化膜を介して制御電極としてゲート電極８がストライプ形状に形成されている。このゲート電極８を間に挟むように、一方のｐベース層５およびｎソース層６上と、他方のｐベース層５およびｎソース層６上には、第２の主電極としてソース電極９がストライプ形状に形成されている。
そして、セル部外周の素子終端部（終端領域）のｎドリフト層３中には、複数の埋め込みＧＲ層１１が形成されている。図１に示す例では３つの埋め込みＧＲ層１１が形成されている。なお、埋め込みＧＲ層１１は、例えば耐圧約１００Ｖ〜２００Ｖに対して１本の割合で設けられている。複数の埋め込みＧＲ層１１が形成される深さは素子領域から外側にあるフィールドストップ電極１３の方向に向かうほど深く（ｎドリフト層３のｐ型ベース層５が形成された主面（表面）から遠く）なっている。
このような埋め込みＧＲ層１１の構造を用いると、短い終端長で高い終端耐圧および高い信頼性が得られる。この理由について、図２に示す比較例を参照しながら説明する。図２に示す比較例の構成では、素子領域におけるセルの構造は同じであるが、終端領域における埋め込みＧＲ層１１’がｎドリフト層３の表面から全て同じ深さで形成されている。図１、図２において示されるグラフは、各々（ａ）がｐベース層５から複数の埋め込みＧＲ層に沿った電界分布を示し、各々（ｂ）がｎドリフト層３の表面での電界分布、各々（ｃ）がｎドリフト層３の深さ方向での電界分布を示している。
ここで、終端耐圧は、ｐベース層５端でのアバランシェ降伏により決まるので、ｐベース層５端から埋め込みＧＲ層１１端の電界分布で決まることになる。高い終端耐圧を得るためには、この電界分布が平坦になるように、つまり、同じピーク値となるようにｐベース層５端から埋め込みＧＲ層１１まで間隔および隣接する埋め込みＧＲ層１１同士の間隔を最適化すればよい（図１、２の各（ａ）参照。）。
そして、図２に示す比較例の構造のように、全ての埋め込みＧＲ層１１が同じ深さで表面に近い位置に形成されると、ｐベース層５端および埋め込みＧＲ層１１端の高い電界ピークの影響を受けてｎドリフト層３の表面の電界も高くなる。特に素子領域から外側に行くほど電界が高くなる傾向にあり、ホットキャリアが発生し易い（図２（ｂ）参照。）。これにより、信頼性劣化が起き易くなる。
これに対して、図１に示す本実施形態の構造では、素子領域から外側に行くほど深い位置に埋め込みＧＲ層１１が形成されている。これにより、埋め込みＧＲ層１１端の電界の影響がｎドリフト層３の表面に出難くなり、表面電界が低くなる。特に、素子領域から外側に向かうほど埋め込みＧＲ層１１が深く設けられているため、ｎドリフト層３の表面において素子領域から外側に行くほど電界が低くなる傾向にある（図１（ｂ）参照。）。このため、ホットキャリアの発生を抑制し、高い信頼性を得られることになる。
比較例の構造において高い信頼性を得るためには、ＧＲ本数を増やして、電界ピーク値を低減する必要があり、それに伴い終端長が長くなる。これに対して、本実施形態の構造では、斜め方向に電界分布のピークを持たせることで、ＧＲ本数が増えて耐圧を保持する実質的な終端長が長くなったとしても、表面に沿った方向の終端長は短くすることができる。
本実施形態の埋め込みＧＲ層１１の構造は、イオン注入を行った後、埋め込み結晶成長をするプロセスを繰り返す方法や、埋め込みＧＲ層１１の埋め込み深さに応じて加速電圧を変化させた高加速イオン注入により形成が可能である。複数の埋め込みＧＲ層１１は、素子領域を取り囲むように形成される。また、隣接する埋め込みＧＲ層１１の深さの差は一定でも、素子領域から外側に向かうほど深さの差が大きくなったり、小さくなったりしてもよい。
（第１の実施形態の他の例：その１）
図３は、第１の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
先に説明した図１に示す構造では、一つ一つの埋め込みＧＲ層１１の形成される深さが変化していたが、図３に示す構造では、複数の埋め込みＧＲ層１１が同じ深さに形成されつつ、段階的に形成される位置が深くなっている。例えば、図３に示す構造では、６つの埋め込みＧＲ層１１が形成されており、そのうち２つで構成される組み（図３では３組）ごとに同じ深さとなっている。また、３組の埋め込みＧＲ層１１では、素子領域から外側に行く組ほどｎドリフト層３の表面から深くなるよう形成されている。
図３に示すグラフは、ｎドリフト層３の表面での電界分布を示している。この電界分布では、同じ組の２つの埋め込みＧＲ層１１の位置を調整することで素子領域から外側となる組ほど電界のピークが下がるようにすることが可能である。このような構造であっても、図１に示す構造と同様な効果が得られる。
なお、図３に示す構造では、同じ深さとなる組みを構成する埋め込みＧＲ層１１が２つの例を説明したが、３つ以上であってもよい。また、同じ深さとなる組みは、図３に示すような３組に限定されることはない。
（第１の実施形態の他の例：その２）
図４は、第１の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図４に示す構造では、素子領域の外側に向かうほど、埋め込みＧＲ層１１の横方向の間隔が広くなるよう形成されたものである。例えば、図４に示す構造では、３つの埋め込みＧＲ層１１が形成されており、ｐベース層５とこれに隣接する埋め込みＧＲ層１１との横方向の間隔をｄ１、この埋め込みＧＲ層１１とこれに隣接する埋め込みＧＲ層１１との横方向の間隔をｄ２、この埋め込みＧＲ層１１とこれに隣接する埋め込みＧＲ層１１との横方向の間隔をｄ３とした場合、ｄ１＜ｄ２＜ｄ３となるよう形成されている。このような構造にすることで、図１に示す構造に比べ、埋め込みＧＲ層１１端の電界が外側になるほど低くなる。これにより、確実に終端領域表面の素子外側の電界を低くすることができ、高い信頼性を得ることができる。
（第１の実施形態の他の例：その３）
図５は、第１の実施形態の他の例（その３）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図５に示す構造では、ｎベース層３に埋め込まれる埋め込みＧＲ層１１に加え、終端領域表面に表面ＧＲ層１５が形成されたものである。表面ＧＲ層１５を形成することで、終端表面の電界分布を埋め込みＧＲ層１１だけでなく、表面ＧＲ層１５の設計でも調整することができる。表面ＧＲ層１５の本数と埋め込みＧＲ層１１の本数とは等しくなくとも実施可能である。
（第１の実施形態の他の例：その４）
図６は、第１の実施形態の他の例（その４）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図６に示す構造では、埋め込みＧＲ層１１の縦方向の本数が、素子領域の外側になるほど増加するよう形成されたものである。図６に示す例では、ｐベース層５側から近い側から遠い側にかけて埋め込みＧＲ層１１の縦方向の本数が１本、２本、３本と増加している。縦方向のＧＲ本数が増えることにより、電界ピーク位置は最も深い埋め込みＧＲ層１１になるので、ＧＲ深さが深くなったのと同様になる。これにより、終端表面の電界を低くすることができて、高い信頼性が得られる。なお、図６に示す埋め込みＧＲ層１１の縦方向の本数の増加は一例であり、１本ずつ増加する以外にも、２本ずつ増加したり、非等差で増加してもよい。
（第２の実施形態）
図７は、第２の実施の形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図７に示す構造では、セル部（素子領域）のドリフト層中に横方向に周期的なｎピラー層１６とｐピラー層４とのスーパージャンクション構造が形成されている。終端領域のドリフト層は高抵抗層１２により構成されている。ｎピラー層１６の不純物濃度は、例えば、高抵抗層１２の濃度の１０倍以上高い。これにより、低オン抵抗が得られる。
セル部にスーパージャンクション構造が形成されている構成でも、終端領域に複数の埋め込みＧＲ層１１を形成し、その形成位置を素子領域から外側に向かうほど深く（高抵抗層１２の表面から遠く）なるよう形成する。これにより、短い終端長で終端表面の大きさを小さくすることができるとともに、高い信頼性が得られる。
（第２の実施形態の他の例：その１）
図８は、第２の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図７と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図８に示す構造では、スーパージャンクション構造におけるｐピラー層４が垂直方向に沿って複数層に分かれており、この層ごとに不純物が注入されたものとなっている。これにより、ｐピラー層４は層ごとに不純物が周辺に拡散した構造、すなわち垂直方向に沿って不純物濃度が複数のピークを持つ濃度プロファイルを有する構造となる。さらに、この構造では、スーパージャンクション構造における層に対応して埋め込みＧＲ層１１が設けられている。つまり、埋め込みＧＲ層１１の中央部の深さとｐピラー層４の不純物濃度のピークとなる深さとが一致するよう設けられている。図８に示す例では、ｐピラー層４の不純物濃度のピークが垂直方向に沿って５つあり、そのうち上から２番目〜４番目の不純物濃度のピークに合わせ３つの埋め込みＧＲ層１１の中央部の深さがそれぞれ一致している。
ここで、スーパージャンクション構造を複数層に分けて製造するには、スーパージャンクション構造においてイオン注入と埋め込み結晶成長とを繰り返すプロセスで形成する。各層でのイオン注入によって層ごとにｐピラー層４の拡散領域が構成される。このようなプロセスにおいて、埋め込みＧＲ層１１は、ｐピラー層４の各層の埋め込み結晶成長およびイオン注入と同時に形成する。これにより、スーパージャンクション構造における層の位置（不純物濃度のピークとなる深さ）に合わせて埋め込みＧＲ層１１が形成されることになる。
スーパージャンクション構造においては、素子領域での耐圧を高くするために、ｐピラー層４の不純物濃度を厳密に制御する。図８に示す構成では、ｐピラー層４と同工程で埋め込みＧＲ層１１を形成することから、ｐピラー層とともに埋め込みＧＲ層１１の不純物濃度が厳密に制御される。これにより、埋め込みＧＲ層１１の間隔だけではなく、埋め込みＧＲ層１１の濃度により電界分布を精度良く制御することが可能となる。このため、リソグラフィー工程の位置合わせばらつきにより、各埋め込みＧＲ層１１の間隔がばらついても、埋め込みＧＲ層１１の不純物濃度により電界分布が決まれば、位置合わせばらつきの影響を受けずに高い信頼性が得られる。
また、埋め込みＧＲ層１１は、ｐピラー層４と同時形成することが可能であるが、埋め込みＧＲ層１１がｐピラー層４と同様に低電圧で完全空乏化してしまうとＧＲとして作用しなくなってしまう。このため、埋め込みＧＲ層１１はｐピラー層４よりも高い不純物濃度で、高電圧を印加しても完全空乏化しないことが望ましい。これは、イオン注入時の埋め込みＧＲ層１１のマスク開口幅をｐピラー層４のマスク開口幅よりも広くすることで、埋め込みＧＲ層１１の不純物濃度をｐピラー層４の不純物濃度より高くすることが可能である。
（第２の実施形態の他の例：その２）
図９は、第２の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図７と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図９に示す構造では、素子領域の外側に向かうほど埋め込みＧＲ層１１の不純物濃度を低くしたものである。これにより、複数の埋め込みＧＲ層１１の間隔を素子領域の外側に向かうほど広くしたのと同様な効果が得られ、確実に終端表面の外側の電界を低くすることができ、高い信頼性が得られる。
（第３の実施形態）
図１０は、第３の実施形態を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図１０に示す構造では、終端領域に絶縁物１７で埋め込まれたトレンチ溝Ｔが形成され、トレンチ溝Ｔの底部に埋め込みＧＲ層１１が形成されたものである。このような構造は、トレンチ溝Ｔをエッチングにより形成した後、底部にイオン注入することで埋め込みＧＲ層１１を形成することが可能であり、比較的容易なプロセスで形成することができる。
なお、この構造では、絶縁物１７により終端領域のキャリアの移動が阻害されると蓄積されたキャリアによって電界分布が変化してしまうため、図１１に示すような平面パターンとすることが望ましい。すなわち、絶縁物１７が形成されるトレンチ溝Ｔは、平面視において断続的となるよう設ける。ここで、断続的となる絶縁物１７としては、各列で抜ける位置が異なるよう設けられていたり、各列で抜ける位置が同じとなるよう設けられていたりする。また、断続的となる絶縁物１７は、各列で、列方向（図中縦方向）に沿った長さが同じとなるよう設けられていたり、異なるよう設けられていたりする。
これらの構造とは異なり、絶縁物１７を形成するトレンチ溝Ｔをストライプ状（連続的）に形成してしまうと、表面側でキャリアの移動経路が分断されてしまい、キャリアの蓄積が生じる。しかし、図１１に示すように、絶縁物１７を形成するトレンチ溝Ｔが破線状に形成されていれば、絶縁物１７の抜けている部分によりキャリアが移動できるため、キャリアの蓄積は生じない。なお、埋め込みＧＲ層１１はストライプ状に形成されていなくても、埋め込みＧＲ層１１により電位が固定されて、ｐベース層５や埋め込みＧＲ層１１端の電界が緩和されて、同様な効果が得られる。
また、埋め込みＧＲ層１１は、絶縁物１７の位置に対応して断続的に形成されている場合や、トレンチ溝Ｔの底部から行うイオン注入で不純物が拡散し、隣接間が接続して連続的に設けられている場合もある。埋め込みＧＲ層１１が連続しても、図１１に示すように絶縁物１７が断続的に形成されているため、キャリアの蓄積は生じない。
（第３の実施形態の他の例：その１）
図１２は、第３の実施形態の他の例（その１）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１０と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図１２に示す構造では、トレンチ溝Ｔ内を絶縁物１７とポリＳｉ（シリコン）１８とで埋め込んだものである。すなわち、トレンチ溝Ｔの内壁に絶縁物１７を成膜し、この絶縁物１７を介してトレンチ溝Ｔの内部をポリＳｉ１８で埋め込んでいる。このような構造でも同様な効果が得られる。
（第３の実施形態の他の例：その２）
図１３は、第３の実施形態の他の例（その２）を説明するパワーＭＯＳＦＥＴの構成の一例を模式的に示す断面図である。ここでは、図１０と同一部分の詳しい説明は省略し、異なる部分についてのみ説明する。
図１３に示す構造では、トレンチ溝Ｔの開口サイズを変化させたものである。図１３に示す例では、素子領域から外側に向かうにしたがいトレンチ溝Ｔの開口サイズが大きくなるよう設けられている。これにより、トレンチ溝Ｔを形成する際のｎドリフト層３のエッチング速度が開口サイズに応じて変化し、深さの異なるトレンチ溝Ｔを容易に形成する。つまり、トレンチ溝Ｔの開口サイズが大きいほどエッチング速度が速くなり、エッチング深さを深くできることになる。そして、各トレンチ溝Ｔの底部からイオン注入することで、深さの異なる埋め込みＧＲ層１１を形成する。このようにすることで、一度のエッチングプロセスで深さの異なるトレンチ溝Ｔを形成し、深さの異なる埋め込みＧＲ層１１を容易に形成することが可能となる。
上記実施形態では、主として縦型ＭＯＳＦＥＴを例示して説明したが、ＩＧＢＴにも適用可能である。図１４は、ＩＧＢＴへの適用例を説明する模式断面図である。図１４に示すように、縦型ＩＧＢＴは、第１半導体領域としてｎ＋バッファ層２ａの他方の主面側に第５半導体領域としてｐコレクタ層１９が形成され、ｐコレクタ層１９にコレクタ電極１ａが接続された構成となっている。
図７に示すＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、構造は同様である。すなわち、図７に示すｎ＋ドレイン層２、ドレイン電極１が図１４に示すｎ＋バッファ層２ａ、コレクタ電極１ａに対応する。また、図７に示すソース電極９、ｎソース層６が図１４に示すエミッタ電極９ａ、エミッタ層６ａに対応する。また、ＩＧＢＴでは、図７に示すＭＯＳＦＥＴのドレイン電極１とｎ＋ドレイン層２との間にｐコレクタ層１９が介在する構成となる。なお、図７に示すＭＯＳＦＥＴのｎ＋ドレイン層２に代えてｐコレクタ層１９が設けられた構成でもよい。ＩＧＢＴにおいても上記他の実施形態と同様の効果を得ることができる。
以上、第１〜第３の実施形態を説明したが、本発明はこの第１〜第３の実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、例えば、素子領域の平面パターンをストライプ状として説明したが、メッシュ状やオフセットメッシュ状、ハニカム状など他の平面パターンでも実施可能である。また、例えば、前述の各実施形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
また、第１の実施形態の他の例（その３）で説明した図５に示す構成においては、終端部表面にＧＲ層を形成する例を示したが、フィールドプレート構造やＲＥＳＵＲＦ構造、フローティングフィールドプレート構造などを形成しても実施可能である。また、第２の実施形態では、スーパージャンクション構造の最外部をｐピラー層としたが、ｎピラー層としても同様な設計を行うことで同等の効果を得ることができる。また、ＭＯＳゲート構造はプレナー構造にて説明したが、トレンチ構造でも実施可能である。
また、高抵抗層１２は、完全な真性半導体でなくとも実施可能であり、ｎピラー層３に対して充分に小さい濃度であれば高耐圧を得ることが可能であり、ｎピラー層３の１／１０以下の不純物濃度であることが望ましい。そして、素子領域の外周部ではなく、素子領域の内側（セル側）の電界が高くなるようにｎ型であることが望ましい。
また、第２の実施形態では、ｐピラー層４をイオン注入と埋め込み結晶成長とを繰り返すプロセスにより形成する方法を示したが、ｎピラー層１６も同様にイオン注入と埋め込み結晶成長とを繰り返すプロセスにより形成しても実施可能である。これにより、高抵抗層１２とｎピラー層１６とで濃度を変化させることが可能となる。
また、縦型素子として、パワーＭＯＳＦＥＴやＩＧＢＴを用いて説明したが、ダイオードなど他の構成の素子でも埋め込みＧＲ層１１を備える素子について適用可能である。本実施形態の半導体装置をダイオードとして構成するには、図１に示すＭＯＳＦＥＴ構造のうちゲート電極８、ゲート絶縁膜７およびｎソース層６がなく、ドレイン電極１がカソード電極、ソース電極９がアノード電極となるよう構成する。
また、半導体としてシリコン（Ｓｉ）を用いた半導体装置を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
１…ドレイン電極、２…ｎ＋ドレイン層、３…ｎドリフト層、５…ｐベース層、６…ｎソース層、７…ゲート絶縁膜、８…ゲート電極、９…ソース電極、１０…フィールド絶縁膜、１１…埋め込みＧＲ層、１３…フィールドストップ電極、１４…フィールドストップ層

Claims (5)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域の一方の主面上に形成された第１導電型の第２半導体領域と、
    前記第１半導体領域の前記一方の主面とは反対側となる他方の主面側に形成された第１の主電極と、
    前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に形成された第２導電型の第３半導体領域と、
    前記第３半導体領域に接合するよう形成された第２の主電極と、
    前記第２半導体領域において前記第１の主電極と前記第２の主電極との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた第２導電型の複数の埋め込み半導体領域と、
    を備え、
    前記埋め込み半導体領域は、前記素子領域から外側に向かうほど前記第２半導体領域の前記第３半導体領域が形成された主面から遠くなり、
    複数の前記埋め込み半導体領域中から任意に選択された第１の埋め込み半導体領域と、前記第１の埋め込み半導体領域よりも前記終端領域側に配置された第２の埋め込み半導体領域と、において、前記第１の埋め込み半導体領域の下には前記第２の埋め込み半導体領域が位置せず、
    前記第１の埋め込み半導体領域および前記第２の埋め込み半導体領域は、前記第２半導体領域によって囲まれていることを特徴とする半導体装置。
  2. 第１導電型の第１半導体領域と、
    前記第１半導体領域の一方の主面上に形成された第１導電型の第２半導体領域と、
    前記第１半導体領域の前記一方の主面とは反対側となる他方の主面上に形成された第１の主電極と、
    前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に形成された第２導電型の第３半導体領域と、
    前記第３半導体領域に選択的に形成された第１導電型の第４半導体領域と、
    前記第３半導体領域と前記第４半導体領域とに接合するよう形成された第２の主電極と、
    前記第３半導体領域、前記第４半導体領域、および前記第２半導体領域の上にかかるゲート絶縁膜を介して形成された制御電極と、
    前記第２半導体領域において前記第１の主電極と前記第２の主電極との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた第２導電型の複数の埋め込み半導体領域と、
    を備え、
    前記埋め込み半導体領域は、前記素子領域から外側に向かうほど前記第２半導体領域の前記第３半導体領域が形成された主面から遠くなり、
    複数の前記埋め込み半導体領域中から任意に選択された第１の埋め込み半導体領域と、前記第１の埋め込み半導体領域よりも前記終端領域側に配置された第２の埋め込み半導体領域と、において、前記第１の埋め込み半導体領域の下には前記第２の埋め込み半導体領域が位置せず、
    前記第１の埋め込み半導体領域および前記第２の埋め込み半導体領域は、前記第２半導体領域によって囲まれていることを特徴とする半導体装置。
  3. 前記第２半導体領域内において前記第２半導体領域の主面と垂直な方向に前記第３半導体領域と接続して形成され、前記主面の方向に沿って周期的に配置された第２導電型の複数の半導体ピラー領域を備えたことを特徴とする請求項２記載の半導体装置。
  4. 前記半導体ピラー領域は、前記第２半導体領域の主面と垂直な方向に沿って不純物濃度が複数のピークを持つような濃度プロファイルを有しているとともに、前記埋め込み半導体領域の中央部の深さと前記半導体ピラー領域の不純物濃度のピークとなる深さとが一致していることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１半導体領域と前記第１の主電極との間に第２導電型の第５半導体領域が設けられたことを特徴とする請求項２〜４のうちいずれか１つに記載の半導体装置。
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