KR20030078867A - 반도체 장치 - Google Patents

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KR20030078867A
KR20030078867A KR10-2003-7006832A KR20037006832A KR20030078867A KR 20030078867 A KR20030078867 A KR 20030078867A KR 20037006832 A KR20037006832 A KR 20037006832A KR 20030078867 A KR20030078867 A KR 20030078867A
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데쯔야 니따
다다하루 미나또
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반복되는 반복 구조를 반도체 기판(1) 내에 갖고, 그 단위 구조 내의 n형 확산 영역(3)의 불순물량과 p형 확산 영역(4)의 불순물량이 같지 않도록(다르도록) 설정된다. 이에 의해, 홈(1a)을 갖는 반도체 장치에서 양호한 내압과 애벌런치 파괴 내량을 양립시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
종래의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 일정한 n형 드리프트층 대신에, RESURF(Reduced SURface Field) 효과라고 불리는 전계 완화 현상을 응용한 미세한 n형층과 p형층의 반복 구조(이하, pn 반복 구조라 칭함)를 이용한 소자가, 예를 들면 미국 특허 제6,040,600호 등에 제시되어 있다.
이 pn 반복 구조에서는, n형층과 p형층이 반복되기 때문에, 드리프트층이 공핍화하기 쉽고, 드리프트층의 도우즈량의 농도를 높게할 수 있기 때문에 온 저항을 저감할 수 있는 특징이 있다. 이에 의해, 단독의 고농도 n형 드리프트층만으로 통상 얻을 수 있는 주 내압의 수배의 내압을 실현할 수 있는 STM(Super Trech power MOSFET) 구조를 얻을 수 있다. 이하, 종래예로서 미국 특허 제6,040,600호에 개시된 STM의 구조에 대하여 설명한다.
도 19는 종래의 STM 구조를 개략적으로 도시하는 단면도이다. 도 19를 참조하면, 반도체 기판(101)의 제1 주면에는 복수의 홈(101a)이 반복 형성되어 있다. 이 홈(101a)에 삽입되는 영역 내에 n형 및 p형 확산 영역(103, 104) 각각이 형성되어 있다. n형 확산 영역(103)은 한쪽 홈(101a)의 측벽면에 형성되어 있고, p형 확산 영역(104)은 다른쪽 홈(101a)의 측벽면에 형성되어 있다. 이 n형 확산 영역(103)과 p형 확산 영역(104)은 홈(101a)의 깊이 방향을 따라 pn 접합을 구성하고 있다.
n형 및 p형 확산 영역(103, 104)의 제1 주면측에는 p형 보디 영역(105)이 형성되어 있다. 이 p형 보디 영역(105)내에서 한쪽 홈(101a)의 측벽면에는 소스 n+확산 영역(106)이 형성되어 있다. 이 소스 n+확산 영역(106)과 n형 확산 영역(103) 사이에 위치하는 p형 보디 영역(105)에 게이트 절연층(108)을 개재하여 대향하도록, 한쪽 홈(101a)의 측벽면을 따라 게이트 전극층(109)이 형성되어 있다.
홈(101a) 내에는 절연물로 이루어지는 충전층(110)이 충전되어 있다. 이 충전층(110)의 제1 주면측에는 p+확산 영역(107)이 형성되어 있고 p형 보디 영역(105)과 접하고 있다. 또 n형 및 p형 확산 영역(103, 104)과 홈(101a)의 반복 구조인 제2 주면측에는 반도체 기판(101)의 n+영역이 위치하고 있다.
제1 주면상에는, p형 보디 영역(105), 소스 n+확산 영역(106) 및 p+확산 영역(107)에 전기적으로 접속하도록 소스 전극층(111)이 형성되어 있다. 또한 제2 주면 상에는, n+영역(101)과 전기적으로 접속하도록 드레인 전극층(112)이 형성되어 있다.
이러한 구조에서, 인접하는 n형 확산 영역(103)의 전하총량과 p형 확산 영역(104)의 전하총량을 같은 양으로 함으로써 고 내압이 실현되었다.
그러나, 인접하는 n형 및 p형 확산 영역(103, 104) 각각의 전하총량이 같은 경우에는, 애벌런치 브레이크 다운 시(주 내압 유지 시)의 전계 강도가 n형 및 p형 확산 영역(103, 104)의 형성 영역 내에서 거의 균일하게 된다. 이에 의해, 애벌런치 전류에 의한 정귀환이 형성되어, 애벌런치 파괴 내량(비클램프 유도 부하 스위칭 파괴 내량)이 낮아지는 문제점이 있었다.
특히 도 19에 도시한 바와 같은 STM에서는, n형 및 p형 확산 영역(103, 104) 내의 각 불순물은, 도 20에 도시한 바와 같이 홈(101a)의 측벽 근방에 집중되어 있다. 이 때문에, 상술한 애벌런치 브레이크 다운 시에, 도 21에 도시한 바와 같이 홈(101a) 측벽 근방에 집중적으로 전류가 흐른다. 이에 따라, STM에서의 실효적인 전류 밀도는, 균일한 드리프트 농도를 갖는 다른 디바이스보다도 높아져, STM은 애벌런치 내량에 있어서 특히 약한 경향이 있었다.
도 21은 시뮬레이션 결과를 도시하며, 여기에서 n형 및 p형 확산 영역(103, 104) 내의 도트의 분포 밀도가 높은 영역은 전류 밀도가 높은 영역임을 의미한다.
<발명의 개시>
본 발명의 목적은, 애벌런치 브레이크 다운 시에 홈 측벽에 전류가 집중적으로 흐르는 STM이나 멀티리서프형 반도체 장치에서, 고 내압을 유지함과 함께, 애벌런치 브레이크다운 시의 항복 상태의 전계 강도 분포를 개선하여 애벌런치 파괴 내량을 높이는 것이다.
본 발명의 일 양태에 따른 반도체 장치는, 상호 접하여 pn접합을 형성하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역이 홈 사이에 위치하는 단위 구조가 반복된 반복 구조를 제1 도전형의 반도체 기판 내에 갖는 반도체 장치로서, 각 단위 구조 내의 제1 불순물 영역의 불순물량과 제2 불순물 영역의 불순물량이 같지 않는 것을 특징으로 한다.
본 발명의 일 양태에 따른 반도체 장치에 따라, 홈 사이에 위치하는 제1 불순물 영역과 제2 불순물 영역의 각 불순물량을 다르게 함으로써, STM과 같은 애벌런치 파괴 내량에 특히 약한 디바이스에서도 애벌런치 파괴 내량을 향상할 수 있다.
또한, 제1 불순물 영역과 제2 불순물 영역이 반복된 반복 구조를 갖기 때문에 리서프 효과에 의해 고 내압을 실현할 수 있다.
상기한 반도체 장치에서 바람직하게는, 각 단위 구조 내에 있는 제1 불순물 영역의 불순물량에 대한 제2 불순물 영역의 불순물량의 비가 0.99 이하 또는 1.04 이상 중 어느 한쪽이다.
이에 의해, 애벌런치 파괴 내량 개선이 현저한 효과를 얻을 수 있다.
상기 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내에 있는 제1 불순물 영역의 불순물량에 대한 제2 불순물 영역의 불순물량의 비가 0.95 이상 0.99 이하 또는 1.04 이상 1.10 이하 중 어느 한쪽이다.
이에 의해, 애벌런치 파괴 내량 개선이 현저한 효과가 얻어짐과 함께, 내압을 통상의 MOSFET보다 양호하게 유지할 수 있다.
상기 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내의 홈 사이에 위치하는 반도체 기판의 주 표면에는 절연 게이트형 전계 효과 트랜지스터가 형성되어 있다.
이에 의해, STM에서 양호한 애벌런치 파괴 내량 및 내압을 얻을 수 있다.
상기한 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내에 있는 제1 불순물 영역과 제2 불순물 영역은 다이오드로서 기능하고 있다.
이에 의해, 다이오드에서도, 양호한 애벌런치 파괴 내량 및 내압을 얻을 수 있다.
상기한 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내에 있는 제1 불순물 영역의 불순물 밀도와 제2 불순물 영역의 불순물 밀도가 같지 않다.
이와 같이 제1 불순물 영역과 제2 불순물 영역의 각 불순물 밀도를 다르게 함으로써, 제1 불순물 영역과 제2 불순물 영역의 각 불순물량을 다르게 할 수 있다.
상기한 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내에 있는 제1 불순물 영역의 체적과 제2 불순물 영역의 체적이 같지 않다.
이와 같이 제1 불순물 영역과 제2 불순물 영역의 각 체적을 다르게 함으로써, 제1 불순물 영역과 제2 불순물 영역의 각 불순물량을 다르게 할 수 있다.
상기한 일 양태에 따른 반도체 장치에서 바람직하게는, 반도체 기판의 재질은 SiC로 이루어진다.
이와 같이 Si 이외의 재질을 반도체 기판의 재질로서 선택할 수 있다.
상기한 일 양태에 따른 반도체 장치에서 바람직하게는, 각 단위 구조 내에, 제2 불순물 영역에 접하고, 또한 제1 불순물 영역측으로 돌출하도록 형성된 제2 도전형의 제3 불순물 영역을 더 갖는다.
이러한 제1 불순물 영역측으로 돌출하도록 형성된 제2 도전형의 제3 불순물 영역을 포함한 디바이스에서도, 양호한 애벌런치 파괴 내량 및 내압을 얻을 수 있다.
본 발명의 다른 양태에 따른 반도체 장치는, 상호 나란히 배치된 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역을 갖는 단위 구조가 반복된 반복 구조를 제1 도전형의 반도체 기판 내에 갖는 반도체 장치로서, 각 단위 구조 내의 제1 불순물 영역 및 제2 불순물 영역 중 적어도 어느 한쪽에 접하도록 배치된 대전층을 포함하며, 각 단위 구조 내에서 대전층의 음전하와 실리콘층의 p형 불순물 총량의 합과 대전층의 양전하와 실리콘층의 n형 불순물 총량의 합이 같지 않은 것을 특징으로 한다.
본 발명의 다른 양태에 따른 반도체 장치에 따르면, 대전층을 포함함으로써, 대전층의 음전하와 실리콘층의 p형 불순물 총량의 합과 대전층의 양전하와 실리콘층의 n형 불순물 총량과의 합이 같지 않도록 함으로써, 애벌런치 파괴 내량의 향상을 도모할 수 있다.
또한, 제1 불순물 영역과 제2 불순물 영역이 반복된 반복 구조를 갖기 때문에, 리서프 효과에 의해 고내압을 실현하는 것도 가능하다.
본 발명의 또 다른 양상에 따른 반도체 장치는, 상호 접하여 pn 접합을 형성하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역을 갖는 단위 구조가 반복된 반복 구조를 제1 도전형의 반도체 기판 내에 갖는 반도체 장치로서, 반복 구조 외주부에 배치된 가드 링 및 필드 플레이트 중 적어도 어느 하나가 반복 구조 내부에서 얻어지는 내압보다도 낮은 내압을 갖는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 반도체 장치에 따르면, 반복 구조 외주부의 가드 링 및 필드 플레이트가 반복 구조 내부보다 낮은 내압을 갖기 때문에, 반복 구조 내부보다도 그 외주부가 먼저 애벌런치 브레이크다운을 일으키므로, 결과적으로 소자의 애벌런치 파괴 내량을 향상할 수 있다.
본 발명은, 반도체 장치에 관한 것으로, 특히 RESURF 효과를 이용한 반도체 장치의 성능의 개선에 관한 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 2는 도 1에서 인접하는 p형 및 n형 불순물 영역 내의 불순물의 이온 주입량을 변화시킨 경우의 n형 불순물 영역의 전계 강도 분포의 변화를 시뮬레이션에 의해 해석한 도면.
도 3은 실효적인 p형 불순물 주입량과 실효적인 n형 불순물 주입량의 비를 변화시킨 경우의 애벌런치 파괴 내량의 변화를 도시하는 도면.
도 4는 실효적인 p형 불순물 주입량과 실효적인 n형 불순물 주입량의 비를 변화시킨 경우의 성능 지표의 변화를 나타내는 도면.
도 5∼도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치로서 다이오드의 구성을 개략적으로 도시하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치로서 횡형의 MOSFET의 구성을 개략적으로 도시하는 사시도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치로서 횡형의 다이오드의 구성을 개략적으로 도시하는 사시도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 다른 구성을 개략적으로 도시하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 또 다른 구성을 개략적으로 도시하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 또 다른 구성을 개략적으로 도시하는 단면도.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 다른 구성을 개략적으로 도시하는 단면도.
도 19는 미국 특허 제6,040,600호에 나타난 STM의 구성을 개략적으로 도시하는 단면도.
도 20은 도 19의 상호 인접하는 n형 및 p형 확산 영역의 불순물 농도 분포를 나타내는 도면.
도 21은 STM에 있어서 트렌치의 측벽 근방에서 전류가 집중하는 것을 나타내는 시뮬레이션 결과를 도시하는 도면/
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예에 대하여 도면에 기초하여 설명한다.
(제1 실시예)
도 1을 참조하면, 반도체 기판(1)의 제1 주면(도면 중앙 위쪽 주면)에는, 복수의 홈(1a)이 반복 형성되어 있다. 각 홈(1a) 내에는, 저불순물 밀도의 실리콘(단결정, 다결정, 비정질 및 미결정을 포함), 실리콘 산화막 등의 절연물로 이루어지는 충전층(10)이 충전되어 있다. 이 홈(1a) 사이에 위치하는 메사 영역 내에는 n형 및 p형 확산 영역(3, 4)이 형성되어 있다. n형 확산 영역(3)은 한쪽 홈(1a)의 측벽면에 형성되고 있고, p형 확산 영역(4)은 다른쪽 홈(1a)의 측벽면에 형성되어 있다. 이 n형 확산 영역(3)과 p형 확산 영역(4)은 홈(1a)의 깊이 방향을 따라 pn 접합을 구성하고 있다.
이러한 n형 및 p형 확산 영역(3, 4)을 홈(1a) 사이에 위치하는 단위 구조가 반복되어 있다. 각 단위 구조의 n형 확산 영역(3)과 p형 확산 영역(4)의 각 불순물 농도 분포는 도 20에 도시하는 분포와 거의 동일하게 된다.
각 단위 구조의 p형 확산 영역(4)의 제1 주면측에는 n형 확산 영역(3)측으로돌출하도록 p형 보디 영역(5)이 형성되어 있다. 이 p형 보디 영역(5) 내의 제1 주면에는, 소스 n+확산 영역(6)과 p+확산 영역(7)이 인접하여 형성되어 있다. 이 소스 n+확산 영역(6)과 n형 확산 영역(3) 사이에 위치하는 p형 보디 영역(5)에 게이트 절연층(8)을 개재하여 대향하도록, 제1 주면상에 게이트 전극층(9)이 형성되어 있다. 이 게이트 전극층(9)의 한쪽 단부는 충전층(10)에 접하고 있다.
이 제1 주면 전면을 덮도록 절연층(11)이 형성되어 있고, 이 절연층(11)에는 소스 n+확산 영역(6) 및 p+확산 영역(7) 각각의 일부 표면을 노출하는 컨택트홀(11a)이 형성되어 있다. 이 컨택트홀(11a)을 개재하여 소스 n+확산 영역(6) 및 p+확산 영역(7) 쌍방에 전기적으로 접속하도록 소스 전극층(12)이 절연층(11) 상에 형성되어 있다. 또한 n형 및 p형 확산 영역(3, 4)과 홈(1a)의 반복 구조인 제2 주면측에는 반도체 기판(1)의 n+영역이 위치하고 있다. 제2 주면 상에는, 반도체 기판(1)의 n+영역과 전기적으로 접속하도록 드레인 전극층(13)이 형성되어 있다.
이러한 각 단위 구조 내의 n형 확산 영역(3)의 불순물량과 p형 확산 영역(4)의 불순물량이 같지 않도록(즉 언밸런스가 되도록) 설정되어 있다.
여기서 n형 및 p형 확산 영역(3, 4)의 불순물량이 언밸런스라는 것은, 도 1에서 n형 및 p형 확산 영역(3, 4)이 상호 반도체 기판의 깊이 방향으로 pn 접합을구성하는 영역 H 내에서의 n형 및 p형 확산 영역(3, 4)의 불순물량이 언밸런스임을 뜻한다.
본원 발명자들은, 도 1에서 각 단위 구조 내의 n형 확산 영역(3)의 불순물량과 p형 확산 영역의 불순물량을 변화시킨 경우의 n형 확산 영역(3)의 깊이 방향의 전계 강도 분포의 변화를 시뮬레이션 해석에 의해 조사하였다. 그 결과, 도 2에 도시하는 결과가 얻어졌다.
도 2를 참조하면, n형 확산 영역(3)과 p형 확산 영역(4)의 불순물량이 거의 같은 양인 경우(P≒N), 리서프 효과가 최대로 작용하기 때문에, n형 확산 영역(3)의 전계 강도 분포가 평평하게 되어, 거의 전역에 절연 파괴 전계(≒2×105∼3×l05V/cm)에 가까운 전계가 걸리고 있다. 한편, 불순물량을 언밸런스(P<N, P>N)로 함으로써, 리서프 효과가 감소하기 때문에 전계 강도 분포가 변화하여, 절연 파괴 전계에 가까운 전계가 걸리는 영역이 적어진다. 이와 같이 n형 및 p형 확산 영역(3, 4)의 각 불순물량이 언밸런스인 쪽이, 절연 파괴 전계에 가까운 전계가 걸리는 영역이 적어지기 때문에, 애벌런치 파괴 내량은 커진다.
단, n형 및 p형 확산 영역(3, 4)의 각 불순물량이 언밸런스인 경우, 리서프 효과가 작아져 내압이 낮아지기 때문에, 소자의 전체 성능을 양호한 것으로 하기 위해서는, 언밸런스의 정도를 적절하게 설정하는 것이 중요하다.
도 2의 횡축은 반도체 기판(1)의 제1 주면에서의 깊이 위치를 나타내고, 종축은 전계 강도를 나타낸다.
본원 발명자들은, 도 1에 도시한 바와 같은 STM에서 n형 및 p형 확산 영역(3, 4)의 각 불순물량을 어느 정도 언밸런스로 하는 것이 바람직할지에 대하여 조사하였다. 그러나, STM의 경우, 후술하는 바와 같이 홈의 측벽으로부터 이온을 주입하여 n형 및 p형 확산 영역(3, 4)을 형성하기 때문에, 홈을 갖지 않는 다른 디바이스와 마찬가지로 고려할 수는 없다.
따라서, 본원 발명자들은, 실효적인 p형의 불순물 주입량과 실효적인 n형 불순물 주입량의 비를 변화시킨 경우의 애벌런치 파괴 내량의 변화와 성능 지표(온 저항과 주 내압의 트레이드 오프 특성)의 변화에 대하여 조사하였다. 그 결과, 도 3 및 도 4에 도시하는 결과가 얻어졌다.
도 3을 참조하면, 실효적인 n형 불순물 주입량에 대한 실효적인 p형 불순물 주입량의 비가 0.99 이하 혹은 1.04 이상으로 되면 급격히 애벌런치 파괴 내량이 증대하여, 현저히 개선되는 것을 알았다. 그에 따라, 실효적인 n형 불순물 주입량에 대한 실효적인 p형 불순물 주입량의 비는, 0.99 이하 혹은 1.04 이상인 것이 바람직하다.
상기에서, 「실효적인 주입량」이란 실제로 주입한 량이 아닌, 프로세스 완료 후, 불순물 이온으로서 유효하게 작용하는 이온에 대응하는 주입량으로, 가장 고내압이 얻어지는 주입량이다.
다음에 도 4를 참조하며, 이 그래프에서 종축을 성능 지표로 하며, 이 성능 지표는 이하와 같이 규정된다.
MOSFET의 온 저항율에는, 내압에 의존한 실리콘 한계라는 값이 있어, 아래의식으로 산출된다.
실리콘 한계(Ωcm2)=5.9×10-9×주내압2.5(V)
n형 확산 영역(3)과 p형 확산 영역(4)이 가장 밸런스가 좋은 경우의 온 저항의 실리콘 한계에 대한 비율을 기준으로 하고, 다른 경우의 실리콘 한계에 대한 온 저항율의 비율을 성능 지표로 하였다. 성능 지표는 이하의 식으로 나타난다.
성능 지표=(각 조건의 온 저항율/각 조건의 내압에 대응하는 실리콘 한계)/(가장 밸런스가 좋은 경우의 온 저항율/가장 밸런스가 좋은 경우의 내압에 대응하는 실리콘 한계)
애벌런치 내량을 향상시키기 위해서 n형 확산 영역(3)과 p형 확산 영역(4)의 불순물량을 언밸런스로 하면 온 저항이 높아지거나, 내압이 내려가기 때문에, 성능 지표가 나쁘게 된다(값이 크게 됨). 바람직하게는 가장 밸런스가 좋은 경우의 5배 정도까지 제한하는 것이 좋다. 도 4의 실측 데이터로부터, 실효적인 n형 불순물 주입량에 대한 실효적인 p형 불순물 주입량의 비가, 0.95 이상 1.10 이하의 범위 내이면, 성능 지표가 5 정도 이하로 되는 것을 알았다.
상기 성능 지표를 5배 정도까지 허용할 수 있는 것으로 판단한 근거는 이하와 같다.
애벌런치 파괴 내량 향상의 관점에서, n형 확산 영역(3)과 p형 확산 영역(4)의 불순물량의 비율은 언밸런스인 것이 좋지만, STM에 있어서 n형 확산 영역(3)과 p형 확산 영역(4)을 언밸런스로 하면, 온 저항과 주 내압의 트레이드 오프 특성(성능 지표)이 악화된다. 그 때문에, 어떤 정도까지 언밸런스를 허용할 수 있을지가 중요하지만, 그 지표는「온 저항이 실리콘 리미트값보다도 낮은 것」이다. 실리콘 리미트값보다도 큰 온 저항은, 통상의 MOSFET에서도 원리적으로 실현 가능하고, STM의 초저 온 저항인 특성의 장점을 낮춘다.
STM에서는, 드리프트층(3, 4)이 홈(1a)의 측벽을 따라 형성되기 때문에, 작은 셀 피치로 하는 것이 용이하고, 다른 멀티리서프 디바이스에 비하여, 온 저항과 주 내압과의 트레이드 오프 특성(성능 지표)을 좋게 하기 쉬운 특징이 있다. 시뮬레이션의 결과에 따르면, STM은 p형 불순물량과 n형 불순물량을 가장 밸런스 좋게 한 경우, 대강 실리콘 리미트의 1/5 이하의 온 저항을 얻는 것이 가능하다. 즉 애벌런치 파괴 내량 향상을 위하여 p형 불순물량과 n형 불순물량을 언밸런스로 하여, 5배 정도까지는 특성(성능 지표)이 나쁘게 되더라도, 통상의 MOSFET보다 좋은 특성을 갖는 것이 가능하다고 할 수 있다.
그 때문에, STM에서는, 「고애벌런치 파괴 내량」과 「양호한 온 저항과 주 내압의 트레이드 오프 특성」이 양립할 수 있는 n형 확산 영역(3)과 p형 확산 영역(4)의 밸런스를 선택하는 것이 가능하다. 다른 멀티리서프 디바이스의 경우, STM과 마찬가지로 피치를 작게 하는 것이 어렵고, 「고애벌런치 파괴 내량」과 「양호한 온 저항과 주 내압의 트레이드 오프 특성」이 양립할 수 있는 n형 확산 영역(3)과 p형 확산 영역(4)의 밸런스 범위가 극단적으로 적은 경우나, 실리콘 리미트의 1/2 정도의 특성밖에 내지 못하는 디바이스에서는, 이들이 양립할 수 있는 밸런스의 범위가 없는 경우가 있을 수 있다.
도 3 및 도 4의 결과로부터, 양호한 애벌런치 파괴 내량 및 온 저항과 주 내압의 트레이드 오프 특성(성능 지표)을 실현하기 위해서는, 실효적인 n형 불순물 주입량에 대한 실효적인 p형 불순물 주입량의 비는, 0.95 이상 0.99 이하 또는 1.04 이상 1.10 이하인 것이 바람직하다.
다음으로, 본 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 5를 참조하여, 우선, n+영역(1)과 n-영역(2)을 갖는 반도체 기판이 준비된다. 통상의 방법으로, CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막 등을 마스크재(21)로 하여 이방성 에칭을 행함으로써, 반도체 기판의 제1 주면에 복수의 홈(1a)이 형성된다.
도 6을 참조하여, 스트라이프 형상으로 형성한 홈(1a)의 한쪽 측벽에만 붕소 이온이 주입되어 붕소 이온 주입 영역(4)이 형성된다.
도 7을 참조하여, 스트라이프 형상으로 형성한 홈(1a)의 반대 측벽에만 인이온이 주입되어 인이온 주입 영역(3)이 형성된다. 여기서, 붕소와 인의 실효적인 불순물량이 언밸런스가 되도록 이들의 주입량이 설정된다. 이 도 6 및 도 7의 공정은 서로 바뀌더라도 상관없다.
도 8을 참조하여, 열 처리에 의해 붕소 이온 주입 영역(4)과 인이온 주입 영역(3)이 동시에 확산되어 원하는 불순물 농도 프로파일을 갖는 p형 확산 영역(4)과 n형 확산 영역(3)이 형성된다.
도 9를 참조하여, CVD법에 의해 형성된 실리콘 산화막 등의 충전층(10)으로홈(1a)의 매립이 행해진다.
이와 같이 하여, 상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반복되는 반복 구조가 형성된다. 또한, 이 후, 여러가지 처리가 실시되어 도 1에 도시한 바와 같은 STM을 제조할 수 있다.
또한 상기한 바와 같이 홈(1a)의 측벽으로부터 이온을 주입하기 때문에, 도 20에 도시한 바와 같이 n형 및 p형 확산 영역(3, 4)의 각 불순물 농도는, 홈(1a)의 측벽 근방에서 가장 높게 되며, 메사 영역의 내부로 향할수록 낮게 된다.
상기에서는 pn 접합을 구성하는 n형 확산 영역(3)과 p형 확산 영역(4)의 각 불순물량을 언밸런스로 한 디바이스로서 STM에 대하여 설명하였으나, 도 10에 도시한 바와 같은 종형 다이오드, 도 11에 도시한 바와 같은 횡형 MOSFET 및 도 12에 도시한 바와 같은 횡형 다이오드에 적용되어도 된다.
도 10을 참조하여, 이 다이오드에 있어서는, 상호 접하여 pn 접합을 구성하는 n형 및 p형 확산 영역(3, 4)이 홈(1a) 사이에 위치하는 단위 구조가 반복되고 있다. 이 각 단위 구조 내의 n형 및 p형 확산 영역(3, 4)의 제1 주면측에는 p+불순물 영역(31)이 형성되어 있고, 이 p+불순물 영역(31)에 전극(12)이 전기적으로 접속되어 있다. 또한, 제2 주면측에는 반도체 기판(1)의 n+영역이 위치하고 있고, 이 n+영역에는 전극(13)이 전기적으로 접속되어 있다.
이 이외의 구성은 도 1에서 설명한 구성과 거의 동일하기 때문에 그 설명을 생략한다.
이 다이오드에 있어서도, pn 접합을 구성하는 n형 및 p형 확산 영역(3, 4)의 각 불순물량이 언밸런스로 설정되어 있기 때문에 상술한 바와 마찬가지 애벌런치 파괴 내량을 향상할 수 있다.
도 11을 참조하여, 실리콘 기판(51) 상에 실리콘 산화막 등의 절연막(52)을 개재하여 반도체층(60)이 형성되어 있다. 그리고 이 반도체층(60)에 횡형 MOSFET이 형성되어 있다.
이 반도체층(60)에는, 상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반복 형성되어 있다. 홈(1a) 내에는 충전층(10)이 충전되어 있다. 이 단위 구조가 반복된 반복 구조의 일단측에 p형 영역(5)이 형성되어 있다. 이 p형 영역(5) 내의 표면에 n+소스 영역(6)이 형성되어 있고 소스 전극에 전기적으로 접속되어 있다.
게이트 전극층(9)은, n형 확산 영역(3)과 n+소스 영역(6) 사이에 위치하는 p형 영역(5)에 게이트 절연층(8)을 개재하여 대향하도록 형성되어 있다. 이 게이트 전극층(9)은 제1 주면 상에 단위 구조의 반복 방향을 따라 연장되어 있다. 상기 반복 구조의 타단측에는, n+불순물 영역(54)과 nb 영역(53)이 형성되어 있고, n+불순물 영역(54)은 드레인 전극에 전기적으로 접속되어 있다.
이 이외의 구성은 도 1에서 설명한 구성과 거의 동일하기 때문에 그 설명을 생략한다.
이 횡형 MOSFET에 있어서도, pn 접합을 구성하는 n형 및 p형 확산 영역(3, 4)의 각 불순물량이 언밸런스로 설정되어 있기 때문에, 상술한 바와 마찬가지 애벌런치 파괴 내량을 향상할 수 있다.
도 12를 참조하여, 실리콘 기판(51) 상에 실리콘 산화막 등의 절연막(52)을 개재하여 반도체층(60)이 형성되어 있다. 그리고 이 반도체층(60)에 횡형 다이오드가 형성되어 있다.
이 반도체층(60)에는, 상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반복 형성되어 있다. 홈(1a) 내에는 충전층(10)이 충전되어 있다.
상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반도체 기판의 표면에 반복 형성되어 있다. 이 홈(1a) 내에는 충전층(10)이 충전되어 있다. 이 단위 구조가 반복되는 반복 구조의 일단측에는 p+불순물 영역(31)이 형성되어 있고, 이 p+불순물 영역(31)에는 소스 전극(12)이 전기적으로 접속되어 있다. 또한 반복 구조의 타단측에는 n+불순물 영역(54)이 형성되어 있고, 이 n+불순물 영역(54)에는 드레인 전극(13)이 전기적으로 접속되어 있다.
이 이외의 구성은 도 1에서 설명한 구성과 거의 동일하기 때문에 그 설명을생략한다.
이 횡형 다이오드에 있어서도, pn 접합을 구성하는 n형 및 p형 확산 영역(3, 4)의 각 불순물량이 언밸런스로 설정되어 있기 때문에, 상술한 바와 마찬가지 애벌런치 파괴 내량을 향상할 수 있다.
도 1, 도 10∼도 12의 각 구성에 있어서, 반도체 기판(1)의 재질은 실리콘(Si)에 한정되지 않고, SiC로 이루어져도 된다.
또한, n형 확산 영역(3)의 불순물 밀도와 p형 확산 영역(4)의 불순물 밀도를 같지 않도록 다르게 함으로써(언밸런스로 함으로써), n형 확산 영역(3)과 p형 확산 영역(4)의 각 불순물량을 언밸런스로 하여도 된다. 또한 n형 확산 영역(3)의 체적과 p형 확산 영역(4)의 체적을 다르게 함으로써(언밸런스로 함으로써), n형 확산 영역(3)과 p형 확산 영역(4)의 각 불순물량을 언밸런스로 하여도 된다.
(제2 실시예)
도 13을 참조하면, 셀부에는 다이오드가 형성되어 있다. 이 다이오드는, 상호 접하여 pn 접합을 형성하는 n형 확산 영역(3)과 p형 확산 영역(4)이 반복된 pn 반복 구조와, 그 pn 반복 구조의 제1 주면측에 형성된 p형 웰(31)과, pn 반복 구조의 제2 주면측에 위치하는 n+기판 영역(1)을 갖고 있다. 이 셀부의 외주 영역을 예를 들면 5중으로 둘러싸도록 가드 링(61)이 형성되어 있다. 이 가드 링(61)의 내압은 셀부의 내압보다 낮게 설정되어 있다.
가드 링(61)의 내압을 셀부의 내압보다 낮게 설정하는 것은, 예를 들면, 가드 링(61)의 각 링 간격을 통상보다 좁게 하는 등의 다양한 방법으로 실현할 수 있다.
통상, 가드 링부의 내압은 셀부의 내압보다 높게 설정되어 있다. 이 때문에, 셀부의 내압이 300V인 경우, 가드 링(61)의 각 링 간격 a, b, c, d, e 각각은 통상, 5μm, 7μm, 9μm, 11μm 및 13μm로 설정되고, 그것에 의해 가드 링부의 내압이 300V를 초과하도록 설계되어 있다.
본 실시예에서는, 각 가드 링(61)의 각 링 간격 a, b, c, d 및 e 중 어느 하나가 상기 치수의 반 정도로 좁아져 있다. 이에 의해, 가드 링부의 내압은 300V보다 작아져 셀부의 내압보다 낮게 할 수 있다.
본 실시예에서는, 셀부의 내압보다 그 외주를 둘러싸는 가드 링(61)의 내압을 낮게 함으로써, 셀부보다 외주부가 먼저 애벌런치 브레이크다운을 일으키기 때문에, 결과적으로 소자의 애벌런치 파괴 내량을 향상할 수 있다.
상기에서는, 가드 링(61)에 대하여 설명하였지만, 도 14에 도시한 바와 같이 셀부의 외주가 필드 플레이트에 의해 둘러싸여 있어도 된다. 즉, p형 웰(31)에 전기적으로 접속된 전극(62)을 셀부 외주로 연장시켜고, 절연층(63)을 사이에 두고 n-영역(2)과 대향시켜 필 플레이트를 구성하여, 이 필드 플레이트의 내압을 셀부의 내압보다 낮게 설정하는 구성이 이용되어도 된다.
이 이외의 구성은 도 13에 도시하는 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다.
통상의 필드 플레이트인 경우, 전극(62)이 n-영역(2)과 대향하는 폭 a의 크기로 필드 플레이트부의 내압이 결정된다. 그리고, 통상, 필드 플레이트의 내압은 셀부의 내압보다 높게 설정되어 있다. 이 때문에, 예를 들면 셀부의 내압이 100V인 경우, 이 폭 a는 10μm 정도로 설정되어 필드 플레이트부의 내압이 100V를 초과하도록 설계되어 있다.
본 실시예에서는, 이 폭 a의 크기가 반 정도(5μm 정도)로 좁혀져 있고, 이에 따라 필드 플레이트부의 내압은 100V보다 작아져, 셀부의 내압보다 낮게 하는 것이 가능하다.
본 실시예에서는, 셀부의 내압보다 그 외주를 둘러싸는 필드 플레이트의 내압을 낮게 함으로써, 셀부보다 외주부가 먼저 애벌런치 브레이크다운을 일으키기 때문에, 결과적으로 소자의 애벌런치 파괴 내량을 향상할 수 있다.
또한, 셀부의 구성은, 도 15에 도시한 바와 같이 도 10에 도시한 다이오드의 구성(1조의 n형 및 p형 확산 영역(3, 4)을 홈(1a) 사이에 위치시키는 구성)이어도 된다. 또한, 셀부의 구성은 도 16에 도시한 바와 같이 도 1에 도시한 STM의 구성이어도 된다. 이에 의해, 홈을 갖는 다이오드(도 15)나 STM(도 16)에 있어서도, 셀부보다 외주부가 먼저 애벌런치 브레이크다운을 일으키기 때문에, 결과적으로 소자의 애벌런치 파괴 내량을 향상할 수 있다.
(제3 실시예)
도 17을 참조하여, 반도체 기판(1)의 제1 주면에는 복수의 홈(1a)이 형성되어 있고, 이들 홈(1a) 사이에 위치하는 영역의 각각에는 교대로 n형 확산 영역(3)과 p형 확산 영역(4)이 형성되어 있다. 이 n형 확산 영역(3)과 p형 확산 영역(4)의 제1 주면측에는 p+불순물 영역(31)이 형성되어 있다. 또한 홈(1a) 내에는 양전하 혹은 음전하로 대전된 절연막 또는 반절연막으로 이루어지는 대전층(71)이 충전되어 있다.
이들 n형 확산 영역(3), p형 확산 영역(4) 및 대전층(71)의 제2 주면측에는 반도체 기판(1)의 n+영역이 위치하고 있다.
홈(1a) 사이에 위치한 n형 및 p형 확산 영역(3, 4)과 대전층(71)을 단위 구조로 한 경우, 그 단위 구조 내의 양전하의 총량과 n형 불순물량의 합은, 그 단위 구조 내의 음전하의 총량과 p형 불순물 총량의 합과 같지 않고, 서로 다르다(언밸런스로 되어 있다). 즉, 단위 구조 내에, 양전하 혹은 음전하로 대전된 대전층(71)을 형성함으로써, 단위 구조 내의 n형 확산 영역(3)과 p형 확산 영역(4)의 불순물량을 언밸런스로 한 경우와 동등한 효과를 얻을 수 있다. 이에 의해, 제1 실시예와 마찬가지로, 애벌런치 파괴 내량을 향상할 수 있다.
도 17에서는 n형 확산 영역(3)과 p형 확산 영역(4) 사이마다 대전층(71)이 배치된 구성에 대하여 설명하였지만, 도 18에 도시한 바와 같이 n형 확산 영역(3)과 p형 확산 영역(4)이 인접한 구성을 1조로 하고, 그 1조의 사이마다 대전층(71)이 배치되어 있어도 된다.
이러한 구성에서도, 홈(1a) 사이에 위치한 n형 및 p형 확산 영역(3, 4)과 대전층(71)을 단위 구조로 한 경우, 그 단위 구조 내의 양전하의 총량과 n형 불순물량의 합은, 그 단위 구조 내의 음전하의 총량과 p형 불순물 총량의 합과 같지 않고, 서로 다르다(언밸런스로 되어 있다). 즉, 단위 구조 내에, 양전하 혹은 음전하로 대전된 대전층(71)을 형성함으로써, 단위 구조 내의 n형 확산 영역과 p형 확산 영역의 불순물량을 언밸런스로 한 경우와 동등한 효과를 얻을 수 있다.
금회 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구의 범위에 의해서 나타나고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
이상 설명한 바와 같이 본 발명의 반도체 장치는 높은 내압과 높은 애벌런치 파괴 내량이 요구되는 분야에 유리하게 적용될 수 있다.

Claims (11)

  1. 상호 접하여 pn 접합을 형성하는 제1 도전형의 제1 불순물 영역(3)과 제2 도전형의 제2 불순물 영역(4)이 홈(1a) 사이에 위치하는 단위 구조가 반복된 반복 구조를 제1 도전형의 반도체 기판(1) 내에 갖는 반도체 장치로서,
    상기 각 단위 구조 내의 상기 제1 불순물 영역(3)의 불순물량과 상기 제2 불순물 영역(4)의 불순물량이 같지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 각 단위 구조 내에 있는 상기 제1 불순물 영역(3)의 불순물량에 대한 상기 제2 불순물 영역(4)의 불순물량의 비는 0.99 이하 또는 1.04 이상 중 어느 한쪽인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 각 단위 구조 내에 있는 상기 제1 불순물 영역(3)의 불순물량에 대한 상기 제2 불순물 영역(4)의 불순물량의 비는 0.95 이상 0.99 이하 또는 1.04 이상 1.10 이하 중 어느 한쪽인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 각 단위 구조 내의 상기 홈(1a) 사이에 위치하는 상기 반도체 기판(1)의 주표면에는 절연 게이트형 전계 효과 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 각 단위 구조 내에 있는 상기 제1 불순물 영역(3)과 상기 제2 불순물 영역(4)은 다이오드로서 기능하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 각 단위 구조 내에 있는 상기 제1 불순물 영역(3)의 불순물 밀도와 상기 제2 불순물 영역(4)의 불순물 밀도는 같지 않은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 각 단위 구조 내에 있는 상기 제1 불순물 영역(3)의 체적과 상기 제2 불순물 영역(4)의 체적은 같지 않은 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 기판(1)의 재질은 SiC로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 각 단위 구조 내에, 상기 제2 불순물 영역(4)에 접하며, 상기 제1 불순물 영역(3)측으로 돌출되도록 형성된 제2 도전형의 제3 불순물 영역(5)을 더 갖는 특징으로 하는 반도체 장치.
  10. 상호 나란히 배치된 제1 도전형의 제1 불순물 영역(3)과 제2 도전형의 제2 불순물 영역(4)을 갖는 단위 구조가 반복되는 반복 구조를 제1 도전형의 반도체 기판(1) 내에 갖는 반도체 장치로서,
    상기 각 단위 구조 내의 상기 제1 불순물 영역(3) 및 상기 제2 불순물 영역(4) 중 적어도 어느 하나에 접하도록 배치된 대전층(71)을 포함하며,
    상기 각 단위 구조 내에서의 상기 대전층(71) 내의 양전하량과 상기 각 단위 구조 내에서의 n형 불순물량의 합은, 상기 각 단위 구조 내에서의 상기 대전층(71) 내의 마이너스 전하량과 상기 각 단위 구조 내에서의 p형 불순물량의 합과 같지 않은 것을 특징으로 하는 반도체 장치.
  11. 상호 접하여 pn 접합을 형성하는 제1 도전형의 제1 불순물 영역(3)과 제2 도전형의 제2 불순물 영역(4)을 갖는 단위 구조가 반복된 반복 구조를 제1 도전형의 반도체 기판(1) 내에 갖는 반도체 장치로서,
    상기 반복 구조 외주부에 가드 링(61) 및 필드 플레이트(63) 중 적어도 어느 하나가, 반복 구조 내부에서 얻어지는 내압보다 낮은 내압을 갖는 것을 특징으로하는 반도체 장치.
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